JPH01140807A - Processor for digital signal processing - Google Patents
Processor for digital signal processingInfo
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- JPH01140807A JPH01140807A JP29748987A JP29748987A JPH01140807A JP H01140807 A JPH01140807 A JP H01140807A JP 29748987 A JP29748987 A JP 29748987A JP 29748987 A JP29748987 A JP 29748987A JP H01140807 A JPH01140807 A JP H01140807A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル信号の処理を行うディジタル信号処
理用プロセッサに関し、特に、ディジタル信号の演算処
理を行う演算部における係数設定に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a digital signal processing processor that processes digital signals, and particularly relates to coefficient settings in an arithmetic unit that performs arithmetic processing of digital signals.
（従来の技術）
従来、この種のディジタル信号処理用プロセッサではフ
ィルタ処理等の処理をディジタル演算により実行してい
る。このティジタル演算処理により演算結果のダイナミ
ックレンジが増大した場合、ディジタル信号処理用プロ
セッサでは演算結果がプロセッサの演算レンジを超えな
い様に適当な値を乗算するスケーリング操作が頻繁に行
なわれる。(Prior Art) Conventionally, in this type of digital signal processing processor, processing such as filter processing is executed by digital calculation. When the dynamic range of the calculation result is increased by this digital calculation processing, a scaling operation is frequently performed in the digital signal processing processor to multiply the calculation result by an appropriate value so that the calculation result does not exceed the calculation range of the processor.
従来、このスケーリング操作は、例えば特開昭５６−１
０１２６６号公報に開示されるディジタル信号処理用プ
ロセッサでは、読み出し専用メモリ内に乗算係数をフィ
ルタ処理等に用いる係数と共に格納しておき、この乗算
係数をスケーリングの際に読み出し−Ｖ川用モリより読
み出し、スケーリングを必要とする演算結果に対して乗
することにより行なわれる。また、高速な演算を実行す
るために、読み出し専用メモリには出力すべき内容のア
ドレスを示すアドレスポインタは読み出し専用メモリの
読み出し後に自動的に＋１歩進する機能を有する。Conventionally, this scaling operation has been performed, for example, in JP-A-56-1.
In the digital signal processing processor disclosed in Publication No. 01266, multiplication coefficients are stored in a read-only memory along with coefficients used for filter processing, etc., and these multiplication coefficients are read out during scaling. , by multiplying the calculation result that requires scaling. In addition, in order to perform high-speed calculations, the read-only memory has a function in which the address pointer indicating the address of the content to be output automatically increments by +1 after reading from the read-only memory.
（発明が解決しようとする問題点）
しかしながら、首記従来のディジタル信号処理用プロセ
ッサでは、高速に演算処理を行うためにはスケーリング
のための係数が同一のものであっても係数が使用される
順序に従い個々に読み出し専用メモリ内に格納していな
ければならないのでスケーリングのためにメモリ容量が
増大するという問題があった。(Problem to be solved by the invention) However, in the conventional digital signal processing processor described above, in order to perform high-speed arithmetic processing, coefficients are used for scaling even if the coefficients are the same. Since the data must be stored individually in a read-only memory in accordance with the order, there is a problem in that the memory capacity increases due to scaling.
本発明は以上述べたスケーリングに必要とする係数をメ
モリ内に格納しておく必要を除去することにより経済性
、高速性に優れたディジタル信号処理用プロセッサを提
供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a digital signal processing processor that is excellent in economy and high speed by eliminating the need to store coefficients necessary for the above-mentioned scaling in memory.
（問題点を解決するための手段）
本発明は前記問題点を解決するために、ディジタル信号
の処理を行うディジタル信号処理用プロセッサにおいて
、入力されるアドレス信号を出力すると、＋１歩進する
アドレスポインタと、首記アドレスポインタからのアド
レス信号で指示された内容を出力する読み出し専用メモ
リと、入力される係数設定信号に基づいて、予め設定さ
れた２ｎ （ｎは整数）の値の係数を発生させるか、首
記読み出し一γ用メモリの出力信号かを選択して出力す
る係数選択回路とを含み、首記係数選択回路の出力信号
を用いてディジタル信号の演算処理を行う演算部をｊｔ
−備するものである。(Means for Solving the Problems) In order to solve the above problems, the present invention provides an address pointer that advances by +1 when an input address signal is output in a digital signal processing processor that processes digital signals. and a read-only memory that outputs the contents specified by the address signal from the address pointer, and generates a coefficient of a preset value of 2n (n is an integer) based on the input coefficient setting signal. and a coefficient selection circuit that selects and outputs the output signal of the index readout-γ memory, and the arithmetic unit that performs arithmetic processing of the digital signal using the output signal of the index coefficient selection circuit.
- be prepared.
（作用）
本発明によれば以上のようにディジタル信号処理用プロ
セッサを構成したので、技術的手段は次のように作用す
る。読み出し専用メモリは、アドレスポインタからのア
ドレス信号で指示されたアドレスの内容を係数選択回路
へ出力するように働く。係数選択回路は係数設定信号に
基づいて、予め設定された２ｎの値の係数、例えばスケ
ーリングのための係数を発生させて出力するか、又は読
み出し専用メモリからアドレスポインタにより読み出さ
れた信号（出力信号）を出力するように（動く。従って
、これらを持つ演算部は、例えは係数選択回路で発生し
た２゛の値の係数を用いてスケーリング操作のための演
算を高速に行うことができる。従って、従来のように、
同一の係数を使用される順序に従って、読み出し専用メ
モリに格納する必要がなくなるので、必要なメモリの容
量を低減させることが可能となる。(Operation) According to the present invention, since the digital signal processing processor is configured as described above, the technical means operates as follows. The read-only memory functions to output the contents of the address indicated by the address signal from the address pointer to the coefficient selection circuit. Based on the coefficient setting signal, the coefficient selection circuit generates and outputs a coefficient of a preset value of 2n, for example, a coefficient for scaling, or generates a signal (output) read from a read-only memory by an address pointer. Therefore, an arithmetic unit having these can perform arithmetic operations for scaling operations at high speed using, for example, a 2' value coefficient generated by the coefficient selection circuit. Therefore, as before,
Since it is no longer necessary to store the same coefficients in a read-only memory in the order in which they are used, it is possible to reduce the required memory capacity.
（実施例）
第１図は本発明の１実施例を示す信号処理用プロセッサ
の演算部の構成図である。本実施例の演算部は、アドレ
ス信号１４ｓを入力する入力端子、アドレスポインタ１
１、読み出し専用メモリ１２、係数選択回路１３、係数
設定信号１４ｓを入力する入力端子Ｉ４、係数レジスタ
１５、乗算入力Ａ１６ａ、乗算入力Ｂ１６ｂ及び加算入
力１６ｃを持つ演算回路１６、演算結果保持用のアキュ
ムレータ１７、内部のバス１８及び乗算レジスタ１９を
備える。(Embodiment) FIG. 1 is a block diagram of an arithmetic unit of a signal processing processor showing one embodiment of the present invention. The arithmetic unit of this embodiment includes an input terminal to which an address signal 14s is input, and an address pointer 1.
1. Read-only memory 12, coefficient selection circuit 13, input terminal I4 for inputting coefficient setting signal 14s, coefficient register 15, calculation circuit 16 having multiplication input A 16a, multiplication input B 16b and addition input 16c, accumulator for holding calculation results. 17, an internal bus 18 and a multiplication register 19.
次に動作を説明する。Next, the operation will be explained.
アドレス信号１０ｓは命令によって読み出し専用のアド
レスポインタ１１に設定される信号である。The address signal 10s is a signal set in the read-only address pointer 11 by a command.
読み出し専用メモリのアドレスポインタ１１はアドレス
信号１０ｓが設定される他、読み出し専用メモリ１２の
読み出しにより自動的に＋１歩進する機能を有し、読み
出し専用メモリＩ２に係数の格納されているアドレスを
指示する。The address pointer 11 of the read-only memory is set with the address signal 10s, and also has a function of automatically incrementing by +1 when the read-only memory 12 is read, and points to the address where the coefficient is stored in the read-only memory I2. do.
この読み出し専用メモリ１２には、フィルタ演算で使用
する係数が、使用される順序に従って順次格納されてお
り読み出し専用メモリ１２のアドレスポインタ１１の＋
１歩進機能により高速な演算を可能としている。In this read-only memory 12, coefficients used in filter calculations are sequentially stored in the order in which they are used.
The one-step advance function enables high-speed calculations.
係数選択回路１３は命令をデコードして得られた係数設
定信号１４によって読み出し専用メモリ１２より読み出
された値か自ら発生した値を選択し、係数レジスタ１５
はその値を保持すると共に演算回路１６の乗算入力Ａ
１６ａに出力する。演算回路Ｉ６は乗算入力Ａ １６ａ
と乗算入力ＢＩ６ｂの積をアキュムレータ！７に出力す
るか航記禎と加算入力１６ｃとの和を出力する。The coefficient selection circuit 13 selects a value read out from the read-only memory 12 or a self-generated value based on the coefficient setting signal 14 obtained by decoding the instruction, and selects a value read out from the read-only memory 12 or a value generated by itself, and selects a value generated by the coefficient register 15.
holds its value and the multiplication input A of the arithmetic circuit 16
16a. Arithmetic circuit I6 has multiplication input A 16a
The product of the multiplication input BI6b and the accumulator! 7 or outputs the sum of the input signal and the addition input 16c.
アキュムレータ１７は演算回路１６の演算結果を保持し
、バス１８、および演算回路１６の加算入力１６ｃに出
力する。The accumulator 17 holds the calculation result of the calculation circuit 16 and outputs it to the bus 18 and the addition input 16c of the calculation circuit 16.
乗算レジスタ１９はバス１８上のデータを命令により取
り込んで保持し、乗算入力ＢＩ６ｂに出力する。The multiplication register 19 takes in and holds data on the bus 18 according to a command, and outputs it to the multiplication input BI6b.
係数選択回路１３が自ら発生した値とは生にスケーリン
グのための係数として使用されるもので２ｎ （ｎは整
数）を発生する。スケーリングのために使用する係数は
精度が要求されることがなく面記の数値により目的を達
成することができる。The coefficient selection circuit 13 generates a value of 2n (n is an integer) which is used as a coefficient for scaling. The coefficients used for scaling do not require precision, and the purpose can be achieved by using numerical values on the surface.
次に木発明の特徴をなす係数選択回路１３を第２図によ
り詳細に説明する。同図の係数選択回路１３は、読み出
し専用メモリ１２の出力３０か、自ら発生する係数１．
０ （Ｓ（：ｌ）、０．５ （ＳＣｌ／２）、０．１２
５ （ＳＣＩｌｏ）を選択するアンドゲート３１とオア
ゲート３２ａ〜３２ｃとから構成される。なお、同図で
は、説明を簡単にするため自ら発生する係数はｎをＯ，
−１゜−３に限定し、各係数を２ｎ−１，０、２−’
−０，５。Next, the coefficient selection circuit 13, which is a feature of the tree invention, will be explained in detail with reference to FIG. The coefficient selection circuit 13 in the figure selects either the output 30 of the read-only memory 12 or the coefficient 1.0 generated by itself.
0 (S(:l), 0.5 (SCl/2), 0.12
5 (SCIlo) and OR gates 32a to 32c. In addition, in the same figure, to simplify the explanation, the self-generated coefficients are represented by n being O,
-1°-3, and each coefficient is 2n-1, 0, 2-'
-0,5.
２−３−０．１２５とする。読み出し専用メモリ１２よ
りの出力３０のうちｂ１７をＭＳＢ 、 ｂｏｏをＬＳ
Ｂとした１８ビツトの数値で表され、仮想小数点はｂ１
５とｂ１４の間に位置している。命令デコード出力であ
るＲＯＭＥＮ 、 ＳＣＩ 、 Ｓ（１；ｌ／２ 、
ＳＣｌ／１３はそれぞれ、アンドゲート３１、オアゲー
ト３２ａ〜３３ｃの一方の端子に入力され、係数選択回
路１３が出力すべき出力に対し次の第１表の真理値表に
示される関係がある。2-3-0.125. Of the output 30 from the read-only memory 12, b17 is MSB, boo is LS
It is expressed as an 18-bit number with B, and the virtual decimal point is b1.
It is located between 5 and b14. Instruction decode output ROMEN, SCI, S(1;l/2,
SCl/13 is input to one terminal of AND gate 31 and OR gates 32a to 33c, respectively, and has the relationship shown in the truth table of Table 1 below with respect to the output to be output by coefficient selection circuit 13.
第１表：真理値表
命令により読み出し専用メモリ１２の出力３０が選択さ
れると、その出力３０はアンドゲート３１及びオアゲー
ト：１５，３６．：１７に影響を受けず、そのまま係数
選択回路の出力３４に出力される。Table 1: When the output 30 of the read-only memory 12 is selected by a truth table instruction, the output 30 is connected to an AND gate 31 and an OR gate: 15, 36 . :17 and is output as is to the output 34 of the coefficient selection circuit.
一方、命令により自ら係数を発生する場合、読み出し専
用メモリＩ２の出力３０はアンドゲート３Ｉによりφと
なり、ＯＲゲート３２ａ、３２ｂ、３２ｃにより１．０
．０．５．０．１２５に対応するビットＳＣＩ、 ＳＣ
ｌ／２゜Ｓ（：ｌ／８か唯一１となり、対応する係数を
係数選択回路１３の出力３４として出力する。On the other hand, when the coefficients are generated by the instruction, the output 30 of the read-only memory I2 becomes φ by the AND gate 3I, and 1.0 by the OR gates 32a, 32b, 32c.
．． Bit SCI corresponding to 0.5.0.125, SC
1/2°S (: 1/8 is the only one, and the corresponding coefficient is output as the output 34 of the coefficient selection circuit 13.
尚自ら発生する係数はスケーリングに使用する他、通常
のフィルタ係数として利用することができ、係数１．０
は前記フィルタ係数として用いられる。In addition to using the self-generated coefficients for scaling, they can also be used as normal filter coefficients, with coefficients of 1.0
is used as the filter coefficient.
なお、ディジタルフィルタ演算の乗算係数のうちフィル
タゲイン係数は精度がとくに必要なく、使用する値も０
．５１０．２５１０．１２５と限定されている場合が多
い。木発明はこのゲイン係数をハードコアとしてプログ
ラムにより設定できるように構成したものである。従り
て、フィルタ演算を多く含むディジタルコーデック等で
有効である。Note that among the multiplication coefficients for digital filter calculation, the filter gain coefficient does not particularly require precision, and the value used is also 0.
．． In many cases, it is limited to 510.2510.125. The tree invention is configured so that this gain coefficient can be set as a hard core by a program. Therefore, it is effective in digital codecs that include many filter operations.
（発明の効果）
以上詳細に説明したように、本発明によればわずかなハ
ードウェアの増加により２ｎの数値の係数を自ら発生ず
ることにより、高速に演算処理ができると共に、主にス
ケーリングの際に使用する係数をあらかじめ読み出し専
用メモリ内に格納しておく必要がなくなるので、メモリ
ー８計の減少が図れ、経済性の向上が期待できる。(Effects of the Invention) As explained in detail above, according to the present invention, by generating coefficients of 2n numerical value by itself with a slight increase in hardware, arithmetic processing can be performed at high speed, and it can be used mainly during scaling. Since it is no longer necessary to store the coefficients used in the read-only memory in advance, the total memory capacity can be reduced by 8, and an improvement in economical efficiency can be expected.
第１図は本発明の一実施例を示す演算部の構成図、第２
図は係数選択回路の内部構成図である。
１０．１４−・・入力端子、
＋ １−・・アドレスポインタ、
＋ ２−・・読み出し専用メモリ、
＋ ３−・・係数選択回路、 １５・・・係数レジスタ
、１６・・・ｎｉｉ算回路、 ＋ ７−・・アキュ
ムレータ、１８−・・バス、 １９・・・乗
算レジスタ、３１・・・アンドゲート、
３２８〜３２ｃ −オアゲート。FIG. 1 is a configuration diagram of a calculation section showing one embodiment of the present invention, and FIG.
The figure is an internal configuration diagram of the coefficient selection circuit. 10.14--input terminal, +1--address pointer, +2--read-only memory, +3--coefficient selection circuit, 15-coefficient register, 16-nii arithmetic circuit, + 7--Accumulator, 18--Bus, 19--Multiplication register, 31--AND gate, 328-32c--OR gate.
Claims (1)
セッサにおいて、 入力されるアドレス信号を出力すると、＋１歩進するア
ドレスポインタと、 前記アドレスポインタからのアドレスで指示された内容
を出力する読み出し専用メモリと、入力される係数設定
信号に基づいて、予め設定された２＾ｎ（ｎは整数）の
値の係数を発生させるか、前記読み出し専用メモリの出
力信号かを選択して出力する係数選択回路とを含み、 前記係数選択回路の出力信号を用いてディジタル信号の
演算処理を行う演算部を具備すること特徴とするディジ
タル信号処理用プロセッサ。[Claims] In a digital signal processing processor that processes digital signals, when an input address signal is output, an address pointer advances by +1 and the content specified by the address from the address pointer is output. Based on the read-only memory and the input coefficient setting signal, select and output a coefficient of a preset value of 2^n (n is an integer) or an output signal of the read-only memory. A processor for digital signal processing, comprising: a coefficient selection circuit; and an arithmetic unit that performs arithmetic processing on a digital signal using an output signal of the coefficient selection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (en) | 1987-11-27 | 1987-11-27 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (en) | 1987-11-27 | 1987-11-27 | Digital signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140807A true JPH01140807A (en) | 1989-06-02 |
| JPH0748637B2 JPH0748637B2 (en) | 1995-05-24 |
Family
ID=17847166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297489A Expired - Lifetime JPH0748637B2 (en) | 1987-11-27 | 1987-11-27 | Digital signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748637B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0633535A4 (en) * | 1993-01-22 | 1994-11-24 | Olympus Optical Co | Image processor. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144547A (en) * | 1975-05-26 | 1976-12-11 | Philips Nv | Digital filter |
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
-
1987
- 1987-11-27 JP JP62297489A patent/JPH0748637B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144547A (en) * | 1975-05-26 | 1976-12-11 | Philips Nv | Digital filter |
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0633535A4 (en) * | 1993-01-22 | 1994-11-24 | Olympus Optical Co | Image processor. |
| EP0633535A1 (en) * | 1993-01-22 | 1995-01-11 | Olympus Optical Co., Ltd. | Image processor |
| US5608824A (en) * | 1993-01-22 | 1997-03-04 | Olympus Optical Co., Ltd. | Image processing apparatus in which filters having different filtering characteristics can be switched among themselves |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748637B2 (en) | 1995-05-24 |
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