JPH01138730A

JPH01138730A - 半導体装置

Info

Publication number: JPH01138730A
Application number: JP29726487A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤; Takao Miura; 隆雄三浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1989-05-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕半導体基板の表面に絶縁膜が形成された半導体装置にお
いて。

リーク電流を減少させると共に狭チャネル効果を防止す
ることを目的とし。

半導体基板の表面に絶縁膜が形成された′＋−導体装置
において、絶縁膜の表面に」−記半導体法仮との仕事関
数差が小さくなるような物質を被着するように構成する
。

〔産業上の利用分野〕

本発明は、半導体基板の表面に絶縁膜が形成された半導
体装置に関する。

半導体装置集積回路上に形成された個々の素子を分ｎ【
するために、集積度が低い場合にはＬＯＧＯ８が用いら
れていた。そして、この方法で漏れ電流を充分少なくす
ることができた。

集積度が向上するに従って、ＬＯＧＯ３とトレンチアイ
ソレーションとが併用されるが、ざらに集積度を向上さ
せるためには、トレンチアイソレーションのみで素子分
離を行う必要が生じてきた。

トレンチアイソレーションのみで素子分離を行うと、基
板がｐ型の場合、トレンチ部に充填された絶縁物中に正
の電荷が誘起され、基板中に負の電荷が誘起されるので
、絶縁物をゲート絶縁膜としたチャネル（いわゆるサイ
ドチャネル）が生じ。

トランジスタにリーク電流が流れる。

このリーク電流を防止する方法が必要とされている。

〔従来の技術〕

第６図は、従来例を示す図である。

第６図において、Ｇｌはｐ型Ｓｉ基板、６２はｎ゛型の
ソースまたはドレイン領域、６３はゲート酸化膜、６４
はゲート電極、６５はトレンチ部。

６６はＣＶ　ＤＳｉＯ□である。

ｐ型Ｓｉ基板６１上にｎ゛型のソースまたはドレイン領
域６２．ゲート酸化膜６３およびゲート電極６４からな
るＭＯＳトランジスタが複数個形成されている。

複数個のＭＯＳ）ランジスタ間には／＃（トレンチ部６
５）が１屈られ、トレンチ部６５の中にはＣＶ　Ｌ）Ｓ
ｉＯｚ　６６が充填されて各ＭＯ３Ｉ・ランジスタは分
離されている。

ＣＶＤ５ｉＯ□６６とｐ型Ｓｉ基板６１との界面付近で
は、ＣＶＤ５ｉＯ□６６側に正の電荷が誘起され。

ｐ型Ｓｉ基板６１側に負の電荷が誘起される。その結果
、この場合のＭＯＳトランジスタはｎチャネル型である
から寄生ＭＯ３）ランジスタ効果が生じ、リーク電流が
流れてしまう。

これを防ぐために、従来はトレンチ部６５のｐ型Ｓｉ基
板６１側にＢをドープして、ｐ型Ｓｉ基板６１側に誘起
された負の電荷を補償し、寄生ＭＯＳトランジスタ効果
が発生するのを防止していた。

〔発明が解決しようとする問題点〕

従来の方法では、ｐ型Ｓｉ基板にＢをドープしていたの
で、その後の工程においてドープしたＢが「１チャネル
ＭＯ３）ランジスタのチャネル部に拡１）シシてチャネ
ル部を狭めてしまい、狭チ中ネル効果が生じてしまう。

その結果、トランジスタの電流駆動能力が低下してしま
うという問題が生じていた。

本発明は、リーク電流を減少させると共に狭チャネル効
果を防止したトレンチアイソレーションを施した半導体
装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、半導体基板の表面に絶縁膜が形成された半導
体装置において、絶縁膜の表面に上記半導体基板との仕
事関数差が小さくなるような物質を被着するように構成
することにより、リーク電流を減少させると共に狭チャ
ネル効果を防止するものである。

第１図は２本発明の１実施例構成図である。

第１図を用いて本発明の手段について説明する。

第１図において、ｌはｐ型Ｓｉｌ板、２はソースあるい
はドレイン領域、３はゲート酸化膜、４はゲート電極、
５はトレンチ部、６はＳｉ０□、７は補償物質層、８は
絶縁物である。

ｐ型５ｉｊＪ板１上に、ｎ９型のソース、ドレイン領域
２．その上に形成されたゲート酸化膜３およびゲート電
極４からなるｎチャネルＭＯＳトランジスタが複数個形
成されている。

各ＭＯＳトランジスタは、溝（トレンチ部５）により分
離されている。

トレンチ部５の内面にはＳｉＯ□６を隔てて補償物質層
７が設けられており、補償物質層７により形成された空
白部には絶縁物８が充填されている。

補償物質層７はｐ型Ｓ１基板ｌ中に誘起される負の電荷
を補償するためのものであり、電子親和力の大きな物質
、すなわち、　　［３、ＡＩ＋Ｇａ＋　Ｉｎ＋ＴＩ＋等
をドープしたｎ型ポリシリコン、　Ｔｉ５ｉｚ、Ｃｒ５
ｉｚ＋Ｃｏ５１ｚ＋ＮｉＳｉ、　Ｎ１５ｉｚ、ＲｈＳｉ
、Ｐ＋ＪｚＳｉ、Ｔａ５ｉｚ、　ＷＳｉｚ＋ＰｔｚＳｉ
＋ＰｔＳｉ等のシリサイドまたはＴｉ、Ｍｏ、　Ｔａ＋
　ｗ等の高融点金属が用いられる。

第１図ではトレンチ部５の内面に５ｉ（ｈ　６を隔てて
補償物質層７を設け、補償物質層７の空白部に絶縁物８
を充填しているが、絶縁物８でなく補償物質層７と同じ
物質を充填してもよい。

また、第１図はｎ型Ｓｉ基板を用いｎチャネルＭＯＳト
ランジスタを形成した場合を示しているが。

ｎ型Ｓｉ基板を用いｐチャネルＭＯＳトランジスタを形
成した場合には、補償物質層７として電子親和力の小さ
な物質１例えば、　　Ｐ、　Ａｓ、　Ｓｂ等をドープし
たｎ型ポリシリコンまたは　Ｚｒ５ｉｚ＋ＭｏＳｉ２．
１ｌｆＳｉ等のシリサイドが用いられる。

〔作用〕

ｎ型Ｓｉ基板上に形成されたＭＯＳトランジスタのスレ
シホールド電圧は、チャネル部の不純物４度、界面電荷
、デー１〜材料等に依存する。ゲート電圧をグランドレ
ベルにした場合のソース、ドレイン間の漏れ電流は２．
スレシホールド電圧が高い４’ｌ少ない。このことは、
アイソレーンジン部に生じた寄生Ｍｏ５ｔ・ランジスタ
についてもあてはまる。

したがって、アイソレーション部に生じる寄生ＭＯＳト
ランジスタのソース、ドレイン間の漏れ電流を少なくす
るためにスレシホール１：電圧を高めればよいことがわ
かる。そのためには、界面電荷を減少させること、チャ
ネル部の不純物濃度を高くすることおよびゲート材料を
適当に選択することが考えられる。

しかしながら、界面ＴＩ荷は、製造プロセスに依存して
おり、現在は物性的限界にきている。また。

チャネル部の不純物濃度は、他の素子特性に影響を与え
るため、自由に変更することがテ「シい。これに対して
、ゲート（オ料を変更することは容易に行うことができ
る。

ｎ型Ｓｉ基板」二に形成されたＭＯＳ）ランジスタのゲ
ート材料としてＰをドープしたｎ型ポリシリコンを用い
た場合、スレシホールド電圧は負になる（ゲート酸化膜
の厚さが３００人の場合、−０４２〜−０，ｌＶ）。こ
れに対して、ゲート材料として電子親和力の大きな物質
、すなわち、　　Ｂ、　ＡＩ。

Ｇａ、Ｉｎ、Ｔｌ、等をドープしたｎ型ポリシリコン。

ＴｉＳｉ２、ＣｒＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、　Ｎ
１５ｉｚ、ＲｈＳｉ、Ｉ’ｄｚＳｉ＋Ｔａ５ｉｚ、ＷＳ
ｉｚ、Ｉ’ｔｚＳｉ、ｌ’ｔｓｉ等のシリサイドまたは
Ｔｉ。

Ｍｏ、　Ｔａ、　Ｗ等の高融点金属を用いた場合、スレ
シホールド電圧は正になる。ゲート材料としてｎ型ポリ
シリコンを用いた場合、ゲート酸化膜の厚さが３００人
で、スレシホールド電圧は０．３〜０．４Ｖ、　Ｊ−記
の金属を用いた場合、０．４〜０．６Ｖである。

このことから、ｎ型Ｓｉ基板上に形成されたｎチャネル
ＭＯ３Ｉ−ランジスクのアイソレーション部に生ずる寄
生ＭＯＳトランジスタのソース、ドレ、イン間の漏れ電
流を減少させるためには、アイソレーション部の絶縁物
として電子親和力の大きな物質、すなわち、Ｂ、＾ｌ、
Ｇａ、　Ｉｎ、Ｔｌ、等をドープしたｐ型ボ’）　シ’
Ｊ　コン、　ＴｉＳｉ２、ＣｒＳｉ２、ＣｏＳｉ２、Ｎ
ｉＳｉ。

Ｎ１５Ｌ、Ｉｉ倉＋Ｓｉ＋Ｉ’ｄｇＳｉ＋Ｔａ５ｉｚ３
．　ｗｓｉ、、ｐｔ２ｓｉ、Ｐｔ５ｉ等のシリサイドま
たはＴｉ、　Ｍｏ、　Ｔａ、　Ｗ等の高融点金属を用い
ればよいことがわかる。

本発明は上記の知見に基づいてなされたもので。

第１図に示すように、ｐ型Ｓ１基板１上に形成された複
数個のｎチャネルＭＯ５Ｉ−ランジスタ間のアイソレー
ションとしてのトレンチ部５の内面にＳｉＯｘ　＆を隔
゛ζて電子親和力の大きな物質、すなわち、Ｂ、＾１．
Ｇａ、　Ｉｎ、Ｔｌ、等を１−ブしたｎ型ポリシリコン
、　Ｔｉ５ｉｚ、Ｃｒ５ｉｚ、Ｃｏ５１ｚ＋ＮｉＳｉ、
　Ｎ１５ｉｚ、ＲｈＳｉ。

ＰｄｚＳｉ、Ｔａ５ｉｚ、　ＷＳｉｌ、ＰｔｚＳｉ、Ｉ
”ＬＳｉ等のシリサイドまたはＴｉ、　Ｍｏ、　Ｔａ、
　Ｗ等の高融点金属からなる補償物質層７を設けたもの
である。

ＤＪ上、ｎ型Ｓｉ基板上に０チャネルＭＯＳトランジス
タを形成した場合について説明したが、　　ｒｌ型８１
基板上にｐチャネルＭＯ３Ｉ・ランジスクを形成した場
合、アイツレ−９３１２部に生ずる寄生ＭＯＳトランジ
スタのソース、トレイン間の痛れ電流を減少させるため
には、アイソレーション部の補１ｉ物質層７を電子親和
力の小さな物質、すなわち。

１）、　Ａｓ、　ｓｂ等をドープしたｎ型ポリシリ：コ
ンまたはＺｒＳｉ２．Ｍｏ５ｉｚ、　１ｌｆｓｉ等のシ
リサイドを用いてスレンホールド電圧を低くする。

本発明は、　Ｓｉ基板に誘起される電荷を補償するため
に従来例のように基板に不純物をドープしていないので
、不純物の拡散により生づ′る問題１例えば狭チャネル
効果によるトランジスタの電流駆動能力の低下とは無縁
である。

〔実施例〕

第１図は本発明の１実施例構成図であり、第２図〜第５
図は第１図に至るまでの各工程を示した図である。

以下１本発明を実施するための各工程を説明する。

（工程ｌ、第２図参照）２１はｐ型５ｉ７１！：仮、２２は口°型のソース、ド
レイン領域２２３は５ｉｎ２膜、２４はＳｉ、Ｎ、膜、
２５はＣＶ　Ｄ　５ｉＯｚ膜である。

まず、　　ＣＶ　ＤＳｉＯ□膜２５をマスクとしてｐ型
Ｓｉ基板２１をエツチングしてン簿を１見４ってアイソ
レーション部となるルンチ部２６を形成する。その後、
トレンチ部２６の内面を熱酸化してＳｉＯ□膜２７全２
７００人の厚さに設ける。

（工程２．第３図参照）トレンチ部２６の内面に形成したＳｉＯ□膜２７全２７
ｒｎｊ：によりタングステンシリサイド（Ｗ　Ｓ　ｉ　
ｚ　）を付着させ、補償物質層２８を形成する。

（工程３．第４図参照）Ｗ　Ｓ　ｉ　２からなるｅ＋！償物質物質層２８部をエ
ツチングして除去すると共に補償物質層２８により囲ま
れた空白部を絶縁物１例えばポリシリコンを堆積させて
充填する。

（工程４．第５図参照）ＣＶ　ＤＳｉＯ，膜２５を除去し、　Ｓｉ３Ｎ、膜２４
をマスクとして酸化して、　ＳｉＯ□膜３０全３０する
。

（工程５．第１図参照）ＳｉＪＮ４膜２４お上２４ｉｎｇ膜２３を順次除去し。

新たにゲート酸化膜３を設け、その上にポリソリコンか
らなるゲート電極４を形成する。

以上のようにして７第１図に示すように、ｐ型Ｓ１基牟
反１．ｎ°型のソース、トレイン？ｉ頁域２．ゲート酸
化膜３．ゲート電極４．１−レンチ部５゜５ｉＯ□膜６
．補償物質層７および絶縁物８からなる本発明の１実施
例構成が形成される。

本実施例では、補償物質層２８　（第１図では７）とし
てＷ　Ｓ　ｉ、を用いた例を示したが、補償物質は。

池にも電子親和力の大きな物質、すなわち、Ｂ。

へｌ、Ｇ、′１．Ｉｎ、Ｔｌ、等をドープしたｐ型ポリ
シリコン。

ＴｉＳｉ２、ＣｒＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、Ｎ１
５ｉｚ、ＲｈＳｉ、ＰｄｚＳｉ。

１’；＋Ｓ＋ｚ、　ＷＳｉｚ、Ｉ’ｔｚＳｉ、Ｉ’ｔＳ
ｉ等のシリサイドまたはＴｉ。

Ｍｏ、　Ｔａ、　Ｗ等の高融点金属を用いることができ
る。

ｐ型ポリシリコンを用いる場合には、補償物質層２８　
（第１図では７）を形成することなく、トレンチ部２６
（第１図では５）の内面に設けたＳｉＯ□１）９２７　
（第１図では６）の内側にポリシリコンを堆積充填した
後、Ｂをドープしてもよい。　また。

本実施例では２　ｐ型５ｉＪｌ：板を用いてｎチャネル
ＭＯ３）ランジスタを形成した例を示したが、ｎ型Ｓｉ
５仮を用いてｐチャネルＭＯ３ｌ−ランジスタを形成す
る場合には、補償物質として電子親和力の小さな物質９
例えば、　　Ｐ、　Ａｓ、　Ｓｂ等をドープしたｎ型ポ
リシリＪ７またはＺｒＳｉ２．ＭｏＳｉ、。Ｉｔ　ｆ　
Ｓ　ｉ等ノシリサイトを用いる。

〔発明の効果〕

本発明によれば、Ｉ−レンチアイソレーン１ンにおける
リーク電流を減少さセるごとかできると共に狭チャネル
効果が生しにくいことがら素子を微細化することができ
る。

【図面の簡単な説明】

第１図は本発明の１実施例構成図、第２図〜第５図は第
１図に至るまでの各工程を示す図、第６図は従来例を示
す図である。第１図においてｌａｐ型８１基板２：ソースあるいはルイン領域３ニゲ−１−酸化膜４：ゲート電極５；トレンチ部６：ＳｉＯ□ ７、補償物ｔｒ層１）：絶縁物４１許出願人　富士通株式会社代理人弁理士　長谷用　文廣（外２名）２１、Ｐ型Ｓ１
基板第２図２１、Ｐ型Ｓｉ基板第３図

Claims

【特許請求の範囲】

（１）半導体基板（１）の表面に絶縁膜（６）が形成さ
れた半導体装置において、絶縁膜（６）の表面に上記半
導体基板（１）との仕事関数差が小さくなるような物質
（７）を被着したことを特徴とする半導体装置。
（２）上記半導体基板（１）との仕事関数差が小さくな
るような物質（７）は、半導体基板（１）に設けられた
溝（５）の表面に形成された絶縁膜（６）上に層状に形
成されるかまたは溝（５）内に充填されたことを特徴と
する特許請求の範囲第（１）項記載の半導体装置。
（３）上記半導体基板（１）との仕事関数差が小さくな
るような物質（７）として、半導体基板（１）がｐ型の
場合にはＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、等をドープした
ｐ型ポリシリコン、ＴｉＳｉ＿２、ＣｒＳｉ＿２、Ｃｏ
Ｓｉ＿２、ＮｉＳｉ、ＮｉＳｉ＿２、ＲｈＳｉ、Ｐｄ＿
２Ｓｉ、ＴａＳｉ＿２、ＷＳｉ＿２、Ｐｔ＿２Ｓｉ、Ｐ
ｔＳｉ等のシリサイドまたはＴｉ、Ｍｏ、Ｔａ、Ｗ等の
高融点金属を用い、半導体基板（１）がｎ型の場合には
Ｐ、Ａｓ、Ｓｂ等をドープしたｎ型ポリシリコンまたは
ＺｒＳｉ＿２、ＭｏＳｉ＿２、ＨｆＳｉ等のシリサイド
を用いたことを特徴とする特許請求の範囲第（１）項ま
たは第（２）項記載の半導体装置。