JPH01137779A - Phase locked loop circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば、テレビジョン受像機に於いて、ｎ
（ｎは２以上の正の整数）次のノンインターレース走査
を行なう場合のビデオ信号のサンプリングクロック及び
メモリからの読出しクロックを生成するための位相同期
ループ回路（以下、ＰＬＬ回路と記す）に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) This invention provides, for example, a television receiver with n
(n is a positive integer of 2 or more) The present invention relates to a phase-locked loop circuit (hereinafter referred to as a PLL circuit) for generating a sampling clock of a video signal and a read clock from a memory when performing the next non-interlaced scan.
（従来の技術）
近年、テレビジョン受＠機に於いては、ビデオ信号のデ
ジタル処理化が進んでいる。このデジタル処理に於いて
は、アナログの映像信号はサンプリングによってデジタ
ル信号化された後、メモリに書き込まれる。そして、画
像表示時、このメモリから画像走査に同期して読み出さ
れ、画像表示装置に供給される。(Prior Art) In recent years, digital processing of video signals has been progressing in television receivers. In this digital processing, an analog video signal is converted into a digital signal by sampling and then written into a memory. Then, when displaying an image, it is read out from this memory in synchronization with image scanning and supplied to the image display device.
ところで、画像走査として２次のノンインターレース走
査を行なう場合、映像信号に同期し、しかも、この映像
信号のサンプリング周波数の２倍の周波数を有する読出
しクロックが必要である。By the way, when performing secondary non-interlaced scanning as image scanning, a read clock is required that is synchronized with the video signal and has a frequency twice the sampling frequency of this video signal.
第３図に、上記サンプリングクロック及び読み出しクロ
ックを生成するための従来の回路を示す。FIG. 3 shows a conventional circuit for generating the sampling clock and read clock.
図示の回路は、映像信号から分離された水平同期信号に
同期して電圧制御発掘回路（以下、ｖＣＯと記す）の発
掘周波数を制御するＰＬＬ回路となっている。The illustrated circuit is a PLL circuit that controls the excavation frequency of a voltage control excavation circuit (hereinafter referred to as vCO) in synchronization with a horizontal synchronization signal separated from a video signal.
では、第３図の構成及び動作を第４図の信号波形図を参
照しながら説明する。Now, the configuration and operation of FIG. 3 will be explained with reference to the signal waveform diagram of FIG. 4.
入力端子１１から入力された映像信号Ｖ（第４図（ａ）
参照）は、水平同期分離回路１２に供給され、水平同期
信号ＨＤの分離がなされる。この分離出力（第４図（ｂ
）参照）は、位（口比較回路１３に供給され、後述する
分周回路１７から出力される水平周期の基準信号１−１
ｒｅｆ（第４図（Ｃ）参照）と位相比較される。この位
相比較出力Ｓ１（第４図（ｄ）参照）はＷｉ流倍信号あ
り、これをループフィルタ１４に通すことにより第４図
（ｅ）に示すような電圧信号Ｓ２に変換される。この変
換出力によってＶＣＯ１５の発振周波数が制御され、出
力端子１６に上記水平同期信号ＨＤに同期したクロック
８３ （第４図（ｆ）参照）が得られる。ＶＣＯ１５
の発振出力はさらに上記分周回路１７によって分周され
、上記基準信号＠ ｒｅｆとされる。この基準信号＠
ｒｅｆは上記の如く、位相比較回路１３に供給されると
ともに、出力端子１８に導かれる。The video signal V input from the input terminal 11 (Fig. 4(a)
) is supplied to the horizontal synchronization separation circuit 12, and the horizontal synchronization signal HD is separated. This separated output (Figure 4(b)
) is the horizontal period reference signal 1-1 which is supplied to the mouth comparison circuit 13 and output from the frequency dividing circuit 17, which will be described later.
The phase is compared with ref (see FIG. 4(C)). This phase comparison output S1 (see FIG. 4(d)) includes a Wi current multiplier signal, and by passing this through the loop filter 14, it is converted into a voltage signal S2 as shown in FIG. 4(e). The oscillation frequency of the VCO 15 is controlled by this converted output, and a clock 83 (see FIG. 4(f)) synchronized with the horizontal synchronizing signal HD is obtained at the output terminal 16. VCO15
The oscillation output is further frequency-divided by the frequency dividing circuit 17 and is used as the reference signal @ref. This reference signal @
As described above, ref is supplied to the phase comparator circuit 13 and guided to the output terminal 18.
上記構成に於いて、ＶＣＯ１５から出力されるクロック
Ｓ３をメモリの読出しクロックとすると、このりａツク
の２分周出力がサンプリングクロックＳ４ （第４図
（ｇ）参照）として使われる。In the above configuration, if the clock S3 output from the VCO 15 is used as the memory read clock, the output of the frequency divided by two of the a clock is used as the sampling clock S4 (see FIG. 4(g)).
従来の回路は上述したような構成および動作を有するも
のであるが、この構成の場合、次のような問題がある。Although the conventional circuit has the above-described configuration and operation, this configuration has the following problems.
すなわち、ループフィルタ１４の出力電圧Ｓ２は、第４
図（ｅ）に示すように、位相比較期間Ｔ、三角波的に変
化する。これにより、ＶＣＯ１５の発掘周波数も第４図
（ｆ）に示すように、三角形の頂点を中心に増加から減
少へと変化する。したがって、このＶＣＯ１５の出力ク
ロックＳ３を使ってメモリから映像信号■を読み出すこ
とにより、２次のノンインターレース走査を行なう場合
、１ラインごとに絵柄がずれるという現象が生ずる。That is, the output voltage S2 of the loop filter 14 is
As shown in Figure (e), the phase comparison period T changes like a triangular wave. As a result, the excavation frequency of the VCO 15 also changes from increasing to decreasing around the apex of the triangle, as shown in FIG. 4(f). Therefore, when performing secondary non-interlaced scanning by reading out the video signal (2) from the memory using the output clock S3 of the VCO 15, a phenomenon occurs in which the picture is shifted line by line.
これは、１水平走査ｌｆＪ間Ｔ＋−＋の舶のラインの読
出しには、第４図（ｈ）に示す１水平走査期間ＴＨの前
半Ｔｆの発振クロックＳ３が使われ、後のラインの読出
しには、第４図（ｉ）に示す後半Ｔｂの発掘クロックＳ
３が使われるためである。すなわち、この前半Ｔｒと後
半Ｔｂで発振クロックＳ３を比較すると、前半Ｔ［では
上述した位相比較処理により、最初の部分に於いて、徐
々に周波数が減少するのに対し、後半Ｔｂではこのよう
な周波数変化はみられない。その結果、第４図（ｈ）、
（＋＞の比較から明らかなように、本来、前のラインと
後のラインで同じタイミングで出力されるべきクロック
が１クロック分ずれて出力される。第４図（ｈ）、（ｉ
）には、前のラインの３番目以降のクロックＳ３が後の
ラインのクロックＳ３より１クロック分早く出力される
状態を示す。This means that the oscillation clock S3 of the first half Tf of one horizontal scanning period TH shown in FIG. is the excavation clock S of the second half Tb shown in FIG. 4(i)
This is because 3 is used. That is, when comparing the oscillation clock S3 in the first half Tr and the second half Tb, it is found that in the first half T[, the frequency gradually decreases in the first part due to the phase comparison process described above, whereas in the second half Tb, the frequency gradually decreases. No frequency change is observed. As a result, Figure 4 (h),
(As is clear from the comparison of
) shows a state in which the third and subsequent clocks S3 of the previous line are outputted one clock earlier than the clock S3 of the next line.
このように前のラインと後のラインで読出しクロックの
発生タイミングが１クロック分ずれることにより、画面
上では、絵柄の水平位置が前のラインと後のラインで絵
柄の水平位置が１画素分ずれ、例えば、縦線画像は滑ら
かな線画像ではなく、ぎざぎざな線画像となってしまう
。As the readout clock generation timing is shifted by one clock between the previous line and the next line, the horizontal position of the picture on the screen will be shifted by one pixel between the previous line and the next line. For example, a vertical line image becomes a jagged line image instead of a smooth line image.
（発明が解決しようとづる問題点）
以上述べたように２次のノンインターレース走査用の読
出しクロックを得るための従来のＰＬＬ回路に於いては
、位相比較期間の周波数変動によって各水平走査期間の
前半と後半で読出しクロックの位相がずれるため、各水
平走査期間の前のラインと後のラインで画像の水平位置
がずれてしまうという問題があった。(Problems to be Solved by the Invention) As described above, in the conventional PLL circuit for obtaining a read clock for secondary non-interlaced scanning, frequency fluctuations in the phase comparison period cause Since the phase of the readout clock is shifted between the first half and the second half, there is a problem in that the horizontal position of the image shifts between the previous line and the next line of each horizontal scanning period.
そこで、この発明は、位相比較期間の発振周波数の変動
を無くし、ライン間での画像ずれを防止することができ
るＰＬＬ回路を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a PLL circuit that can eliminate fluctuations in oscillation frequency during the phase comparison period and prevent image shift between lines.
［発明の構成コ
（問題点を解決するための手段）
上記目的を達成するためにこの発明は、位相比較期間は
、この位相比較期間の開始直前の制御電圧によってＶＣ
ｏの発振周波数を制御し、位相比較期間の終了後は、位
相比較期間の位相比較結果に基づいて得られた制御電圧
によってＶＣｏの発振周波数を制御するようにしたもの
である。[Structure of the Invention (Means for Solving the Problems)] To achieve the above object, the present invention provides a phase comparison period in which the VC is controlled by a control voltage immediately before the start of the phase comparison period.
After the phase comparison period ends, the oscillation frequency of the VCo is controlled by a control voltage obtained based on the phase comparison result of the phase comparison period.
（作用）
上記構成によれば、位相比較期間、ｖＣＯは位相比較期
間の開始直前の制御電圧によって制御されるので、位相
比較期間、制御電圧が三角波的に変化するとしても、Ｖ
Ｃｏの発振周波数はなんらその影響を受けることがない
。これにより、各水平走査期間のライン間での読出しク
ロックのずれを無くすことができる。一方、位相比較期
間が終了すると、ｖＣＯの発振周波数は位相比較結果に
応じた制御電圧によって制御されるので、位相比較期間
に制御ＩＩ雷電圧固定したことによる影響もない。(Function) According to the above configuration, since vCO during the phase comparison period is controlled by the control voltage immediately before the start of the phase comparison period, even if the control voltage changes like a triangular wave during the phase comparison period, VCO
The oscillation frequency of Co is not affected by it in any way. This makes it possible to eliminate read clock shifts between lines in each horizontal scanning period. On the other hand, when the phase comparison period ends, the oscillation frequency of vCO is controlled by the control voltage according to the phase comparison result, so there is no effect of fixing the control II lightning voltage during the phase comparison period.
（実施例）
以下、図面を参照しながらこの発明の一実施例を詳細に
説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図はこの発明の一実施例の構成を示す回路図である
。なお、第１図に於いて、先の第３図と同一部には同一
符号を付し、詳細な説明を省略する。FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention. Note that in FIG. 1, the same parts as in FIG. 3 are given the same reference numerals, and detailed explanations will be omitted.
第１図に於いて、先の第３図と異なる点は、ループフィ
ルタ１４にスイッチ１９が挿入されている点である。ル
ープフィルタ１４はその入力端子とアースとの間に挿入
されたコンデンサＣ１及びその出力端子とアースとの間
に直列に挿入されたコンデンサＣ２、抵抗Ｒ１を有する
。そして、スイッチ１９はループフィルタ１４の入力端
子と出力端子との間に挿入されている。The difference between FIG. 1 and FIG. 3 is that a switch 19 is inserted into the loop filter 14. The loop filter 14 has a capacitor C1 inserted between its input terminal and ground, and a capacitor C2 and a resistor R1 inserted in series between its output terminal and ground. The switch 19 is inserted between the input terminal and the output terminal of the loop filter 14.
上記のように配置されているスイッチ１９は、位相比較
回路１３の位相比較期間Ｔはオフ状態とされ、それ以外
の期間はオン状態とされる。今、水平同期信号ＨＤが第
４図（ｂ）に示すように、負楊性であるとすると、スイ
ッチ１９は水平同期信＠ＨＤの分離出力がローレベルの
期間はオフ状態とされ、ハイレベルの期間はオン状態と
される。The switch 19 arranged as described above is turned off during the phase comparison period T of the phase comparison circuit 13, and turned on during the other periods. Now, assuming that the horizontal synchronizing signal HD is negative as shown in FIG. It is in the on state during the period.
これにより、ＶＣＯ１５の発振周波数は、位相比較期間
Ｔに於いては、その期間の開始直前にコンデンサＣ２に
充電された電圧によって制御される。Thereby, the oscillation frequency of the VCO 15 is controlled during the phase comparison period T by the voltage charged in the capacitor C2 immediately before the start of the period.
一方、位相比較期間下が終了すると、スイッチ１つがオ
ンするので、ＶＣＯ１５の発振周波数は、通常のループ
フィルタ出力によって制御される。On the other hand, when the lower phase comparison period ends, one switch is turned on, so the oscillation frequency of the VCO 15 is controlled by the normal loop filter output.
この場合、位相比較期間Ｔが終了したタイミングでは、
ループフィルタ１４からはそれまでにコンデンサＣ１に
充電された電圧、つまり、第４図（ｅ）に示す三角波の
終端電圧が出力される。これんしより、位相比較期間Ｔ
以外の期間は、位相比較動作が終了した時点のループフ
ィルタ１４の出力電圧、つまり、位相比較結果の基づく
出力電圧によって制御される。In this case, at the timing when the phase comparison period T ends,
The loop filter 14 outputs the voltage charged in the capacitor C1 up to that point, that is, the terminal voltage of the triangular wave shown in FIG. 4(e). From this point on, the phase comparison period T
The other periods are controlled by the output voltage of the loop filter 14 at the time when the phase comparison operation ends, that is, the output voltage based on the phase comparison result.
以上述べたようにこの実施例は、位相比較期間Ｔはスイ
ッチ１９をオフ状態にして、ＶＣＯ１５の発振周波数を
位相比較期間Ｔの開始直前のループフィルタ１４の出力
電圧によって制御し、位相比較期間が終了すると、スイ
ッチ１９をオン状態にして、位相比較結果に基づいてル
ープフィルタ１５から出力される電圧によって制御する
ようにしたものである。As described above, in this embodiment, the switch 19 is turned off during the phase comparison period T, and the oscillation frequency of the VCO 15 is controlled by the output voltage of the loop filter 14 immediately before the start of the phase comparison period T. When the process is completed, the switch 19 is turned on and control is performed using the voltage output from the loop filter 15 based on the phase comparison result.
このような構成によれば、位相比較動作の途中で出力さ
れる三角波によってＶＣＯ１５の発振周波数が制御され
ることがない。これにより、ＶＣＯ１５の発振周波数は
１水平走査期間ＴＨに渡ってほぼ一定であり、これを読
出しクロックとしてノンインターレース走査を行なって
も、各水平走査期間の前のラインと後のラインとでクロ
ックの位相がずれることがなく、画像ずれの発生を防止
することができる。With this configuration, the oscillation frequency of the VCO 15 is not controlled by the triangular wave output during the phase comparison operation. As a result, the oscillation frequency of the VCO 15 is almost constant over one horizontal scanning period TH, and even if non-interlaced scanning is performed using this as the readout clock, the clock is different between the previous line and the subsequent line of each horizontal scanning period. There is no phase shift, and image shift can be prevented from occurring.
第２図はこの発明の他の実施例の構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing the configuration of another embodiment of the invention.
この第２図に示す実施例は、スイッチ２１とコンデンサ
Ｃ３によってループフィルタ１４の出力電圧をサンプリ
ングホールドするようにしたものである。すなわち、ル
ープフィルタ１４の出力端子はバッファ２０を介してス
イッチ２１の入力端子に接続されている。このスイッチ
２１の出力端子はＶＣＯ１５の制御端子に接続されると
ともに、コンデンサＣ３を介して接地されている。In the embodiment shown in FIG. 2, the output voltage of the loop filter 14 is sampled and held using a switch 21 and a capacitor C3. That is, the output terminal of the loop filter 14 is connected to the input terminal of the switch 21 via the buffer 20. The output terminal of this switch 21 is connected to the control terminal of the VCO 15, and is also grounded via a capacitor C3.
スイッチ２１は、位相比較期間Ｔはオフ状態とされる。The switch 21 is turned off during the phase comparison period T.
これにより、コンデンサＣ３には、位相比較期間Ｔの開
始直前のループフィルタ１４の出力電圧が保持され、こ
の保持電圧によってＶＣＯ１５の発振周波数が制御され
る。一方、位相比較期間Ｔが終了すると、スイッチ２１
がオン状態とされるので、ＶＣＯ１５の発振周波数は位
相比較結果に従ってループフィルタ１４から出力される
電圧によって制御される。したがって、ＶＣＯ１５の発
振周波数は位相比較動作の途中で得られる三角波によっ
て制御されることなく、１水平走査期間ＴＨに渡ってほ
ぼ一定の値となる。As a result, the output voltage of the loop filter 14 immediately before the start of the phase comparison period T is held in the capacitor C3, and the oscillation frequency of the VCO 15 is controlled by this held voltage. On the other hand, when the phase comparison period T ends, the switch 21
is turned on, the oscillation frequency of the VCO 15 is controlled by the voltage output from the loop filter 14 according to the phase comparison result. Therefore, the oscillation frequency of the VCO 15 is not controlled by the triangular wave obtained during the phase comparison operation, and remains a substantially constant value over one horizontal scanning period TH.
なお、バッファ２０は位相比較期間Ｔ以外の期間に、コ
ンデンサＣ３の影響がループフィルタ１４に伝わらない
ようにするものである。また、この実施例のスイッチ２
１は先の実施例のスイッチ１９のように、双方向に動作
するものである必要はなく、ループフィルタ１４の出力
電圧をサンプルホールド用のコンデンサＣ３に伝えるも
のであればよい。Note that the buffer 20 prevents the influence of the capacitor C3 from being transmitted to the loop filter 14 during periods other than the phase comparison period T. In addition, the switch 2 of this embodiment
Unlike the switch 19 in the previous embodiment, the switch 1 need not operate bidirectionally, but may be any switch that transmits the output voltage of the loop filter 14 to the sample-and-hold capacitor C3.
以上詳述した実施例に於いても先の実施例と同様の効果
を得ることができることは勿論である。It goes without saying that the embodiments detailed above can also provide the same effects as the previous embodiments.
なお、この発明は、３次以上の高次のノンインターレー
ス走査用のクロックの生成にも適用可能なことは勿論で
ある。It goes without saying that the present invention can also be applied to the generation of clocks for non-interlaced scanning of higher order than third order.
また、この発明は、ループフィルタ１４として受動素子
のみならず能動素子を使ったアクティブ型のフィルタを
使ったＰＬＬ回路にも適用可能なことは勿論である。Further, the present invention is of course applicable to a PLL circuit using an active type filter using not only a passive element but also an active element as the loop filter 14.
この他にも発明の要旨を逸脱しない範囲で種々様々変形
実施可能なことは勿論である。It goes without saying that various other modifications can be made without departing from the spirit of the invention.
［発明の効果］
、以上述べたようにこの発明によれば、位相比較動作時
に於ける発振周波数の変動を無くし、高次のノンインタ
レース走査時に於けるライン間での画像ずれを防止する
ことができる。[Effects of the Invention] As described above, according to the present invention, it is possible to eliminate fluctuations in oscillation frequency during phase comparison operation and prevent image shift between lines during high-order non-interlaced scanning. Can be done.
第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の他の実施例の構成を示す回路図、第３図
は従来の位相同期ループ回路の構成を示す回路図、第４
図は第３図の動作を説明するための信号波形図である。
１１・・・入力端子、１２・・・水平ＩＥｉ期信号分離
回路、１３・・・位相比較回路、１４・・・ループフィ
ルタ、１５・・・ＶＣｏ、１６．１８・・・出力端子、
１７・・・分周回路、１９．２１・・・スイッチ、２０
・・・バッファ、０１ 、Ｃ２、Ｃ３・・・コンデンサ
、Ｒ１・・・抵抗。
出願人代理人 弁理士 鈴江武彦FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention, and FIG.
3 is a circuit diagram showing the configuration of another embodiment of the present invention, FIG. 3 is a circuit diagram showing the configuration of a conventional phase-locked loop circuit, and FIG.
This figure is a signal waveform diagram for explaining the operation of FIG. 3. 11... Input terminal, 12... Horizontal IEi period signal separation circuit, 13... Phase comparison circuit, 14... Loop filter, 15... VCo, 16.18... Output terminal,
17... Frequency divider circuit, 19.21... Switch, 20
... Buffer, 01, C2, C3... Capacitor, R1... Resistor. Applicant's agent Patent attorney Takehiko Suzue
Claims (1)
との位相を比較する位相比較手段と、この位相比較手段
の位相比較結果に応じた直流電圧を発生するフィルタ手
段と、 このフィルタ手段の出力電圧によって発振周波数が制御
される電圧制御発振手段と、 この電圧制御発振手段の発振出力を分周して上記基準信
号を出力する分周手段とを具備し、ｎ（ｎは２以上の正
の整数）次のノンインターレース走査時、上記電圧制御
発振手段の発振出力のｎ分周出力が、上記映像信号をサ
ンプリングしてメモリに書込む際のサンプリングクロッ
クとして使われ、上記発振出力が上記メモリから上記映
像信号を読み出すための読出しクロックとして使われる
位相同期ループ回路に於いて、 上記位相比較手段の位相比較期間は、この位相比較期間
の開始直前の上記フィルタ手段の出力電圧によって上記
電圧制御発振手段の発振周波数を制御し、上記位相比較
期間の終了後は、上記位相比較手段の位相比較結果に基
づく上記フィルタ手段の出力電圧によって上記電圧制御
発振手段の発振周波数を制御する切換え手段を具備する
ことを特徴とする位相同期ループ回路。[Claims] Phase comparison means for comparing the phases of a horizontal synchronization signal separated from a video signal and a predetermined reference signal, and filter means for generating a DC voltage according to the phase comparison result of the phase comparison means. , voltage controlled oscillation means whose oscillation frequency is controlled by the output voltage of this filter means, and frequency dividing means which divides the oscillation output of this voltage controlled oscillation means and outputs the reference signal, n(n is a positive integer of 2 or more) During the next non-interlaced scan, the n-divided output of the oscillation output of the voltage controlled oscillation means is used as a sampling clock when sampling the video signal and writing it into the memory, and In a phase-locked loop circuit in which an oscillation output is used as a readout clock for reading out the video signal from the memory, the phase comparison period of the phase comparison means is equal to the output voltage of the filter means immediately before the start of this phase comparison period. The oscillation frequency of the voltage controlled oscillation means is controlled by the output voltage of the filter means based on the phase comparison result of the phase comparison means after the end of the phase comparison period. A phase-locked loop circuit comprising switching means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295672A JP2645039B2 (en) | 1987-11-24 | 1987-11-24 | Phase locked loop circuit |
Applications Claiming Priority (1)
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| JP62295672A JP2645039B2 (en) | 1987-11-24 | 1987-11-24 | Phase locked loop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137779A true JPH01137779A (en) | 1989-05-30 |
| JP2645039B2 JP2645039B2 (en) | 1997-08-25 |
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ID=17823693
Family Applications (1)
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|---|---|---|---|
| JP62295672A Expired - Lifetime JP2645039B2 (en) | 1987-11-24 | 1987-11-24 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645039B2 (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2645039B2 (en) | 1997-08-25 |
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