JPH01134799A - Memory device - Google Patents

Abstract

PURPOSE:To write necessary data in a batch by providing transistors for batch writing in respective bit lines and, simultaneously, providing word line selecting means to respective word lines. CONSTITUTION:By driving transistors Q0a-Q3b for batch writing corresponding to necessary bits by means of a control signal and, simultaneously, by supplying the transistor Q0a-Q3b for batch writing in necessary word line selecting means Na0-Na4, line data are simultaneously written in plural memory cells MC00-MC43 to be arbitrarily selected or to belong to plural columns. By executing several times of action, the data of arbitrary patterns can be speedily stored to memories. Thus, the data having the prescribed patterns can be speedily written in a batch.

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。[Detailed description of the invention] The present invention will be described in the following order.

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ９従来技術 り１発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ０作用 Ｇ、実施例［第１図、第２図１ Ｂ１発明の効果 （Ａ、産業上の利用分野） 本発明はメモリ装置、特に−括書込可能なランダムアク
セスメモリ装置に関する。A. Field of industrial application B1 Overview of the invention C9 Prior art 1 Problems to be solved by the invention E1 Means for solving the problems F0 Effects G. Examples [Fig. 1, Fig. 2 1 B1 Invention BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, and particularly to a batch-writable random access memory device.

（Ｂ、発明の概要） 本発明は、ランダムアクセスメモリ装置において、 所望のデータを一括書込することができるようにするた
め、 各ビット線に一括書込用トランジスタを設けると共に各
ワード線にワード線選択手段を設け、ル制御信号により
一括書込用トランジスタ及びワード線選択手段を制御す
ることにより複数のメモリセルに対して同時に書き込み
をすることができるようにしたものである。(B. Summary of the Invention) The present invention provides a random access memory device in which a transistor for batch writing is provided on each bit line and a word By providing line selection means and controlling the batch write transistors and word line selection means using a line control signal, it is possible to write to a plurality of memory cells simultaneously.

（Ｃ，従来技術） ランダムアクセルメモリ装置にはフラッシュクリア機能
を備えるようにされたものが多い。このフラッシュクリ
ア機能は外部から１つの制御信号を学えるとメモリセル
のすべてに「０」を書き込むもので、リセットしたりテ
スティングにあたって必要なイニシャラーｒズをするこ
とに用いられる。(C, Prior Art) Many random access memory devices are equipped with a flash clear function. This flash clear function writes "0" to all memory cells when one control signal is learned from the outside, and is used for resetting and initializing necessary for testing.

（Ｄ、発明が解決しようとする問題点）ところで、−従
来におけるフラッシュクリア機能はメモリセルの記憶内
容をすべてｆＯ」にするものであフたが、メモリセルを
すべて「０」にした状態がテスティング用のイニシャル
状態として最良とはいえない。例えば、所謂チエッカ−
ドパターンの方かテスティングに好ましいといえる場合
もある。(D. Problems to be Solved by the Invention) By the way, - The conventional flash clear function was to set all memory contents of memory cells to "fO", but the state in which all memory cells were set to "0" was This is not the best initial state for testing. For example, the so-called checker
In some cases, it may be said that the pattern is preferable for testing.

また、従来におけるフラッシュクリアは一般には各メモ
リセルに逐次アクセスして「０」を書き込むという方法
で行われていたので、フラッシュクリアに要する時間も
短くすることが難しく、従ってテスティング能率を高く
することが難しいという問題があった。Furthermore, in the past, flash clearing was generally performed by sequentially accessing each memory cell and writing "0", which made it difficult to shorten the time required for flash clearing, which made it difficult to increase testing efficiency. The problem was that it was difficult.

本発明はこのような問題を解決すべく為されたもので、
全メモリセルに「０」をというのではなく所定のパター
ンを有するデータを迅速に一括書込できるようにするこ
とを目的とするものである。The present invention was made to solve such problems,
The purpose is to quickly write data having a predetermined pattern into all memory cells at once instead of writing "0".

（Ｅ、問題点を解決するための手段） 本発明メモリ装置は上記問題点を解決するため、各ヒツ
ト線に一括書込用トランジスタを設けると共に各ワード
線にワード線選択手段を設け、制御（、Ｅ号により一括
書込用トランジスタ及びワード線選択手段を制御するこ
とにより複数のメモリセルに対して同時に書き込みをす
ることができるようにしたことを特徴とする。(E. Means for Solving the Problems) In order to solve the above-mentioned problems, the memory device of the present invention provides a transistor for batch writing on each line, and a word line selection means on each word line, and controls ( , E controls the batch write transistors and the word line selection means, thereby making it possible to simultaneously write to a plurality of memory cells.

（Ｆ、作用） 本発明メモリ装置によれば、所望ビットに対応した一括
と込用トランジスタを制御信号により駆動し且つ所望ワ
ード線選択手段に一括書込用トランジスタを供給するこ
とにより任意に選んだ−又は複数のカラムに属する複数
のメモリセルに同時にラインデータを書き込む動作を何
回か行うことにより任意のパターンのデータをメモリに
迅速に記憶させることができる。(F. Effect) According to the memory device of the present invention, the batch write transistor corresponding to the desired bit is driven by a control signal, and the batch write transistor is supplied to the desired word line selection means, so that the desired word line can be arbitrarily selected. - Alternatively, by performing the operation of simultaneously writing line data into a plurality of memory cells belonging to a plurality of columns several times, data of an arbitrary pattern can be quickly stored in the memory.

（Ｇ、実施例）［第１図、第２図］ 以下、本発明メモリ装置を図示実施例に従って詳細に説
明する。(G. Embodiment) [FIGS. 1 and 2] Hereinafter, the memory device of the present invention will be described in detail according to the illustrated embodiment.

図面は本発明メモリ装置の一つの実施例を示すものであ
り、第１図はメモリ装置の回路図、第２図は一括書込デ
ータパターンの一例を示す図である。The drawings show one embodiment of the memory device of the present invention, and FIG. 1 is a circuit diagram of the memory device, and FIG. 2 is a diagram showing an example of a batch write data pattern.

図面において、Ｑｔ、は負荷ＭＯＳトラジスタ、Ｂ、Ｂ
はビット線、ＭＣはメモリセル、ＷＬはワード線である
。In the drawing, Qt is the load MOS transistor, B, B
is a bit line, MC is a memory cell, and WL is a word line.

ＱＯａ、ＱＯｂ、Ｑｌａ、Ｑｌｂ、Ｑ２ａ、Ｑ２ｂ％Ｑ
３ａ、Ｑ３ｂ・・・は−括書込用のプルタウントランジ
スタであり、各ビット線とアースとの間に接続されてい
る。各プルダウントランジスタＱは一括書込用制御回路
１の制御信号Ｓ１、Ｓ２、Ｓ３あるいはＳ４によって制
御される。本実施例においては、偶数番目のカラムを構
成する一対のビット線Ｂ、Ｈのうちのビット線Ｂの方に
接続されたトランジスタＱＯａ、Ｑ２ａ、・・・が制御
化”’ｒｆ　Ｓ　１により制御され、同じくビット線Ｂ
の方に接続されたトランジスタＱＯｂ、Ｑ２ｂ、・・・
が制御信号Ｓ２により制御される。また、奇数番［］の
カラムを構成する一対のビット線Ｂ、Ｈのうちのビット
線Ｂの方に接続されたトランジスタＱｌａ、Ｑ３ａ、・
・・が制御信号Ｓ３により制御され、同しくビット線Ｂ
の方に接続されたトランジスタＱｌｂ、トランジスタＱ
３ｂ、・・・が制御信号Ｓ４により制御されるようにな
っている。QOa, QOb, Qla, Qlb, Q2a, Q2b%Q
3a, Q3b, . . . are pull-down transistors for bulk writing, which are connected between each bit line and the ground. Each pull-down transistor Q is controlled by a control signal S1, S2, S3 or S4 of the batch write control circuit 1. In this embodiment, the transistors QOa, Q2a, . and also bit line B
Transistors QOb, Q2b, . . . connected to
is controlled by control signal S2. In addition, transistors Qla, Q3a, .
... is controlled by the control signal S3, and the bit line B
Transistor Qlb and transistor Q connected to
3b, . . . are controlled by a control signal S4.

ＮＡＯｌＮＡＩ、ＮＡ２、・・・はワード線選択用ナン
ド回路で、ワード信号ＷＯ１Ｗ１、Ｗ２１０．。NAOlNAI, NA2, . . . are NAND circuits for word line selection, and word signals WO1W1, W210. .

はワード線選択用ナンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、
・・・の一方の入力端子に人力され、ワード線選択用ナ
ンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、・・・の出力端子が
ワード線ＷＬＯ１ＷＬＩ、ＷＬ２、・・・に接続されて
いる。上記ナンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、・・・
の他方の入力端子には上記−括書込用制御回路１の制御
信号Ｓ５、Ｓ６か印加されるようになっている。are word line selection NAND circuits NAO1NAI, NA2,
The output terminals of the word line selection NAND circuits NAO1NAI, NA2, . . . are connected to the word lines WLO1WLI, WL2, . The above NAND circuit NAO1NAI, NA2,...
The control signals S5 and S6 of the bulk write control circuit 1 are applied to the other input terminal of the control circuit 1.

上記ワード線選択用制御回路１は外部から１つの外部制
御信″＋ＳＯを受けると上記の６つの制御信号５１〜Ｓ
６を発生して例えば第２図に示すようなパターンのデー
タをメモリセルアレイに一括書込する役割を果す。When the word line selection control circuit 1 receives one external control signal "+SO" from the outside, it sends the six control signals 51 to S.
6 and performs the role of writing data in a pattern as shown in FIG. 2 all at once into the memory cell array.

具体的に一括書込動作例の−を説明すると次のとおりで
ある。外部制御１３号ＳＯかワード線選択用制御回路１
に人力されると制御信号Ｓ１が「０」に、Ｓｌが「１」
に、Ｓ３が「１」に、５４ｈ１「０」に、Ｓ５が「０」
に、そして、Ｓ６か「ｌ」になる。その結果、偶数番目
のカラムについては一対のヒツト線Ｂ、Ｂのうちの一方
Ｂの方が「１」に、他方Ｂの方が「０」になり、メモリ
セルに「１」を書込むことのできる電位状態になる。ま
た、奇数番目のカラムについては、ビット線Ｂの方が「
０」に、ビット線Ｂの方が［１，１になり、メモリセル
「０」を書込むことができる電位状態になる。A concrete explanation of - in the example of the batch write operation is as follows. External control No. 13 SO or word line selection control circuit 1
When inputted manually, the control signal S1 becomes "0" and Sl becomes "1".
, S3 is "1", 54h1 is "0", S5 is "0"
Then, it becomes S6 or "l". As a result, for the even-numbered columns, one of the pair of hit lines B and B becomes "1" and the other B becomes "0", and it is not possible to write "1" into the memory cell. The potential state is reached. Also, for odd-numbered columns, bit line B is
When the bit line B becomes [1,1], the potential state becomes such that the memory cell "0" can be written.

一方、各ワード線選択用ナンド回路ＮＡは一方の入力端
子に「０」の信号を受けると出力信号が「１」になりワ
ード線ＷＬを選択する状態になるので、現在１０」にな
っている制御信号Ｓ５を受けるワード線選択用ナンド回
路ＮＡＯ１ＮＡ２、ＮＡ４、・・・、即ち偶数番目のナ
ンド回路の出カイ５号が「１」になる。従って、偶数番
目のワード線が選択されることになる。その結果、偶数
番目のコラムのメモリセルには「１」を、奇数番目のコ
ラムのメモリセルには「０」を書き込む動作か、偶数番
目のロウのすべてにおいて行われる。On the other hand, when each word line selection NAND circuit NA receives a ``0'' signal at one input terminal, the output signal becomes ``1'' and the word line WL is selected, so the current value is 10''. The word line selection NAND circuits NAO1NA2, NA4, . . . , which receive the control signal S5, output No. 5 of the even-numbered NAND circuits become "1". Therefore, even-numbered word lines are selected. As a result, the operation of writing "1" to the memory cells in even-numbered columns and "0" to memory cells in odd-numbered columns is performed in all even-numbered rows.

次に、上記各制御信号８１〜Ｓ６について信号が反転さ
れる。即ち、Ｓｌが「１」に、Ｓｌが「０」に、Ｓ３か
「０」に、Ｓ４ｈい「１」に、ｓ５が「１」に、Ｓ６が
「０」になる。スルト、今度は、偶数番目のカラムにつ
いてはビット線８かｒＱＪに、ビット線Ｂが「１」にな
り、メモリセルに「０」を書込むことのできる電位状態
になる。また、奇数番目のカラムについてはそれとは逆
にメモリセルに「ｌ」を書込むことのできる電位状態に
なる。一方、ワード線選択用ナンド回路ＮＡについては
制御信号Ｓ５が「１」になり、Ｓ６か「０」になるので
、奇数番目のナンド回路ＮＡＩ、ＮＡ３、・・・の出力
信号が「１」になる。Next, the signals for each of the control signals 81 to S6 are inverted. That is, Sl becomes "1", Sl becomes "0", S3 becomes "0", S4 becomes "1", s5 becomes "1", and S6 becomes "0". This time, for even-numbered columns, bit line 8 or rQJ and bit line B become "1", and the potential state becomes such that "0" can be written to the memory cell. Conversely, for odd-numbered columns, the potential state is such that "l" can be written into the memory cells. On the other hand, for the NAND circuit NA for word line selection, the control signal S5 becomes "1", and S6 becomes "0", so the output signals of the odd-numbered NAND circuits NAI, NA3, etc. become "1". Become.

従って、奇数番目のロウが選択されることになり、偶数
番目のカラムについては「０」を、奇数番目のカラムに
ついては「１」をメモリセルに書き込む動作が奇数番目
のロウのすべてにおいて行われる。その結果、第２図に
示すようなチエッカ−ドパターンのデータを一括書込す
ることができる。そして、そのようなデータδ込みが僅
か２回の動作、即ち偶数番目のカラムに書き込む動作（
１回目）と、奇数番目のカラムに書き込む動作（２回目
）によって、行うことができ、−括書込〜をきわめて短
時間に行うことができるものである。従って、テスティ
ング時間の短縮を図ることもできる。Therefore, the odd-numbered rows are selected, and the operation of writing "0" into the memory cells for even-numbered columns and "1" for odd-numbered columns is performed in all odd-numbered rows. . As a result, data of a checkered pattern as shown in FIG. 2 can be written all at once. Then, writing such data δ requires only two operations, that is, an operation of writing to an even numbered column (
(first time) and writing to an odd-numbered column (second time), and -batch writing- can be performed in an extremely short time. Therefore, it is also possible to reduce testing time.

本実施例においては、制御信号３１〜Ｓ６の内容によっ
て２４即ち１６１！類のパターンの一括書込ができ得る
が、−括書込用ブルダウントランジスタ及びワード線選
択用ナンド回路を制御する制御信号の数を増やすことに
よって一括書込でき得るデータのパターンの種類を増加
させ、また、−括書込するデータパターンをより複雑な
ものにすることも可能である。In this embodiment, 24, that is, 161!, depending on the contents of the control signals 31 to S6! However, by increasing the number of control signals that control the pull-down transistor for batch writing and the NAND circuit for word line selection, the types of data patterns that can be written at once can be increased. It is also possible to make the data pattern for bulk writing more complex.

（Ｈ，発明の効果） 以上に述べたように、本発明メモリ装置は、制御信号を
受けるとビット線を所定電位にする一括書込用トランジ
スタが各ビット線に対応して設けられ、制御信号を受け
たとき１つのワード線を選択するワード線選択手段が各
ワード線に対応して設けられ、少なくとも複数のメモリ
セルに対して同時に書き込みを行い得るようにされてな
ることを特徴とするものである。(H, Effect of the Invention) As described above, the memory device of the present invention is provided with a batch writing transistor corresponding to each bit line, which sets the bit line to a predetermined potential when receiving a control signal. Word line selection means for selecting one word line when received is provided corresponding to each word line so that writing can be performed simultaneously on at least a plurality of memory cells. It is.

従って、本発明メモリ装置によれば、所望ビットに対応
した一括書込用トランジスタを制御信号により駆動し旧
つ所望ワード線選択手段に一括書込用ワート信号を供給
することにより任意に選んた−又は複数のカラムに属す
る複数のメモリセルに同時にラインデータを書き込む動
作を何回か行うことにより任意のパターンのデータをメ
モリに迅速に記憶させることができる。Therefore, according to the memory device of the present invention, by driving the batch write transistor corresponding to a desired bit with a control signal and supplying a batch write word signal to the old desired word line selection means, the desired word line can be arbitrarily selected. Alternatively, by performing the operation of simultaneously writing line data into a plurality of memory cells belonging to a plurality of columns several times, data of an arbitrary pattern can be quickly stored in the memory.

【図面の簡単な説明】[Brief explanation of the drawing]

図面は本発明メモリ装置の一つの実施例を説明するため
のものもので、第１図は回路図、第２図は一括書込デー
タのパターン例を示す図である。 符号の説明 ＭＣ・・・メモリセル、 ＮＡ・・・ワード線選択手段、 ＱＯａ、ＱＯｂ、〜Ｑ３ａ、Ｑ３ｂ　・−・−括書込用
トランジスタ。The drawings are for explaining one embodiment of the memory device of the present invention, and FIG. 1 is a circuit diagram, and FIG. 2 is a diagram showing an example of a pattern of batch write data. Explanation of symbols: MC: memory cell, NA: word line selection means, QOa, QOb, ~Q3a, Q3b --- Batch write transistor.

Claims (1)

【特許請求の範囲】[Claims] （１）制御信号を受けるとビット線を所定電位にする一
括書込用トランジスタが各ビット線に対応して設けられ
、制御信号を受けたとき１つのワード線を選択するワー
ド線選択手段が各ワード線に対応して設けられ、少なく
とも複数のメモリセルに対して同時に書き込みを行い得
るようにされてなることを特徴とするメモリ装置(1) A batch write transistor is provided corresponding to each bit line to set the bit line to a predetermined potential when receiving a control signal, and word line selection means for selecting one word line when receiving a control signal is provided for each bit line. A memory device, characterized in that it is provided corresponding to a word line and is capable of simultaneously writing to at least a plurality of memory cells.