JPH01133298A - Semiconductor memory device - Google Patents
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- JPH01133298A JPH01133298A JP63212469A JP21246988A JPH01133298A JP H01133298 A JPH01133298 A JP H01133298A JP 63212469 A JP63212469 A JP 63212469A JP 21246988 A JP21246988 A JP 21246988A JP H01133298 A JPH01133298 A JP H01133298A
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
′本発明は、半導体メモリ装置に係り、特に極めて大容
量のメモリに好適な半導体メモリ装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] 'The present invention relates to a semiconductor memory device, and particularly to a semiconductor memory device suitable for an extremely large capacity memory.
先ず、本発明の基本機能の説明のために従来構成のメモ
リ装置について説明する。従来、半導体メモリ装置にお
いては、第12図のような欠陥救済法が用いられている
(例1)。First, a memory device with a conventional configuration will be described in order to explain the basic functions of the present invention. Conventionally, a defect relief method as shown in FIG. 12 has been used in semiconductor memory devices (Example 1).
この例は、アイ・ニス・ニス・シー・シー、ダイジェス
ト・オブ・テクニカル・ペイバーズ。An example of this is I Niss Niss See, Digest of Technical Pavers.
1981年2月刊、第8o頁から第81頁(ISSCC
DIGEST 0F
TECHNICAL PAPER8゜Feburua
ry 1981. p、8O−81)に記載されている
。この例では、オンチップ上で外部アドレスと内部のプ
ログラム素子に書かれた不良アドレスの比較を行い、予
備メモリを選択する方法が用いられている。February 1981, pages 8o to 81 (ISSCC
DIGEST 0F TECHNICAL PAPER8゜Feburua
ry 1981. p, 8O-81). In this example, a method is used to select a spare memory by comparing an external address with a defective address written to an internal program element on-chip.
すなわち、特定の外部アドレス信号Xotx、。That is, a specific external address signal Xotx,.
・・・lX11に応答してデコーダのトランジスタQ0
゜・・・、Qnが全てオフするようにプログラム素子を
構成すると、特定の外部アドレス信号X、、X工。...Decoder transistor Q0 in response to lX11
゜..., If the program element is configured so that all Qn are turned off, specific external address signals X, , X, etc.
・・・jXnに応答してノードAがハイレベルとなり、
予備メモリが選択されるものである。...Node A becomes high level in response to jXn,
Spare memory is what is selected.
一方、フルウェーハ上での冗長は、メモリブロック単位
で実施されていた。この例としては、アイ・イー・イー
・イー、ジャーナル・オフ・ソリッド・ステート・サー
キット、第5C−15,巻1第4db、1980年8月
刊、第677頁から第686頁(I E E E 、
Jounal of 5olid −3tate C1
rcuits Vol、 S −15、No、 4Au
gust 1980.pp、677−686)において
論じられている(例2)。On the other hand, redundancy on a full wafer was implemented in memory block units. An example of this is I.E.E., Journal of Solid State Circuits, Volume 5C-15, Volume 1, No. 4db, August 1980, pp. 677-686 (I.E.E. ,
Journal of 5olid-3tate C1
rcuits Vol, S-15, No, 4Au
gust 1980. pp. 677-686) (Example 2).
本方法では、外部コントローラを用い、個別のメモリブ
ロックに欠陥が存在した場合、良好なメモリブロックに
切替えを行う。このように、外部に不良ブロックの記憶
制御が必要となる。This method uses an external controller to switch to a good memory block if an individual memory block is defective. In this way, external storage control for bad blocks is required.
また、特公昭46−25767、特公昭47−6534
に記載の様に不良ビットのアドレスを連想メモリに記憶
し、外部アドレスと不良ビットアドレスの記憶内容の一
致検出を行い、予備メモリに新しいアドレスを出力し、
正常なビットを読出す冗長方法が発案されている(例3
)。In addition, Special Publication No. 46-25767, Special Publication No. 47-6534
As described in , the address of the defective bit is stored in the associative memory, a match is detected between the stored contents of the external address and the defective bit address, and a new address is output to the spare memory.
A redundant method for reading normal bits has been devised (Example 3)
).
上記従来技術に共通した第1の問題点は、予備メモリ量
が限られる点である。例えば、例1においては、高々1
0ビット程度の欠陥しか救済できず、救済に失敗したメ
モリ、もしくは、救済できない多ビツト不良のメモリ等
は廃棄の対象となっていた。一方、救済ビット数を増大
するためには、冗長回路の規模が大きくなり、半導体メ
モリ装置の歩留りが低下してしまう。The first problem common to the above conventional techniques is that the amount of spare memory is limited. For example, in Example 1, at most 1
Memories that can only be repaired with defects of about 0 bits and which fail to be repaired, or memories with multi-bit defects that cannot be repaired, are to be discarded. On the other hand, in order to increase the number of relief bits, the scale of the redundant circuit increases, which lowers the yield of semiconductor memory devices.
第2の従来例においての問題はメモリブロック単位の救
済において、救済に使用する予備メモリの量が大きく、
ウェーハ上における予備メモリの占有率が高くなること
である。すなわち、欠陥救済方法および外部コントロー
ラが複雑なため実用化が困難であり、一方ひとつのメモ
リブロックがひとつの欠陥セルを含むとこのメモリブロ
ックを他のメモリブロックで置き換えるため、予備メモ
リの使用量が多いと言う問題がある。The problem with the second conventional example is that the amount of spare memory used for relief is large in memory block unit relief.
The occupancy rate of spare memory on the wafer increases. In other words, it is difficult to put it into practical use because the defect relief method and external controller are complicated, and on the other hand, if one memory block contains one defective cell, this memory block is replaced with another memory block, which reduces the amount of spare memory used. The problem is that there are too many.
第3の従来例における問題点は、アドレス変換装置とし
て連想メモリを使うことである。この連想メモリのセル
は1セル当り8〜10トランジスタを必要とし、さらに
メモリ装置周辺のロジックが増加することであるにのよ
うな連想メモリは高価であり、システム全体の価格が極
めて高価となってしまう。一方、連想メモリは不良ビッ
トのアドレス記憶、外部アドレスと不良ビットのアドレ
スとの一致検出、予備メモリの新しいアドレスの出力と
言う回路構成のため、欠陥救済ビット数の増大に対応し
づらいと言う問題がある。The problem with the third conventional example is that an associative memory is used as the address translation device. This associative memory cell requires 8 to 10 transistors per cell, and as the logic around the memory device increases, the associative memory is expensive, making the entire system extremely expensive. Put it away. On the other hand, associative memory has a circuit configuration that stores the address of the defective bit, detects a match between the external address and the address of the defective bit, and outputs a new address from the spare memory, so it is difficult to cope with an increase in the number of defect repair bits. There is.
従って、本発明の基本的な目的とするところは、欠陥ビ
ットの救済の方法が比較的単純であり、またこの救済を
実現するためのハードウェアも比較的単純である半導体
メモリ装置を提供することにある。Therefore, a basic object of the present invention is to provide a semiconductor memory device in which the method for repairing defective bits is relatively simple and the hardware for realizing this repair is also relatively simple. It is in.
本発明の一実施形態に従えば、上記目的は次のようにし
て解決される。According to one embodiment of the present invention, the above object is solved as follows.
すなわち、主メモリ(1)の欠陥ビット(不良メモリセ
ル)を救済するため、第1と第2の予備メモリ(9,1
0)と、ワード線アドレス変換部(7)とデータ線アド
レス変換部(8)とが配置される。That is, in order to relieve defective bits (defective memory cells) in the main memory (1), the first and second spare memories (9, 1) are
0), a word line address conversion section (7), and a data line address conversion section (8) are arranged.
周知のように、主メモリ(1)は複数のメモリセルを有
し、この複数のメモリセルのひとつのメモリセルがワー
ド線アドレス信号(111)とデータ線アドレス信号(
110)とに応答して選択される。As is well known, the main memory (1) has a plurality of memory cells, and one memory cell of the plurality of memory cells receives a word line address signal (111) and a data line address signal (111).
110).
ワード線アドレス変換部(7)の入力にもワード線アド
レス信号(111)が供給され、データ線アドレス変換
部(8)の入力にもデータ線アドレス信号(110)が
供給される。主メモリ(1)上で欠陥(不良部)を含む
ワード線がWl (4)が上記ワード線アドレス信号(
111)によって選択される場合、ワード線アドレス変
換部(7)の第2の出力から該ワード線に関係する該欠
陥の存在を示すワード線不良検出信号(115)が発生
される。同様に、主メモリ(1)上で欠陥(不良部)を
含むデータ線Di (6)が上記データ線アドレス信号
(110)によって選択される場合、データ線アドレス
変換部(8)の第2の出力から該データ線に関係する該
欠陥の存在を示すデータ線不良検出信号(117)が発
生される。ワード線アドレス変換部(7)の第2の出力
からワード線不良検出信号(115)が発生されると同
時に、ワード線アドレス変換部(7)の第1の出力から
第1の予備メモリ(9)の予備ワード線(Wl)を選択
するための新しい予備ワード線アドレス信号(114)
が発生される。同様に、データ線アドレス変換部(8)
の第2の出力からデータ線不良検出信号(117)が発
生されると同時に、データ線アドレス変換部(8)の第
1の出力から第2の予備メモリ(10)の予備データ線
(dl)を選択するための新しい予備データ線アドレス
信号(116)が発生される6第1の予備メモリ(9)
の第1の入力は上記予備ワード線アドレス信号(114
)に応答し、第1の予備メモリ(9)の第2の入力は上
記データ線アドレス信号(110)に応答する。同様に
、第2の予備メモリ(10)の第2の入力は、上記予備
データ線アドレス信号(116)に応答し、第2の予備
メモリ(9)の第2の入力は上記ワード線アドレス信号
(111)に応答する(第1図および第2図参照)。A word line address signal (111) is also supplied to the input of the word line address conversion section (7), and a data line address signal (110) is also supplied to the input of the data line address conversion section (8). The word line containing a defect (defective part) on the main memory (1) is Wl (4) is the word line address signal (
111), a word line defect detection signal (115) indicating the existence of the defect related to the word line is generated from the second output of the word line address converter (7). Similarly, when the data line Di (6) containing a defect (defective part) on the main memory (1) is selected by the data line address signal (110), the second data line address converter (8) A data line defect detection signal (117) is generated from the output indicating the existence of the defect related to the data line. At the same time that the word line defect detection signal (115) is generated from the second output of the word line address converter (7), the word line defect detection signal (115) is generated from the first output of the word line address converter (7) to the first spare memory (9). ) new spare word line address signal (114) for selecting the spare word line (Wl) of
is generated. Similarly, data line address converter (8)
At the same time, the data line defect detection signal (117) is generated from the second output of the data line address converter (8), and the spare data line (dl) of the second spare memory (10) is generated from the first output of the data line address converter (8). A new spare data line address signal (116) is generated for selecting the 6 first spare memory (9).
The first input of the spare word line address signal (114
), and the second input of the first spare memory (9) is responsive to the data line address signal (110). Similarly, a second input of the second spare memory (10) is responsive to said spare data line address signal (116) and a second input of the second spare memory (9) is responsive to said word line address signal. (111) (see Figures 1 and 2).
第1の予備メモリ(9)は複数の子備メモリセルを有す
る。ワード線アドレス変換部(7)の第2の出力からワ
ード線不良検出信号(115)が発生される場合、第1
の予備メモリ(9)の複数の子備メモリセルのひとつの
予備メモリセルが予備ワード線アドレス信号(114)
とデータ線アドレス信号(110)とに応答して選択さ
れ、その結果主メモリ(1)のワード線に関係する欠陥
が第1の予備メモリ(9)によって救済される。The first spare memory (9) has a plurality of child memory cells. When the word line defect detection signal (115) is generated from the second output of the word line address converter (7), the first
One of the spare memory cells of the spare memory (9) of the spare memory (9) receives the spare word line address signal (114).
and a data line address signal (110), and as a result, a defect related to the word line of the main memory (1) is relieved by the first spare memory (9).
同様に、第2の予備メモリ(10)は複数の子備メモリ
セルを有する。データ線アドレス変換部(8)の第2の
出力からデータ線不良検出信号(117)が発生される
場合、第2の予備メモリ(10)の複数の子備メモリセ
ルのひとつの予備メモリセルが予備データ線アドレス信
号(116)とワード線アドレス信号(111)とに応
答して選択され、その結果主メモリ(1)のデータ線に
関係する欠陥が第2の予備メモリ(1−0)によって救
済される。Similarly, the second spare memory (10) has a plurality of child memory cells. When the data line defect detection signal (117) is generated from the second output of the data line address conversion section (8), one of the plurality of child memory cells of the second spare memory (10) selected in response to the spare data line address signal (116) and the word line address signal (111), so that defects associated with the data lines of the main memory (1) are identified by the second spare memory (1-0). be rescued.
ワード線アドレス信号(111)に応答して予備ワード
線アドレス信号(114)とワード線不良検出信号(1
15)とを発生するワード線アドレス変換部(7)は複
数ビット出力形式の一般的な半導体メモリ、例えば不揮
発性半導体メモリ(EPROM、EEPROM、フユー
ズROM等)又はバッテリーバックアップされた半導体
メモリ(バッテリーバックアンプされたSRAM等)で
構成されることができ、従来のような連想メモリを使用
する必要が無い。同様に、データ線アドレス信号(11
0)に応答して予備データ線アドレス信号(116)と
データ線不良検出信号(117)とを発生するデータ線
アドレス変換部(8)は複数ビット出力形式の一般的な
半導体メモリ、例えば不揮発性半導体メモリ(EPRO
M。In response to the word line address signal (111), a spare word line address signal (114) and a word line defect detection signal (1
15) and a word line address converter (7) that generates a multi-bit output type general semiconductor memory, such as a non-volatile semiconductor memory (EPROM, EEPROM, fuse ROM, etc.) or a battery-backed semiconductor memory (battery-backed semiconductor memory). (amplified SRAM, etc.), and there is no need to use associative memory as in the past. Similarly, the data line address signal (11
The data line address conversion unit (8) which generates a spare data line address signal (116) and a data line defect detection signal (117) in response to the signal 0) is a general semiconductor memory with a multi-bit output format, such as a non-volatile memory. Semiconductor memory (EPRO)
M.
EEPROM、フユーズROM等)又はバッテリーバッ
クアップされた半導体メモリ(バッテリーバックアップ
されたSRAM等)で構成されることができ、従来のよ
うな連想メモリを使用する必要が無い。この結果、主メ
モリの欠陥救済を比較的単純な方法およびハードウェア
で実現することができる(第1図および第2図参照)。EEPROM, fuse ROM, etc.) or battery-backed semiconductor memory (battery-backed SRAM, etc.), and there is no need to use associative memory as in the past. As a result, main memory defect relief can be realized using a relatively simple method and hardware (see FIGS. 1 and 2).
本発明の他の目的および新規な特徴は、以下に詳述する
実施例から明らかとなろう。Other objects and novel features of the invention will become apparent from the examples detailed below.
(実施例〕
以下、図面を参照にして本発明の実施例を詳細に説明す
る。(Embodiments) Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は、本発明の半導体メモリ装置の原理を簡単に示
すためのブロック図である。同図において2oは情報を
蓄積するメモリブロックチップ、1はそのブロックチッ
プの集合である主メモリ、7.8はアドレス変換装置、
9.10は予備メモリ、をそれぞれ示す。また2はデー
タ線アドレス方向、3はワード線アドレス方向、11.
12は予備メモリ9,1oの予備アドレス信号である。FIG. 1 is a block diagram for simply showing the principle of the semiconductor memory device of the present invention. In the figure, 2o is a memory block chip that stores information, 1 is a main memory that is a collection of the block chips, 7.8 is an address translation device,
9.10 indicates a spare memory, respectively. Further, 2 is a data line address direction, 3 is a word line address direction, and 11.
12 is a spare address signal for the spare memories 9 and 1o.
次にこのブロック図の動作を説明する。同図において、
不良のラインは、不良ビット13に対するそれぞれを4
,5のワード線方向の不良(同図Wl、Wk)、6のデ
ータ線方向の不良(同図D1)とする。Next, the operation of this block diagram will be explained. In the same figure,
The defective lines are 4 each for 13 defective bits.
, 5 in the word line direction (Wl, Wk in the figure), and 6 in the data line direction (D1 in the figure).
すなわち、主メモリ1のブロックチップ20において、
ワード線Wl (4)に関係して少なくとも2つのメモ
リセル13a、13bが欠陥ビットとなるので、これら
の欠陥ビット13a、13bはワード線方向の不良とし
て定義され、かつ予備メモリ9の予備ワード線ワード1
iW1に関係する2つの予備メモリセルによって救済さ
れる。また、データ線Di (6)に関係して少なくと
も2つのメモリセル13c、13dが欠陥ビットとなる
ので、これらの欠陥ビット13c、13dはデータ線方
向の不良と定義され、かつ予備メモリ10の予備データ
線d1に関係する2つの予備メモリセルによって救済さ
れる。また、欠陥ビットセル13eはワード線方向の不
良もしくはデータ線方向の不良として定義されるのでは
なく1本来ビット性不良として定義される。しかし、こ
の欠陥ビットセル13eは便宜上ワード線方向の不良と
してみなされ、予備メモリ9の予備ワード線Wkに関係
するひとつの予備メモリセルによって救済される。尚、
この欠陥ビットセル13eはデータ線方向の不良として
みなし、予備メモリ10内の予備メモリセルによって救
済されることもできる。That is, in the block chip 20 of the main memory 1,
Since at least two memory cells 13a and 13b become defective bits in relation to the word line Wl (4), these defective bits 13a and 13b are defined as defects in the word line direction, and are located on the spare word line of the spare memory 9. word 1
It is saved by two spare memory cells related to iW1. Furthermore, since at least two memory cells 13c and 13d become defective bits in relation to the data line Di (6), these defective bits 13c and 13d are defined as defects in the data line direction, and are also considered defective bits in the spare memory 10. It is relieved by two spare memory cells related to data line d1. Further, the defective bit cell 13e is not defined as a defect in the word line direction or a defect in the data line direction, but is defined as a defect in the bit nature. However, for convenience, this defective bit cell 13e is regarded as a defect in the word line direction, and is relieved by one spare memory cell related to the spare word line Wk of the spare memory 9. still,
This defective bit cell 13e can be regarded as a defect in the data line direction and can be relieved by a spare memory cell in the spare memory 10.
主メモリ1のブロックチップ20中の全てのメモリセル
の良・不良の検査は、ワード線方向のスキャンおよびデ
ータ線方向のスキャンにより実行される。この検査とこ
の検査結果に基づくアドレス変換装置7,8への予備ア
ドレス信号と不良検出信号との書込みによる欠陥救済方
法については、後に詳細に説明する。Inspection of all memory cells in the block chip 20 of the main memory 1 to determine whether they are good or bad is performed by scanning in the word line direction and data line direction. This inspection and a defect relief method by writing a preliminary address signal and a defect detection signal to the address conversion devices 7 and 8 based on the inspection results will be described in detail later.
第2図は本発明の半導体メモリ装置を詳細に説明するた
めのブロック図である。図中1は、1個ないし複数個の
メモリブロックチップより成る主メモリ、7,8はそれ
ぞれワード線およびデータ線アドレス変換部、9,10
はそれぞれワード線救済用およびデータ線救済用予備メ
モリ、108は入出力(Ilo)信号、109はメモリ
装置の制御信号、110はデータ線アドレス信号(AX
)、111はワード線アドレス信号(AY)、112は
メモリブロック選択信号(AZ)を示す。また、115
,117はアドレス変換部7,8の入出力信号(Ilo
)であり、不良検出線である。また、107は、その出
力を受け、ワード線とデータ線アドレスが同時に不良し
た場合の優先及び、不良アドレス有無を判定する優先判
定回路である。さらに、102は主メモリ1の入出力信
号119と予備メモリ9,10の入出力信号120の切
替えをする入出力切替え回路であり、優先判定回路10
7の出力118により、入出力信号119,120の一
方を選択する。FIG. 2 is a block diagram for explaining in detail the semiconductor memory device of the present invention. In the figure, 1 is a main memory consisting of one or more memory block chips, 7 and 8 are word line and data line address converters, respectively, and 9 and 10 are
are spare memories for word line relief and data line relief, respectively; 108 is an input/output (Ilo) signal; 109 is a memory device control signal; 110 is a data line address signal (AX
), 111 represents a word line address signal (AY), and 112 represents a memory block selection signal (AZ). Also, 115
, 117 are input/output signals (Ilo
) and is a defect detection line. Further, 107 is a priority determination circuit which receives the output and determines the priority when a word line and data line address are defective at the same time, and the presence or absence of a defective address. Furthermore, 102 is an input/output switching circuit that switches between the input/output signal 119 of the main memory 1 and the input/output signal 120 of the spare memories 9 and 10;
7 selects one of the input/output signals 119 and 120.
主メモリ1、予備メモリ9,10.アドレス変換部7,
8については、すでに詳細に説明しているため、次に第
1図および第2図を参照して主メモリ1の全てのメモリ
セルの良・不良の検査とこの検査結果に基づくアドレス
変換装置7,8への予備アドレス信号と不良検出信号と
の書込みによる欠陥救済方法について、詳細に説明する
。Main memory 1, spare memory 9, 10. address conversion unit 7,
8 has already been explained in detail, so next we will refer to FIGS. 1 and 2 to check whether all the memory cells in the main memory 1 are good or bad and to check the address translation device 7 based on the results of this test. , 8 will now be described in detail.
すなわち、主メモリ1のワード線方向のスキャンによっ
て、ワード線Wl (4)に関してワード線方向の不良
が検出された場合、この不良のワード線Wl (4)の
選択に対応するワード線アドレス信号111(AY)と
メモリブロック選択信号112(AZ)とによって決定
されるワード線アドレス変換装置7の複数のアドレスに
予備メモリ9の予備ワード線W1を選択するための予備
ワード線アドレス信号114(ay)とワード線不良検
出信号115とが書込まれる。また、主メモリ1のデー
タ線方向のスキャンによって、データ線Di (6)に
関してデータ線方向の不良が検出された場合、この不良
のデータ線Di (6)の選択に対応するデータ線アド
レス信号110(AX)とメモリブロック選択信号11
2(AZ)とによって決定されるデータ線アドレス変換
装置8の複数のアドレスに予備メモリ10の予備ワード
線d1を選択するための予備データ線アドレス信号11
6(ax)とデータ線不良検出信号117とが書込まれ
る。That is, when a defect in the word line direction is detected regarding the word line Wl (4) by scanning the main memory 1 in the word line direction, the word line address signal 111 corresponding to the selection of the defective word line Wl (4) is detected. A spare word line address signal 114 (ay) for selecting a spare word line W1 of the spare memory 9 to a plurality of addresses of the word line address conversion device 7 determined by the memory block selection signal 112 (AZ) and the memory block selection signal 112 (AY). and word line defect detection signal 115 are written. Further, when a defect in the data line direction is detected regarding the data line Di (6) by scanning the main memory 1 in the data line direction, the data line address signal 110 corresponding to the selection of the defective data line Di (6) is detected. (AX) and memory block selection signal 11
A spare data line address signal 11 for selecting a spare word line d1 of the spare memory 10 at a plurality of addresses of the data line address converting device 8 determined by 2(AZ).
6(ax) and the data line defect detection signal 117 are written.
主メモリ1の不良ワード線Wl (4)の選択に対応す
るワード線アドレス信号111(AY)とメモリブロッ
ク選択信号112(AZ)とが供給されると、これらの
信号(AY+AZ)によって決定されるワード線アドレ
ス変換装置7の複数のアドレスから予備ワード線アドレ
ス信号114(ay)とワード線不良検出信号115と
が複数ビット出力形式で読み出される。従って、この予
備ワード線アドレス信号114(a’y)によって予備
メモリ9の予備ワード線W1が選択され、データ線アド
レス信号110(AX)に応答してこの予備ワード線W
1上の予備メモリセルが選択されて欠陥救済が実行され
る。When the word line address signal 111 (AY) and memory block selection signal 112 (AZ) corresponding to the selection of the defective word line Wl (4) of the main memory 1 are supplied, the signal is determined by these signals (AY+AZ). A spare word line address signal 114 (ay) and a word line defect detection signal 115 are read out from a plurality of addresses of the word line address conversion device 7 in a multi-bit output format. Therefore, the spare word line W1 of the spare memory 9 is selected by this spare word line address signal 114 (a'y), and this spare word line W1 is selected in response to the data line address signal 110 (AX).
The spare memory cell above No. 1 is selected and defect relief is performed.
主メモリ1の不良データ線Di (6)の選択に対応す
るデータ線アドレス信号110(AX)とメモリブロッ
ク選択信号112(AZ)とが供給されると、これらの
信号(AX+AZ)によって決定されるデータ線アドレ
ス変換装置8の複数のアドレスから予備データ線アドレ
ス信号116とデータ線不良検出信号117とが複数ビ
ット出力形式で読み出される。従って、こめ予備データ
線アドレス信号116(ax)によって予備メモリ10
の予備データ線d1が選択され、ワード線アドレス信号
111(AY)に応答してこの予備データ線d上上の予
備メモリセルが選択されて欠陥救済が実行される。When the data line address signal 110 (AX) and memory block selection signal 112 (AZ) corresponding to the selection of the defective data line Di (6) of the main memory 1 are supplied, the signal is determined by these signals (AX+AZ). A spare data line address signal 116 and a data line defect detection signal 117 are read out from a plurality of addresses of the data line address conversion device 8 in a multi-bit output format. Therefore, by using the spare data line address signal 116 (ax), the spare memory 10
A spare data line d1 is selected, and a spare memory cell on this spare data line d is selected in response to a word line address signal 111 (AY) to perform defect relief.
従って、第2図においては、通常、入出力切替え回路1
02は、主メモリ1の入出力信号119を選択している
が、主メモリ1の不良部が選択された場合は、不良検出
信号115,117に応答するところの優先判定回路1
07を介して入出力切替え信号118が活性化され、予
備メモリ9゜10の入出力信号120を選択する。すな
わち、第2図においては端子108は半導体メモリ装置
全体の入出力(Ilo)端子であり、この入出力端子1
08を介して主メモリ1又は予備メモリ9゜10中への
メモリセルへのデジタル情報の書込みが実行される一方
、この入出力端子108を介して主メモリ1又は予備メ
モリ9,10のメモリセルからデジタル情報の読出しが
実行される。Therefore, in FIG. 2, the input/output switching circuit 1
02 selects the input/output signal 119 of the main memory 1, but if a defective part of the main memory 1 is selected, the priority determination circuit 1 responds to the defect detection signals 115 and 117.
The input/output switching signal 118 is activated via the input/output signal 07 to select the input/output signal 120 of the spare memory 9-10. That is, in FIG. 2, the terminal 108 is the input/output (Ilo) terminal of the entire semiconductor memory device, and this input/output terminal 1
Writing of digital information to memory cells in the main memory 1 or the spare memories 9 and 10 is carried out via the input/output terminal 108, while the writing of digital information to memory cells in the main memory 1 or the spare memories 9 and 10 is carried out via the input/output terminal 108. Reading of digital information is executed from.
尚、第3図はアドレス変換部7,8を電気的に書込み可
能であり、紫外線によって消去可能なE P ROM
(E 1ectrically P rogramma
bleRead 0nly Memory)によって構
成した実施例のブロック図であり、第4図はアドレス変
換部7゜8を書込みと消去の両者が電気的に可能である
E E P ROM (Electrically E
rasable andProgrammable R
ead 0nly Memory)によって構成した実
施例のブロック図であり、第5図はアドレス変換部7,
8をバッテリーバックアンプされたS RA M (S
tatic Random AccessMemor
y)によって構成した実施例のブロック図である。特に
、第5図において切替え回路5は電源V^が遮断された
場合、電池の電圧VBをSRAMに供給し、その結果S
RAM中に保持された予備アドレス信号114,116
および不良検出信号115,117の消失を回避するよ
うにしたものである。尚、これらのアドレス変換部7゜
8はフユーズ方式のROM等の不揮発性メモリを使用す
ることができる。In addition, FIG. 3 shows an E P ROM in which the address converters 7 and 8 can be electrically written and erased by ultraviolet light.
(E 1 electrically program
FIG. 4 is a block diagram of an embodiment configured by an EEPROM (Electrically E-PROM) in which both writing and erasing are electrically possible for the address conversion unit 7.8.
rasable and programmable R
FIG. 5 is a block diagram of an embodiment configured by an address converter 7,
8 battery backed amplifier S RAM (S
tatic Random Access Memor
y); FIG. In particular, in FIG. 5, the switching circuit 5 supplies the battery voltage VB to the SRAM when the power supply V^ is cut off, so that S
Spare address signals 114, 116 held in RAM
Also, the disappearance of the defect detection signals 115 and 117 is avoided. Incidentally, these address conversion sections 7.8 can use nonvolatile memory such as a fuse type ROM.
第6図は本発明の他の実施例による半導体メモリ装置の
ブロック図を示し、データ線アドレス変換部8にラッチ
回路200を付加した点のみ第2図と異なり、他は第2
図と同様である。第6図に示すように、ラッチ回路20
0の入力線201にはデータ線アドレス信号110(A
X)とメモリブロック選択信号112(AZ)とが供給
゛され、ラッチ回路200の出力線202はデータ線ア
ドレス変換部8の入出力線(Ilo)116゜117に
接続されている。このラッチ回g200を用いることに
より、データ線アドレス変換部8への予備データ線アド
レス信号116とデータ線不良検出信号117との書き
込みが容易となる。FIG. 6 shows a block diagram of a semiconductor memory device according to another embodiment of the present invention, and differs from FIG. 2 only in that a latch circuit 200 is added to the data line address converter 8, and the rest is similar to the second embodiment.
It is similar to the figure. As shown in FIG. 6, the latch circuit 20
The data line address signal 110 (A
X) and a memory block selection signal 112 (AZ) are supplied, and the output line 202 of the latch circuit 200 is connected to the input/output line (Ilo) 116 to 117 of the data line address conversion unit 8. By using this latch circuit g200, it becomes easy to write the spare data line address signal 116 and the data line defect detection signal 117 to the data line address conversion section 8.
すなわち、主メモリ1の検査結果に基づいて、予備デー
タ線アドレス信号116とデータ線不良検出信号117
とが入力線201を介してラッチ回路200にラッチさ
れ、その後出力線202を介してこのラッチ回路200
から予備データ線アドレス信号116とデータ線不良検
出信号117とをデータ線アドレス変換部8の複数のア
ドレスに書き込むことができる。この書き込みが行なわ
れるデータ線アドレス変換部8の複数のアドレスは、デ
ータ線アドレス信号110(AX)とメモリブロック選
択信号112(AZ)とによって決定されることができ
る。尚、このような書込み動作以外の動作においては、
ラッチ回路200は非動作に制御される。That is, based on the test results of the main memory 1, the spare data line address signal 116 and the data line defect detection signal 117 are
is latched by the latch circuit 200 via the input line 201, and then latched by the latch circuit 200 via the output line 202.
The spare data line address signal 116 and the data line defect detection signal 117 can be written to a plurality of addresses of the data line address conversion section 8 from the data line address conversion section 8 . The plurality of addresses of the data line address conversion section 8 to which this writing is performed can be determined by the data line address signal 110 (AX) and the memory block selection signal 112 (AZ). In addition, in operations other than such write operations,
The latch circuit 200 is controlled to be inactive.
また、このラッチ回路と同様のラッチ回路をワード線デ
ータアドレス変換部7に付加し、このラッチ回路を上記
と同様に動作させても良いことは言うまでもない。Further, it goes without saying that a latch circuit similar to this latch circuit may be added to the word line data address conversion section 7 and this latch circuit may be operated in the same manner as described above.
第7図は本発明の他の実施例による半導体メモリ装置の
ブロック図を示し、データ線アドレス変換部8のデータ
線不良検出信号117が複数ビット形式であり、デコー
ダ回路214がこの複数ビット形式のデータ線不良検出
信号117によって制御され、このデコーダ回路214
のデコード出力信号215によって制御されるスイッチ
回路216が予備メモリ9の入出力信号213を選択し
、このデコーダ回路214のデコード出力信号215に
よって制御されるスイッチ回路217が同時に主メモリ
1の入出力信号119を選択する点が第2図の実施例と
異なり、他は第2図と同様である。例えば、第7図の半
導体メモリ装置が8ビツトの入出力(Ilo)構成の場
合、2番目と3番目のIloを予備メモリ10が分担し
、1番目と4番目〜8番目の主メモリ1が分担すること
ができる。FIG. 7 shows a block diagram of a semiconductor memory device according to another embodiment of the present invention, in which the data line defect detection signal 117 of the data line address converter 8 is in a multi-bit format, and the decoder circuit 214 is in the multi-bit format. This decoder circuit 214 is controlled by the data line defect detection signal 117.
A switch circuit 216 controlled by the decode output signal 215 of the decoder circuit 214 selects the input/output signal 213 of the spare memory 9, and a switch circuit 217 controlled by the decode output signal 215 of the decoder circuit 214 simultaneously selects the input/output signal of the main memory 1. This embodiment differs from the embodiment shown in FIG. 2 in that 119 is selected, but the rest is the same as that shown in FIG. For example, if the semiconductor memory device shown in FIG. 7 has an 8-bit input/output (Ilo) configuration, the second and third Ilo will be shared by the spare memory 10, and the first and fourth to eighth main memories 1 will share the Ilo. can be shared.
第8図は本発明の他の実施例による半導体メモリ装置の
ブロック図を示し、主メモリ1のビット性不良のメモリ
セルを救済するための第3の予備゛メモリ11を付加し
た点が第2図の実施例との相違点である。第8図の半導
体メモリ装置においては、第9図に示すようにビット性
欠陥救済の場合、ワード線不良検出信号115とデータ
線不良検出信号117とがともに“1″レベルとなり、
予備メモリ選択信号403がパ1”レベルとなり、第3
の予備メモリ11が選択される。FIG. 8 shows a block diagram of a semiconductor memory device according to another embodiment of the present invention, and the second feature is that a third spare memory 11 is added for relieving memory cells with bit defects in the main memory 1. This is a difference from the embodiment shown in the figure. In the semiconductor memory device of FIG. 8, in the case of bit defect relief as shown in FIG. 9, both the word line defect detection signal 115 and the data line defect detection signal 117 are at the "1" level.
The spare memory selection signal 403 becomes P1'' level, and the third
The spare memory 11 is selected.
第10図は本発明の他の実施例による半導体メモリ装置
のブロック図を示す。同図は予備メモリ414.1チツ
プでワード線及びデータ線欠陥を救済できるようにワー
ド線とデータ線アドレス変換部7,8の出力である新し
い内部アドレス(114,116)と、半導体メモリ装
置に印加される外部アドレス(110,111)とを切
り替える内部/外部アドレス切り替え回路(406。FIG. 10 shows a block diagram of a semiconductor memory device according to another embodiment of the present invention. The figure shows new internal addresses (114, 116), which are the outputs of the word line and data line address converters 7 and 8, and the semiconductor memory device so that word line and data line defects can be repaired using the spare memory 414.1 chip. An internal/external address switching circuit (406) that switches between applied external addresses (110, 111).
408)を追加した点が第2図の実施例との相違点であ
る。第10図の半導体メモリ装置において、第11図に
示すようにデータ線救済の不良モードの場合、ワード線
不良検出信号115が○″。408) is added, which is the difference from the embodiment shown in FIG. In the semiconductor memory device of FIG. 10, in the case of the data line relief failure mode as shown in FIG. 11, the word line failure detection signal 115 is ◯''.
データ線不良救済信号117が゛′1″レベルとなり、
優先判定回路107の出力118がKI Oljレベル
となる。この結果、内部/外部アドレス切り替え回路4
06は外部ワード線アドレスAYに接続され、その出力
は予備メモリアドレス信号線410を介して予備メモリ
414のワード線アドレス(ay)に接続される。また
、内部/外部アドレス切り替え回路408は新しい内部
データ線アドレスaxに接続され、その出力は予備メモ
リアドレス信号線412を介して予備メモリ414のデ
ータ線アドレス(ax)に接続される。さらに予備メモ
リ414はそのチップ選択信号で11がII OIjレ
ベルとなるため選択状態となり、同様に入出力切り替え
回路102で予備メモリ414の入出力信号120が選
択される。以上の動作により欠陥救済が実行され、予備
メモリとの間で正常なセルが読み書きされる。またワー
ド線救済の場合、ワード線不良検出信号115がII
I ITレベル、データ線不良救済信号117が゛′O
″レベルとなり、同様に実行される。さらにビット性欠
陥の不良モードの場合は、ワード線不良検出信号115
が゛0″レベル、データ線不良救済信号117が110
I+レベルとなり、予備メモリ414には新しい内部
データ線アドレスaxと新しい内部ワード線アドレスa
yが接続され、欠陥救済が実行される。The data line defect relief signal 117 becomes the "'1" level,
The output 118 of the priority determination circuit 107 becomes the KI Olj level. As a result, internal/external address switching circuit 4
06 is connected to the external word line address AY, and its output is connected to the word line address (ay) of the spare memory 414 via the spare memory address signal line 410. Further, the internal/external address switching circuit 408 is connected to the new internal data line address ax, and its output is connected to the data line address (ax) of the spare memory 414 via the spare memory address signal line 412. Further, the spare memory 414 is in a selected state because the chip selection signal 11 becomes the II OIj level, and similarly, the input/output signal 120 of the spare memory 414 is selected by the input/output switching circuit 102. Through the above operations, defect relief is executed, and normal cells are read and written from and to the spare memory. In addition, in the case of word line relief, the word line defect detection signal 115 is
I IT level, data line defect relief signal 117 is 'O'
'' level, and the process is executed in the same way.Furthermore, in the case of a bit defect defect mode, the word line defect detection signal 115
is at “0” level, data line defect relief signal 117 is at 110
The level becomes I+, and the spare memory 414 stores a new internal data line address ax and a new internal word line address a.
y is connected and defect relief is performed.
一方、主メモリ1が良品セルの通常モードの場合は、ワ
ード線不良検出信号115、データ線不良救済信号11
7共にu I Pルベルとなり、優先判定回路107の
出力118が“1”レベルすなわち予備メモリ414の
チップ選択信号で11が“1″レベルとなり非選択状態
となる。さらに入出力切り替え回路102では、主メモ
リ1側の入出力信号119が選択され、正常なメモリセ
ルが読み書きされる。On the other hand, when the main memory 1 is in the normal mode with good cells, the word line defect detection signal 115 and the data line defect relief signal 11
7 are both u I P level, and the output 118 of the priority determination circuit 107 is at "1" level, that is, the chip selection signal of the spare memory 414, and 11 is at the "1" level, resulting in a non-selected state. Further, in the input/output switching circuit 102, the input/output signal 119 on the main memory 1 side is selected, and normal memory cells are read and written.
上記において1例えば予備メモリ414には。In the above, 1, for example, in the spare memory 414.
主メモリ1と同一構成のメモリを用い、同メモリのXデ
コーダの左側メモリアレイをデータ線欠陥救済用、右側
メモリアレイをワード線欠陥救済用に割り当て、データ
線救済線もしくはワード線救済線の各1本〜数本をビッ
ト性欠陥救済用に割り当てる。これにより、1チツプで
データ線欠陥。Using a memory with the same configuration as main memory 1, the left side memory array of the X decoder of the same memory is allocated for data line defect relief, the right side memory array is for word line defect relief, and each data line relief line or word line relief line is One to several lines are allocated for bit defect relief. This results in a data line defect in one chip.
ワード線欠陥、ビット性欠陥の3つの不良モードを救済
でき、救済に使用する予備メモリの使用効率を高めるこ
とができる。また本実施例における予備メモリチップの
増設は、まずアドレス変換部内の不良検出用ビットを増
加し、そのビットの情報をもとに追加した予備メモリの
チップ選択信号を制御することで可能である。Three failure modes, word line defects and bit defects, can be repaired, and the efficiency of use of the spare memory used for repair can be improved. Further, in this embodiment, the additional spare memory chips can be added by first increasing the number of defect detection bits in the address conversion section, and then controlling the chip selection signal of the added spare memory based on the information of the bits.
なお、第10図は上記のように予備メモリが1チツプで
良く、また冗長制御回路3をチップ化もしくはモジュー
ル化した場合、第2図に比べ予備メモリと冗長制御回路
間の配線数が少ない利点を持っている。このため比較的
小容量の半導体メモリ装置に好適である。As mentioned above, FIG. 10 has the advantage that only one chip is required for the spare memory, and when the redundant control circuit 3 is made into a chip or a module, the number of wires between the spare memory and the redundant control circuit is smaller compared to FIG. 2. have. Therefore, it is suitable for relatively small capacity semiconductor memory devices.
主メモリ1の不良を救済する予備メモリ7.8゜414
は複数ビット出力形式の一般的な半導体メモリで構成さ
れることができ、欠陥ビットの救済の方法が比較的単純
であり、またこの救済を実現するためのハードウェアも
比較的単純である半導体メモリ装置を提供することがで
きる。Spare memory 7.8゜414 for relieving defects in main memory 1
can be constructed from a general semiconductor memory with a multi-bit output format, and the method for repairing defective bits is relatively simple, and the hardware for realizing this repair is also relatively simple. equipment can be provided.
第1図は本発明の半導体メモリ装置の原理を簡単に示す
ためのブロック図、
第2図は本発明の実施例の半導体メモリ装置を詳細に説
明するためのブロック図、
第3図は第2図のアドレス変換部をEPROMによって
構成した実施例のブロック図。
第4図は第2図のアドレス変換部を
EEPROMによって構成した実施例のブロック図。
第5図は第2図のアドレス変換部をバッテリーバックア
ップしたSRAMによって構成した実施例のブロック図
。
第6図乃至第8図はそれぞれ本発明の他の実施例の半導
体メモリ装置を示すブロック図、第9図は第8図の実施
例の動作を説明するための状態図、
第10図は本発明の他の実施例の半導体メモリ装置を示
すブロック図、
第11図は第10図の実施例の動作を説明するための状
態図。
第12図は従来の技術による半導体メモリ装置を説明す
るためのブロック図である。
タ ノI纂
2 国
葛 J 圏
y /g
$5回
第2図
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1回
1 図
厘// 副
4艮捗土導芳
16 ツタ 固FIG. 1 is a block diagram for simply showing the principle of the semiconductor memory device of the present invention, FIG. 2 is a block diagram for explaining in detail the semiconductor memory device of the embodiment of the present invention, and FIG. FIG. 2 is a block diagram of an embodiment in which the address conversion section shown in the figure is constructed from an EPROM. FIG. 4 is a block diagram of an embodiment in which the address translation section of FIG. 2 is constructed from an EEPROM. FIG. 5 is a block diagram of an embodiment in which the address converter shown in FIG. 2 is configured by an SRAM backed up by a battery. 6 to 8 are block diagrams showing semiconductor memory devices according to other embodiments of the present invention, FIG. 9 is a state diagram for explaining the operation of the embodiment of FIG. 8, and FIG. A block diagram showing a semiconductor memory device according to another embodiment of the invention; FIG. 11 is a state diagram for explaining the operation of the embodiment of FIG. 10; FIG. 12 is a block diagram illustrating a conventional semiconductor memory device. Tano Issei 2 Kunikatsu J Area y /g $ 5 times 2nd figure $ Z ko 1 times 1 Zuman // Sub 4 pieces progress soil guidance 16 Tsuta solid
Claims (1)
とデータ線アドレス信号とに応答して該複数のメモリセ
ルから所定のメモリセルが選択される主メモリと、 (2)上記主メモリの不良を救済するための予備メモリ
と、 (3)その入力に上記ワード線アドレス信号が供給され
、上記予備メモリに供給される予備ワード線アドレス信
号をその第1の出力に発生し、上記ワード線アドレス信
号に関係する上記主メモリの不良のメモリセルの存在を
示すワード線不良検出信号をその第2の出力に発生する
ワード線アドレス変換部と、 (4)その入力に上記データ線アドレス信号が供給され
、上記予備メモリに供給される予備データ線アドレス信
号をその第1の出力に発生し、上記データ線アドレス信
号に関係する上記主メモリの不良のメモリセルの存在を
示すデータ線不良検出信号をその第2の出力に発生する
データ線アドレス変換部とを具備してなることを特徴と
する半導体メモリ装置。 2、請求項1記載の半導体メモリ装置であって、上記予
備メモリは第1と第2の予備メモリからなり、 上記データ線アドレス信号が上記第1の予備メモリに供
給され、 上記ワード線アドレス信号が上記第2の予備メモリに供
給されることを特徴とする半導体メモリ装置。 3、請求項2記載の半導体メモリ装置であって、上記ワ
ード線アドレス信号によって決定される上記ワード線ア
ドレス変換部の複数のアドレスに上記第1の予備メモリ
の予備ワード線を選択するための上記予備ワード線アド
レス信号と上記ワード線不良検出信号とが書き込まれ、
上記データ線アドレス信号によって決定される上記デー
タ線アドレス変換部の複数のアドレスに上記第2の予備
メモリの予備データ線を選択するための上記予備データ
線アドレス信号と上記データ線不良検出信号とが書き込
まれることを特徴とする半導体メモリ装置。 4、請求項3記載の半導体メモリ装置であって、上記ワ
ード線アドレス変換部の上記第2の出力より上記ワード
線不良検出信号が発生される場合に上記第1の予備メモ
リの複数の予備メモリセルから少なくともひとつの予備
メモリセルが上記予備ワード線アドレス信号と上記デー
タ線アドレス信号とに応答して選択され、その結果上記
主メモリのワード線に関する不良が救済され、 上記データ線アドレス変換部の上記第2の出力より上記
データ線不良検出信号が発生される場合に上記第2の予
備メモリの複数の予備メモリセルから少なくともひとつ
の予備メモリセルが上記予備データ線アドレス信号と上
記ワード線アドレス信号とに応答して選択され、その結
果上記主メモリのデータ線に関する不良が救済されるこ
とを特徴とする半導体メモリ装置。 5、請求項1乃至4にいずれかひとつに記載の半導体メ
モリ装置であって、 上記ワード線アドレス変換部および上記データ線アドレ
ス変換部は複数ビット出力形式の半導体メモリによって
構成されていることを特徴とする半導体メモリ装置。 6、請求項2記載の半導体メモリ装置を用いた欠陥救済
方法であって、 上記ワード線アドレス信号によって決定される上記ワー
ド線アドレス変換部の複数のアドレスに上記第1の予備
メモリの予備ワード線を選択するための上記予備ワード
線アドレス信号と上記ワード線不良検出信号とを書き込
み、上記データ線アドレス信号によって決定される上記
データ線アドレス変換部の複数のアドレスに上記第2の
予備メモリの予備データ線を選択するための上記予備デ
ータ線アドレス信号と上記データ線不良検出信号とを書
き込む第1のステップと、 上記ワード線アドレス変換部の上記第2の出力より上記
ワード線不良検出信号が発生される場合に上記第1の予
備メモリの複数の予備メモリセルから少なくともひとつ
の予備メモリセルを上記予備ワード線アドレス信号と上
記データ線アドレス信号とに応答して選択し、その結果
上記主メモリのワード線に関する不良を救済し、上記デ
ータ線アドレス変換部の上記第2の出力より上記データ
線不良検出信号が発生される場合に上記第2の予備メモ
リの複数の予備メモリセルから少なくともひとつの予備
メモリセルを上記予備データ線アドレス信号と上記ワー
ド線アドレス信号とに応答して選択し、その結果上記主
メモリのデータ線に関する不良を救済する第2のステッ
プとを含むことを特徴とする欠陥救済方法。 7、請求項6記載の欠陥救済方法であって、上記ワード
線アドレス変換部および上記データ線アドレス変換部は
複数ビット出力形式の半導体メモリによつて構成されて
いることを特徴とする欠陥救済方法。[Claims] 1. A semiconductor memory device that: (1) has a plurality of memory cells, and selects a predetermined memory cell from the plurality of memory cells in response to a word line address signal and a data line address signal. (2) a spare memory for relieving a defect in the main memory; and (3) a spare word line whose input is supplied with the word line address signal and is supplied to the spare memory. a word line address conversion generating an address signal on a first output thereof and a word line failure detection signal on a second output thereof indicating the presence of a defective memory cell of said main memory associated with said word line address signal; (4) having said data line address signal applied to its input and generating at its first output a spare data line address signal that is applied to said spare memory; 1. A semiconductor memory device comprising: a data line address conversion section that generates a data line defect detection signal at its second output, which indicates the presence of a defective memory cell in the memory. 2. The semiconductor memory device according to claim 1, wherein the spare memory comprises first and second spare memories, the data line address signal is supplied to the first spare memory, and the word line address signal is supplied to the first spare memory. is supplied to the second spare memory. 3. The semiconductor memory device according to claim 2, wherein the spare word line of the first spare memory is selected for a plurality of addresses of the word line address conversion section determined by the word line address signal. The spare word line address signal and the word line defect detection signal are written,
The spare data line address signal for selecting a spare data line of the second spare memory and the data line defect detection signal are set at a plurality of addresses of the data line address converter determined by the data line address signal. A semiconductor memory device characterized in that it is written. 4. The semiconductor memory device according to claim 3, wherein when the word line defect detection signal is generated from the second output of the word line address converter, a plurality of spare memories of the first spare memory At least one spare memory cell is selected from the cells in response to the spare word line address signal and the data line address signal, and as a result, a defect related to the word line of the main memory is relieved, and the data line address conversion section When the data line defect detection signal is generated from the second output, at least one spare memory cell from the plurality of spare memory cells of the second spare memory receives the spare data line address signal and the word line address signal. A semiconductor memory device characterized in that the semiconductor memory device is selected in response to a data line of the main memory, and as a result, a defect related to a data line of the main memory is repaired. 5. The semiconductor memory device according to any one of claims 1 to 4, wherein the word line address conversion section and the data line address conversion section are constituted by a multi-bit output type semiconductor memory. semiconductor memory device. 6. A defect relief method using a semiconductor memory device according to claim 2, wherein a plurality of addresses of the word line address converting unit determined by the word line address signal are connected to a spare word line of the first spare memory. The spare word line address signal and the word line defect detection signal for selecting the second spare memory are written to the plurality of addresses of the data line address converter determined by the data line address signal. a first step of writing the preliminary data line address signal for selecting a data line and the data line defect detection signal, and the word line defect detection signal is generated from the second output of the word line address conversion section; when the first spare memory is to be used, at least one spare memory cell is selected from a plurality of spare memory cells of the first spare memory in response to the spare word line address signal and the data line address signal, and as a result, the memory of the main memory is selected. When a defect related to a word line is relieved and the data line defect detection signal is generated from the second output of the data line address converter, at least one spare memory cell is selected from a plurality of spare memory cells of the second spare memory. a second step of selecting a memory cell in response to the spare data line address signal and the word line address signal, thereby relieving a defect related to the data line of the main memory. Method. 7. The defect relief method according to claim 6, wherein the word line address conversion section and the data line address conversion section are constituted by a multi-bit output type semiconductor memory. .
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