JPH01132247A - クロスコネクト装置 - Google Patents
クロスコネクト装置Info
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- JPH01132247A JPH01132247A JP29098187A JP29098187A JPH01132247A JP H01132247 A JPH01132247 A JP H01132247A JP 29098187 A JP29098187 A JP 29098187A JP 29098187 A JP29098187 A JP 29098187A JP H01132247 A JPH01132247 A JP H01132247A
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Links
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Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタルデータを自動的にクロスコネクトするクロス
コネクト装置に関し、 マトリックスイッチ素子内ではスクランブルを掛けたN
RZ信号のみをクロスコネクトしてより小規模なりロス
コネクト装置を提供することを目的とし、 N個のポートを介して入力する信号を自動的にクロスコ
ネクトする装置であって、信号をスクランブルをかけた
NRZ信号に受信処理するN個の受信手段と、スクラン
ブルをかけたNRZ信号からタイミング信号を抽出して
デスクランブルした信号を送出するN個の送信手段と、
N個の受信手段から出力されるスクランブルをかけたN
RZ信号をマトリックス状のスイッチ素子を介してクロ
スコネクトしてそれぞれN個の当該送信手段に接続する
スイッチ手段とを設は構成する。
コネクト装置に関し、 マトリックスイッチ素子内ではスクランブルを掛けたN
RZ信号のみをクロスコネクトしてより小規模なりロス
コネクト装置を提供することを目的とし、 N個のポートを介して入力する信号を自動的にクロスコ
ネクトする装置であって、信号をスクランブルをかけた
NRZ信号に受信処理するN個の受信手段と、スクラン
ブルをかけたNRZ信号からタイミング信号を抽出して
デスクランブルした信号を送出するN個の送信手段と、
N個の受信手段から出力されるスクランブルをかけたN
RZ信号をマトリックス状のスイッチ素子を介してクロ
スコネクトしてそれぞれN個の当該送信手段に接続する
スイッチ手段とを設は構成する。
本発明は、ディジタルデータを自動的にクロスコネクト
するクロスコネクト装置に関する。
するクロスコネクト装置に関する。
ディジタルデータ伝送系にあっては、ディジタル信号を
複数個集めて時分割多重化し、1つの高次群ディジタル
信号を得る多重化装置、伝送信号の再生、伝送信号のユ
ニポーラ/バイポーラ変換等の符号変換、伝送信号のス
クランブラ−デスクランブラ、及び監視及び制御信号の
挿入/分離等の機能を有する端局中継装置等を設置して
ディジタルデータ伝送系を構成している。
複数個集めて時分割多重化し、1つの高次群ディジタル
信号を得る多重化装置、伝送信号の再生、伝送信号のユ
ニポーラ/バイポーラ変換等の符号変換、伝送信号のス
クランブラ−デスクランブラ、及び監視及び制御信号の
挿入/分離等の機能を有する端局中継装置等を設置して
ディジタルデータ伝送系を構成している。
更に、ディジタルデータ伝送系の構成内容によっては、
多重化装置と端局中継装置との間に複数の高次群ディジ
タル信号(例えば、3次群信号)を目的の装置へ自動的
にクロスコネクトするクロスコネクト装置(以下DC8
と称する)を設け、一方の回線から目的の回線に接続す
ることが実施されている。
多重化装置と端局中継装置との間に複数の高次群ディジ
タル信号(例えば、3次群信号)を目的の装置へ自動的
にクロスコネクトするクロスコネクト装置(以下DC8
と称する)を設け、一方の回線から目的の回線に接続す
ることが実施されている。
一方、ディジタルデータ伝送系を構成する機器もその設
置スペースの効率化を図るために小型化が推進されてお
り、かかるDOSにあってもより小規模の回路構成にす
ることが要求される。
置スペースの効率化を図るために小型化が推進されてお
り、かかるDOSにあってもより小規模の回路構成にす
ることが要求される。
第6図は従来例を説明するブロック図、第7図はスイッ
チ回路の構成状況を説明する図、第8図はディジタルデ
ータ伝送系の構成概要を説明する図をそれぞれ示す。
チ回路の構成状況を説明する図、第8図はディジタルデ
ータ伝送系の構成概要を説明する図をそれぞれ示す。
第6図はDOSlooの従来例を示す図であり、この従
来例は、N個の3次群信号(例えば、44.736Mb
psの信号)の受信処理を行う受信部(以下RXと称す
るH(i) と、 N個の3次群信号を送信する送信部(以下TXと称する
)2(j) と、 NXNの予め設定されているマトリックスでRXl(i
)の出力信号をTX2 (j)に接続するスイッチ回路
3とを具備して構成している。
来例は、N個の3次群信号(例えば、44.736Mb
psの信号)の受信処理を行う受信部(以下RXと称す
るH(i) と、 N個の3次群信号を送信する送信部(以下TXと称する
)2(j) と、 NXNの予め設定されているマトリックスでRXl(i
)の出力信号をTX2 (j)に接続するスイッチ回路
3とを具備して構成している。
尚、上述のN個のRXI (i)は同一構成であり、入
力する3次群信号のバイポーラ信号からユニポーラ信号
に変換するバイポーラ/ユニポーラ変換回路(B/U変
換回路)11と、 ユニポーラ信号からタイミング信号を抽出するタイミン
グ信号抽出回路12と、 ユニポーラ信号とタイミング信号抽出回路12で抽出し
たクロックをスイッチ回路3に送出してスイッチ回路3
の当該ラインをアクセスするライントライバ回路13と
を具備している。
力する3次群信号のバイポーラ信号からユニポーラ信号
に変換するバイポーラ/ユニポーラ変換回路(B/U変
換回路)11と、 ユニポーラ信号からタイミング信号を抽出するタイミン
グ信号抽出回路12と、 ユニポーラ信号とタイミング信号抽出回路12で抽出し
たクロックをスイッチ回路3に送出してスイッチ回路3
の当該ラインをアクセスするライントライバ回路13と
を具備している。
又、TX2 (j )はスイッチ回路3からユニポーラ
信号とタイミング信号抽出回路12で抽出したクロック
を受信処理するラインレシーバ回路21と、ユニポーラ
信号をバイポーラ信号に変換するユニポーラ/バイポー
ラ変換回路(U/B変換回路)22とを具備して構成し
ている。
信号とタイミング信号抽出回路12で抽出したクロック
を受信処理するラインレシーバ回路21と、ユニポーラ
信号をバイポーラ信号に変換するユニポーラ/バイポー
ラ変換回路(U/B変換回路)22とを具備して構成し
ている。
尚、上述のDOSlooは既述の通り、第8図で示すよ
うにディジタル信号を複数個集めて時分割多重化し1つ
の高次群ディジタル信号(3次群信号)を得るN個の多
重化装置!200(1) 〜200n)と、伝送信号の
再生、伝送信号のユニポーラ/バイポーラ変換等の符号
変換、監視及び制御信号の挿入/分離等の機能を有する
端局中継装置300との間にあって高次群ディジタル信
号(3次群信号)をクロスコネクトする。
うにディジタル信号を複数個集めて時分割多重化し1つ
の高次群ディジタル信号(3次群信号)を得るN個の多
重化装置!200(1) 〜200n)と、伝送信号の
再生、伝送信号のユニポーラ/バイポーラ変換等の符号
変換、監視及び制御信号の挿入/分離等の機能を有する
端局中継装置300との間にあって高次群ディジタル信
号(3次群信号)をクロスコネクトする。
尚、DC5100内スイッチ回路3は第7図に示す通り
主信号5IGI〜5IGnをクロスコネクトするスイッ
チ部分3aと、主信号5IGI〜5IGnとペアとなる
クロックCLKI〜CLKnををクロスコネクトするス
イッチ部分3bとで構成される。
主信号5IGI〜5IGnをクロスコネクトするスイッ
チ部分3aと、主信号5IGI〜5IGnとペアとなる
クロックCLKI〜CLKnををクロスコネクトするス
イッチ部分3bとで構成される。
又、スイッチ部分3a及び3bは同一の構成である。′
即ち、外部より入力する主信号5IGI〜5IGn (
り07りCLKI 〜CLKn)をN個のセレクタ3a
(11)〜3a(1n)へ分配するN個の分配器3a(
1) 〜3a(n)と、分配器3a(1)〜3a (n
)から分配されて来る主信号5IGINSIGn (ク
ロックCLK1〜CLKn)のうちの1つを選択するN
個のセレクタ3a(11)〜3a (In)とからなる
。
即ち、外部より入力する主信号5IGI〜5IGn (
り07りCLKI 〜CLKn)をN個のセレクタ3a
(11)〜3a(1n)へ分配するN個の分配器3a(
1) 〜3a(n)と、分配器3a(1)〜3a (n
)から分配されて来る主信号5IGINSIGn (ク
ロックCLK1〜CLKn)のうちの1つを選択するN
個のセレクタ3a(11)〜3a (In)とからなる
。
このDO5100は、ユニポーラ信号(SIGI 〜5
IGn)とタイミング信号抽出回路12で抽出したクロ
ック(CLに1〜CLKn) とをペアでクロスコネク
トして目的のTX2(1) 〜2(n)に取出す。
IGn)とタイミング信号抽出回路12で抽出したクロ
ック(CLに1〜CLKn) とをペアでクロスコネク
トして目的のTX2(1) 〜2(n)に取出す。
このクロスコネクトする相手は、第7図で示すようにス
イッチ回路3内セレクタ3a(11)〜3a(In)に
対するセレクト信号(例えば、図示省略した制御部から
送出する)により予め決められた手順で選択される。
イッチ回路3内セレクタ3a(11)〜3a(In)に
対するセレクト信号(例えば、図示省略した制御部から
送出する)により予め決められた手順で選択される。
上述のように、信号とクロックをペアにしてクロスコネ
クトするマトリックスインチを構成する場合、クロスコ
ネクトする信号が多くなればなる程そのマトリックスイ
ンチの容量が膨大になると共に、多段のスイッチを経る
ことによりクロスコネクトした先で信号とクロックの位
相関係が規定出来なくなる可能性がある。
クトするマトリックスインチを構成する場合、クロスコ
ネクトする信号が多くなればなる程そのマトリックスイ
ンチの容量が膨大になると共に、多段のスイッチを経る
ことによりクロスコネクトした先で信号とクロックの位
相関係が規定出来なくなる可能性がある。
更に、44.736Mbpsのような高速の3次群信号
では、幾段ものスイッチを経ることによりクロックのデ
ユーティファクタが崩れて伝達される恐れがある。
では、幾段ものスイッチを経ることによりクロックのデ
ユーティファクタが崩れて伝達される恐れがある。
本発明は、マトリックスイッチ素子内ではスクランブル
を掛けたNRZ信号のみをクロスコネクトしてより小規
模なりロスコネクト装置を提供することを目的とする。
を掛けたNRZ信号のみをクロスコネクトしてより小規
模なりロスコネクト装置を提供することを目的とする。
第1図は本発明の詳細な説明するブロック図を示す。
第1図に示す本発明の原理ブロック図中の10(1)
〜10(n)は信号DS3−RXI−RX、をスクラン
ブルをかけたNRZ信号に受信処理するN個の受信手段
であり、 20(1)〜20(n)はスクランブルをかけたNRZ
信号からタイミング信号を抽出してデスクランブルした
3次群信号DS3−TX、−TX、を送出するN個の送
信手段であり、 30はN個の受信手段10(1)〜10(n)から出力
されるスクランブルをかけたNRZ信号をマトリックス
状のスイッチ素子を介してクロスコネクトしてそれぞれ
N個の当該送信手段20(1)〜20 (n)に接続す
るスイッチ手段であり、かかる手段を具備することによ
り本問題点を解決するための手段とする。
〜10(n)は信号DS3−RXI−RX、をスクラン
ブルをかけたNRZ信号に受信処理するN個の受信手段
であり、 20(1)〜20(n)はスクランブルをかけたNRZ
信号からタイミング信号を抽出してデスクランブルした
3次群信号DS3−TX、−TX、を送出するN個の送
信手段であり、 30はN個の受信手段10(1)〜10(n)から出力
されるスクランブルをかけたNRZ信号をマトリックス
状のスイッチ素子を介してクロスコネクトしてそれぞれ
N個の当該送信手段20(1)〜20 (n)に接続す
るスイッチ手段であり、かかる手段を具備することによ
り本問題点を解決するための手段とする。
対応する受信手段10(i)にて終端されたN個のバイ
ポーラ信号をスクランブルをかけたNRZ信号に変換し
てそれぞれスイッチ手段30に送出して、予め設定され
たマトリックスを介してクロスコネクトされ、送信手段
20 (j )に接続される。
ポーラ信号をスクランブルをかけたNRZ信号に変換し
てそれぞれスイッチ手段30に送出して、予め設定され
たマトリックスを介してクロスコネクトされ、送信手段
20 (j )に接続される。
送信手段20 (j )では接続されて来たNRZ (
8号からクロックを抽出して取り出すと共に、このスク
ランブルをかけたNRZ信号をバイポーラ信号に変換し
て次のステップの装置(例えば、端局中継装置)へ送出
する。
8号からクロックを抽出して取り出すと共に、このスク
ランブルをかけたNRZ信号をバイポーラ信号に変換し
て次のステップの装置(例えば、端局中継装置)へ送出
する。
このように処理することにより、スイッチ手段30はス
クランブルをかけたNRZ信号のみにてクロスコネクト
することになり、簡易なりロスコネクト装置を実現する
ことが可能となる。
クランブルをかけたNRZ信号のみにてクロスコネクト
することになり、簡易なりロスコネクト装置を実現する
ことが可能となる。
以下本発明の要旨を第2図〜第5図に示す実施例により
具体的に説明する。
具体的に説明する。
第2図は本発明の詳細な説明するブロック図、第3図は
本発明の実施例におけるタイミング抽出回路の構成を説
明する図、第4図は本発明の実施例におけるスクランブ
ラ回路の構成を説明する図、第5図は本発明の実施例に
おけるデスクランブラ回路の構成を説明する図をそれぞ
れ示す、尚、企図を通じて同一符号は同一対象物を示す
。
本発明の実施例におけるタイミング抽出回路の構成を説
明する図、第4図は本発明の実施例におけるスクランブ
ラ回路の構成を説明する図、第5図は本発明の実施例に
おけるデスクランブラ回路の構成を説明する図をそれぞ
れ示す、尚、企図を通じて同一符号は同一対象物を示す
。
第2図に示す本発明の実施例は第1図で説明した受信手
段10(1)〜10(n)として、バイポーラ信号をユ
ニポーラ信号に変換しB3ZS符号をNRZ信号に復号
するデコーダ回路15と、復号されたNRZ信号にスク
ランブルをかけるスクランブラ回路16と、第6図で説
明したライントライバ回路13とからなる受信部10a
(i)、 送信手段20(1)〜20(n)として、第6図で説明
したラインレシーバ回路21と、スクランブルをかけた
NRZ信号からタイミングを抽出するタイミング抽出回
路25と、スクランブルをかけたNRZ信号に対してデ
スクランブルをかけるデスクランプラ回路26と、NR
Z信号をB3ZS符号に符号化してバイポーラ信号に変
換するコーダ回路27とからなる送信部20a (j
)、 スイッチ手段30としてはスクランブルをかけたNRZ
信号のみをクロスコネクトするためのマトリックスを構
成したスイッチ回路30a(即ち、第7図で示すスイッ
チ部分3aのみで構成)とから構成した例である。
段10(1)〜10(n)として、バイポーラ信号をユ
ニポーラ信号に変換しB3ZS符号をNRZ信号に復号
するデコーダ回路15と、復号されたNRZ信号にスク
ランブルをかけるスクランブラ回路16と、第6図で説
明したライントライバ回路13とからなる受信部10a
(i)、 送信手段20(1)〜20(n)として、第6図で説明
したラインレシーバ回路21と、スクランブルをかけた
NRZ信号からタイミングを抽出するタイミング抽出回
路25と、スクランブルをかけたNRZ信号に対してデ
スクランブルをかけるデスクランプラ回路26と、NR
Z信号をB3ZS符号に符号化してバイポーラ信号に変
換するコーダ回路27とからなる送信部20a (j
)、 スイッチ手段30としてはスクランブルをかけたNRZ
信号のみをクロスコネクトするためのマトリックスを構
成したスイッチ回路30a(即ち、第7図で示すスイッ
チ部分3aのみで構成)とから構成した例である。
受信部10a(i)は第6図で説明したのと同様にN個
の3次群信号(バイポーラ信号)を終端するだけの個数
が設置されている。
の3次群信号(バイポーラ信号)を終端するだけの個数
が設置されている。
尚、バイポーラ信号はこの符号列に零が3個連続した場
合、特殊パターンに置換されたB3ZS符号で受信部1
0a(i)に入力する。受信部10a(i)内デコーダ
回路15はこれをユニポーラ信号に変換してNRZ信号
に復号化して、このNRZ信号にスクランブルをかける
。
合、特殊パターンに置換されたB3ZS符号で受信部1
0a(i)に入力する。受信部10a(i)内デコーダ
回路15はこれをユニポーラ信号に変換してNRZ信号
に復号化して、このNRZ信号にスクランブルをかける
。
スクランブルをかけることは、ある変換則に従ってNR
Z信号列を全く違った信号列に変換することであり、本
実施例のスクランブラ回路16は第4図に示すように自
己同期形スクランブラ回路である。
Z信号列を全く違った信号列に変換することであり、本
実施例のスクランブラ回路16は第4図に示すように自
己同期形スクランブラ回路である。
第4図に示すスクランブラ回路16は5段のシフトレジ
スタ5(1)〜5(5)と2つの排他的論理和回路(g
)、 (g) ’により構成される最大周期系列(M系
列)発生回路を使用したものである。
スタ5(1)〜5(5)と2つの排他的論理和回路(g
)、 (g) ’により構成される最大周期系列(M系
列)発生回路を使用したものである。
この回路を介してスクランブルされスイッチ回路30a
へ送出される信号は、デコータ回路15から入力した現
信号のマーク率に無関係にマーク率1/2のほぼランダ
ムなパルス列となる。
へ送出される信号は、デコータ回路15から入力した現
信号のマーク率に無関係にマーク率1/2のほぼランダ
ムなパルス列となる。
従って、ランダムなパルス列では多数の零が連続する確
率は非常に小さいことを利用して統計的に零連続抑圧が
出来ることになる。
率は非常に小さいことを利用して統計的に零連続抑圧が
出来ることになる。
更に、自己同期形スクランブラ回路の場合、信号の送受
間になんらの同期操作を行うことなしに原パルスが復元
される特長を有する。
間になんらの同期操作を行うことなしに原パルスが復元
される特長を有する。
尚、上記スクランブルされた信号を復元するデスクラン
ブラ回路26は5段のシフトレジスタ5(11)〜5(
15)と2つの排他的論理和回路(h)、 (hl ’
を第5図に示すように構成している。
ブラ回路26は5段のシフトレジスタ5(11)〜5(
15)と2つの排他的論理和回路(h)、 (hl ’
を第5図に示すように構成している。
上述のスクランブラ回路15でスクランブル処理するタ
イミング用のクロックは、ユニポーラ信号に変換した後
に図示省略した同期検出回路にて検出したクロックを用
い、デスクランブラ回路26でのクロックは第3図に示
すような構成を有するタイミング抽出回路25から得た
クロックを用いて処理する。
イミング用のクロックは、ユニポーラ信号に変換した後
に図示省略した同期検出回路にて検出したクロックを用
い、デスクランブラ回路26でのクロックは第3図に示
すような構成を有するタイミング抽出回路25から得た
クロックを用いて処理する。
第3図に示すタイミング抽出回路25は、入力するNR
Z信号を1/2タイミング遅延させる遅延回路(DL)
(a)と、NRZ信号と遅延回路(DL)+8)の出力
との排他的論理和を取る排他的論理和回路中)と、イッ
ピーダンスマッチングを取る増幅器(C1と、バンドパ
スフィルタ(d)、リミッタ+8)及びコンバータ(f
)とから構成されている。
Z信号を1/2タイミング遅延させる遅延回路(DL)
(a)と、NRZ信号と遅延回路(DL)+8)の出力
との排他的論理和を取る排他的論理和回路中)と、イッ
ピーダンスマッチングを取る増幅器(C1と、バンドパ
スフィルタ(d)、リミッタ+8)及びコンバータ(f
)とから構成されている。
スイッチ回路30aを介してクロスコネクトされて来た
スクランブルされたNRZ信号はラインレシーバ回路2
1で受信処理される。
スクランブルされたNRZ信号はラインレシーバ回路2
1で受信処理される。
そして、第3図に示すタイミング抽出回路25を介し、
抽出したクロックのタイミングでデスクランブラ回路2
6にてデスクランブルされ、コーダ回路27にてB3Z
S符号に符号化され、第8図で示す端局中継装置300
へ送出される。
抽出したクロックのタイミングでデスクランブラ回路2
6にてデスクランブルされ、コーダ回路27にてB3Z
S符号に符号化され、第8図で示す端局中継装置300
へ送出される。
以上のような本発明によれば、簡易な3次群信号のクロ
スコネクト装置を実現することが出来る。
スコネクト装置を実現することが出来る。
第1図は本発明の詳細な説明するブロック図、第2図は
本発明の詳細な説明するブロック図、第3図は本発明の
実施例におけるタイミング抽出回路の構成を説明する図
、 第4図は本発明の実施例におけるスクランブラ回路の構
成を説明する図、 第5図は本発明の実施例におけるデスクランブラ回路の
構成を説明する図、 第8図はディジタルデータ伝送系の構成概要を説明する
図、 をそれぞれ示す。 図において、 1(i)、10a(i)は受信部、2 (j ) 、
20a (j )は送信部、3.30aはスイッチ回路
、 10(1) 〜10(n)は受信手段、11はB/U変
換回路、 12はクロック抽出回路、13はライントライバ、15
はデコーダ回路、 16はスクランブラ回路、20(
1)〜20(n)は送信手段、 21はラインレシーバ回路、 22はU/B変換回路、 25はタイミング抽出回路
、26はデスクランブラ回路、 27はコーダ回路、 100はDCS、200(1
) 〜200(n)は多重化装置、300は端局中継装
置、 をそれぞれ示す。
本発明の詳細な説明するブロック図、第3図は本発明の
実施例におけるタイミング抽出回路の構成を説明する図
、 第4図は本発明の実施例におけるスクランブラ回路の構
成を説明する図、 第5図は本発明の実施例におけるデスクランブラ回路の
構成を説明する図、 第8図はディジタルデータ伝送系の構成概要を説明する
図、 をそれぞれ示す。 図において、 1(i)、10a(i)は受信部、2 (j ) 、
20a (j )は送信部、3.30aはスイッチ回路
、 10(1) 〜10(n)は受信手段、11はB/U変
換回路、 12はクロック抽出回路、13はライントライバ、15
はデコーダ回路、 16はスクランブラ回路、20(
1)〜20(n)は送信手段、 21はラインレシーバ回路、 22はU/B変換回路、 25はタイミング抽出回路
、26はデスクランブラ回路、 27はコーダ回路、 100はDCS、200(1
) 〜200(n)は多重化装置、300は端局中継装
置、 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 N個のポートを介して入力する信号(DS3−RX_1
〜RX_n)を自動的にクロスコネクトする装置であっ
て、 前記信号(DS_3−RX_1〜RX_n)をスクラン
ブルをかけたNRZ信号に受信処理するN個の受信手段
(10(1)〜10(n))と、 前記スクランブルをかけたNRZ信号からタイミング信
号を抽出してデスクランブルした3次群信号(DS3−
TX_1〜TX_n)を送出するN個の送信手段(20
(1)〜20(n))と、 前記N個の受信手段(10(1)〜10(n))から出
力されるスクランブルをかけたNRZ信号をマトリック
ス状のスイッチ素子を介してクロスコネクトしてそれぞ
れN個の当該送信手段(20(1)〜20(n))に接
続するスイッチ手段(30)とを設けたことを特徴とす
るクロスコネクト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29098187A JPH01132247A (ja) | 1987-11-18 | 1987-11-18 | クロスコネクト装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29098187A JPH01132247A (ja) | 1987-11-18 | 1987-11-18 | クロスコネクト装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01132247A true JPH01132247A (ja) | 1989-05-24 |
Family
ID=17762919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29098187A Pending JPH01132247A (ja) | 1987-11-18 | 1987-11-18 | クロスコネクト装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01132247A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001186183A (ja) * | 1999-12-24 | 2001-07-06 | Nec Corp | 交換装置とスクランブル方法 |
-
1987
- 1987-11-18 JP JP29098187A patent/JPH01132247A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001186183A (ja) * | 1999-12-24 | 2001-07-06 | Nec Corp | 交換装置とスクランブル方法 |
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