JPH0113222B2 - - Google Patents
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- JPH0113222B2 JPH0113222B2 JP53064434A JP6443478A JPH0113222B2 JP H0113222 B2 JPH0113222 B2 JP H0113222B2 JP 53064434 A JP53064434 A JP 53064434A JP 6443478 A JP6443478 A JP 6443478A JP H0113222 B2 JPH0113222 B2 JP H0113222B2
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Description
【発明の詳細な説明】
本発明は集積回路およびその製造方法に関し、
さらに詳しくは、セル状（cellular）集積回路お
よびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an integrated circuit and a method for manufacturing the same;
More specifically, the present invention relates to cellular integrated circuits and methods of manufacturing the same.
大規模集積化（LSI）を利用することを特徴と
する集積回路がこれまでに提供されてきた。しか
しながら、LSIを利用することにはいくつかの制
限がある。LSIはロジツクの単位あたりの原価を
非常に低減化したが、そのロジツクの原価を低減
化する必要性は依然として大きい。さらに、集積
回路内の能動素子が互いに連絡する速さを増大さ
せる必要性がある。従つて、これらの必要性を満
たすために利用し得るところの、例えば超大規模
集積化とでも名づけるべき、より大規模のLSIを
開発する必要性がある。 Integrated circuits have been provided that feature the use of large scale integration (LSI). However, there are some limitations to using LSI. Although LSI has greatly reduced the cost per unit of logic, there is still a great need to reduce the cost of logic. Additionally, there is a need to increase the speed at which active devices within integrated circuits communicate with each other. Therefore, there is a need to develop larger scale LSIs that can be used to meet these needs, such as what could be termed ultra-large scale integration.
過去においてLSIの設計には、まず最適と思わ
れる機能回路配置を一平面上にて割り当て、順次
低位の回路配置、素子配置にまで及ぶ手法がとら
れてきた。この方法は、おおよそ高密度の機能回
路配置を与えてきたが、多大の労力を要求してき
た。即ち、機能変更に対しては、素子配置からの
変更が生じ、これが全体の配置にまで変更が及ぶ
から、その変更作業は多大の労力と時間を要する
のである。この問題を避けるため、コンピユータ
の導入がなされるようになつてきた。これは1969
年10月13日付の米国雑誌エレクトロニクス
（ELECTRONICS）の第82頁以後に概略述べら
れている。ここにおいて、単位機能回路は一定の
幅をもち、機能に応じた高さの単位ブロツクとし
て表わされ、この単位機能回路は高さ方向に、間
隔を置いて一直線的に積み上げられる。隣接する
列も同様に、同一幅の単位機能回路が高さ方向に
配置されていくものである。この手法はビルデイ
ングブロツク方式と称される。各単位機能回路間
の電気的配線は、各列の空間および高さ方向にお
ける単位機能回路間の空間が利用される。従つ
て、大規模集積回路程この空間が広いことが必要
であるから、前記のようなビルデイングブロツク
方式は、大規模集積回路には不向きであると言え
る。 In the past, when designing LSIs, a method was used in which a functional circuit layout considered to be optimal was first allocated on one plane, and then the layout was gradually extended to lower-level circuit layouts and element layouts. Although this method has provided approximately dense functional circuit layouts, it has required significant effort. That is, in order to change a function, the element arrangement must be changed, and this change extends to the entire arrangement, so that the changing operation requires a great deal of effort and time. In order to avoid this problem, computers have been introduced. This is 1969
A summary is given on pages 82 and after of the American magazine ELECTRONICS dated October 13, 2013. Here, the unit functional circuits are represented as unit blocks having a constant width and a height corresponding to the function, and the unit functional circuits are stacked in a straight line at intervals in the height direction. Similarly, in adjacent columns, unit functional circuits having the same width are arranged in the height direction. This method is called the building block method. For electrical wiring between each unit functional circuit, the space in each column and the space between unit functional circuits in the height direction are utilized. Therefore, since the larger the integrated circuit is, the larger the space is required, the above-mentioned building block method is not suitable for large-scale integrated circuits.
一般的に、本発明の目的の一つは、限られた数
の基本回路セルのうちの１つと同形の基本回路セ
ルであつて複数の能動素子を有するものを利用す
る、セル状集積回路およびその階層的
（hierarchical）製造方法を提供することである。 In general, one of the objects of the present invention is to provide a cellular integrated circuit that utilizes a basic circuit cell having a plurality of active devices, which is identical to one of a limited number of basic circuit cells. The object of the present invention is to provide a hierarchical manufacturing method thereof.
本発明の目的の他の一つは、基本回路セルが、
所定の寸法あるいはそれ以下の矩形領域内のＸ軸
およびＹ軸上の格子線によつて定義される矩形状
格子パターン上に配置されており、また、矩形領
領内に配置されている格子線の交点上に格子点に
重なつている、上記の特徴をもつた集積回路およ
びその階層的製造方法を提供することである。 Another object of the present invention is that the basic circuit cell is
It is arranged on a rectangular grid pattern defined by grid lines on the X and Y axes within a rectangular area of a predetermined size or less, and It is an object of the present invention to provide an integrated circuit having the above-mentioned characteristics, in which grid points are superimposed on the intersection points, and a hierarchical manufacturing method thereof.
本発明の目的の他の一つは、基本回路セルが階
層構成におけるビルデイングブロツクとして利用
される、上記の特徴をもつた集積回路およびその
階層的製造方法を提供することである。 Another object of the invention is to provide an integrated circuit of the above character and a method for its hierarchical manufacture, in which basic circuit cells are utilized as building blocks in a hierarchical configuration.
本発明の目的の他の一つは、格子線間の間隔を
変化させて基本回路セルの寸法を変えることがで
きる、上記の特徴をもつた集積回路およびその階
層的製造方法を提供することである。 Another object of the present invention is to provide an integrated circuit of the above characteristics and a method for its hierarchical manufacturing, in which the dimensions of the basic circuit cells can be varied by varying the spacing between the grid lines. be.
本発明の目的の他の一つは、基本回路セル間の
相互接続あるいは配線径路を変化させないで基本
回路セルの寸法を変化させることができる、上記
の特徴をもつた集積回路およびその階層的製造方
法を提供することである。 Another object of the invention is an integrated circuit and its hierarchical fabrication of the above characteristics, in which the dimensions of the basic circuit cells can be varied without changing the interconnections or wiring paths between the basic circuit cells. The purpose is to provide a method.
本発明の目的の他の一つは、個々の設計者がよ
り複雑な集積回路を取扱うことを可能にする、上
記の特徴をもつた集積回路およびその階層的製造
方法を提供することである。 Another object of the invention is to provide an integrated circuit of the above character and a method for its hierarchical manufacturing, which allows individual designers to work with more complex integrated circuits.
本発明の目的の他の一つは、ロジツクの単位あ
たりの原価が低く、性能が向上した、上記の特徴
をもつた集積回路およびその階層的製造方法を提
供することである。 Another object of the present invention is to provide an integrated circuit of the above characteristics and a hierarchical manufacturing method thereof, which has a lower cost per unit of logic and improved performance.
本発明の目的の他の一つは、極めて低い故障率
の、上記の特徴をもつた集積回路およびその製造
方法を提供することである。 Another object of the present invention is to provide an integrated circuit having the above characteristics and a method for manufacturing the same, which has an extremely low failure rate.
前述の目的を達成するためのセル状集積回路
は、半導体ウエハの形態をした半導体基板からな
る。矩形状格子パターンが半導体基板上に形成さ
れて半導体基板上の複数の矩形領域を定める。複
数の格子点が各矩形領域内に所定の配列で配置さ
れる。能動素子を有する複数の基本回路セルが半
導体基板内に形成される。基本回路セルの各々は
限られた数の基本設計のうちの１つに従う。基本
回路セルの各々は矩形領域に配置され複数の格子
点の上に重ねられる。基本回路セルの各々はある
格子点に対して所定の配置をした電源バス線およ
び接地バス線を有している。各基本回路セルは入
力リードと出力リードを有する。各基本回路セル
内の電源バス線、接地バス線、入力リード、およ
び出力リードは基本回路セルに接続されている。
リードは基本回路セルを相互に接続してより大規
模な集積回路を形成するために備えられている。 A cellular integrated circuit for achieving the above object consists of a semiconductor substrate in the form of a semiconductor wafer. A rectangular grid pattern is formed on the semiconductor substrate to define a plurality of rectangular areas on the semiconductor substrate. A plurality of grid points are arranged in a predetermined arrangement within each rectangular area. A plurality of elementary circuit cells having active devices are formed within a semiconductor substrate. Each basic circuit cell follows one of a limited number of basic designs. Each basic circuit cell is arranged in a rectangular area and superimposed on a plurality of grid points. Each basic circuit cell has a power bus line and a ground bus line arranged in a predetermined manner with respect to a certain grid point. Each elementary circuit cell has an input lead and an output lead. Power bus lines, ground bus lines, input leads, and output leads within each basic circuit cell are connected to the basic circuit cell.
Leads are provided to interconnect elementary circuit cells to form larger integrated circuits.
本発明の他の諸目的および諸特徴は、添付の図
面と共になされた好ましい実施例についての以下
の記述から明らかとなろう。 Other objects and features of the invention will become apparent from the following description of a preferred embodiment, taken in conjunction with the accompanying drawings.
本発明を具体化したセル状集積回路は図面の第
１図ないし第８図に示されている。第１図ａにお
いて、本発明を具体化したセル状集積回路の一部
の平面図が示されている。第１図ａに示された部
分は、本発明において利用される７個の基本回路
セルのうちの１個の基本回路セルのみからなつて
いる。第１図ａに示される基本回路セルは基本回
路セルBC１として識別される。７個の基本回路
セルは以下のものからなる。 A cellular integrated circuit embodying the invention is illustrated in FIGS. 1-8 of the drawings. In FIG. 1a, a plan view of a portion of a cellular integrated circuit embodying the invention is shown. The portion shown in FIG. 1a consists of only one of the seven basic circuit cells utilized in the present invention. The basic circuit cell shown in FIG. 1a is identified as basic circuit cell BC1. The seven basic circuit cells consist of:
BC１…インバータ回路
BC２…２入力ナンド回路
BC３…３入力ナンド回路
BC４…４入力ナンド回路
BC５…２入力２ワイドアンド―オア・インバ
ータ回路
BC６…２入力ノア回路
BC７…伝送ゲート回路
基本回路セルBC２およびBC５は第２図ａおよ
び第３図ａにそれぞれ示されており、基本回路セ
ルにおいて利用されている一般的な構成方法を示
している。他のセルは、本明細書に開示された教
示により、当業者が製造することは困難ではない
ので、図示されていない。基本回路セルBC１な
いしBC７は本発明によるセル状集積回路の製造
に伴なう階層に利用されるところの最下層の素子
を構成する。これらの基本回路セルは後に記述す
るように階層構成におけるビルデイングブロツク
として利用される。すべての基本回路セルは従来
形の半導体ウエハ１１内に製造される。本明細書
に記載の階層的方法において利用される大規模集
積回路の製造を可能にするために、例えば、３イ
ンチ（7.6cm）または４インチ（10.2cm）の直径
のシリコン半導体ウエハが好ましい。 BC1...Inverter circuit BC2...2-input NAND circuit BC3...3-input NAND circuit BC4...4-input NAND circuit BC5...2-input 2 wide-and-or inverter circuit BC6...2-input NOR circuit BC7...Transmission gate circuit Basic circuit cell BC2 and BC5 is shown in Figures 2a and 3a, respectively, illustrating the general construction method utilized in basic circuit cells. Other cells are not shown as they would not be difficult to manufacture by one skilled in the art with the teachings disclosed herein. The basic circuit cells BC1 to BC7 constitute the lowest layer elements utilized in the hierarchy involved in manufacturing the cellular integrated circuit according to the present invention. These basic circuit cells are used as building blocks in a hierarchical configuration as described later. All basic circuit cells are fabricated within a conventional semiconductor wafer 11. For example, 3 inch (7.6 cm) or 4 inch (10.2 cm) diameter silicon semiconductor wafers are preferred to enable fabrication of the large scale integrated circuits utilized in the hierarchical methods described herein.
本明細書に記載の集積回路設計および階層的製
造方法を、やはり本明細書に記載の異なる種類の
回路およびまたは装置と共に利用することが可能
でなければならない。現時点において、３つの種
類の回路または装置があり、それらは本発明によ
る集積回路およびその製造方法に特に適合してお
り、相補型金属酸化皮膜半導体（CMOS）、Ｎチ
ヤネルMOS（NMOS）およびＩ 2Lとして識別さ
れ得る。当業者にとつてよく知られているよう
に、Ｉ 2Lはバイポーラ回路でありCMOSおよび
NMOSは両方共MOS型回路である。 It should be possible to utilize the integrated circuit designs and hierarchical manufacturing methods described herein with the different types of circuits and/or devices also described herein. At present, there are three types of circuits or devices that are particularly suited to the integrated circuit and method of fabrication thereof according to the present invention: Complementary Metal Oxide Semiconductor (CMOS), N-Channel MOS (NMOS) and I2 May be identified as L. As is well known to those skilled in the art, I 2 L is a bipolar circuit and can be used in CMOS and
Both NMOS are MOS type circuits.
異なる種類の回路の評価をしてみると、様々の
回路が様々の目的に対してバランスをとつている
ことがわかつた。回路の解析によつて、同じ機能
ブロツクを作るのにCMOSはNMOSよりもおよ
そ1.3倍の数のトランジスタを必要とするという
ことがわかつた。CMOSにおいては、Ｎチヤネ
ルトランジスタとＰチヤネルトランジスタの対応
するゲートの殆んどすべてが互いに接続されるこ
と（伝送ゲート回路を除く）およびＮチヤネルト
ランジスタとＰチヤネルトランジスタの対応する
ドレインのすべてが導線によつて接続されて、出
力接続点を得ることが必要とされるという結線上
の制限がある。 After evaluating different types of circuits, we found that different circuits balance different purposes. Analysis of the circuit revealed that CMOS requires approximately 1.3 times as many transistors as NMOS to create the same functional block. In CMOS, almost all of the corresponding gates of N-channel and P-channel transistors are connected together (except for transmission gate circuits), and all of the corresponding drains of N-channel and P-channel transistors are connected to conductive wires. There are wiring limitations in that the output connection point is required to be connected accordingly.
NMOSの場合においては、負荷トランジスタ
のゲートは出力接続点に接続されなければならな
い。出力接続点は多シリコン層および拡散層また
はアルミニウム層と接続され得るので、このこと
は厳しい制限ではない。 In the case of NMOS, the gate of the load transistor must be connected to the output node. This is not a severe limitation since the output connection point can be connected to multiple silicon layers and diffusion layers or aluminum layers.
CMOSとNMOSの製造工程の比較において、
同数(8)のマスクが必要であるとしても、CMOS
はNMOSよりも更におよそ２以上の工程が必要
とされた。 In comparing the manufacturing process of CMOS and NMOS,
Even if the same number (8) of masks are required, CMOS
required approximately two more steps than NMOS.
種々の回路の他の特徴の解析において、
CMOSゲートは直流特性のいくつかの利点を有
するということがわかる。CMOSゲートあるい
はインバータはNMOSよりも大きい雑音余裕度
を有する。CMOSにより、すぐれた電流供給性
能が得られる。さらにＰチヤネルトランジスタは
ドレイン開放モードで作動し、このことは
NMOS負荷トランジスタの場合におけるソー
ス・フオロア―モードよりも効果的である。
CMOS回路の直流機能は電源電圧の変動に影響
されない。CMOSゲートは静止動作状態での必
要性が低いために少ない消費電力ですむという利
点がある。このことは、装置が作動する確率が例
えば15％以下といつた小さい値のシステムの設計
において特に重要な特徴である。本来のゲート切
換速度と比較してシステムのクロツク速度が比較
的遅い場合に、CMOSゲートはNMOSゲートよ
りも優れている。 In the analysis of other characteristics of various circuits,
It can be seen that CMOS gates have some advantages of DC characteristics. CMOS gates or inverters have greater noise immunity than NMOS. CMOS provides excellent current supply performance. Furthermore, P-channel transistors operate in open drain mode, which means
It is more effective than the source-follower mode in the case of NMOS load transistors.
The DC function of CMOS circuits is not affected by fluctuations in the power supply voltage. CMOS gates have the advantage of requiring less power consumption due to less need for quiescent operating conditions. This is a particularly important feature in the design of systems where the probability that the device will operate is small, for example less than 15%. CMOS gates are superior to NMOS gates when the system clock speed is relatively slow compared to the native gate switching speed.
論理の成就および回路設計において、CMOS
回路は「オン」の電圧レベルに対して補償する必
要がないので有利である。立ち上り時間と立ち下
り時間を平衡させることは容易である。さらに、
CMOSにより、「オン」時に低インピーダンスで
「オフ」時に高インピーダンスの伝送ゲートの利
用が可能になる。NMOS回路においては、
CMOS回路におけるよりも少ないトランジスタ
で回路を構成することができる。回路の密度に関
してはNMOSがCMOSよりも優れているが、
CMOSおよびNMOSによつて占められるデバイ
ス面積はほぼ等しい。しかしながら、単純なゲー
トの場合、CMOSゲートはNMOSゲートの面積
の1.6倍を占める。様々の考察のすべてを比較考
量して、CMOS回路および装置が、図示された
本発明の実施例において使用された。 In logic fulfillment and circuit design, CMOS
Advantageously, the circuit does not need to compensate for "on" voltage levels. It is easy to balance the rise and fall times. moreover,
CMOS allows the use of transmission gates that have low impedance when "on" and high impedance when "off." In NMOS circuit,
The circuit can be constructed with fewer transistors than in a CMOS circuit. Although NMOS is superior to CMOS in terms of circuit density,
The device area occupied by CMOS and NMOS is approximately equal. However, for a simple gate, a CMOS gate occupies 1.6 times the area of an NMOS gate. Weighing all of the various considerations, CMOS circuits and devices were used in the illustrated embodiments of the invention.
CMOSの一般的構造および製作は当業者によ
く知られており、従つて詳細には記述しない。最
大の自由度を達成するために、個別の素子すなわ
ち基本回路セルの数は少なくあるべきで、基本回
路セルの数は比較的少なく保たれた。本集積回路
の設計において、基本回路セルがウエハ上に占め
る面積が比較的小さいことがやはり望ましい。本
設計における例として、基本回路セルの寸法を制
限して、最大の基本回路セルが縦９格子間隔、横
６格子間隔の面積、すなわち総面積54平方格子間
隔を越えないようにすることが望ましいというこ
とがわかつた。これにより、基本回路セルへの電
源を正確に入力することが可能になる。しかしな
がら、もし必要であれば、本明細書に開示された
設計概念から離れることなく基本回路セルを大き
くしたり小さくしたりすることができるというこ
とが認められるべきである。 The general structure and fabrication of CMOS is well known to those skilled in the art and therefore will not be described in detail. In order to achieve the maximum degree of freedom, the number of individual elements or elementary circuit cells should be small, and the number of elementary circuit cells was kept relatively small. In designing the present integrated circuit, it is still desirable that the elementary circuit cells occupy a relatively small area on the wafer. As an example in this design, it is desirable to limit the dimensions of the basic circuit cells so that the largest basic circuit cell does not exceed an area of 9 vertical grid spacings and 6 horizontal grid spacings, that is, a total area of 54 square grid spacings. That's what I found out. This makes it possible to accurately input power to the basic circuit cell. However, it should be recognized that the basic circuit cells can be made larger or smaller, if desired, without departing from the design concepts disclosed herein.
また、すべての基本回路セルは、第１図ａに示
されているように、Ｘ軸およびＹ軸上にそれぞれ
位置している水平格子目盛すなわち線１２と垂直
格子目盛すなわち線１３とによつて定まる矩形格
子パターン上に設計される。格子目盛の尺度は、
後に記述する目的のために、尺度を増減して格子
の大きさを変えることができるようにして与えら
れている。水平格子目盛１２の間隔および垂直格
子目盛１３の間隔は必要に応じて同一でも異なつ
てもよい。本実施例においては、後に記述する目
的のために、格子目盛間の間隔は、８対10の関係
を有しており、垂直格子目盛１３の間の間隔が10
であるのに対して水平格子目盛１２間の間隔が８
であるという関係である。より詳細には、本発明
においては、垂直格子目盛１３の間隔は10ミクロ
ンであり、水平格子目盛１２の間隔は８ミクロン
である。 All basic circuit cells are also defined by horizontal grid marks or lines 12 and vertical grid marks or lines 13 located on the X and Y axes, respectively, as shown in Figure 1a. It is designed on a fixed rectangular grid pattern. The scale of the grid scale is
For the purpose described below, it is provided that the size of the grid can be changed by increasing or decreasing the scale. The spacing of the horizontal grating graduations 12 and the spacing of the vertical grating graduations 13 may be the same or different as desired. In this embodiment, for purposes to be described later, the spacing between the grating graduations has a relationship of 8 to 10, and the spacing between the vertical grating graduations 13 is 10.
, whereas the interval between horizontal grid marks 12 is 8
The relationship is that More specifically, in the present invention, the spacing of vertical grating graduations 13 is 10 microns and the spacing of horizontal grating graduations 12 is 8 microns.
格子パターンはまた、例えば、第１図ａに示さ
れたデカルト座標の単位が、その中で基本回路セ
ルが形成されている矩形１４の４隅を位置づける
ようにして、デカルト座標によつて格子線の各交
点が決定されるように設計されている。７個の基
本回路セルBC１ないしBC７は横が水平格子間隔
９で縦が垂直格子間隔６すなわち、全体で54平方
格子間隔を越えないということに着目される。し
かしながら、基本回路セルは同一の幾可学的形状
を有する必要はないということが認められるべき
である。基本回路セルは、上記指摘の如く、最大
所望面積が54平方格子を越えないという唯一の設
計上の制限を伴なつて、異なる矩形形状にするこ
とができる。 The grid pattern can also be formed by grid lines in Cartesian coordinates such that, for example, the units of Cartesian coordinates shown in FIG. is designed so that each intersection point of It is noted that the seven basic circuit cells BC1 to BC7 do not exceed a horizontal grid spacing of 9 and a vertical grid spacing of 6, ie, a total of 54 square grid spacings. However, it should be recognized that the basic circuit cells need not have the same geometric shape. The basic circuit cells can be of different rectangular shapes, as noted above, with the only design restriction being that the maximum desired area does not exceed a 54 square grid.
また、格子パターン上に形成された矩形内に、
複数の格子点１６があり、それらの格子点は基本
回路セル内に配置され、格子パターンの垂直格子
線と水平格子線との交点上にある。格子線１２，
１３の交点上のこれらの格子点は第１図ａに示さ
れているように十字１６で表わされている。これ
らの十字１６の位置もやはり、デカルト座標によ
つて位置づけされ得る。従つて、各基本回路セル
はある格子点１６と重なることがわかる。 Also, within the rectangle formed on the grid pattern,
There are a plurality of grid points 16 located within the basic circuit cell and on the intersections of the vertical and horizontal grid lines of the grid pattern. grid line 12,
These grid points on the intersections of 13 are represented by crosses 16 as shown in FIG. 1a. The positions of these crosses 16 can also be located by Cartesian coordinates. Therefore, it can be seen that each basic circuit cell overlaps with a certain grid point 16.
各基本回路セルは、間隔をおいて離れている平
行な２つの電源接続すなわちリード２１と２２を
有しており、リード２１は電源リードすなわち電
源バス線でありリード２２は接地リードすなわち
接地用バス線である。各基本回路セルはまた、１
つ以上の入力リードと１つ以上の出力用端子ある
いは出力リードを備えている。従つて、第１図ａ
に示された基本回路セルは、少なくとも単一の入
力リード２３と単一の出力用パツド２４を備えて
いる。図示されている配置から、接地リードおよ
び電源リードは垂直に伸びており、入力リードお
よび出力リードは接地バス線および電源バス線と
直交して水平方向に伸びており、それらのリード
およびバス線は基本回路セルによつて占められて
いる領域で交わつているということがわかる。 Each basic circuit cell has two parallel, spaced apart power connections or leads 21 and 22, with lead 21 being the power lead or power bus wire and lead 22 being the ground lead or ground bus. It is a line. Each basic circuit cell also has one
It has one or more input leads and one or more output terminals or output leads. Therefore, Figure 1a
The basic circuit cell shown in FIG. 1 includes at least a single input lead 23 and a single output pad 24. The basic circuit cell shown in FIG. From the illustrated arrangement, the ground and power leads run vertically, the input and output leads run horizontally orthogonally to the ground and power bus lines, and the leads and bus lines It can be seen that they intersect in the area occupied by the basic circuit cells.
第１図ａの基本回路セルの断面図が第１図ｂに
示されている。第１図ｂに示されているように、
基本回路セルは従来のCMOS形の構造からなり、
シリコン半導体基板１１にＮ形不純物がドープさ
れている。Ｎ形領域を与えるために基板１１は表
面２７を有しており、その表面上にフイールド酸
化層２８が堆積される。大開口すなわち窓２９，
３０をフイールド酸化層２８内に形成して表面２
７を露出させる。Ｐ形ウエルすなわち領域３１は
フイールド酸化層２８にわたつて基板１１内にイ
オンインプランテーシヨンによつて形成し、表面
２７に達するPN接合３２によつて限定される。
薄いゲート酸化層３３が窓２９内の表面上に成長
している。多結晶をゲート酸化層３３上に形成
し、エツチングして多結晶ゲート３４が得られ
る。Ｎ＋ソース領域３６およびＮ＋ドレイン領域
３７はゲート３４とフイールド酸化層２８をマス
クとして使用してインプランテーシヨンをされ
る。チヤネル領域３８はソース領域３６とドレイ
ン領域３７の間に形成され、ゲート３４の下に横
たわつている。 A cross-sectional view of the basic circuit cell of FIG. 1a is shown in FIG. 1b. As shown in Figure 1b,
The basic circuit cell has a conventional CMOS type structure,
A silicon semiconductor substrate 11 is doped with N-type impurities. Substrate 11 has a surface 27 on which a field oxide layer 28 is deposited to provide an N-type region. large opening or window 29,
30 is formed within field oxide layer 28 to form surface 2.
Expose 7. A P-type well or region 31 is formed in substrate 11 over field oxide layer 28 by ion implantation and is defined by a PN junction 32 extending to surface 27.
A thin gate oxide layer 33 is grown on the surface within window 29. Polycrystalline is formed on gate oxide layer 33 and etched to obtain polycrystalline gate 34. N+ source region 36 and N+ drain region 37 are implanted using gate 34 and field oxide layer 28 as masks. Channel region 38 is formed between source region 36 and drain region 37 and underlies gate 34 .
ガラス層３９をフイールド酸化層２８上および
窓２９内に堆積させる。接触窓４１および４２
は、ガラス層３９およびゲート酸化層３３を貫通
して形成し、ソース領域３６およびドレイン領域
３７上に横たわつている表面２７を露出させる。
アルミニウムのような適切な材料の配線層をガラ
ス層３９上に設けて、窓４１および４２にわたつ
て広がつてソース領域３６およびドレイン領域３
７と接触させ、それによりソース用リード線４３
とドレイン用リード線４４を得、このソース用リ
ード線４３およびドレイン用リード線４４はま
た、それぞれ入力リード２２および出力リード２
４として識別され得る。 A glass layer 39 is deposited over field oxide layer 28 and within window 29. Contact windows 41 and 42
is formed through glass layer 39 and gate oxide layer 33 to expose surface 27 overlying source region 36 and drain region 37 .
A wiring layer of a suitable material, such as aluminum, is provided on the glass layer 39 and extends across the windows 41 and 42 to form the source region 36 and drain region 3.
7, thereby connecting the source lead wire 43
and a drain lead wire 44 are obtained, and the source lead wire 43 and drain lead wire 44 are also connected to the input lead 22 and the output lead 2, respectively.
4.
第１図ａの基本回路セルの他の一つの断面図は
第１図ｄに示されている。第１図ｄに示されてい
るように、Ｐ形ウエル３１は窓２９，３０の間の
表面に達するPN接合３２によつて限定されてい
る。窓３０はＰ形チヤネルのトランジスタ素子を
作るためのものである。Ｐ形のソース領域および
Ｐ形ドレイン領域４０はやはり、多結晶ゲートお
よびフイールド酸化層２８をマスクとして使用し
てイオンインプランテーシヨンによつて形成され
る。 Another cross-sectional view of the basic circuit cell of FIG. 1a is shown in FIG. 1d. As shown in FIG. 1d, P-well 31 is defined by a PN junction 32 extending to the surface between windows 29,30. The window 30 is for making a P-type channel transistor element. P-type source and drain regions 40 are again formed by ion implantation using polycrystalline gate and field oxide layer 28 as a mask.
第１図ａにおいて、出力リード２４は矩形１４
の内側にある。出力リード２４に対するアクセス
は、絶縁材料の第２の層（図示せず）を設け、そ
の絶縁材料の第２の層を通つて出力用パツドすな
わち出力リード２４に到る貫通孔（Via）を形成
し、絶縁材料の第２の層の上に第２の配線層を形
成して貫通孔への接続を形成することにより、容
易に得られる。アクセスはまた、第４図ａ、第５
図ａおよび第６図ａに示されているように、そし
て後に記述するように、第１の配線層とドレイン
領域３７との間の貫通孔によつても容易に得られ
る。CMOS回路が使用されているので、その回
路による静止消費電力は極めて少ないために、リ
ード線は比較的薄くてもよい。言いかえれば、静
止動作の電力の必要性がない。 In FIG. 1a, the output lead 24 has a rectangular shape 14.
It's inside. Access to the output lead 24 is achieved by providing a second layer of insulating material (not shown) and forming a via through the second layer of insulating material to the output pad or output lead 24. However, this can be easily obtained by forming a second wiring layer on a second layer of insulating material to form connections to the through holes. Access is also available in Figures 4a and 5.
As shown in Figures a and 6a, and as described below, it is also easily obtained by a through hole between the first wiring layer and the drain region 37. Since CMOS circuitry is used, the leads can be relatively thin because the quiescent power dissipated by the circuit is very low. In other words, there is no need for power for static operation.
図示された配置によつて、基本回路セルの回路
のすべての重要な部品は十字１６に重なるように
して配置されていることがわかる。このことは電
源バス線２１および接地バス線２２と、出力リー
ド２４に対してあてはまる。出力リード２４を矩
形の内側に配置すると、単位セルや、後に記述す
るより大規模な集積回路を形成するための、基本
回路セルの相互接続の自由度を増す。 It can be seen from the illustrated arrangement that all the important parts of the circuit of the basic circuit cell are arranged in a superimposed cross 16. This applies to power bus line 21 and ground bus line 22 and output lead 24. Placing the output leads 24 inside the rectangle increases the flexibility in interconnecting basic circuit cells to form unit cells and larger integrated circuits as described below.
第１図ｅは、第１図ａ、第１図ｂ、第１図ｃお
よび第１図ｄに示されたインバータの回路図であ
り、インバータは２つの相補的なＮチヤネルとＰ
チヤネルのCMOSトランジスタで構成されてい
ることを示している。 FIG. 1e is a circuit diagram of the inverter shown in FIGS. 1a, 1b, 1c and 1d, in which the inverter has two complementary N channels and
This shows that it is composed of channel CMOS transistors.
第２図ａおよび第２図ｂにおいて、第１図ａの
基本回路セルと同じ形状の２入力ナンドゲートが
示されている。図からわかるように、基本回路セ
ルBC２のために利用される矩形５１は、基本回
路セルBC１のための矩形１４よりも大きい。与
えられたデカルト座標により、その矩形５１は長
さ９、幅４を有し、それにより、全面積36をも
つ。同じく単一の電源バス線２１および単一の接
地バス線２２を備えている。水平方向に平行な２
つの入力リード５２，５３と出力リード５４を備
えている。入力はまた１および２の数字が付され
ており、出力は３の数字が付されている。第２図
ａの考察により、基本回路セルBC１と同形の組
織のものが基本回路セルBC２において利用され
ているということがわかる。 In FIGS. 2a and 2b, a two-input NAND gate of the same shape as the basic circuit cell of FIG. 1a is shown. As can be seen, the rectangle 51 utilized for the basic circuit cell BC2 is larger than the rectangle 14 for the basic circuit cell BC1. Given the Cartesian coordinates, the rectangle 51 has a length of 9 and a width of 4, thereby having a total area of 36. Similarly, a single power bus line 21 and a single ground bus line 22 are provided. 2 parallel to the horizontal direction
Two input leads 52 and 53 and an output lead 54 are provided. The inputs are also numbered 1 and 2, and the output is numbered 3. A consideration of FIG. 2a shows that the same structure as that of the basic circuit cell BC1 is used in the basic circuit cell BC2.
第３図ａおよび第３図ｂにおいて、２入力２ワ
イドアンド―オア・インバータが示されている。
さらにより大きい矩形５６がこの基本回路セル
BC５に与えられており、その矩形は長さが９、
幅が６で、全面積56である。同じく電源バス線２
１と接地バス線２２が備えられている。間隔をお
いて分離されており平行な別々の４つの入力リー
ド５７が備えられており、図示の如く、１から４
までの番号が付されている。出力リードすなわち
出力バス線５８が設けられており番号５が付され
ている。 In Figures 3a and 3b, a two-input two-wide and-or inverter is shown.
An even larger rectangle 56 is this basic circuit cell.
BC5, the rectangle has length 9,
The width is 6 and the total area is 56. Similarly power bus line 2
1 and a ground bus line 22. Four separate spaced apart parallel input leads 57 are provided, numbered 1 to 4 as shown.
It is numbered up to. An output lead or bus line 58 is provided and is numbered 5.
前記の３つの基本回路セルから、単一の電源バ
ス線および単一の接地バス線が各基本回路セルに
設けられており、それらのバスは、図示の如く、
入力バス線に対して直交する垂直方向に伸びてお
り入力用バスと交わつているということがわか
る。殆んどすべての場合に、出力リードあるいは
接点は矩形の内側に設けられている。 From the three basic circuit cells described above, a single power bus line and a single ground bus line are provided for each basic circuit cell, and the buses are as shown in the figure.
It can be seen that it extends in the vertical direction perpendicular to the input bus line and intersects with the input bus. In almost all cases, the output leads or contacts are located inside the rectangle.
出力リードのすべてが基本回路セルの内側に示
されたけれども、必要であれば、基本回路セルに
対する入力用接続点および出力用接続点を基本回
路セルの外側周辺の近傍に配置することが可能で
あるということが認められるべきである。しかし
ながら、こうすると、出力を矩形状基本回路セル
の内側に配置した場合よりも基本回路セルが大き
くなるという欠点がある。第１図ａ、第２図ａ、
第３図ａに示されている基本回路セルに関して、
図示の如く、基本回路セル内の入力と左右の辺と
の間に空間があり、その空間は接続用空間として
利用でき、ソースおよびドレインに重なつている
絶縁層を通して貫通孔（Vias）を形成するよう
にして、その接続用空間を介してソースおよびド
レインに直接的に接続される。 Although all of the output leads are shown inside the basic circuit cell, the input and output connections to the basic circuit cell can be placed near the outside perimeter of the basic circuit cell, if desired. It should be acknowledged that there is. However, this has the disadvantage that the basic circuit cell becomes larger than when the output is placed inside the rectangular basic circuit cell. Figure 1a, Figure 2a,
Regarding the basic circuit cell shown in Figure 3a,
As shown in the figure, there is a space between the input and the left and right sides in the basic circuit cell, and this space can be used as a connection space, and a through hole (Vias) is formed through the insulating layer overlapping the source and drain. In this way, it is directly connected to the source and drain through the connection space.
第４図ａおよび第４図ｂにおいて、単位セル
UC７の構造が示されており、その単位セルは提
案されている集積回路設計と共に利用される階層
における次に高いレベルである。単位セルは複数
の基本回路セルからなり、所望の予め定義された
機能をもつブロツクである。第４図ａに示された
単位セルUC７は比較的大きい矩形６１を使用し
ており、一方向に11、他方向に９の寸法を有して
全面積は99である。水平格子間の間隔は10ミクロ
ンであり垂直格子間の間隔は８ミクロンであり、
このことは、一方向に88ミクロンの長さ、他方向
に90ミクロンの長さであることを意味している。 In Figures 4a and 4b, the unit cell
The structure of UC7 is shown, the unit cell of which is the next higher level in the hierarchy utilized with the proposed integrated circuit design. A unit cell is a block consisting of a plurality of basic circuit cells and having a desired predefined function. The unit cell UC7 shown in FIG. 4a uses a relatively large rectangle 61, with dimensions 11 in one direction and 9 in the other direction, for a total area of 99. The spacing between horizontal grids is 10 microns and the spacing between vertical grids is 8 microns,
This means that it is 88 microns long in one direction and 90 microns long in the other direction.
第４図ａから、単位セルUC７に使用されてい
る個々別々の基本回路セルは同一の電源バス線２
１および同一の接地バス線２２を使用していると
いうことがわかる。２つの入力６２が備えられて
おり番号１，２で識別される。さらに、３つの出
力リード６３が備えられており、番号３，４，５
が付されている。記号Ｘ，Ｙが使用される場合に
は、基本回路セルが水平軸Ｘ軸または垂直軸Ｙ軸
に関してフリツプすなわち反転されていることを
意味する。こうして、一般的に、各基本回路セル
に対して４つの基本的位置があり、第１の位置は
第１図ａに示した位置であり、第２のものは、そ
れがＸ軸すなわち水平軸に関してフリツプされた
ものである。第３の位置はＹ軸すなわち垂直軸に
関してフリツプすることにより得られ、第４の位
置はＸ軸およびＹ軸の両方に関してフリツプする
ことにより得られ、このことはセル全体を180゜回
転することと同等である。 From Figure 4a, it can be seen that the individual basic circuit cells used in the unit cell UC7 have the same power bus line
1 and the same ground bus wire 22 is used. Two inputs 62 are provided and are identified by numbers 1 and 2. Furthermore, three output leads 63 are provided, numbered 3, 4, 5.
is attached. When the symbols X and Y are used, it is meant that the basic circuit cell is flipped or inverted about either the horizontal X axis or the vertical Y axis. Thus, there are generally four basic positions for each basic circuit cell, the first being the position shown in Figure 1a, and the second being the position shown in Figure 1a, and the second being the position shown in Figure 1a, where it is located along the X or horizontal axis. It was flipped with respect to The third position is obtained by flipping about the Y or vertical axis, and the fourth position is obtained by flipping about both the X and Y axes, which requires rotating the entire cell 180°. are equivalent.
入力リード及び出力リードは各基本回路セルの
矩形内の所定位置を走行している。また、一方の
基本回路セルの入出力リードと他方の基本回路セ
ルの入出力リードとを接続する内部配線リードは
単位セルUC７の矩形内で固定パターンにより実
現されている。 Input leads and output leads run at predetermined positions within the rectangle of each basic circuit cell. Further, internal wiring leads connecting the input/output leads of one basic circuit cell and the input/output leads of the other basic circuit cell are realized by a fixed pattern within the rectangle of the unit cell UC7.
基本回路セルをフリツプさせることが可能であ
るということは、基本回路セル内のある領域を共
有することが可能になるので、有利である。領域
が共有され得る場合には、２つの結合された領域
は２つの分離した領域よりも少ない面積ですむ。
より詳細には、上部の小矩形６４，６５はその上
部に２つの基本回路セル１（BC―１）と２（BC
―1X）とを包含している。基本回路セル１（BC
―１）は矩形６１内に原点（１，６）をもつてお
り、基本回路セル２（BC―1X）は矩形６４，６
５の下部にあつて原点（１，８）をもつておりＸ
軸に関して反転されている、という点以外は、基
本回路セル１（BC―１）と基本回路セル２（BC
―1X）は基本回路セルBC１と同等である。さら
に、基本回路セル１（BC―１）と基本回路セル
２（BC―1X）は、単一のソース領域６６を共有
してそれによりＮチヤネルトランジスタが小矩形
６４内に形成されており、また単一のソース領域
６７を共有しておりそれによりＰチヤネルトラン
ジスタが小矩形６５内に形成されているというこ
とが着目される。この理由のために、基本回路セ
ル２（BC―1X）はフリツプすなわち反転されて
いる。領域６１の下部の基本回路セル３（BC―
5X）は反転されて出力リード３と出力リード５
が交差することを避けている。同一の半導体基板
内に２つの分離したＰ形ウエルをつくるよりも、
単一のＰ形ウエルをつくることはより有利であ
る。 The ability to flip the basic circuit cell is advantageous because it allows certain areas within the basic circuit cell to be shared. If regions can be shared, two combined regions require less area than two separate regions.
More specifically, the upper small rectangles 64 and 65 have two basic circuit cells 1 (BC-1) and 2 (BC-1) on top of them.
-1X). Basic circuit cell 1 (BC
-1) has its origin (1, 6) within rectangle 61, and basic circuit cell 2 (BC-1X) has its origin (1, 6) within rectangle 64, 6.
It is located at the bottom of 5 and has the origin (1, 8).
Basic circuit cell 1 (BC-1) and basic circuit cell 2 (BC
-1X) is equivalent to basic circuit cell BC1. Additionally, basic circuit cell 1 (BC-1) and basic circuit cell 2 (BC-1X) share a single source region 66, thereby forming an N-channel transistor within the small rectangle 64; It is noted that a single source region 67 is shared so that a P-channel transistor is formed within the small rectangle 65. For this reason, basic circuit cell 2 (BC-1X) is flipped or inverted. Basic circuit cell 3 (BC-
5X) is inverted to output lead 3 and output lead 5.
avoid crossing. Rather than creating two separate P-type wells in the same semiconductor substrate,
It is more advantageous to create a single P-well.
第４図ｃにおいて、第４図ａの単位セルUC７
の断面図が示されている。第４図ｃにおいて、Ｐ
形ウエル領域６８は前述の工程によつて形成され
てその領域を小さくしている。基本的には、各基
本回路セルは１つのＰ形ウエルを必要とし、それ
により必要とされるセルの領域を拡大している。
本発明の提案されている実施例に従つて、単一の
Ｐ形ウエルが単位セルに形成されておりそのセル
は各基本回路セルのすべてのＮチヤネルトランジ
スタの領域を備えている。PN接合６９は半導体
基板の表面で終つておりＰ形ウエル６８の境界を
決めている。能動的装置であるトランジスタの他
の部分は、前述の実施例と同一なので、記述しな
い。 In Fig. 4c, the unit cell UC7 of Fig. 4a
A cross-sectional view of is shown. In Figure 4c, P
A shaped well region 68 is formed by the process described above to reduce the area. Basically, each basic circuit cell requires one P-well, thereby increasing the required cell area.
In accordance with the proposed embodiment of the invention, a single P-well is formed into a unit cell, which cell comprises the areas of all N-channel transistors of each basic circuit cell. A PN junction 69 terminates at the surface of the semiconductor substrate and defines a P-well 68. The other parts of the transistor, which is an active device, are the same as in the previous embodiments and will not be described.
第５図ａおよび第５図ｂにおいて、演算論理装
置（ALU）の物理的配置と論理図が示されてお
り、この演算論理装置は１ビツト（偶数ビツト）
ALUであり、セルUC１６として識別される。図
示されている装置は４つのモードの制御入力を有
する。この装置は加算、減算、論理積、論理
NOR等の演算論理操作を行なうことができる。 In Figures 5a and 5b, the physical layout and logic diagram of an arithmetic logic unit (ALU) is shown, where the arithmetic logic unit is a 1 bit (even bit)
It is an ALU and is identified as cell UC16. The illustrated device has four modes of control inputs. This device is capable of addition, subtraction, AND, logic
Arithmetic logic operations such as NOR can be performed.
図からわかるように、第５図ａに示された
ALUは矩形７１内に形成されており、その矩形
はＸ軸に沿つて幅22単位、Ｙ軸に沿つて高さ31単
位である。前記の８かける10のシステムを利用し
て、Ｘ軸に沿つた単位数に８を乗じＹ軸に沿つた
単位数に10を乗ずることにより、矩形７１の全面
積54560平方ミクロンが得られる。デカルト座標
を利用することにより、UC１６のウエハ上にお
ける正確な位置選定が確実化される。単位セル１
６を構成する要素についての記載が矩形７１の左
右の側に示されている。例えば、第１の構成要素
すなわち右側の基本回路セルはデカルト座標の12
と31を有する１（BC1X）として識別される。こ
れらの座標により基本回路セルの位置が得られ
る。この記載はまた、基本回路セル１はＸ軸に関
して反転されているということを示している。原
点は従つて基本回路セルの左上隅にある。 As can be seen from the figure, the
The ALU is formed within a rectangle 71 that is 22 units wide along the X-axis and 31 units high along the Y-axis. Using the 8 times 10 system described above, multiplying the number of units along the X axis by 8 and the number of units along the Y axis by 10 yields a total area of 54,560 square microns for rectangle 71. Utilizing Cartesian coordinates ensures accurate positioning of the UC 16 on the wafer. unit cell 1
Descriptions of the elements constituting 6 are shown on the left and right sides of rectangle 71. For example, the first component, the basic circuit cell on the right, is in Cartesian coordinates 12
and 31 (BC1X). These coordinates provide the location of the basic circuit cell. The description also shows that the basic circuit cell 1 is inverted with respect to the X-axis. The origin is therefore at the upper left corner of the basic circuit cell.
第２の構成要素すなわち第２の基本回路セルは
左側にあり、デカルト座標の10と31をもつ２（BC
―1XY）として識別され、基本回路セルがＸ軸
とＹ軸に関してフリツプされたものである。第３
の構成要素は右側にあり、３（BC―5X）として
識別される。これはＸ軸に関してフリツプされて
おり原点はデカルト座標の12と25である。単位セ
ルUC１６の各構成要素即ち基本セルはその座標
およびＸ軸とＹ軸とに関するその方位によつて識
別される。モード選択用線はS0，S1，S2，S3とし
て識別される。これらのモード選択用線に関係づ
けられている番号３，４，５，６はまた、第５図
ｂにも記載されている。線３ないし線７は絶縁層
上に形成されるべき金属線のためのものである。
絶縁層はウエハまたは半導体基板の全表面を覆つ
て、基本回路セルから接地バス線、電源バス線、
入力リード、出力リードおよび他の相互接続用線
を絶縁している。 The second component or second basic circuit cell is on the left and is located at 2 (BC) with Cartesian coordinates 10 and 31.
-1XY), and the basic circuit cell is flipped about the X and Y axes. Third
The component is on the right and is identified as 3 (BC-5X). This is flipped about the X axis, and the origin is Cartesian coordinates 12 and 25. Each component or basic cell of unit cell UC16 is identified by its coordinates and its orientation with respect to the X and Y axes. The mode selection lines are identified as S 0 , S 1 , S 2 , and S 3 . The numbers 3, 4, 5, 6 associated with these mode selection lines are also shown in FIG. 5b. Lines 3 to 7 are for metal lines to be formed on the insulating layer.
An insulating layer covers the entire surface of a wafer or semiconductor substrate and connects basic circuit cells to ground bus lines, power bus lines,
Insulate input leads, output leads, and other interconnecting wires.
構成要素１，３，６および１１は矩形７１の右
側においてＸ軸に関してフリツプされており、構
成要素２，４，５，８，１０および９は矩形７１
の左側において少なくともＹ軸に関してフリツプ
されており、それにより、同種の回路素子は互い
に背中あわせに近接して配置されている。この配
置によつて矩形７１内に同種の回路素子を包含す
る単一のＰ形ウエル領域を使用するという結果に
なる。 Components 1, 3, 6 and 11 are flipped about the X-axis on the right side of rectangle 71, and components 2, 4, 5, 8, 10 and 9 are
is flipped on the left side at least about the Y axis, so that like circuit elements are arranged back-to-back and in close proximity to each other. This arrangement results in the use of a single P-well region containing homogeneous circuit elements within rectangle 71.
この配置を明確にするために、第５図ａの断面
図が第５図ｃに示されている。第５図ｃにおい
て、単一のＰ形ウエル７２は同種の回路素子を包
含しており、その回路素子に接地バス線２２Ｒ，
２２Ｌが接触している。Ｐ形ウエル７２とＮ形ウ
エハの間のPN接合７３はウエハの表面に達す
る。第５図ａに示された垂直の線は、アルミニウ
ムのような適切な金属層によつて形成され、ガラ
ス層７４の上に設けられている。第２のガラス層
７５はウエハの全表面を覆つており、そのウエハ
の上に水平線３ないし水平線７が次の工程で形成
される。 To clarify this arrangement, a cross-sectional view of FIG. 5a is shown in FIG. 5c. In FIG. 5c, a single P-well 72 contains similar circuit elements, including ground bus lines 22R,
22L is in contact. A PN junction 73 between the P-well 72 and the N-wafer reaches the surface of the wafer. The vertical lines shown in FIG. 5a are formed by a suitable metal layer, such as aluminum, and are provided on top of the glass layer 74. The second glass layer 75 covers the entire surface of the wafer, on which horizontal lines 3 to 7 will be formed in the next step.
第６図ａおよび第６図ｂにおいて、機能的ブロ
ツクFB２７の物理的配置および論理図が示され
ており、これは階層のさらに高いレベルを示して
おり、４ビツトALUである。FB２７は２つの単
位セルUC１５および２つの単位セルUC１６と、
１つの基本セルBC１とを包含している。第６図
ｂにピン番号が大きさを違えて示してある。大き
いピン番号はFB用であり、小さいピン番号は単
位セルピン番号である。 In Figures 6a and 6b, the physical layout and logical diagram of functional block FB 27, which represents a higher level of hierarchy, is a 4-bit ALU. FB27 has two unit cells UC15 and two unit cells UC16,
It includes one basic cell BC1. The pin numbers are shown in different sizes in FIG. 6b. Large pin numbers are for FB, and small pin numbers are unit cell pin numbers.
第７図において、８ビツト演算論理装置
（ALU）が示されている。このALUは第６図ａ
および第６図ｂに示された型の２つの機能ブロツ
クFB２７からなつている。やはり図に明示され
ているように、このALUはキヤリイ・イン線と
モード制御線を備えている。さらに図示の如く、
ALU制御線が備えられており、両方のFB２７に
接続されている。これらのALU制御線はFBによ
つて加算または減算のどれが行なわれるのかを決
定する。モード制御線は、第７図に示されている
ように、ALUによつて演算操作または論理操作
のどれが行なわれるのかを決定する。第７図の各
FBの上部において、４つのＡオペランド線と４
つのＢオペランド線が備えられている。従つて各
FBに対して８つの入力が備えられている。各FB
に対して４つの出力すなわち結果線が設けられて
おり、さらに、各FBはキヤリイ・ボロウ線を備
えている。すべてのこれらの線の使用は当業者に
よく知られており、従つて詳細に記述しない。 In FIG. 7, an 8-bit arithmetic logic unit (ALU) is shown. This ALU is shown in Figure 6a.
and two functional blocks FB27 of the type shown in FIG. 6b. As also clearly shown, this ALU has a carry-in line and a mode control line. Furthermore, as shown in the diagram,
An ALU control line is provided and connected to both FBs 27. These ALU control lines determine whether an addition or subtraction is performed by the FB. The mode control line determines whether arithmetic or logical operations are performed by the ALU, as shown in FIG. Each of Figure 7
At the top of the FB, the four A operand lines and the four
Two B operand lines are provided. Therefore each
Eight inputs are provided for FB. Each FB
There are four output or result lines for each FB, and each FB also has a carry borrow line. The use of all these lines is well known to those skilled in the art and will therefore not be described in detail.
第８図において、完成したシステムのブロツク
図が示されている。図示の如く、このブロツク図
は、２つのレジスタ８１，８２、ALU８３、バ
ス制御装置８４の４つの機能ブロツクからなる。
入力８６に供給されるデータはレジスタ８１およ
び８２に置かれ、ALU制御に従つて加算または
減算され、その結果はバス制御装置８４に従つて
レジスタ８１，８２のうちの１つに置かれる。簡
単化された形式における第８図のブロツク図は提
案されている方法の階層を用いるシステムの最高
のレベルであることを特徴とする。当業者によく
知られているように、このようなシステムは、例
えば、間接アクセスレジスタ、比較器、制御記憶
レジスタ、記憶アドレスレジスタ、クロツク制御
装置、デコーダ等の、多数の付加的なブロツクを
包含している。図から認められるように、第８図
は、本発明の大規模集積回路およびその階層的製
造方法を利用できる典型的なシステムをもつぱら
開示している。前の記述から、このシステムおよ
びその製造方法は基本回路セルを利用しており、
その基本回路セルは階層的構造とその製造方法に
おけるビルデイングブロツクのように働らくとい
うことがやはりわかる。基本回路セルの寸法は制
限されて、それにより、ウエハ内に列になつてい
るすべての基本回路セルに対して、同一の電源用
線および同一の接地用線が使用され得る。基本回
路セルは、基本回路セル間の相互接続あるいは配
線径路を変えないで所定の範囲内で伸縮すること
ができるようにして設計された。本発明により
個々の設計者がより複雑な集積回路を取扱うこと
を可能にするということがやはりわかる。本発明
により、単位ロジツク当りのコストを低減し、ま
た改善された性能を有するシステムを提供するこ
とを可能にするということがやはりわかる。さら
に本発明は極めて低い故障率を可能にする。 In FIG. 8, a block diagram of the completed system is shown. As shown, this block diagram consists of four functional blocks: two registers 81 and 82, an ALU 83, and a bus controller 84.
Data applied to input 86 is placed in registers 81 and 82 and added or subtracted according to ALU control, and the result is placed in one of registers 81, 82 according to bus controller 84. The block diagram of FIG. 8 in simplified form is characterized as being the highest level of the system using the proposed method hierarchy. As is well known to those skilled in the art, such systems may include a number of additional blocks, such as indirect access registers, comparators, control storage registers, storage address registers, clock controllers, decoders, etc. are doing. As can be seen, FIG. 8 exclusively discloses an exemplary system in which the large scale integrated circuit and hierarchical manufacturing method of the present invention can be utilized. From the previous description, this system and its manufacturing method utilizes basic circuit cells,
It can be seen that the basic circuit cells act like building blocks in the hierarchical structure and manufacturing method. The dimensions of the basic circuit cells are limited so that the same power and ground lines can be used for all the basic circuit cells in a row within the wafer. The basic circuit cells were designed to be able to expand and contract within a predetermined range without changing the interconnections or wiring paths between the basic circuit cells. It can again be seen that the present invention allows individual designers to work with more complex integrated circuits. It can again be seen that the invention makes it possible to reduce the cost per unit of logic and also to provide a system with improved performance. Furthermore, the invention allows extremely low failure rates.
第１図ないし第８図との関係において記述され
た本発明の様々な実施例の各々は、格子パターン
状に配列された表面をもつ半導体基板を包含して
いる。格子パターンは、第１の寸法（デイメンシ
ヨン）だけの間隔をおいて設けられており第１の
軸に平行に伸びている複数の平行な第１の格子
線、第２の寸法だけの間隔をおいて設けられてお
り第２の軸に平行に伸びている複数の平行な第２
の格子線によつて、定められる。例えば、第１図
ａにおいて、第１の格子線はＸ軸に平行な格子目
盛１３によつて間隔をおいて設けられ伸びている
線である。同様にして、格子線３２のような、第
２の格子線は格子目盛１３を介してＹ軸に平行に
伸びている。Ｘ軸およびＹ軸はデカルト座標を典
型的に定義づけており従つて90度の角度で交叉し
ている。従つて、第１の格子線は第２の格子線と
交叉して、第１図ａの格子点１６のような格子点
を決定する。簡単のために、軸同志の交わる角度
は90度が好ましいけれども、90度以外の角度もや
はり採用され得る。 Each of the various embodiments of the invention described in connection with FIGS. 1-8 includes a semiconductor substrate having a surface arranged in a grid pattern. The grid pattern includes a plurality of parallel first grid lines spaced apart by a first dimension and extending parallel to a first axis, spaced apart by a second dimension. a plurality of parallel second
defined by the grid lines of For example, in FIG. 1a, the first grid lines are the lines spaced and extending by grid graduations 13 parallel to the X-axis. Similarly, a second grid line, such as grid line 32, extends parallel to the Y-axis through the grid graduation 13. The X and Y axes typically define Cartesian coordinates and therefore intersect at a 90 degree angle. Thus, the first grid line intersects the second grid line to define a grid point, such as grid point 16 in FIG. 1a. For simplicity, the angle at which the axes intersect is preferably 90 degrees, but angles other than 90 degrees may also be employed.
第１図ないし第８図に記載の種類のセル状集積
回路構造の各々は、半導体基板内に形成されてい
る複数の基本回路セルであつて複数の格子点の上
に重なつている領域をもつものを包含している。
各基本回路セルは、基本回路セルに対して電気的
接続をするために第１領域と、第２領域と、第３
領域とをもつている。例えば、第１図ｄにおい
て、領域４０の上面は絶縁層３３内の窓を介して
電源バス線２１と接触させるために露出されてい
る。同様にして、領域３６は接地バス線２２に対
して電気的接続をするために絶縁層３３内の窓を
介して露出されている。領域３６，４０は複数の
格子点の中の第１の領域および第２の領域の上に
重なつている。これらの格子点は、第１図ａに示
されているように、それらの上に電源バス線２１
および接地バス線２２が横たわつているものと同
一である。基本回路セルはまた、第３の領域をも
つており、その領域は格子線の選ばれた領域から
一定の間隔をおいて存在して、それにより、どの
格子点にも重ならないように配置されている。例
えば、第１図ａにおいて、入力用領域２３が上記
の第３の領域である。第１図の領域２３はどの格
子点１６にも重なつていないが、むしろ、それら
の格子点からある所定のオフセツトだけオフセツ
トされているということに注目すべきである。第
１図ａにおける所定のオフセツトは、Ｘ軸に平行
な格子線の間の寸法のおよそ半分に等しい。第３
の領域のためのこのような所定のオフセツトは、
格子点においてなされるどの貫通孔接続も第３の
領域に接触しないという点で重要である。 Each of the cellular integrated circuit structures of the type described in FIGS. 1 through 8 includes a plurality of basic circuit cells formed in a semiconductor substrate, which have regions overlapping a plurality of lattice points. It encompasses what we have.
Each basic circuit cell has a first region, a second region, and a third region for electrical connection to the basic circuit cell.
It has a territory. For example, in FIG. 1d, the top surface of region 40 is exposed for contact with power bus line 21 through a window in insulating layer 33. In FIG. Similarly, region 36 is exposed through a window in insulating layer 33 for electrical connection to ground bus line 22. Regions 36 and 40 overlap a first region and a second region among the plurality of grid points. These grid points have power bus lines 21 above them, as shown in Figure 1a.
and the ground bus line 22 lying thereon. The basic circuit cell also has a third region that is spaced apart from the selected region of the grid line so that it does not overlap any grid point. ing. For example, in FIG. 1a, the input area 23 is the third area. It should be noted that region 23 in FIG. 1 does not overlap any grid points 16, but rather is offset from those grid points by some predetermined offset. The predetermined offset in FIG. 1a is equal to approximately half the dimension between grid lines parallel to the X-axis. Third
Such a predetermined offset for the area of
It is important that any through-hole connections made at the grid points do not touch the third region.
電源用バス２１，２２は格子線と共通の線であ
る導線の例である。一方、入力用領域２３（第３
の領域）は格子点と重ならないように配置されて
おり、この領域と導線との関係は交替してもよ
い。例えば、入力用領域２３は格子線のうちの１
つと共通な線上に形成されており、一方、１つ以
上の導体２１，２２は格子線からの所定のオフセ
ツトをもつて配置され、それによりどの格子点と
も重ならないようにしてもよい。このように交替
すると、絶縁層を貫通する穴は、導体と第３の領
域との間の不必要な接触を生じさせない。 The power supply buses 21 and 22 are examples of conducting wires that are common to the grid lines. On the other hand, the input area 23 (third
area) is arranged so as not to overlap with the grid points, and the relationship between this area and the conducting wire may be alternated. For example, the input area 23 is one of the grid lines.
On the other hand, one or more conductors 21, 22 may be arranged with a predetermined offset from the grid lines, so that they do not overlap any grid points. With this alternation, the holes through the insulating layer do not create unnecessary contact between the conductor and the third region.
開示されたいくつかの実施例もやはり、格子線
として互いに間隔をおいて分離され格子線からの
所定のオフセツトをもつ複数の線状領域すなわち
導体を包含する。例えば第３図ａにおいて、入力
用領域５７は上記の複数の領域である。領域５７
は何れの格子点とも重なつていない。 Some disclosed embodiments also include a plurality of linear regions or conductors spaced apart from each other as grid lines and having predetermined offsets from the grid lines. For example, in FIG. 3a, the input area 57 is the plurality of areas described above. area 57
does not overlap with any grid point.
第１図ないし第８図と関連させつつ議論された
基本回路セルは、出力用電気接続をするための第
４の領域をさらに包含している。第４の領域は格
子点に重なるように便宜的に配置されている。さ
らに、第２図ａの導線５４のような出力用導線が
１つ以上の格子線との共通線上に配置されてお
り、入力用領域（例えば第２図ａの入力用領域５
２，５３）との不要な接触をしないで穴を経由し
て出力用の第４の領域と接触し得る。 The basic circuit cell discussed in connection with FIGS. 1-8 further includes a fourth region for making output electrical connections. The fourth region is conveniently arranged so as to overlap the lattice points. Furthermore, an output conductor, such as conductor 54 of FIG.
Contact with the fourth area for output can be made via the hole without unnecessary contact with 2, 53).
本発明の好ましい実施例に関して詳細に示され
記載されてきたが、本発明の精神および範囲から
逸脱することなく形式および細部を変更してもよ
いということは当業者に理解されるであろう。 Although the preferred embodiment of the invention has been shown and described in detail, it will be understood by those skilled in the art that changes may be made in form and detail without departing from the spirit and scope of the invention.
第１図ａは本発明にかかる集積回路の１実施例
としてのインバータを示す平面図、第１図ｂは第
１図ａ １ｂ―１ｂ線断面図、第１図ｃは第１図
ａに示されたインバータの論理図、第１図ｄは第
１図ａの１ｄ―１ｄ線断面図、第１図ｅは第１図
ａ、第１図ｂ、第１図ｃに示されたインバータを
形成するCMOSを示す回路図、第２図ａは２入
力ナンドゲートを示す他の一つの基本回路セルの
平面図、第２図ｂは第２図ａの２入力ナンドゲー
トの論理図、第３図ａは２入力２ワイドアンド―
オア・インバータを構成する他の一つの基本回路
セルの平面図、第３図ｂは第３図ａの２入力２ワ
イドアンド・オア・インバータの論理図、第４図
ａは２種類の基本回路セル１，５からなる２入力
排他的オアを示す単位セルの平面図、第４図ｂは
第４図ａに示された単位セルのブロツク図、第４
図ｃは第４図ａの４ｃ―４ｃ線断面図、第５図ａ
は偶数ビツトに対する演算論理装置（ALU）と
して働らく他の単位セルの平面図、第５図ｂは第
５図ａに示された単位セルのブロツク図、第５図
ｃは第５図ａの５ｃ―５ｃ線断面図、第６図ａは
FBとして識別される４ビツトALUの一部省略し
た物理的配置を示す平面図、第６図ｂは第６図ａ
に示された物理的配置のブロツク図、第７図は８
ビツトALUのブロツク図、第８図は本発明の１
実施例としての最高の階層レベルを示す集積回路
の簡単化したブロツク図である。
１１……半導体基板、１２，１３……格子線、
１４，５１，５６，６１，７１……矩形、１６…
…格子点、２１……電源バス線、２２……接地バ
ス線、２３，４３，５２，５３，５７，６２……
入力リード、２４，４４，５８，６３……出力リ
ード、２７……半導体基板の主表面。
FIG. 1a is a plan view showing an inverter as an embodiment of the integrated circuit according to the present invention, FIG. 1b is a sectional view taken along the line 1b-1b of FIG. 1a, and FIG. Figure 1d is a cross-sectional view taken along the line 1d-1d of Figure 1a, and Figure 1e is a logical diagram of the inverter shown in Figures 1a, 1b, and 1c. Figure 2a is a plan view of another basic circuit cell showing a 2-input NAND gate, Figure 2b is a logic diagram of the 2-input NAND gate in Figure 2a, and Figure 3a is a circuit diagram showing a CMOS that 2 inputs 2 wide and-
A plan view of another basic circuit cell constituting an OR inverter, Fig. 3b is a logic diagram of the 2-input 2 wide-and-or inverter shown in Fig. 3a, and Fig. 4a shows two types of basic circuits. A plan view of a unit cell showing a two-input exclusive OR consisting of cells 1 and 5, FIG. 4b is a block diagram of the unit cell shown in FIG. 4a, and FIG.
Figure c is a sectional view taken along line 4c-4c in Figure 4a, Figure 5a
is a plan view of another unit cell serving as an arithmetic logic unit (ALU) for even bits, FIG. 5b is a block diagram of the unit cell shown in FIG. 5a, and FIG. 5c is a block diagram of the unit cell shown in FIG. 5c-5c line sectional view, Figure 6a is
A partially omitted plan view showing the physical layout of the 4-bit ALU identified as FB, Figure 6b is similar to Figure 6a.
A block diagram of the physical layout shown in Figure 7 is 8.
The block diagram of the bit ALU, FIG.
1 is a simplified block diagram of an integrated circuit showing the highest hierarchical level of an exemplary embodiment; FIG. 11... Semiconductor substrate, 12, 13... Grid line,
14, 51, 56, 61, 71...Rectangle, 16...
...Grid point, 21...Power bus line, 22...Ground bus line, 23, 43, 52, 53, 57, 62...
Input lead, 24, 44, 58, 63... Output lead, 27... Main surface of semiconductor substrate.
Claims (1)
ル、及び、 該基本回路セルを内部接続リードにより相互接
続して得られるより高い階層の回路ブロツクを具
備し、 該基本回路セルの各々は、異なる回路機能を有
する所定数の基本回路セルから選択されたもので
あり、所定寸法より小の矩形領域内に能動素子を
含んで配置されており、且つ、Ｘ軸及びＹ軸に平
行に配置されており、 Ｘ軸及びＹ軸に平行で互いに所定の角度で交わ
つて伸長する格子線によつて該半導体基板の表面
上に定義された格子パターンに対して、 該基本回路セルの各々は所定の格子点を定める
該格子線の複数の交点上に重ねられており、 該矩形領域内で所定間隔をもつて平行に延在す
る電源線と接地線及び該電源線と接地線に交差し
て延在する入力リードと出力リードが該基本回路
セルに接続されており、該電源線と接地線、該能
動素子、該入力リードと出力リードは、対応する
回路機能毎に所定の格子点に対して所定の配置を
なしている集積回路において、 該回路ブロツクは、該矩形領域より大の他の矩
形領域内に配置されており、 該基本回路セルを相互接続する該内部接続リー
ドは、対応する階層毎の該他の矩形領域内で一定
のパターンにより配置されて、該基本回路セルの
各々に接続されている該入力リードと出力リード
を相互接続するものであり、 該回路ブロツクは、各々が該基本回路セルの二
つ以上を該内部接続リードにより接続して得ら
れ、且つ、所定の回路機能を有する複数の単位セ
ル（US7）と、各々が該基本回路セルと該単位セ
ルとの組み合わせからなり且つ、所定の回路機能
を有する複数の機能ブロツク（FB27）とを備え
ていることを特徴とする集積回路。 ２ 前記電源線と平行して、第２の電源線が、更
にその外方に第２接地線が設けられ、この第２の
電源線と第２の接地線に交叉して延在する複数の
入力リードが設けられ、それらの交叉部におい
て、それぞれ異なつた回路機能を達成する複数の
基本セルが置かれ、該複数の入力リードのうちの
少なくとも一つは、他方の前記接地線と電源線に
交叉する前記入力と一直線につながつており、全
体としてより高い階層である単位セルや機能ブロ
ツクが構成されていることを特徴とする特許請求
の範囲第１項記載の集積回路。 ３ 前記基本回路セルが相補型MOS素子で構成
され、隣接して平行する前記電源線に接続される
全てのトランジスタを包含する単一の一導電型半
導体領域が備えられることを特徴とする特許請求
の範囲第２項記載の集積回路。 ４ 集積回路の製造方法であつて、 一主表面をもつ半導体基板を用意し、 Ｘ軸およびＹ軸に沿つて互いに直交して伸びて
いる線によつて定められる矩形状格子パターンを
半導体基板上に形成し、 その中に複数の能動素子及び電源バス線と接地
バス線及び入力リードと出力リードを有し、異な
る回路機能を構成する限られた数の基本回路セル
から各基本回路セルを選択し、 各基本回路セルが所定の寸法よりも大きくない
矩形状のパターン上の矩形領域を占めるように各
基本回路セルを矩形状格子パターンに形成し、 各基本回路セルが矩形状格子パターンのＸ軸お
よびＹ軸の両方の上の複数の格子線に重なるよう
に、また、矩形領域内の所定の格子点を決定する
格子線の複数の交点に重なるようにして各基本回
路セルを矩形状格子パターンに形成し、 各基本回路セルの矩形領域内において、ある格
子点と整合して該電源バス線と接地バス線と入力
リードと出力リードが置かれるように各基本回路
セルを矩形状格子パターンに形成し、 半導体基板上に選択された基本回路セルを形成
し、 半導体基板上の基本回路セルのために電源バス
線と、接地バス線と、入力リードおよび出力リー
ドとを形成し、 ついで、基本回路セルを所定パターンの内部接
続リードにより相互に接続して所定の回路機能を
有する大規模集積回路を形成するための相互接続
を形成する工程を含むことを特徴とする集積回路
の製造方法。 ５ 少なくともある種の該基本回路セルはＸ軸ま
たはＹ軸に関して反転することを特徴とする、特
許請求の範囲第４項記載の方法。 ６ 該大規模集積回路は、該半導体基板上に附加
的に相互接続を形成して単位セル及び基本回路セ
ルから機能ブロツクを形成することを特徴とす
る、特許請求の範囲第４項記載の方法。 ７ 複数の機能ブロツクを配置し、該半導体基板
上に附加的に相互接続を形成して該機能ブロツク
を相互接続し、大規模集積回路システムを形成す
る工程を含むことを特徴とする特許請求の範囲第
６項記載の方法。 ８ 該基本回路セルの該限られた数は７である、
特許請求の範囲第４項記載の方法。[Claims] 1. A semiconductor substrate having one main surface, a plurality of basic circuit cells formed on the semiconductor substrate, and a higher-level circuit obtained by interconnecting the basic circuit cells with internal connection leads. Each of the basic circuit cells is selected from a predetermined number of basic circuit cells having different circuit functions, and is arranged in a rectangular area smaller than a predetermined dimension and includes an active element. , and a grating pattern defined on the surface of the semiconductor substrate by grating lines arranged parallel to the X and Y axes and extending parallel to the X and Y axes and intersecting each other at a predetermined angle. In contrast, each of the basic circuit cells is superimposed on a plurality of intersections of the grid lines defining a predetermined grid point, and is connected to a power line and a ground line extending in parallel at a predetermined interval within the rectangular area. Input and output leads extending across the line and the power and ground lines are connected to the basic circuit cell, and the power and ground lines, the active element, and the input and output leads are In an integrated circuit that has a predetermined arrangement with respect to a predetermined grid point for each corresponding circuit function, the circuit block is arranged in another rectangular area larger than the rectangular area, and the basic circuit cell The internal connection leads interconnecting the input leads and output leads connected to each of the basic circuit cells are arranged in a certain pattern within the other rectangular area of each corresponding layer to interconnect the input leads and output leads connected to each of the basic circuit cells. The circuit block includes a plurality of unit cells (US7), each of which is obtained by connecting two or more of the basic circuit cells by the internal connection lead, and has a predetermined circuit function; 1. An integrated circuit comprising a plurality of functional blocks (FB27) which are made up of a combination of the basic circuit cell and the unit cell and each have a predetermined circuit function. 2 A second power line is provided in parallel with the power line, and a second ground line is further provided outside of the second power line, and a plurality of Input leads are provided, and a plurality of basic cells each achieving a different circuit function are placed at the intersection of the input leads, and at least one of the plurality of input leads is connected to the other ground wire and power wire. 2. The integrated circuit according to claim 1, further comprising a unit cell or functional block that is connected in a straight line to the intersecting inputs and is of a higher hierarchy as a whole. 3. A claim characterized in that the basic circuit cell is composed of complementary MOS elements and includes a single conductivity type semiconductor region that includes all transistors connected to the adjacent and parallel power supply lines. The integrated circuit according to scope 2. 4. A method for manufacturing an integrated circuit, comprising: preparing a semiconductor substrate having one main surface; and forming a rectangular lattice pattern defined by lines extending perpendicularly to each other along the X-axis and the Y-axis on the semiconductor substrate. Each basic circuit cell is selected from a limited number of basic circuit cells forming different circuit functions, each having a plurality of active elements, a power bus line, a ground bus line, an input lead, and an output lead therein. Each basic circuit cell is formed in a rectangular grid pattern so that each basic circuit cell occupies a rectangular area on the rectangular pattern not larger than a predetermined dimension, and each basic circuit cell is Each basic circuit cell is shaped into a rectangular grid so that it overlaps multiple grid lines on both the axis and Y axis, and also overlaps multiple intersections of the grid lines that determine a given grid point within the rectangular area. Each basic circuit cell is formed into a rectangular grid pattern such that the power bus line, ground bus line, input lead, and output lead are placed in alignment with a certain grid point within the rectangular area of each basic circuit cell. forming selected basic circuit cells on the semiconductor substrate; forming power bus lines, ground bus lines, input leads and output leads for the basic circuit cells on the semiconductor substrate; 1. A method of manufacturing an integrated circuit, comprising the step of interconnecting basic circuit cells with a predetermined pattern of internal connection leads to form interconnections for forming a large-scale integrated circuit having a predetermined circuit function. 5. A method according to claim 4, characterized in that at least some of the basic circuit cells are inverted with respect to the X-axis or the Y-axis. 6. A method according to claim 4, characterized in that the large-scale integrated circuit additionally forms interconnections on the semiconductor substrate to form functional blocks from unit cells and basic circuit cells. . 7. The claimed invention comprises the steps of arranging a plurality of functional blocks and additionally forming interconnections on the semiconductor substrate to interconnect the functional blocks to form a large scale integrated circuit system. The method described in scope item 6. 8. the limited number of basic circuit cells is 7;
The method according to claim 4.
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