JPH01132156A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01132156A JPH01132156A JP62291365A JP29136587A JPH01132156A JP H01132156 A JPH01132156 A JP H01132156A JP 62291365 A JP62291365 A JP 62291365A JP 29136587 A JP29136587 A JP 29136587A JP H01132156 A JPH01132156 A JP H01132156A
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置、特にDRAM(=Dyn
amic Random Access Memory
)のメモリセルのセルプレートに供給する電位を切り換
える手段に関するものである。
amic Random Access Memory
)のメモリセルのセルプレートに供給する電位を切り換
える手段に関するものである。
第2図は従来の半導体記憶装置のメモリセルを示す断面
図である。同図において、1はP型の半導体基板であり
、この半導体基板1上に素子分離用の分離絶縁膜2が形
成される。また、半導体基板1の表面に電荷を蓄積して
情報を記憶するためのN+型の不純物拡散層3が形成さ
れ、この不純物拡散層3に接してN+型の第1ソース・
ドレイン領域4が形成されるとともに、第1ンース・ド
レイン領域4に対向してN+型の第2ソース・ドレイン
領域5が形成される。そして、これら半導体基板11分
離絶縁膜2.不純物拡散層3.第1ソース・ドレイン領
域4および第2ソース・ドレイン領域5上に絶縁膜6が
形成され、分離絶縁膜2および不純物拡散層3に位置す
る絶縁膜6上にポリシリコンよりなるセルプレート7が
形成される。この場合、不純物拡散層3.絶縁膜6およ
びセルプレート7でキャパシターセルを構成する。
図である。同図において、1はP型の半導体基板であり
、この半導体基板1上に素子分離用の分離絶縁膜2が形
成される。また、半導体基板1の表面に電荷を蓄積して
情報を記憶するためのN+型の不純物拡散層3が形成さ
れ、この不純物拡散層3に接してN+型の第1ソース・
ドレイン領域4が形成されるとともに、第1ンース・ド
レイン領域4に対向してN+型の第2ソース・ドレイン
領域5が形成される。そして、これら半導体基板11分
離絶縁膜2.不純物拡散層3.第1ソース・ドレイン領
域4および第2ソース・ドレイン領域5上に絶縁膜6が
形成され、分離絶縁膜2および不純物拡散層3に位置す
る絶縁膜6上にポリシリコンよりなるセルプレート7が
形成される。この場合、不純物拡散層3.絶縁膜6およ
びセルプレート7でキャパシターセルを構成する。
また、第1ソース・ドレイン領域4と第2ソース・ドレ
イン領域5とで挟まれた半導体基板1に位置する絶縁膜
6上にゲート領域8が形成される。
イン領域5とで挟まれた半導体基板1に位置する絶縁膜
6上にゲート領域8が形成される。
この場合、半導体基板1.第1ソース・ドレイン領域4
.第2ソース・ドレイン領[5,絶縁膜6およびゲート
領域8でトランスファーゲートを構成する。なお、第2
ソース・ドレイン領域5はビット線(図示省略)を介し
てセンスアンプ(図示省略)と電気的に接続され、ゲー
ト領域8はワード線(図示省略)と電気的に接続される
。
.第2ソース・ドレイン領[5,絶縁膜6およびゲート
領域8でトランスファーゲートを構成する。なお、第2
ソース・ドレイン領域5はビット線(図示省略)を介し
てセンスアンプ(図示省略)と電気的に接続され、ゲー
ト領域8はワード線(図示省略)と電気的に接続される
。
次に、キャパシターセルに記憶しようとするデータの書
き込み動作について説明する。まず、キャパシターセル
に古き込みを行うデータがビット線に供給される。そし
て、ワード線の電位がトランスフ戸−ゲートのしきい値
電圧以上になると、ゲート領域8の真下の半導体基板1
にN型反転層のチャネル領域が形成され、ソース・ドレ
イン領域4.5間が導通する。したがって、ビット線の
電位レベルがキャパシターセルに保持される。
き込み動作について説明する。まず、キャパシターセル
に古き込みを行うデータがビット線に供給される。そし
て、ワード線の電位がトランスフ戸−ゲートのしきい値
電圧以上になると、ゲート領域8の真下の半導体基板1
にN型反転層のチャネル領域が形成され、ソース・ドレ
イン領域4.5間が導通する。したがって、ビット線の
電位レベルがキャパシターセルに保持される。
一方、キャパシターセルに記憶されているデータの読み
出し動作は、まず所望のキャパシターセルに対応するワ
ード線にトランスファーゲートのしきい値電圧以上の電
位が供給される。そして、上記と同様にソース・ドレイ
ン領域4.5間が導通し、読み出し動作の当初はリファ
レンスレベルと同一レベルであったビット線の電位レベ
ルが変化する。ここで、リファレンスレベルとは、電源
電位V。0と接地電位v88との中間の一定レベルに決
められているものである。そして、センスアンプ(図示
省略)でその電位レベルの変化が増幅されて“1″ある
いは0°゛のデータとして読み出される。
出し動作は、まず所望のキャパシターセルに対応するワ
ード線にトランスファーゲートのしきい値電圧以上の電
位が供給される。そして、上記と同様にソース・ドレイ
ン領域4.5間が導通し、読み出し動作の当初はリファ
レンスレベルと同一レベルであったビット線の電位レベ
ルが変化する。ここで、リファレンスレベルとは、電源
電位V。0と接地電位v88との中間の一定レベルに決
められているものである。そして、センスアンプ(図示
省略)でその電位レベルの変化が増幅されて“1″ある
いは0°゛のデータとして読み出される。
上記のように構成された半導体記憶装置に対し、従来は
セルプレート7に供給する電位として電源電(QVcc
あるいは接地電位v8.が与えられていた。
セルプレート7に供給する電位として電源電(QVcc
あるいは接地電位v8.が与えられていた。
しかしながら、近年パターンレイアウトの微細化に伴っ
て、不純物拡散層3とセルプレート7との間に位置する
絶縁膜6の厚みが薄く仕上げられるようになると、例え
ばセルプレート7に供給する電位を電源電位■。0とし
て不純物拡散m3に接地電位v、8が与えられた場合あ
るいは逆の場合には、不純物拡散層3とセルプレート7
との電位差がVoCとなって、電界の集中等より前記絶
縁膜6が破壊されることがあった。
て、不純物拡散層3とセルプレート7との間に位置する
絶縁膜6の厚みが薄く仕上げられるようになると、例え
ばセルプレート7に供給する電位を電源電位■。0とし
て不純物拡散m3に接地電位v、8が与えられた場合あ
るいは逆の場合には、不純物拡散層3とセルプレート7
との電位差がVoCとなって、電界の集中等より前記絶
縁膜6が破壊されることがあった。
そこで、電界集中を緩和して絶縁膜6の破壊を防止する
目的でセルプレート7に(Vo。/2)の電位を供給す
るV。o/2セルプレート方式が近年採用されるように
なってきている。このように、セルプレート7に(Vo
。/2)の電位を供給する場合には不純物拡散層3とセ
ルプレート7との間の電位差は(Voo/2)となり、
電界集中が緩和されて絶縁1106の破壊が防止される
。
目的でセルプレート7に(Vo。/2)の電位を供給す
るV。o/2セルプレート方式が近年採用されるように
なってきている。このように、セルプレート7に(Vo
。/2)の電位を供給する場合には不純物拡散層3とセ
ルプレート7との間の電位差は(Voo/2)となり、
電界集中が緩和されて絶縁1106の破壊が防止される
。
しかしながら、voo/2セルプレート方式を採用した
場合には、−旦、絶縁膜6の破壊を起こし、不良となっ
たメモリセルの不良原因をテスタ(図示省略)により特
定する場合には次のような不具合が生じる。すなわち、
通常、メモリセルのテストは、メモリセルに−Hデータ
を書き込んでから再度そのメモリセルよりデータを読み
出して、読み出されたデータが内き込まれたデータと同
一であるかを確認することにより行われる。いま、セル
プレート7に電源電位vCoが供給される方式の場合に
ついて考えると、絶縁膜6に絶縁破壊が生じていれば、
メモリセルに“0”を書き込んでそのデータをメモリセ
ルより読み出した際に、電源電位■。0がセルプレート
7、絶縁膜6の絶縁破壊部、不純物拡散層3.第1ソー
ス・ドレイン領域4および第2ソース・ドレイン領域5
を介してビット線に電気的に接続されてビット線の電位
が高くなるので、その電位変化がセンスアンプにより増
幅されてメモリセルのデータは1″であると判定される
。すなわち、上記の場合には、メモリセルに古き込まれ
たデータとメモリセルから読み出されたデータとが不一
致となるため、絶縁111!!6の破壊による不良が特
定される。
場合には、−旦、絶縁膜6の破壊を起こし、不良となっ
たメモリセルの不良原因をテスタ(図示省略)により特
定する場合には次のような不具合が生じる。すなわち、
通常、メモリセルのテストは、メモリセルに−Hデータ
を書き込んでから再度そのメモリセルよりデータを読み
出して、読み出されたデータが内き込まれたデータと同
一であるかを確認することにより行われる。いま、セル
プレート7に電源電位vCoが供給される方式の場合に
ついて考えると、絶縁膜6に絶縁破壊が生じていれば、
メモリセルに“0”を書き込んでそのデータをメモリセ
ルより読み出した際に、電源電位■。0がセルプレート
7、絶縁膜6の絶縁破壊部、不純物拡散層3.第1ソー
ス・ドレイン領域4および第2ソース・ドレイン領域5
を介してビット線に電気的に接続されてビット線の電位
が高くなるので、その電位変化がセンスアンプにより増
幅されてメモリセルのデータは1″であると判定される
。すなわち、上記の場合には、メモリセルに古き込まれ
たデータとメモリセルから読み出されたデータとが不一
致となるため、絶縁111!!6の破壊による不良が特
定される。
また、セルプレート7に接地電位v88が供給される方
式の場合について考えると、絶縁膜6に絶縁破壊が生じ
ていれば、メモリセルに“1″を占き込んでそのデータ
をメモリセルより読み出した際に、接地電位V88がセ
ルプレート7、絶縁膜6の絶縁破壌部、不純物拡散層3
.第1ソース・ドレイン領域4および第2ソース・ドレ
イン領域5を介してビット線に電気的に接続されてビッ
ト線の電位が低くなるので、その電位変化がセンスアン
プにより増幅されてメモリセルのデータは°O”である
と判定される。すなわち上記の場合にも、メモリセルに
書き込まれたデータとメモリセルから読み出されたデー
タとが不一致となるため、絶縁膜6の破壊による不良が
特定される。
式の場合について考えると、絶縁膜6に絶縁破壊が生じ
ていれば、メモリセルに“1″を占き込んでそのデータ
をメモリセルより読み出した際に、接地電位V88がセ
ルプレート7、絶縁膜6の絶縁破壌部、不純物拡散層3
.第1ソース・ドレイン領域4および第2ソース・ドレ
イン領域5を介してビット線に電気的に接続されてビッ
ト線の電位が低くなるので、その電位変化がセンスアン
プにより増幅されてメモリセルのデータは°O”である
と判定される。すなわち上記の場合にも、メモリセルに
書き込まれたデータとメモリセルから読み出されたデー
タとが不一致となるため、絶縁膜6の破壊による不良が
特定される。
一方、セルプレート7に(VCC/2)が供給される方
式の場合について考えると、絶縁膜6に絶縁破壊が生じ
ていれば、メモリセルに′1″あるいは“O″のいずれ
のデータを書き込んだ場合でも、データをメモリセルか
ら読み出した際には、(■oo/2)の電位がセルプレ
ート7、絶縁膜6の絶縁破壊部、不純物拡散層3.第1
ソース・ドレイン領域4および第2ソース−ドレイン領
域5を介してビット線に与えられることになり、この電
位は電源電位V。0と接地電位vS8との中間のレベル
に設定されたリファレンスレベルと等しいためビット線
の電位変化は極めて小さい。したがって、センスアンプ
の感度またセンスのタイミング等によりセンスアンプの
増幅により得られたデータは“1″にもあるいはO′′
にも判定される可能性があり、言い換えれば絶縁膜6に
絶縁破壊があるにもかかわらず古き込まれたデータと読
み出されたデータとが一致して良品と判定されることが
あり、絶縁膜破壊による不良を特定することが不可能で
あるという問題点があった。
式の場合について考えると、絶縁膜6に絶縁破壊が生じ
ていれば、メモリセルに′1″あるいは“O″のいずれ
のデータを書き込んだ場合でも、データをメモリセルか
ら読み出した際には、(■oo/2)の電位がセルプレ
ート7、絶縁膜6の絶縁破壊部、不純物拡散層3.第1
ソース・ドレイン領域4および第2ソース−ドレイン領
域5を介してビット線に与えられることになり、この電
位は電源電位V。0と接地電位vS8との中間のレベル
に設定されたリファレンスレベルと等しいためビット線
の電位変化は極めて小さい。したがって、センスアンプ
の感度またセンスのタイミング等によりセンスアンプの
増幅により得られたデータは“1″にもあるいはO′′
にも判定される可能性があり、言い換えれば絶縁膜6に
絶縁破壊があるにもかかわらず古き込まれたデータと読
み出されたデータとが一致して良品と判定されることが
あり、絶縁膜破壊による不良を特定することが不可能で
あるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、通常使用時においては絶縁膜の破壊を防止で
き、テスト時においては前記絶縁膜破壊による不良を特
定できる半導体記憶装置を提供することを目的とする。
たもので、通常使用時においては絶縁膜の破壊を防止で
き、テスト時においては前記絶縁膜破壊による不良を特
定できる半導体記憶装置を提供することを目的とする。
この発明は、半導体基板の上層部に電極層を形成し、前
記電極層上に絶縁膜を形成し、前記絶縁膜上にセルプレ
ートを形成した半導体記憶装置において、制御信号に基
づき、通常使用時には第1基準電位と第2基準電位との
間の電位を前記セルプレートに供給する一方、テスト時
には前記第1あるいは′第2基準電位のいずれか一方を
前記セルプレートに供給する切換え回路を設けている。
記電極層上に絶縁膜を形成し、前記絶縁膜上にセルプレ
ートを形成した半導体記憶装置において、制御信号に基
づき、通常使用時には第1基準電位と第2基準電位との
間の電位を前記セルプレートに供給する一方、テスト時
には前記第1あるいは′第2基準電位のいずれか一方を
前記セルプレートに供給する切換え回路を設けている。
C作用〕
この発明における半導体記憶装置は、制御信号に基づき
、通常使用時には第1基準電位と第2基準電位との間の
電位のいずれか一方がセルプレートに供給され、絶縁膜
の破壊を防止する一方、テスト時には第1あるいは第2
基準電位のいずれか一方が前記セルプレートに供給され
、前記絶縁膜の破壊の有無の判定を容易にする。
、通常使用時には第1基準電位と第2基準電位との間の
電位のいずれか一方がセルプレートに供給され、絶縁膜
の破壊を防止する一方、テスト時には第1あるいは第2
基準電位のいずれか一方が前記セルプレートに供給され
、前記絶縁膜の破壊の有無の判定を容易にする。
第1図はこの発明に係る一実施例を示す図である。同図
において、1〜8は従来例である第2図と同じであり、
9は(Vo。/2)を発生させる第1電源発生回路であ
り、10は電源電位V。。あるいは接地電位vS8を発
生させる第2電源発生回路である。これら第1および第
2電源発生回路9゜10は切換え回路SCに接続され、
この切換え回路SCにより第1あるいは第2電源発生回
路9゜10より出力される電位のうち一方がセルプレー
ト7に供給されるように構成されている。
において、1〜8は従来例である第2図と同じであり、
9は(Vo。/2)を発生させる第1電源発生回路であ
り、10は電源電位V。。あるいは接地電位vS8を発
生させる第2電源発生回路である。これら第1および第
2電源発生回路9゜10は切換え回路SCに接続され、
この切換え回路SCにより第1あるいは第2電源発生回
路9゜10より出力される電位のうち一方がセルプレー
ト7に供給されるように構成されている。
第2電源発生回路10は1個のCMOSインバータ■に
より構成されており、このCMOSインバータIの入力
側には内部制御信号S1が入力され、出力側は切換え回
路SCに接続されている。
より構成されており、このCMOSインバータIの入力
側には内部制御信号S1が入力され、出力側は切換え回
路SCに接続されている。
また、切換え回路SCは2個のNチャネルMOSトラン
ジスタQ、、Q2により構成され、内部制御信号S2が
ゲートに与えられるNチャネルMOSトランジスタQ1
の一方の電極は第1電源発生回路9の出力側に接続され
るとともに、内部制御信号S2の反転信号である内部制
御信号S2がゲートに与えられるNチャネルMoSトラ
ンジスタQ2の一方の電極は第2電源発生回路10の出
力側に接続される。そして、NチャネルMOSトランジ
スタQ、Q2のそれぞれの他方の電極同士が接続されて
、その接続点がセルプレート7と接続される。
ジスタQ、、Q2により構成され、内部制御信号S2が
ゲートに与えられるNチャネルMOSトランジスタQ1
の一方の電極は第1電源発生回路9の出力側に接続され
るとともに、内部制御信号S2の反転信号である内部制
御信号S2がゲートに与えられるNチャネルMoSトラ
ンジスタQ2の一方の電極は第2電源発生回路10の出
力側に接続される。そして、NチャネルMOSトランジ
スタQ、Q2のそれぞれの他方の電極同士が接続されて
、その接続点がセルプレート7と接続される。
次に、動作について説明する。まず、通常使用時には、
つぎのようにして(Vo。/2)の電位がセルプレート
7に供給される。すなわち半導体記憶装置の外部からの
制御により内部制御信号S2が高レベル(以下「“’H
”Jという)とされるとともに、内部制御信号S2が低
レベル(以下[” L ” Jという)とされる。これ
によりNチャネルMOSトランジスタQ1が導通状態に
なる一方、NチャネルMOSトランジスタQ2が遮断状
態になり、第1電源発生回路9からNチャネルMOSト
ランジスタQ1を介してセルプレート7に(V 、o/
2 )が供給される。
つぎのようにして(Vo。/2)の電位がセルプレート
7に供給される。すなわち半導体記憶装置の外部からの
制御により内部制御信号S2が高レベル(以下「“’H
”Jという)とされるとともに、内部制御信号S2が低
レベル(以下[” L ” Jという)とされる。これ
によりNチャネルMOSトランジスタQ1が導通状態に
なる一方、NチャネルMOSトランジスタQ2が遮断状
態になり、第1電源発生回路9からNチャネルMOSト
ランジスタQ1を介してセルプレート7に(V 、o/
2 )が供給される。
一方、絶縁膜6の破壊の有無をテストする時には、つぎ
のようにして電源電位V。。あるいは接地電位v88が
セルプレート7に供給される。すなわち半導体記憶装置
の外部からの制御により、内部制御信号S2.82がそ
れぞれ“L”と“HITに設定される。これによりNチ
ャネルMOSトランジスタQ1が遮断状態になる一方、
NチャネルMOSトランジスタQ2が導通状態になり、
第1電源発生回路9からNチャネルMOSトランジスタ
Q2を介してセルプレート7に第2電源発生回路10の
出力が供給される。ここで、第2電源発生回路10の出
力レベルは、内部制御信号S1として電源電位V。0が
与えられるとCMOSインバーターにより反転されて接
地電位v88が出力される一方、内部制御信号S とし
て接地電位v88が与えられるとCMOSインバーター
により反転されて電源電位■。0が出力される。このよ
うに、第2電源発生回路10から、電源電位V。。ある
いは接地電位v88のどちらか一方の電位がセルプレー
ト7に供給されるので、従来と同様にして、絶縁膜6の
破壊の有無を容易に特定することができる。
のようにして電源電位V。。あるいは接地電位v88が
セルプレート7に供給される。すなわち半導体記憶装置
の外部からの制御により、内部制御信号S2.82がそ
れぞれ“L”と“HITに設定される。これによりNチ
ャネルMOSトランジスタQ1が遮断状態になる一方、
NチャネルMOSトランジスタQ2が導通状態になり、
第1電源発生回路9からNチャネルMOSトランジスタ
Q2を介してセルプレート7に第2電源発生回路10の
出力が供給される。ここで、第2電源発生回路10の出
力レベルは、内部制御信号S1として電源電位V。0が
与えられるとCMOSインバーターにより反転されて接
地電位v88が出力される一方、内部制御信号S とし
て接地電位v88が与えられるとCMOSインバーター
により反転されて電源電位■。0が出力される。このよ
うに、第2電源発生回路10から、電源電位V。。ある
いは接地電位v88のどちらか一方の電位がセルプレー
ト7に供給されるので、従来と同様にして、絶縁膜6の
破壊の有無を容易に特定することができる。
なお、内部制御信号S2.S2を発生させる手段として
は、例えばDRAMには外部より特定の入力ビンに電源
電位■。0よりも高い電位が与えられると通常使用時と
異なる信号を出力する回路(図示省略)が設けられてお
り、この回路を用いればよい。すなわち、通常使用時に
は前記入力ビンに電源電位■。C以下の適当な電位が与
えられてこの回路より内部制御信号S2.82としてそ
れぞれ“H″と“し”が出力され、逆にテスト時には前
記入力ビンに電源電位V。0より高い電位が与えられて
この回路より内部制御信号S2.S2としてそれぞれ“
L”と“HITを出力させるように構成すればよい。ま
た、内部制御信号S1を“H”あるいは“L”にする手
段も、内部制御信@S2゜S2の場合と同様な回路を用
いればよい。
は、例えばDRAMには外部より特定の入力ビンに電源
電位■。0よりも高い電位が与えられると通常使用時と
異なる信号を出力する回路(図示省略)が設けられてお
り、この回路を用いればよい。すなわち、通常使用時に
は前記入力ビンに電源電位■。C以下の適当な電位が与
えられてこの回路より内部制御信号S2.82としてそ
れぞれ“H″と“し”が出力され、逆にテスト時には前
記入力ビンに電源電位V。0より高い電位が与えられて
この回路より内部制御信号S2.S2としてそれぞれ“
L”と“HITを出力させるように構成すればよい。ま
た、内部制御信号S1を“H”あるいは“L”にする手
段も、内部制御信@S2゜S2の場合と同様な回路を用
いればよい。
以上のように、外部より特定の入力ビンに電源電圧■。
0以上の電位を与えるかいなかにより信号を発生させる
等の手段を用いて内部制御信号S1゜$2.S2を適当
に設定することにより、通常使用時にはセルプレート7
に(Voo/2)が供給されてキャパシターセルにおけ
る電界集中が緩和されて絶縁膜6の破壊が防止される一
方、テスト時にはセルプレート7に電源電位■。Cある
いは接地電位v8Sのうち一方の電位が供給されて絶縁
膜6の破壊の有無が容易に判定される。
等の手段を用いて内部制御信号S1゜$2.S2を適当
に設定することにより、通常使用時にはセルプレート7
に(Voo/2)が供給されてキャパシターセルにおけ
る電界集中が緩和されて絶縁膜6の破壊が防止される一
方、テスト時にはセルプレート7に電源電位■。Cある
いは接地電位v8Sのうち一方の電位が供給されて絶縁
膜6の破壊の有無が容易に判定される。
なお、上記・実施例では、通常使用時、セルプレート7
に供給する電位として(Voo/2)としたが、(V
/2)以外に電源、電位vCoと接地電位C Vssとの間のいずれかの電位であってもよい。
に供給する電位として(Voo/2)としたが、(V
/2)以外に電源、電位vCoと接地電位C Vssとの間のいずれかの電位であってもよい。
また、上記実施例では、テスト時にCMOSインバータ
■により構成された第2電源発生回路10を設けたもの
を示したが、第2電源発生回路10を設けずに切換え回
路SCの一方の入力側に電源電位V。。あるいは接地電
位■88を直接与えるように構成してもよい。
■により構成された第2電源発生回路10を設けたもの
を示したが、第2電源発生回路10を設けずに切換え回
路SCの一方の入力側に電源電位V。。あるいは接地電
位■88を直接与えるように構成してもよい。
また、上記実施例では内部制御信号S、S1 2・
S2を外部より特定のビンに電源電位■。。以上の電位
を与えるかどうかにより設定したが、これは外部からの
入力信号の入力順序に基づく制御による方法であっても
よく、例えば、入力信号が特定の入力順序で入力された
場合にのみ、内部信号S1.S2.S2のレベルがそれ
ぞれ変化するという手段を用いれば上記実施例と同様の
効果を奏する。
を与えるかどうかにより設定したが、これは外部からの
入力信号の入力順序に基づく制御による方法であっても
よく、例えば、入力信号が特定の入力順序で入力された
場合にのみ、内部信号S1.S2.S2のレベルがそれ
ぞれ変化するという手段を用いれば上記実施例と同様の
効果を奏する。
(発明の効果〕
以上のように、この発明によれば、制御信号に基づき、
通常使用時には第1基準電位と第2基準電位との間の電
位を前記セルプレートに供給する一方、テスト時には前
記第1あるいは第2基準電位のいずれか一方を前記セル
プレートに供給するように構成したので、通常使用時に
おける絶縁膜の破壊が防止できる一方、テスト時におけ
る前記絶縁膜破壊の有無の判定を容易に行うことができ
る効果がある。
通常使用時には第1基準電位と第2基準電位との間の電
位を前記セルプレートに供給する一方、テスト時には前
記第1あるいは第2基準電位のいずれか一方を前記セル
プレートに供給するように構成したので、通常使用時に
おける絶縁膜の破壊が防止できる一方、テスト時におけ
る前記絶縁膜破壊の有無の判定を容易に行うことができ
る効果がある。
第1図はこの発明に係る一実施例を示す図、第2図は半
導体記憶装置のメモリセル部の要部断面図である。 図において、1は半導体基板、3は不純物拡散層、6は
絶縁膜、7はセルプレート、Q、、Q2はNチャネルM
OSトランジスタ、SCは切換え回路である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄
導体記憶装置のメモリセル部の要部断面図である。 図において、1は半導体基板、3は不純物拡散層、6は
絶縁膜、7はセルプレート、Q、、Q2はNチャネルM
OSトランジスタ、SCは切換え回路である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄
Claims (4)
- (1)半導体基板の上層部に電極層を形成し、前記電極
層上に絶縁膜を形成し、前記絶縁膜上にセルプレートを
形成した半導体記憶装置において、制御信号に基づき、
通常使用時には第1基準電位と第2基準電位との間の電
位を前記セルプレートに供給する一方、テスト時には前
記第1あるいは第2基準電位のいずれか一方を前記セル
プレートに供給する切換え回路を設けたことを特徴とす
る半導体記憶装置。 - (2)通常使用時に前記セルプレートに供給する電位が
前記第1および第2基準電位の中間値である特許請求の
範囲第1項記載の半導体記憶装置。 - (3)前記セルプレートがポリシリコンである特許請求
の範囲第1項または第2項記載の半導体記憶装置。 - (4)前記電極層が不純物拡散層である特許請求の範囲
第1項、第2項または第3項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62291365A JPH01132156A (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62291365A JPH01132156A (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01132156A true JPH01132156A (ja) | 1989-05-24 |
Family
ID=17767975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62291365A Pending JPH01132156A (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01132156A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02105568A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Mos型ダイナミック半導体記憶装置 |
US5363333A (en) * | 1992-09-30 | 1994-11-08 | Nec Corporation | Dynamic random access memory device having power supply system appropriately biasing switching transistors and storage capacitors in burn-in testing process |
-
1987
- 1987-11-17 JP JP62291365A patent/JPH01132156A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02105568A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Mos型ダイナミック半導体記憶装置 |
US5363333A (en) * | 1992-09-30 | 1994-11-08 | Nec Corporation | Dynamic random access memory device having power supply system appropriately biasing switching transistors and storage capacitors in burn-in testing process |
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