JPH01130568A - Charge-coupled device - Google Patents
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Abstract
Description
【発明の詳細な説明】 イ、産業上の利用分野 本発明は電荷結合素子に関するものである。[Detailed description of the invention] B. Industrial application fields The present invention relates to charge coupled devices.
口、従来技術
従来のＣＯＤ （Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅ
ｖｉｃｅ）は、第１１図に示すように、主に受光部１と
蓄積部２とによって形成されているフレームトランスフ
ァ方式のものが知られている。こうしたＣＣＤは、受光
部で発生した電荷を転送ゲート（電極）に電圧を印加し
て駆動し、転送している。第１２図には、クロックド・
フェイズ（ｃｌｏｃｋｅｄ ｐｈａｓｅ）転送方式の受
光部の一部を拡大した断面（但し、Ｐ型基板７の断面ハ
ツチングは図示省略した：以下間じ）を示したが、図中
の１０はＳ ｉ Ｏｘ膜、１１．１２はポリシリコンの
電荷転送電極（ゲート）、１３は眉間絶縁膜である。第
１２図の如き素子構造は、蓄積部２においても採用可能
である。Conventional technology Conventional COD (Charge Coupled De
As shown in FIG. 11, there is a known type of frame transfer type (Vice) mainly formed by a light receiving section 1 and a storage section 2. Such a CCD transfers charges generated in a light receiving section by driving them by applying a voltage to a transfer gate (electrode). Figure 12 shows the clocked
An enlarged cross section of a part of the light receiving section of the clocked phase transfer method is shown (however, the cross section hatching of the P-type substrate 7 is omitted; hereafter, the cross section) is shown, and 10 in the figure is an SiOx film. , 11 and 12 are polysilicon charge transfer electrodes (gates), and 13 is an insulating film between the eyebrows. The element structure as shown in FIG. 12 can also be adopted in the storage section 2.
また、第１３図のように、受光部２１の情報を縦型ＣＣ
Ｄ２２によって蓄積するいわゆるインター・ラインＣＣ
Ｄも知られている。このＣＯＤでは、受光部２１のデバ
イス構造としては第１２図に示したものを採用可能であ
る。In addition, as shown in FIG.
The so-called inter-line CC accumulated by D22
D is also known. In this COD, the device structure of the light receiving section 21 shown in FIG. 12 can be adopted.
第１４図は、第１２図のクロックド・フェイズ転送方式
とは異なるバーチャル・フェイズ（ｖｉｒｔｕａｌｐｈ
ａｓｅ）転送方式の受光部の一部を拡大して示す。FIG. 14 shows a virtual phase transfer method different from the clocked phase transfer method shown in FIG.
A part of the light receiving section of the transfer method is shown in an enlarged manner.
図中の２０は不純物拡散による仮想電極層、３１は転送
電極であるが、この方式のＣＯＤについては特公昭６０
−８６３４号公報に記載されている。In the figure, 20 is a virtual electrode layer formed by impurity diffusion, and 31 is a transfer electrode.
It is described in No.-8634.
ところで、上記したＣＯＤはいずれも、転送ゲート１１
．１２．３１としてポリシリコンの透明電極を使用して
いるが、これは受光部での受光面積を増やすためには止
むを得ないことである。しかしながら、転送電極の電気
抵抗値はあるレベル以上は下がらないから、転送スピー
ドには限界がある。この結果、特に第１１図の如きフレ
ーム・トランスファの場合、スミアと称される疑信号が
増え、転送時に本来の信号電荷への疑信号の重畳される
割合が大となって、画質等が劣化してしまう。By the way, in all of the above-mentioned CODs, the transfer gate 11
．． Although a polysilicon transparent electrode is used as 12.31, this is unavoidable in order to increase the light-receiving area of the light-receiving section. However, since the electrical resistance value of the transfer electrode does not drop below a certain level, there is a limit to the transfer speed. As a result, especially in the case of frame transfer as shown in Figure 11, the number of false signals called smear increases, and the ratio of false signals being superimposed on the original signal charge during transfer increases, resulting in deterioration of image quality, etc. Resulting in.
ハ８発明の目的
本発明の目的は、転送スピードを太き（向上させ、画質
の特性を改善した電荷結合素子を提供することにある。C.8 Purpose of the Invention An object of the present invention is to provide a charge-coupled device with increased transfer speed and improved image quality characteristics.
二〇発明の構成
即ち、本発明は、電荷転送電極の少なくとも一部分が金
属シリサイドからなっている電荷結合素子に係るもので
ある。Structure of the twenty invention, that is, the present invention relates to a charge coupled device in which at least a portion of the charge transfer electrode is made of metal silicide.
ホ、実施例
以下、本発明の実施例を第１図〜第１０図について説明
する。但し、第１１図〜第１４図に示した例と共通する
部分には共通符号を付し、その説明を省略することがあ
る。E. EXAMPLE Hereinafter, an example of the present invention will be described with reference to FIGS. 1 to 10. However, parts common to the examples shown in FIGS. 11 to 14 are given common reference numerals, and their explanations may be omitted.
本例のバーチャル・フェイズ方式のＣＯＤによれば、第
１図及び第２図に示すように、Ｐ型基板７には各ビクセ
ル（画素）分離用のＰ中型チャンネルストッパ８が形成
されており、これら各チャンネルス）７パを直角に横切
る如くに電荷転送電極（ゲート）４１がＳ ｉ Ｏｔ膜
１０上に設けられている。なお、第２図中、基板７内に
はゲートによる電位分布を示している。According to the virtual phase type COD of this example, as shown in FIGS. 1 and 2, a P medium-sized channel stopper 8 for separating each pixel (pixel) is formed on a P-type substrate 7, A charge transfer electrode (gate) 41 is provided on the SiOt film 10 so as to cross each channel (7) at right angles. In addition, in FIG. 2, the potential distribution due to the gate is shown in the substrate 7.
ここで、従来の構造と根本的に異なることは、転送ゲー
ト４１に高融点金属（例えばタングステン）のシリサイ
ド４１ｂを使用していることである。このシリサイド４
１ｂは実際には下層としてのポリシリコン４１ａと共に
、転送ゲート４１を形成している。このゲートを形成す
るには、まず−層目としてのポリシリコンを公知のＣＶ
Ｄ（化学的気相成長法）で全面に被着させた後、スパッ
タ法又はＣＶＤで高融点金属シリサイド（例えばタング
ステンシリサイド）を全面に被着させ、しかる後に熱処
理（例えば９００℃で加熱）する。或いは、高融点金属
（例えばタングステン）をスパッタ法等で被着後に熱処
理し、下地のポリシリコンとの合金化によりシリサイド
４１ｂを形成できる。そして次に、上層のシリサイド４
１ｂと下層のポリシリコン４１ａとを共通のマスク（図
示せず）で順次同一パターンにエツチングし、上記した
ゲート４１に加工する。Here, what is fundamentally different from the conventional structure is that silicide 41b of a high melting point metal (for example, tungsten) is used for the transfer gate 41. This silicide 4
1b actually forms a transfer gate 41 together with polysilicon 41a as a lower layer. To form this gate, first, the -th layer of polysilicon is heated using a known CV process.
After depositing on the entire surface using D (chemical vapor deposition method), a high melting point metal silicide (e.g., tungsten silicide) is deposited on the entire surface using sputtering or CVD, and then heat treatment (e.g., heating at 900°C) is performed. . Alternatively, the silicide 41b can be formed by applying a high melting point metal (for example, tungsten) by a sputtering method or the like and then heat-treating it to form an alloy with the underlying polysilicon. Next, the upper layer silicide 4
1b and the underlying polysilicon 41a are sequentially etched into the same pattern using a common mask (not shown) to form the gate 41 described above.
このように転送ゲート４１として、シリサイド４１ｂを
用いているために、ポリシリコン単独のゲートに比べて
電気抵抗値が約１７１０以下に大きく減少し、ゲートに
よる電荷転送スピードが数倍も向上する。この結果、既
述したスミア特性が向上するが、実際に、従来のスミア
（−０，０４％）が０．０２％に減少することが確認さ
れている。これは、画質を大きく向上させるものである
。Since the silicide 41b is used as the transfer gate 41 in this way, the electrical resistance value is greatly reduced to about 1710 or less compared to a gate made of polysilicon alone, and the charge transfer speed by the gate is improved several times. As a result, the above-mentioned smear characteristics are improved, but it has been confirmed that the conventional smear (-0.04%) actually decreases to 0.02%. This greatly improves image quality.
本例によるＣＯＤは、特に第１１図の受光部１及び蓄積
部２、第１３図に示した受光部２１、蓄積部２２の電荷
転送（又は読み出し）用に用いるのに好適である。即ち
、シリサイド４１ｂは通常、光を通さないため、受光部
に用いるよりも蓄積部に用いる方が有利であるが、ゲー
ト間は光を通す領域であるために受光部にも用い得る。The COD according to this example is particularly suitable for use in charge transfer (or readout) of the light receiving section 1 and storage section 2 shown in FIG. 11, and the light receiving section 21 and storage section 22 shown in FIG. That is, since the silicide 41b normally does not transmit light, it is more advantageous to use it for the storage section than for the light receiving section, but since the area between the gates is a region through which light passes, it can also be used for the light receiving section.
また、ゲートの下層としてポリシリコン４１ａを設けて
いるので、下地のＳｉｎ、膜１０に対する密着力は十分
である。Further, since polysilicon 41a is provided as the lower layer of the gate, the adhesion to the underlying Sin and film 10 is sufficient.
なお、上記したシリサイド４１ｂを構成する金属は、タ
ングステン以外にもタンクル、チタン、モリブデン等を
用いることができる。これらのシリサイドはエツチング
の一様性があり、熱処理もできるという利点もある。Note that, as the metal constituting the above-mentioned silicide 41b, other than tungsten, tanker, titanium, molybdenum, etc. can be used. These silicides have the advantage of being uniform in etching and can be heat treated.
第３゛図は、本発明の他の実施例を示すものである。FIG. 3 shows another embodiment of the invention.
この例によるバーチャル・フェイズ方式のＣＯＤ
”は、第１図及び第２図のものとは異なり、転送ゲー
ト５１を上述したポリシリコン４１ａ−シリサイド４１
ｂの積層構造と透明ポリシリコン５２との組み合せで形
成している。従って、ゲート５１は、電荷転送方向に、
不透明部、透明部の順に配置された状態となっていて、
ＳｉＯ□膜１０上に直接接したポリシリコン５２を通し
て光が入射できるようになっている。Virtual phase COD according to this example
", unlike those in FIGS. 1 and 2, the transfer gate 51 is made of polysilicon 41a-silicide 41 described above.
It is formed by a combination of the laminated structure of b and transparent polysilicon 52. Therefore, the gate 51 in the charge transfer direction
The opaque part and transparent part are arranged in this order.
Light is allowed to enter through the polysilicon 52 that is in direct contact with the SiO□ film 10.
このように、転送電極５１としてシリサイド４１ｂを一
部に使用しているために、やはりボリシリコン単独の場
合よりも転送スピードが向上し、スミア特性等の性能を
改善することができる。これに加えて、転送電極の一部
が透明ポリシリコン５２によって光を通すことになるた
め、このＣＯＤは受光部（第１１図の１、第１３図の２
１）にも使用可能となるが、勿論、蓄積部にも使用して
よい。In this way, since the silicide 41b is partially used as the transfer electrode 51, the transfer speed is improved compared to the case of polysilicon alone, and performance such as smear characteristics can be improved. In addition, since a part of the transfer electrode passes light through the transparent polysilicon 52, this COD is
Although it can be used for 1), it is of course also possible to use it for the storage section.
また、第２図の構造では、シリサイド４１ｂがゲート全
域に存在しているため特に青色光は全く通過しないが、
本例では、シリサイド４１ｂの領域を減少させているの
で、分光感度が良くなり（ポリシリコン５２を通して光
が通る。）、ポリシリコン５２を薄くすれば更に感度が
向上することになる。In addition, in the structure shown in FIG. 2, since the silicide 41b exists throughout the gate, blue light in particular does not pass through at all.
In this example, since the area of silicide 41b is reduced, the spectral sensitivity is improved (light passes through the polysilicon 52), and if the polysilicon 52 is made thinner, the sensitivity will be further improved.
しかも、本例によるゲート構造によって、いわゆるイン
ターレース・モードを実現することができる。これを第
４図について説明すると、第４図は一般のインターレー
ス・モードのクロック配置を示すものであるが、インタ
ーレース・モ５−ドは次のように第４図中の■、■、■
、■と蓄積された電荷を、
モードｏｄｄ ：■＋■、■＋■、■＋■（奇数モー
ド）
モードｅｖｅｎ ：■＋■、■＋■、■＋■（偶数モー
ド）
と２組に分けて画像にするものであり、テレビジョンで
は走査線を２回（１回は１７６０秒間）に分けて走査を
行うものである。この場合、φＰ１を上記したシリサイ
ドで形成すると、光を通さないために上記の■、■、■
はなくなってしまう。即ち、モードｏｄｄ ：■、■
、■、モードｅｖｅｎ ：■−■。Furthermore, the gate structure according to the present example can realize a so-called interlaced mode. To explain this with reference to Fig. 4, Fig. 4 shows the clock arrangement in the general interlace mode, and the interlace mode is as follows.
, ■ are divided into two groups: mode odd: ■+■, ■+■, ■+■ (odd mode) mode even: ■+■, ■+■, ■+■ (even mode). In television, the scanning line is divided into two scans (one scan for 1760 seconds). In this case, if φP1 is formed of the above-mentioned silicide, the above-mentioned ■, ■, and
will be gone. That is, mode odd:■,■
,■,mode even:■-■.
■となり、両モードとも同じ画像にしかならず、上記し
た走査（インターレース）を行うことができない。しか
し、■、■、■の電荷を発生させるようにゲートφ、Ｉ
を部分的に透明（即ち第３図の如くに）にしておけば、
インターレース・モードが実現可能であることが理解さ
れよう。これによって、第３図の構造では各モードを１
７６０秒間で実行し、従って１７３０秒で１画面を形成
できるが、解像度が２倍となる。(2) Both modes produce only the same image, and the above-mentioned scanning (interlacing) cannot be performed. However, the gates φ, I
If you make it partially transparent (i.e. as shown in Figure 3),
It will be appreciated that interlaced mode is possible. As a result, in the structure shown in Figure 3, each mode is
It is executed in 760 seconds, so one screen can be formed in 1730 seconds, but the resolution is doubled.
但し、第２図の如き構造では、ゲート全域がシリサイド
であるために、インターレース・モードは実現できない
が、１回の蓄積で１画面としていることからいわゆる電
子シャッター・モードは可能となる。However, in the structure as shown in FIG. 2, since the entire gate area is silicide, an interlaced mode cannot be realized, but a so-called electronic shutter mode is possible because one screen is formed by one accumulation.
第５図〜第８図は、第３図の実施例を変形させたもので
あってシリサイドとポリシリコンとの各種紐み合せから
なる転送ゲートを示している。5 to 8 show transfer gates that are modifications of the embodiment shown in FIG. 3 and are made of various combinations of silicide and polysilicon.
第５図と第６図の例は、ゲート５１の向きを第３図に比
べて変更したもので−あるが、このようにしても同様に
電荷の転送が可能である。In the examples shown in FIGS. 5 and 6, the orientation of the gate 51 is changed compared to that in FIG. 3, but charge transfer is also possible in this manner.
第７図と第８図の例は、シリサイド４１ｂとポリシリコ
ン４１ａを並置したゲート構造を示すものであるが、こ
れでも動作可能である。The examples shown in FIGS. 7 and 8 show a gate structure in which silicide 41b and polysilicon 41a are juxtaposed, but this structure is also operable.
第Ｓ図は、クロックド・フェイズ方式のＣＣＤに本発明
を適用した例を示す。この例では、第１２図の従来例に
対し、各ゲート６１．６２を夫々下層ポリシリコンロ１
ａ、６２ａ及び上層シリサイド６１ｂ、６２ｂで夫々構
成している。FIG. S shows an example in which the present invention is applied to a clocked phase type CCD. In this example, in contrast to the conventional example shown in FIG.
a, 62a and upper layer silicides 61b, 62b, respectively.
このように構成すれば、上述のバーチャル・フェイズ方
式で述べたと同様に高速での転送が可能となる。但し、
ゲートはすべて光を通さない構造であるから、第１１図
、第１３図の蓄積部２．２２に用いることができる。With this configuration, high-speed transfer is possible in the same way as described in the above-mentioned virtual phase method. however,
Since all of the gates have a structure that does not allow light to pass through, they can be used in the storage sections 2.22 in FIGS. 11 and 13.
以上に示した各ＣＣＤはいずれもシリサイドをゲートと
して用いているが、本発明者が実験を重ねた結果、シリ
サイドを形成することによって暗電流が大きく減少する
ことが判明した。例えば、ゲートを基板上に形成した場
合、ゲート−基板間のＭＯＳキャパシタ構造による反転
、蓄積時に、Ｓｉｎ、一基板間の界面準位によってキャ
リア（電荷）が捕獲されて特に暗抵抗が下り、暗電流が
増加する。暗電流は、
暗電流＝Ｉｃｐ×α 、
（ｔ ｃｐはＣｈａｒｇｅ Ｐｕｍｐｉｎｇ Ｃｕｒｒ
ｅｎｔ）で表わされ、ＩＣ，は、
Ｉ ｃｐ ＝ Ａ Ｘ ｆ ｘ ｑ Ｘ Ｎ ５ｔ（Ａ
：ゲート面積
ｆ：クロッキング周波数
ｑ：電荷量
Ｎ□：表面準位密度）
で表わされる。ところが、本発明に基いて、タンゲステ
ンシリサイドからなるゲートを基板上に形成したところ
、第１Ｏ図に示すようにｔｃｐが大きく減少すること（
即ち、暗電流の減少）が分ったのである。例えば標準（
ＳＴＤ）の周波数１．０ＭＨｚでは、Ｉｏは従来の３０
０ｎ Ａ以上から、本発明によって１５０ｎ Ａ程度に
大きく減少することが分った。Each of the above-mentioned CCDs uses silicide as a gate, and as a result of repeated experiments by the present inventor, it has been found that dark current is significantly reduced by forming silicide. For example, when a gate is formed on a substrate, during inversion and accumulation by the MOS capacitor structure between the gate and the substrate, carriers (charges) are captured by the interface state between Sin and one substrate, and the dark resistance in particular decreases. Current increases. The dark current is: dark current=Icp×α, (tcp is Charge Pumping Curr
IC, is expressed as I cp = A X f x q X N 5t (A
: Gate area f: Clocking frequency q: Charge amount N□: Surface state density). However, when a gate made of tungsten silicide is formed on a substrate according to the present invention, tcp decreases significantly as shown in FIG.
In other words, it was found that the dark current decreased. For example, standard (
STD) frequency of 1.0MHz, Io is 30
It was found that the present invention significantly reduced the current from 0 nA or more to about 150 nA.
このことは、上記した式によれば、Ｎ５ｔ（即ち、表面
準位又は界面準位）がシリサイドゲートによって半減し
たことを示すものと思われる。This seems to indicate that, according to the above equation, N5t (ie, surface level or interface level) was reduced by half due to the silicide gate.
以上、本発明を例示したが、上述の例は本発明の技術的
思想に基いて更に変形が可能である。Although the present invention has been illustrated above, the above-mentioned example can be further modified based on the technical idea of the present invention.
例えば、上述のシリサイドの形成方法は変更してよいし
、またその下層には必ずしもポリシリコンを設けなくて
もよい（即ち、ゲート全体をシリサイドで形成してよい
）。上述のゲート構造は受光部だけでなく、蓄積部の転
送用として適用することもできる。また、クロックド・
フェイズの場合、上述の２相だけでなく、３相又はそれ
以上とすることもできる。上述の半導体領域の導電型を
変更することもできる。またＣＣＤ自体の素子構造も変
更してよく、公知の種々の構造をとり得る。For example, the method for forming silicide described above may be changed, and polysilicon may not necessarily be provided in the underlying layer (that is, the entire gate may be formed of silicide). The above-described gate structure can be applied not only to the light receiving section but also to the storage section for transfer. Also, clocked
In the case of phases, there can be not only the two phases described above, but also three phases or more. It is also possible to change the conductivity type of the semiconductor region described above. Furthermore, the element structure of the CCD itself may be changed, and various known structures may be adopted.
へ０発明の作用効果
本発明は上述の如く、ゲートの少なくとも一部分を金属
シリサイドで形成したので、ゲートの電気抵抗値が大き
く減少し、電荷転送スピードが太き（向上する。これに
よって、スミア特性等の性能を向上させ、高画質を得る
ことができる。Effects of the Invention As described above, in the present invention, at least a portion of the gate is formed of metal silicide, so the electrical resistance value of the gate is greatly reduced and the charge transfer speed is increased (improved). etc., and can obtain high image quality.
第１図〜第１０図は本発明の実施例を示すものであって
、
第１図はＣＯＤの要部断面斜視図、
第２図は第１図の「−■線断面図（但し、基板内の電位
分布も図示）、
第３図は他のＣＣＤの第２図と同様の断面図、第４図は
インターレース・モードを説明するための説明図、
第５図、第６図、第７図、第８図、第９図は他の各側に
よるＣＯＤの各断面図、
第１０図は暗電流を比較して示すグラフである。
第１１図〜第１４図は従来例を示すものであって、
第１１図はフレーム・トランスファ方式のＣＯＤの概略
レイアウト図、
第１２図は受光部の一部分の断面図、
第１３図はインター・ライン方式のＣＣＤの概略レイア
ウト図、
第１４図は受光部の一部分の断面図
である。
なお、図面に示す符号において、
１．２１−・−−−−−・−受光部
２．２２−・−・−−一−−−・蓄積部？−−−−−−
−−−−−−・・基板
８−・−・−・−チャンネルストッパ
１０−−−−−−−−−−８ｉＯｚ
ｌｌ、１２．３１．４１．５１．６１．６２・−・−・
−〜−−−・転送電極（ゲート）２０− ・−・・−仮
想電極層
４１ａ、６１ａ、６２ａ・−・−・−ポリシリコン４１
ｂ、６１ｂ、６２ｂ−・−・・−・金属シリサイドであ
る。
第１図
第３図
第５図
第６図
第１１図
Ｏｕｔ
第１２図
第１３図
第１４図1 to 10 show embodiments of the present invention. FIG. 1 is a cross-sectional perspective view of the main part of the COD, and FIG. Figure 3 is a cross-sectional view similar to Figure 2 of other CCDs, Figure 4 is an explanatory diagram for explaining the interlace mode, Figures 5, 6, and 7. Figures 8 and 9 are cross-sectional views of the COD on each other side, and Figure 10 is a graph showing a comparison of dark current. Figures 11 to 14 show conventional examples. Figure 11 is a schematic layout diagram of a frame transfer type COD, Figure 12 is a cross-sectional view of a portion of the light receiving section, Figure 13 is a schematic layout diagram of an inter-line type CCD, and Figure 14 is a light receiving unit. It is a cross-sectional view of a part of the section.In addition, in the reference numerals shown in the drawing, 1.21-. ------
---------... Board 8 ---- Channel stopper 10 --------8iOz ll, 12.31.41.51.61.62 ---
----Transfer electrode (gate) 20---Virtual electrode layer 41a, 61a, 62a--Polysilicon 41
b, 61b, 62b-- Metal silicide. Figure 1 Figure 3 Figure 5 Figure 6 Figure 11 Out Figure 12 Figure 13 Figure 14
Claims (1)
からなっている電荷結合素子。1. A charge coupled device in which at least a portion of the charge transfer electrode is made of metal silicide.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289742A JPH01130568A (en) | 1987-11-17 | 1987-11-17 | Charge-coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289742A JPH01130568A (en) | 1987-11-17 | 1987-11-17 | Charge-coupled device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01130568A true JPH01130568A (en) | 1989-05-23 |
Family
ID=17747172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289742A Pending JPH01130568A (en) | 1987-11-17 | 1987-11-17 | Charge-coupled device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01130568A (en) |
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-
1987
- 1987-11-17 JP JP62289742A patent/JPH01130568A/en active Pending
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