JPH01130386A - Variable speed decoding circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低速から高速まで動作する集積回路に関し、特
に集積回路内のデコード回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an integrated circuit that operates from low speed to high speed, and particularly relates to a decoding circuit within the integrated circuit.
従゛来集積回路内のデコード回路としては小規模なもの
ではNANDやNORを用いたスタティック型を使用し
、大規模なデコード回路ではその使用素子数を減らすた
めにダイナミック型を使用している。Conventionally, small-scale decoding circuits in integrated circuits use static type circuits using NAND or NOR circuits, while large-scale decoding circuits use dynamic type circuits to reduce the number of elements used.
このダイナミック型の一例を第3図面の簡単な説明する
。An example of this dynamic type will be briefly explained in the third drawing.
第3図は8行×8列のデコード回路で、CL′にはクロ
ックを示し、10〜I7は入力信号、00〜07は出力
信号、INVはインバータ、ANDO〜AND7は乙入
力ANDゲート、TPO〜TPTはプリチャージトラン
ジスタ、BUFO〜BUF7はバッファ、TO7とT2
OとT77はデコードトランジスタを示す。又DO〜D
7はデータ線を示し、ANDゲートANDO〜AND7
の出力とデータ線DO〜D7の交点にデコードトランジ
スタTO7・T2O・T77等を配置するか否かでコー
ドを決定す−る。Figure 3 shows a decoding circuit with 8 rows and 8 columns, where CL' indicates a clock, 10 to I7 are input signals, 00 to 07 are output signals, INV is an inverter, ANDO to AND7 are input AND gates, and TPO ~TPT is a precharge transistor, BUFO ~ BUF7 are buffers, TO7 and T2
O and T77 indicate decode transistors. Also DO~D
7 indicates a data line, AND gate ANDO~AND7
The code is determined by whether or not decode transistors TO7, T2O, T77, etc. are arranged at the intersections of the outputs of the data lines DO to D7.
VDDは電源、GNDは接地を示す。VDD indicates a power supply, and GND indicates a ground.
次に第3図のデコード回路の動作を説明する。Next, the operation of the decoding circuit shown in FIG. 3 will be explained.
まず、クロックCLKが0レベルの時インバ−タINV
の出力はルベルとなり、プリチャージトランジスタTP
4〜TPTが開き、データ線DO〜D7に電源VDDか
もルベルが供給される。First, when the clock CLK is at 0 level, the inverter INV
The output of is Lebel, and the precharge transistor TP
4~TPT is opened, and the power supply VDD level is supplied to the data lines DO~D7.
この時ANDゲー)ANDO〜AND7はクロックCL
KがOレベルである事から全て0レベルを出力し、デコ
ードトランジスタTO7・T2O・T77等は全て閉じ
ている。次にクロックCLKがルベルになるとプリチャ
ージトランジスタTPO〜TP7は閉じ、ANDゲート
ANDO〜A N D−7は入力信号IO〜エフと同相
の信号を出力する。今入力信号工0がルベル、従ってA
NDゲー)ANDOがルベルを出力しているとするとデ
コードトランジスタTO7が開きデータ線D7はルベル
から0レベルにディスチャージされる。そしてバッファ
BUF7を介して出力信号07はOレベルとなる。これ
以外にANDゲートANDO〜AND7の出力とデータ
線DO〜D7の交点にデコードトランジスタのない場合
(例えばANDゲー)ANDOとデータ線DOの交点)
や入力信号IO〜■7がOレベルの場合はデコードトラ
ンジスタがあっても閉じたままなのでデータ線Do〜D
7はルベルを保持し出力信号00〜07はルベルとなる
。上記の第3図のデコード回路ではプリチャージを行う
ためのプリチャージタイミング(クロックCLK:O)
が必要となるだけでなく、データ線DO〜D7が完全に
ルベルになるためデータ線DO〜D7をバッファBUF
O〜BUF7のしきい値電圧までディスチャージするの
に時間がかかり、入力信号工0〜エフから出力信号00
−07までのアクセス時間が遅いという欠点がある。At this time, AND game) ANDO~AND7 is clock CL
Since K is at O level, all outputs are at 0 level, and decode transistors TO7, T2O, T77, etc. are all closed. Next, when the clock CLK becomes a level, the precharge transistors TPO-TP7 are closed, and the AND gates ANDO-AND-7 output signals in phase with the input signals IO-F. Now input signal engineer 0 is level, so A
If the ANDO (ND game) is outputting a level, the decode transistor TO7 is opened and the data line D7 is discharged from the level to 0 level. Then, the output signal 07 becomes O level via the buffer BUF7. In addition to this, when there is no decode transistor at the intersection of the output of the AND gates ANDO to AND7 and the data lines DO to D7 (for example, an AND gate), the intersection of the ANDO and the data line DO)
If the input signal IO~■7 is at O level, it remains closed even if there is a decode transistor, so the data lines Do~D
7 holds the level, and the output signals 00 to 07 become the level. In the decoding circuit shown in Fig. 3 above, the precharge timing (clock CLK:O) for precharging is
Not only is data line DO~D7 required, but data line DO~D7 becomes a buffer BUF.
It takes time to discharge to the threshold voltage of O~BUF7, and the output signal 00 from input signal input 0~F
The disadvantage is that the access time up to -07 is slow.
そこでこのアクセス時間を改良した第4図のデコード回
路も現在使用されるようになってきた。Therefore, the decoding circuit shown in FIG. 4, which improves this access time, is now being used.
第4図のデコード回路を簡単に説明する。The decoding circuit shown in FIG. 4 will be briefly explained.
第4図において工0〜I7は入力信号、OO〜07は出
力信号、INVO〜INV7はインバータ、BUFO〜
BUF7はバッファ、TO7とT2OとT77はデコー
ドトランジスタ、DO・・・D7はデータ線、GNDは
接地である。In Fig. 4, 0~I7 are input signals, OO~07 are output signals, INVO~INV7 are inverters, BUFO~
BUF7 is a buffer, TO7, T2O, and T77 are decode transistors, DO...D7 is a data line, and GND is a ground.
第4図のデコード回路の動作を説明するとインバータI
NVO〜INV7の入力と出力をそれぞれショートして
バイアス回路としてデータ線DO−D7に接続する。こ
のバイアス値はバッファBUFO〜BUF7のしきい値
電圧をわずかに越えた値に設定しておく。金入力信号I
OがルベルになったとするとデコードトランジスタTO
7が開き、データ線D7はバッファBUF7のしきい値
電圧以下になり、出力信号07はθレベルとなる。To explain the operation of the decoding circuit shown in Fig. 4, the inverter I
The inputs and outputs of NVO to INV7 are short-circuited and connected to the data line DO-D7 as a bias circuit. This bias value is set to a value slightly exceeding the threshold voltages of buffers BUFO to BUF7. Gold input signal I
If O becomes a rubel, then the decode transistor TO
7 is opened, the data line D7 becomes lower than the threshold voltage of the buffer BUF7, and the output signal 07 becomes the θ level.
入力信号10〜■7が0レベルの時や入力信号IO〜エ
フとデータ線DO〜D7の交点にデコードトランジスタ
がない時は、データ線DO〜D7はインバータエ0〜エ
フのバイアス回路によりバッファBUFO〜BUF7の
しきい値電圧以下の電圧であり出力信号OO〜07はル
ベルとなる。When input signals 10 to 7 are at 0 level or when there is no decode transistor at the intersection of input signals IO to F and data lines DO to D7, data lines DO to D7 are buffered by the bias circuits of inverters E0 to F. The voltage is below the threshold voltage of ~BUF7, and the output signal OO~07 becomes a level.
このように第4図のデコード回路では第3図のデコード
のようにプリチャージタイミングは不要となり、又デー
タ線DO〜D7はバッファBUFO〜BUF7のしきい
値電圧近傍の電圧であるためスイッチングスピードを速
くできる。In this way, the decoding circuit of FIG. 4 eliminates the need for precharge timing as in the decoding of FIG. It can be done quickly.
しかし第4図の回路ではバイアス回路を構成するインバ
ータエ0〜エフの入力と出力をショートしているため常
に電流が流れており、又バッファBUFO〜BUF7の
入力も中間レベルであるため電流が常に流れ、消費電流
が多くなるという欠点がある。この欠点はこのデコード
回路を含む集積回路のクロック周波数を低くして低消費
電流にしようとした時もデコード回路に大電流が流れる
点で大きな問題となる。However, in the circuit shown in Figure 4, the inputs and outputs of inverters E0 to F that make up the bias circuit are short-circuited, so current always flows, and the inputs of buffers BUFO to BUF7 are also at intermediate levels, so current always flows. The disadvantage is that the current consumption increases. This drawback becomes a big problem in that a large current flows through the decoding circuit even when an attempt is made to lower the clock frequency of the integrated circuit including the decoding circuit to reduce current consumption.
本発明のデコード回路はクロック可変回路及びデコード
回路を有する集積回路において、前記デコード回路内に
高速電位供給回路と低速電位供給回路とを具備し、前記
クロック可変回路を制御する信号により前記高速電位供
給回路又は前記低速電位供給回路を選択切換えする回路
を有している。The decoding circuit of the present invention is an integrated circuit having a variable clock circuit and a decoding circuit, wherein the decoding circuit includes a high-speed potential supply circuit and a low-speed potential supply circuit, and the high-speed potential supply circuit is supplied by a signal that controls the variable clock circuit. It has a circuit for selectively switching the circuit or the low-speed potential supply circuit.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すデコード回路図である
。FIG. 1 is a decoding circuit diagram showing one embodiment of the present invention.
第1図において0はクロック入力信号、H8はクロック
速度切換信号、IO〜エフは入力信号、OO〜07は出
力信号である。又DIVはりIjyり可変回路で工はク
ロック可変回路の入力端、Sはクロック可変回路の切換
え制御入力端、Oはクロック可変回路の出力端を示す。In FIG. 1, 0 is a clock input signal, H8 is a clock speed switching signal, IO to F are input signals, and OO to 07 are output signals. Also, in the DIV and Ijy variable circuits, numeral 1 indicates the input end of the clock variable circuit, S indicates the switching control input terminal of the clock variable circuit, and O indicates the output end of the clock variable circuit.
今クロック可変回路の入力端工にはクロック入力信号0
を入力し、クロック可変回路の切換え制御入力端Sには
クロック速度切換え信号H3を入力している。CLKは
クロック信号でクロック可変回路DZVの出力端0の出
力信号である。Now, the input terminal of the clock variable circuit has a clock input signal of 0.
, and a clock speed switching signal H3 is input to the switching control input terminal S of the variable clock circuit. CLK is a clock signal and is an output signal of output terminal 0 of the variable clock circuit DZV.
クロック可変回路DZVはクロック速度切換え信号H8
がルベルの時に出力端Oに入力端Iに入力しているクロ
ック入力信号0と同−周波数の信号を出力し、クロック
速度切換え信号H3が0レベルの時には出力端0に入力
端Iに入力しているクロック入力信号0のl/2の周波
数の信号を出力する。Clock variable circuit DZV uses clock speed switching signal H8
When the clock speed switching signal H3 is at level 0, a signal with the same frequency as the clock input signal 0 input to the input terminal I is output to the output terminal O, and when the clock speed switching signal H3 is at the 0 level, the signal is input to the output terminal 0 and the input terminal I. A signal with a frequency of 1/2 of the clock input signal 0 is output.
クロック信号CLKは図示しないが第1図のデコード回
路を含む集積回路の他のユニットにも供給されている。Although not shown, the clock signal CLK is also supplied to other units of the integrated circuit including the decoding circuit of FIG. 1.
ORはORゲートでクロック信号CLKとクロック速度
切換信号H8を入力とする。INVはインバータでOR
ゲー)ORの出力を入力とする。OR is an OR gate which inputs the clock signal CLK and the clock speed switching signal H8. INV is ORed with an inverter
Game) The output of OR is input.
ANDO−AND7はANDゲートで一方の入力には入
力信号■0〜エフを入力し、他方の入力にはORゲー)
ORの出力をそれぞれ入力する。、VDDは電源でルベ
ルを供給する。TPO〜TPTはプリチャージトランジ
スタでゲートにはインバータINVの出力が接続され、
ソースには電源VDDが接続さバる。ANDO-AND7 is an AND gate, and one input inputs the input signal ■0 to F, and the other input inputs the OR gate)
Input the output of each OR. , VDD is the power supply and supplies the level. TPO to TPT are precharge transistors whose gates are connected to the output of the inverter INV.
A power supply VDD is connected to the source.
DO〜D7はデータ線でプリチャージトランジスタTP
O〜TP7のドレインがそれぞれ接続される。DO~D7 are data lines and precharge transistor TP
The drains of O to TP7 are connected to each other.
INVO〜INV7はインバータでデータ線DO〜D7
をそれぞれ入力とする。INVO~INV7 are inverters and data lines DO~D7
are respectively input.
TTO〜TT7はトランスファーゲートでゲートはクロ
ック速度切換信号H8が接続され、ソースはインバータ
INVO〜INV7がそれぞれ接続される。そしてドレ
インはデータDO〜D7にそれぞれ接続される。インバ
ー、夕INVOとトランスファーゲー)TTOからイン
バータINV7とトランスファーゲー)TT7までのペ
アはクロック速度切換信号H8がルベルの時にデータ線
DO〜D7をそれぞれ一定のレベルにするバイアス回路
として働く。TTO to TT7 are transfer gates, the gates of which are connected to a clock speed switching signal H8, and the sources of which are connected to inverters INVO to INV7, respectively. The drains are connected to data DO to D7, respectively. The pair from inverter INV7 and transfer gate TTO to inverter INV7 and transfer gate TT7 functions as a bias circuit that keeps the data lines DO to D7 at a constant level when the clock speed switching signal H8 is at a level.
GNDは接地でOレベルを供給する。GND is grounded and supplies O level.
TO7,TTO,T77はデコードトランジスタでソー
スは接地GNDに接続され、ゲートはT07がANDゲ
ー)ANDOの出力信号、TTOとT77がANDゲー
)AND7の出力信号にそれぞれ接続される。又ドレイ
ンはTTOがデータ線DOにTO7とT77がデータ線
D7にそれぞれ接続される。そして第3図及び第4図の
従来のデコード回路と同様ANDゲートANDO〜AN
D7の出力とデータ線DO〜D7の交点にデコードトラ
ンジスタを配置するか否かによってデコードのフードを
決定する。TO7, TTO, and T77 are decode transistors whose sources are connected to the ground GND, whose gates are connected to the output signal of ANDO (T07 is an AND game), and the output signal of AND7 (AND game (AND game) where TTO and T77 are each connected). Further, as for the drains, TTO is connected to the data line DO, and TO7 and T77 are connected to the data line D7, respectively. Similar to the conventional decoding circuit shown in FIGS. 3 and 4, the AND gate ANDO~AN
The decoding hood is determined by whether or not a decoding transistor is placed at the intersection of the output of D7 and the data lines DO to D7.
BUFO〜BUF7はバッファでデータ線DO〜D7を
入力とする。そして前述のバイアス回路のバイアス値は
バッファBUFO−BUF7のしきい値電圧をわずかに
越えた値に設定されているものとする。BUFO to BUF7 are buffers and input the data lines DO to D7. It is assumed that the bias value of the aforementioned bias circuit is set to a value slightly exceeding the threshold voltage of the buffers BUFO-BUF7.
00〜o7は出力信号で、バッファBUFO・・・BU
F7の出力端の信号である。。00 to o7 are output signals, buffers BUFO...BU
This is the signal at the output end of F7. .
次に第1図のデコード回路の動作をタイミング図を参照
しながら説明する。Next, the operation of the decoding circuit shown in FIG. 1 will be explained with reference to timing diagrams.
第2図は第1図のデコード回路の動作を示すタイミング
図である。FIG. 2 is a timing diagram showing the operation of the decoding circuit of FIG. 1.
第2図においてT1〜T8はタイミングを示す。In FIG. 2, T1 to T8 indicate timing.
H8はクロック速度切換信号、CLKはクロック信号、
工0は入力信号、D75はデータ線D7の信号、07は
出力信号をそれぞれ示す。H8 is a clock speed switching signal, CLK is a clock signal,
0 represents the input signal, D75 represents the signal of the data line D7, and 07 represents the output signal.
クロック速度切換信号H3はタイミングT1〜T4の間
0レベル、又タイミングT5〜T8の間ルベルとする。The clock speed switching signal H3 is set at 0 level between timings T1 and T4, and at level between timings T5 and T8.
従ってクロック信号CLKはタイミングT5〜T8の間
では図示しないがクロック入力信号0と同一周波数であ
りタイミングTl〜T4の間ではり戸ツタ入力信号0の
1/2の周波数となる。この制御は第1図のクロック可
変回路DIVによって行われる。Therefore, between timings T5 and T8, the clock signal CLK has the same frequency as the clock input signal 0 (not shown), and between timings T1 and T4, it has a frequency that is 1/2 that of the input signal 0. This control is performed by the variable clock circuit DIV shown in FIG.
入力信号工0はタイミングTl、T2.T5゜T6でル
ベルとなり、タイミングT3.T4゜T7.T8で0レ
ベルになるものとする。Input signal wire 0 has timings Tl, T2 . At T5° and T6, it becomes a rubel, and at timing T3. T4゜T7. It is assumed that the level becomes 0 at T8.
次にデータ線D7の信号D75と出力信号07がタイミ
ングTI−T8でどのように変化するか順に追ってみる
。Next, how the signal D75 of the data line D7 and the output signal 07 change at timing TI-T8 will be sequentially examined.
タイミングTlにおいてはクロック信号CLKが0レベ
ルであり、又クロック速度切換信号H8もOレベルであ
るのでORゲー)ORの出力は0レベルになり、インバ
ータINV8の出力はルベルになる。従ってプリチャー
ジトランジスタTP4〜TP7が開きデータ線DO〜D
7にルベルが供給される。又この時ANDゲー)AND
O〜ANDはOレベルを出力しており、デコードトラン
ジスタTO7,T70.T77等は全て閉じているので
データ線DO〜D7はルベルになる。At timing Tl, the clock signal CLK is at the 0 level and the clock speed switching signal H8 is also at the O level, so the output of the OR gate becomes 0 level and the output of the inverter INV8 becomes the level. Therefore, precharge transistors TP4 to TP7 are opened and data lines DO to D
Rubel is supplied to 7. At this time, AND game) AND
O~AND outputs O level, and decode transistors TO7, T70 . Since T77 and the like are all closed, the data lines DO to D7 become a level.
今バッファBUFO〜BUF7のしきい値電圧はルベル
と0レベル間の中間の電圧であり、データ線D7の電圧
がこの電圧以上になるとバッファBUF7の出力信号0
7はルベルになる。Now, the threshold voltage of buffers BUFO to BUF7 is an intermediate voltage between level and 0 level, and when the voltage of data line D7 exceeds this voltage, the output signal of buffer BUF7 is 0.
7 becomes Rubel.
タイミングT2になるとクロック信号CLKが0レベル
になるためプリチャージトランジスタTPO〜TPTが
閉じると共に、ANDゲー)ANDoは入力信号工0が
ルベルである事からルベルとなる。その結果デコードト
ランジスタT07が開きデータ線D7のルベルはディス
チャージされてOレベルになる。そしてバッファBUF
7もデータ線D7がしきい値電圧以下になった時出力信
号07はOレベルになる。At timing T2, the clock signal CLK becomes 0 level, so the precharge transistors TPO to TPT are closed, and the AND gate (ANDo) becomes a level since the input signal 0 is a level. As a result, the decode transistor T07 opens and the level of the data line D7 is discharged and becomes O level. and buffer BUF
7, when the data line D7 becomes lower than the threshold voltage, the output signal 07 becomes O level.
ここでtALsはクロック速度切換信号H8が0レベル
の時の入力信号IOから出力信号o7までのアクセス時
間を示す。Here, tALs indicates the access time from the input signal IO to the output signal o7 when the clock speed switching signal H8 is at 0 level.
タイミングT3では再びクロック信号CLKが0レベル
になりタイミングT1と同様にデータ線DO〜D7にプ
リチャージを行う。At timing T3, the clock signal CLK becomes 0 level again, and the data lines DO to D7 are precharged similarly to timing T1.
タイミングT4では入力信号IOがOレベルであるので
ANDゲー)ANDOが0レベルのままとなり、デコー
ドトランジスタTO7が開かず、データ線D7のプリチ
ャージレベルであるルベルはそのまま保持され出力信号
07はルベルである。At timing T4, since the input signal IO is at the O level, the AND gate (ANDO) remains at the 0 level, the decode transistor TO7 does not open, and the precharge level of the data line D7, the level, is held as it is, and the output signal 07 is at the level. be.
タイミングT5ではり’C2−)り速度切換信号H8が
ルベルに変わる。そしてORゲー)ORはIL//<ル
、又インバータINV8は0レベルとナリプリチャージ
トランジスタTPO〜TP7は閉じる。そしてトランス
ファーゲートTTO〜TT7が開きデータ線Do−D7
はバッファBUFO〜BUF7のしきい値電圧をわずか
に越えた電圧になる。At timing T5, the high speed switching signal H8 changes to level. Then, the OR gate (OR gate) is IL//<, and the inverter INV8 is at 0 level and the null precharge transistors TPO to TP7 are closed. Then, transfer gates TTO-TT7 open and data lines Do-D7
is a voltage slightly exceeding the threshold voltages of buffers BUFO to BUF7.
ここで入力信号IOがルベルになるとANDゲー)AN
DOの出力もルベルになり、デコードトランジスタTO
7が開きデータ線D7はバッファBUFO〜BUF’7
のしきい値電圧以下に下がる。そして出力信号07はθ
レベルになる。Here, if the input signal IO becomes a level, AND game) AN
The output of DO also becomes a level, and the decode transistor TO
7 is open and the data line D7 is the buffer BUFO~BUF'7
below the threshold voltage. And output signal 07 is θ
become the level.
ここでtAH8はクロック速度切換信号H8がルベルの
時の入力信号IOから出力信号o7までのアクセス時間
を示ス。Here, tAH8 indicates the access time from the input signal IO to the output signal o7 when the clock speed switching signal H8 is in level.
タイミングT5以降ではデコード回路の動作はクロック
信号CLKと無関係になる。即ち入力信号工0〜エフに
よってのみ出力信号OO〜07が決まる。After timing T5, the operation of the decoding circuit becomes independent of the clock signal CLK. That is, the output signals OO to 07 are determined only by the input signal signals 0 to F.
入力信号IOがタイミングT7で0レベルになるとAN
Dゲー)ANDOもルベルになり、デコードトランジス
タTO7が閉じるためデータ線D7はバッファBUFO
〜BUF7のしきい値電圧以上になり出力信号07はル
ベルになる。When the input signal IO becomes 0 level at timing T7, AN
D game) ANDO also becomes a level, and the decode transistor TO7 closes, so the data line D7 becomes a buffer BUFO.
~The threshold voltage of BUF7 is exceeded, and the output signal 07 becomes a level.
〔実施例2〕
第5図は本発明の第2の実施例を示すデコード回路図で
ある。[Embodiment 2] FIG. 5 is a decoding circuit diagram showing a second embodiment of the present invention.
第5図においてAで示す点線で囲んだ部分は第1図のデ
コード回路との相違箇所を示す。それ以外の部分は第1
図のデコード回路と全く同一であるので説明を省略する
。In FIG. 5, a portion surrounded by a dotted line indicated by A indicates a difference from the decoding circuit of FIG. 1. The other parts are the first
Since it is exactly the same as the decoding circuit shown in the figure, the explanation will be omitted.
相違箇所A内のORIはORゲートでクロック信号CL
Kの反転信号とクロック速度切換信号H8とを入力とす
る。NANDO〜NAND7は6NANDゲートでクロ
ック速度切換信号H8とデータ線DO−D7を入力とす
る。TTO〜TT7はトランスファーゲートで、ゲート
にはORゲー)ORIの出力が接続され、ソースにはN
AND、ゲートNANDO〜NAND7の出力がそれぞ
れ接続され、ドレインはデータ線Do〜D7がそれぞれ
接続される。The ORI in the difference point A is the clock signal CL at the OR gate.
The inverted signal of K and the clock speed switching signal H8 are input. NANDO to NAND7 are 6NAND gates that input the clock speed switching signal H8 and the data line DO-D7. TTO to TT7 are transfer gates, the output of the OR gate (OR gate) is connected to the gate, and the N
AND, the outputs of the gates NANDO to NAND7 are connected to each other, and the drains are connected to the data lines Do to D7, respectively.
次に第1図のデコード回路との相違箇所A内の動作を説
明する。Next, the operation within point A that differs from the decoding circuit shown in FIG. 1 will be explained.
クロック速度切換信号H8がOレベルの時にはNAND
ゲー)NAND〜NAND7は全てルベルを出力する。NAND when clock speed switching signal H8 is O level
Game) NAND to NAND7 all output the level.
又ORゲートORIはクロック信号CLKの反転信号を
出力するので、トランスファーゲートTTO〜TT7は
クロック信号CLKが0レベルの時に開いてNANDゲ
ー)NANDO〜NAND7の出力であるルベルを出力
する。Further, since the OR gate ORI outputs an inverted signal of the clock signal CLK, the transfer gates TTO to TT7 open when the clock signal CLK is at the 0 level and output a level which is the output of the NAND gates NAND0 to NAND7.
この動作は第1図のデコード回路のプリチャージトラン
ジスタTPO〜TPTの動作と同じである。This operation is the same as that of precharge transistors TPO to TPT in the decoding circuit shown in FIG.
次にクロック速度切換信号H8がルベルの時はNAND
ゲートNANDO〜NAND7はデータ線DO〜D7の
反転信号を出力する。又ORゲー)ORIはルベルを常
に出力するのでトランスファーゲートTTO〜TT7は
開いたままになる。Next, when the clock speed switching signal H8 is level, NAND
Gates NANDO to NAND7 output inverted signals of data lines DO to D7. Also, since the OR game (OR game) ORI always outputs the level, the transfer gates TTO to TT7 remain open.
この動作は第1図のデコード回路のインバータINVO
〜INV7とトランスファーゲー)TTO〜TT7で構
成されるバイアス回路と同一の動作をする。This operation is performed by the inverter INVO of the decoding circuit shown in Figure 1.
~INV7 and transfer gate) It operates in the same way as the bias circuit composed of TTO~TT7.
以上のように第5図のデコード回路において第1図のデ
コード回路との相違箇所Aは第1図のデコード回路のプ
リチャージトランジスタTPO〜TP7及びインバータ
INvO〜IN■7とトランスファーゲー)TTO〜T
T7で構成されるバイアス回路と同じ動作をする事から
第5のデコード回路全体も第1のデコード回路と同一の
動作をする。As mentioned above, the difference A in the decoding circuit of FIG. 5 from the decoding circuit of FIG.
Since it operates in the same way as the bias circuit constituted by T7, the entire fifth decoding circuit also operates in the same manner as the first decoding circuit.
以上説明したように本発明はクロック速度切換信号H8
がOレベルの時はプリチャージ回路を、又クロック速度
切換信号H8がルベルの時はバイアス回路を選択する事
により、タイミングTl〜T4のようにクロック信号C
LKが低速の時は低速低消費電力なデコード回路を、又
タイミングT5〜T8のようにクロック信号CLKが高
速の時は高速高消費電力なデコード回路を選択しパワー
スピード積を最小化する事ができる効果がある。As explained above, the present invention uses the clock speed switching signal H8.
By selecting the precharge circuit when the clock speed switching signal H8 is at O level and the bias circuit when the clock speed switching signal H8 is at the level, the clock signal C
When LK is slow, a low-speed, low-power consumption decoding circuit is selected, and when clock signal CLK is high-speed, as in timings T5 to T8, a high-speed, high-power consumption decoding circuit is selected to minimize the power-speed product. There is an effect that can be done.
第1図は本発明の第1の実施例のデコード回路5図は本
発明の第2の実施例のデコード回路図である。
第1図、第3図、第4図、第5図において0・・・・・
・クロック入力信号、H8・・・・・・クロック速度切
換信号、CLK・・・・・・クロック信号、工0〜エフ
・・・・・・入力信号、00〜o7・・・・・・出力信
号、VDD・・・・・・電源、GND・・・・・・接地
、INV・INVO〜INV8・・・・・・インバータ
、AND O〜AND 7・・・・・・ANDゲート、
TPO〜TP7・・・・・・プリチャージトランジスタ
、TTO〜TT7・・・・・・トランスファーゲート、
TO7・T2O・T77・・・・・・デコードトランジ
スタ、BUFO〜BUF’7・・・・・・バッファ、0
R−ORI・・・・・・ORゲート、 。
NAND O〜NAND 7・・・・・・NANDゲー
ト。
第2図において
T1〜T7・・・・・・タイミング、H8・・・・・・
クロック速度切換信号、IO・・・・・・入力信号、D
75・・・・・・データ線D7の信号、o7・・・・・
・出力信号、tALS・・・・・・クロック速度切換信
号がOレベルの時のアクセス時間、tAH8・・・・・
・クロック速度切換信号がルベルの時のアクセス時間。
代理人 弁理士 内 原 晋
第4図FIG. 1 is a decoding circuit diagram of a first embodiment of the present invention. FIG. 1 is a decoding circuit diagram of a second embodiment of the present invention. 0 in Figures 1, 3, 4, and 5...
・Clock input signal, H8...Clock speed switching signal, CLK...Clock signal, 0~F...Input signal, 00~o7...Output Signal, VDD...Power supply, GND...Grounding, INV/INVO~INV8...Inverter, AND O~AND 7...AND gate,
TPO~TP7...Precharge transistor, TTO~TT7...Transfer gate,
TO7・T2O・T77・・・Decode transistor, BUFO~BUF'7・・・Buffer, 0
R-ORI...OR gate. NAND O~NAND 7...NAND gate. In Fig. 2, T1 to T7...timing, H8...
Clock speed switching signal, IO...Input signal, D
75... Signal of data line D7, o7...
・Output signal, tALS...Access time when clock speed switching signal is O level, tAH8...
・Access time when clock speed switching signal is level. Agent: Susumu Uchihara, patent attorney Figure 4
Claims (1)
おいて、前記デコード回路内に高速電位供給回路と低速
電位供給回路とを具備し、前記クロック可変回路を制御
する信号により前記高速電位供給回路又は前記低速電位
供給回路を選択切換えする回路を有する事を特徴とする
可変速デコード回路。In an integrated circuit having a variable clock circuit and a decoding circuit, the decoding circuit includes a high-speed potential supply circuit and a low-speed potential supply circuit, and the high-speed potential supply circuit or the low-speed potential supply is controlled by a signal that controls the variable clock circuit. A variable speed decoding circuit characterized by having a circuit for selectively switching the circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62291134A JPH0614437B2 (en) | 1987-11-17 | 1987-11-17 | Variable speed decoding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62291134A JPH0614437B2 (en) | 1987-11-17 | 1987-11-17 | Variable speed decoding circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01130386A true JPH01130386A (en) | 1989-05-23 |
JPH0614437B2 JPH0614437B2 (en) | 1994-02-23 |
Family
ID=17764890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62291134A Expired - Lifetime JPH0614437B2 (en) | 1987-11-17 | 1987-11-17 | Variable speed decoding circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0614437B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI413418B (en) * | 2006-08-29 | 2013-10-21 | Nvidia Corp | Method, system, and clock frequency control for dynamic frequency adjustment during video decoding |
-
1987
- 1987-11-17 JP JP62291134A patent/JPH0614437B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI413418B (en) * | 2006-08-29 | 2013-10-21 | Nvidia Corp | Method, system, and clock frequency control for dynamic frequency adjustment during video decoding |
TWI448161B (en) * | 2006-08-29 | 2014-08-01 | Nvidia Corp | Method, system, and clock frequency control for dynamic frequency adjustment during video decoding |
Also Published As
Publication number | Publication date |
---|---|
JPH0614437B2 (en) | 1994-02-23 |
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