JPH01126161A - スイッチング電源制御回路 - Google Patents
スイッチング電源制御回路Info
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- JPH01126161A JPH01126161A JP28490987A JP28490987A JPH01126161A JP H01126161 A JPH01126161 A JP H01126161A JP 28490987 A JP28490987 A JP 28490987A JP 28490987 A JP28490987 A JP 28490987A JP H01126161 A JPH01126161 A JP H01126161A
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- Japan
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- power supply
- fet
- switching power
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- Pending
Links
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Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイッチング電源制御回路に関し、特にパワー
MOSFET (以下FETと称す)の−次制御の保護
回路に関する。
MOSFET (以下FETと称す)の−次制御の保護
回路に関する。
従来、ライン入力変動を検知してFETをオーバーパワ
ー破壊及びd v / d を破壊より防御する技術は
あまり公表されていない、第5図に示す様に、2次側出
力を誤差増幅したフィードバック制御や一次側に設けた
カレントトランスを利用したオーバーカレントセンス信
号による過電流制御が主流であった。
ー破壊及びd v / d を破壊より防御する技術は
あまり公表されていない、第5図に示す様に、2次側出
力を誤差増幅したフィードバック制御や一次側に設けた
カレントトランスを利用したオーバーカレントセンス信
号による過電流制御が主流であった。
第4図に示す様にNチャネル型FETには寄生容量C1
寄生抵抗R1寄生トランジスタ3が存在しており、D(
ドレイン)−8(ソース)間、即ちラインに過大なd
v / d tを有するサージ電圧が印加された場合、
FETはオフ状態であってもトランジスタ3がターンオ
ンして電流が流れ素子が劣化、或は破壊する事がある。
寄生抵抗R1寄生トランジスタ3が存在しており、D(
ドレイン)−8(ソース)間、即ちラインに過大なd
v / d tを有するサージ電圧が印加された場合、
FETはオフ状態であってもトランジスタ3がターンオ
ンして電流が流れ素子が劣化、或は破壊する事がある。
すなわち、FETがターンオフ時にゲートの放電電流が
過大な場合や、ゲートカットオフ電圧が大きい場合、さ
らにオフ時にライン間に過電圧サージが印加された場合
などにはいずれもFETのソース・ドレイン間に印加さ
れるd v / d tが過大になり本来オフを保つべ
きところがオンして過大発熱を伴ない、劣化或は破壊に
至るものと考えられる。
過大な場合や、ゲートカットオフ電圧が大きい場合、さ
らにオフ時にライン間に過電圧サージが印加された場合
などにはいずれもFETのソース・ドレイン間に印加さ
れるd v / d tが過大になり本来オフを保つべ
きところがオンして過大発熱を伴ない、劣化或は破壊に
至るものと考えられる。
上記過電圧破壊に関しての保護回路は従来では無く、F
ETのドレイン電流もしくは二次側出力の電圧・電流で
制御する方式が一般的であるが、この方式では過電圧破
壊を防止出来ず、且つ保護の応答性に劣る欠点がある。
ETのドレイン電流もしくは二次側出力の電圧・電流で
制御する方式が一般的であるが、この方式では過電圧破
壊を防止出来ず、且つ保護の応答性に劣る欠点がある。
本発明のスイッチング電源制御回路は、パワーM OS
F E Tを用いた一次側制御方式のスイッチング電
源制御回路において、ライン入力の過大電圧変動を検知
してあらかじめ定められた範囲内か否かを比較検出する
手段と、この手段の出力が前記範囲内であれば前記スイ
ッチング制御回路のパルス制御出力信号を前記パワーM
O8FETに印加し、又前記範囲内でなければ前記パル
ス制御出力信号を前記パワーMOSFETのゲート信号
を瞬時にしゃ断する手段を有する事を特徴とする。
F E Tを用いた一次側制御方式のスイッチング電
源制御回路において、ライン入力の過大電圧変動を検知
してあらかじめ定められた範囲内か否かを比較検出する
手段と、この手段の出力が前記範囲内であれば前記スイ
ッチング制御回路のパルス制御出力信号を前記パワーM
O8FETに印加し、又前記範囲内でなければ前記パル
ス制御出力信号を前記パワーMOSFETのゲート信号
を瞬時にしゃ断する手段を有する事を特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を示す図であり、第3図
は本実施例を一石フォワード型スイッチング電源に適用
した場合の応用回路を示す図である。
は本実施例を一石フォワード型スイッチング電源に適用
した場合の応用回路を示す図である。
FET6は一次側制御されており、−次側回路の電源電
圧Vccは起動抵抗R,と補助トランス5より供給され
ている。この他の構成要素としては、REFERENC
E REGULATOR(基準電源)7.O3C(発
振器)8.PWMコンパレータ9.バッファ10である
。
圧Vccは起動抵抗R,と補助トランス5より供給され
ている。この他の構成要素としては、REFERENC
E REGULATOR(基準電源)7.O3C(発
振器)8.PWMコンパレータ9.バッファ10である
。
今、−次ライン入力が急激に上昇すると、ラインとグラ
ンド間に挿入した抵抗の分割電圧v1も上昇する。
ンド間に挿入した抵抗の分割電圧v1も上昇する。
前述したdv/dt及びオーバーパワー破壊等の要因に
対し、安定に動作するVce値を評価した後、Vlをウ
ィンドウコンパレータ11により比較して不安定動作領
域すなわち、ロウ側基準電圧VL<Vl、ハイ側基準電
圧VH>Vlの際には、アンドゲート12を介してバッ
ファ10の出力をロウとしてFET6をしゃ断する機能
をもたせている。
対し、安定に動作するVce値を評価した後、Vlをウ
ィンドウコンパレータ11により比較して不安定動作領
域すなわち、ロウ側基準電圧VL<Vl、ハイ側基準電
圧VH>Vlの際には、アンドゲート12を介してバッ
ファ10の出力をロウとしてFET6をしゃ断する機能
をもたせている。
第2図は、本発明の第2の実施例の回路図である。ウィ
ンドウコンパレータの後段に、NPNとPNPトランジ
スタから構成されるSCRを設けて、ラッチ機能を付加
した例を示す。
ンドウコンパレータの後段に、NPNとPNPトランジ
スタから構成されるSCRを設けて、ラッチ機能を付加
した例を示す。
この実施例の場合、入力ライン電圧が異常に陥いると、
FET6 (第3図)を瞬時にオフ状態に保ち、しや膜
状態の継続が可能である。
FET6 (第3図)を瞬時にオフ状態に保ち、しや膜
状態の継続が可能である。
以上説明した様に、−次側ライン入力を直接検出して、
該入力が過大になった際FETの駆動信号をしゃ断でき
る為に保護の応答性に優れる利点がある。又、−次側ラ
イン入力が過大に上昇した際、−次側制御回路のバッフ
ァ10の充・放電電流I GI+ I G2も上昇し
、貫通電流が増大する事が考えられるが、これの防止も
可能である。
該入力が過大になった際FETの駆動信号をしゃ断でき
る為に保護の応答性に優れる利点がある。又、−次側ラ
イン入力が過大に上昇した際、−次側制御回路のバッフ
ァ10の充・放電電流I GI+ I G2も上昇し
、貫通電流が増大する事が考えられるが、これの防止も
可能である。
逆に、ライン入力が低下した際、バッファ出力はロウレ
ベルとなり、FETの非飽和動作を防止する事が可能で
ある。
ベルとなり、FETの非飽和動作を防止する事が可能で
ある。
第1図および第2図は本発明の第1および第2の実施例
のスイッチング電源制御回路の回路図、第3図は本発明
を適用したスイッチング電源の応用回路の回路図、第4
図はFETの構造図、第5図は従来のスイッチング電源
制御回路の回路図である。 C・・・寄生容量、D、Tcon・・・デッドタイムコ
ントロール信号、Feed Back・・・フィード
バック信号、OC8・・・オーバーカレントセンス信号
、R・・・寄生抵抗、Vl・・・ライン・グランド間分
割電圧、V、、L・・・基準電圧、1・・・寄生トラン
ジスタ、5・・・補助トランス、6・・・FET、7・
・・REFERENCE REGULATOR18−
O5C19・・・PWMコンパレータ、10・・・バッ
ファ、11・・・ウィンドウコンパレータ、12・・・
アンドゲート。
のスイッチング電源制御回路の回路図、第3図は本発明
を適用したスイッチング電源の応用回路の回路図、第4
図はFETの構造図、第5図は従来のスイッチング電源
制御回路の回路図である。 C・・・寄生容量、D、Tcon・・・デッドタイムコ
ントロール信号、Feed Back・・・フィード
バック信号、OC8・・・オーバーカレントセンス信号
、R・・・寄生抵抗、Vl・・・ライン・グランド間分
割電圧、V、、L・・・基準電圧、1・・・寄生トラン
ジスタ、5・・・補助トランス、6・・・FET、7・
・・REFERENCE REGULATOR18−
O5C19・・・PWMコンパレータ、10・・・バッ
ファ、11・・・ウィンドウコンパレータ、12・・・
アンドゲート。
Claims (1)
- パワーMOSFETを用いた一次側制御方式のスイッチ
ング電源制御回路において、ライン入力の過大電圧変動
を検知してあらかじめ定められた範囲内か否かを比較検
出する手段と、この手段の出力が前記範囲内であれば前
記スイッチング制御回路のパルス制御出力信号を前記パ
ワーMOSFETに印加し、又前記範囲内でなければ前
記パルス制御出力信号を前記パワーMOSFETのゲー
ト信号を瞬時にしや断する手段とを有する事を特徴とす
るスイッチング電源制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28490987A JPH01126161A (ja) | 1987-11-10 | 1987-11-10 | スイッチング電源制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28490987A JPH01126161A (ja) | 1987-11-10 | 1987-11-10 | スイッチング電源制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01126161A true JPH01126161A (ja) | 1989-05-18 |
Family
ID=17684618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28490987A Pending JPH01126161A (ja) | 1987-11-10 | 1987-11-10 | スイッチング電源制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01126161A (ja) |
-
1987
- 1987-11-10 JP JP28490987A patent/JPH01126161A/ja active Pending
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