JPH01125968A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To accelerate in a light load range, to reduce the ratio of an occupied area and to compose an LSI mainly of a BiCMOS circuit by reducing the number of bipolar transistors to be associated in a BiCMOS basic gate to one, providing only a bipolar transistor unnecessary for an electric isolation, and altering a logic circuit from a NAND to a NOR circuit. CONSTITUTION:A 2-input NOR gate is composed of PMOSs 202, 203, and NMOSs 205, 206, and a high speed driving function is performed with a bipolar transistor 204 and NMSs 207, 208. The BiCMOS NOR gate is altered from NAND to NOR logic, and the two bipolar transistors are reduced to one. When the BiCMOS NOR gate is disposed in an integrated circuit, it is folded by one-dotted chain line, thereby disposing adjacently a plurality of gates. Since the electric isolation of the bipolar transistors is unnecessitated, the transistor 204 is disposed adjacently to the bipolar transistor of a basic gate, and can be commonly used with a collector contact 30.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特にバイポーラ・ト
ランジスタ１個と０ＭＯ８とで構成されたＢｉＣＭＯ５
ゲート回路の集積回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and in particular to a BiCMO5 semiconductor integrated circuit composed of one bipolar transistor and a 0MO8 transistor.
This invention relates to integrated circuits of gate circuits.

〔従来の技術〕[Conventional technology]

ＣＭＯＳデバイスの最大の特徴は、低消費電力であり、
動作消費電力は、内部ＣＭＯＳ回路の負荷容量の充放電
電流と、遷移状態時に流れる貫通電流と、リーク電流に
よる僅かな停止時消費電力だけである。The biggest feature of CMOS devices is low power consumption.
The operating power consumption is only the charging/discharging current of the load capacitance of the internal CMOS circuit, the through current flowing during the transition state, and the slight power consumption during stoppage due to leakage current.

０ＭＯ８を用いた論理回路の中では、ＮＭＯ５ＦＥＴの
負荷駆動能力がＰＭＯＳＦＥＴのそれに比べて大きいこ
とから、ＮＡＮＤ回路が最も高速に動作する。このため
、ＮＡＮＤゲートが、ＣＭｏ５を使用した基本ゲート回
路として最も多用されている。Among the logic circuits using 0MO8, the NAND circuit operates at the highest speed because the load driving ability of the NMO5FET is greater than that of the PMOSFET. For this reason, NAND gates are most frequently used as basic gate circuits using CMo5.

ＣＭＯＳＦＥＴだけのＮＡＮＤゲートよりもさらに高速
に動作するものとして、ＣＭＯＳＦＥＴとバイポーラ・
トランジスタとを組合わせたＢｉＣＭＯＳ論理回路が知
られている。これは、ＰＭＯＳおよびＮＭＯＳＦＥＴに
流れる電流を、それぞれバイポーラ・トランジスタで受
けて増幅しているため、ＣＭＯＳゲートと同じようにＮ
ＡＮＤ回路が最も高速動作することから、ＮＡＮＤゲー
トが最も多用される。CMOSFET and bipolar gates operate even faster than CMOSFET-only NAND gates.
BiCMOS logic circuits in which transistors are combined are known. This is because the current flowing through the PMOS and NMOSFET is received and amplified by bipolar transistors, so the current flowing through the PMOS and NMOSFET is
NAND gates are most often used because AND circuits operate at the highest speed.

、Ｂ１ＣＭＯＳゲートは、バイポーラ・トランジスタに
より負荷を駆動するため、高い負荷駆動能力を備えてい
る。例えば、ＩＰＦの負荷では、ＣＭＯＳゲートの約２
倍の高速性能を有している。, B1CMOS gate has a high load driving capability because it drives a load using a bipolar transistor. For example, with an IPF load, approximately 2
It has twice the high speed performance.

しかし、第１８図の特性図に示すように、負荷が０．２
　ｐ　Ｆ程度まで小さくなルト、ＢｉＣＭＯＳ（７）遅
延時間ｔｄはＣＭＯＳと同等となり、０．２ｐＦ以下の
負荷では逆にＣＭＯＳゲートに比べて遅延時間が大きく
なる。このために、軽負荷の回路にはＣＭＯＳゲートを
、また０、５　ｐ　Ｆ以上の負荷を持つ回路にはＢｉＣ
ＭＯＳゲートを、それぞれ用いるのが一般的である。However, as shown in the characteristic diagram in Figure 18, the load is 0.2
The delay time td of BiCMOS (7) is equivalent to that of CMOS when the gate voltage is as small as pF, and on the contrary, the delay time becomes larger than that of a CMOS gate at a load of 0.2 pF or less. For this purpose, CMOS gates are used for lightly loaded circuits, and BiC gates are used for circuits with loads of 0.5 pF or more.
It is common to use MOS gates for each.

従って、このような基準でＬＳＩを設計すると、負荷の
軽い回路が多いＬＳＩでは、　　ＢｉＣＭＯ５技術を適
用しても、０ＭＯ８だけのＬＳＩの性能と同等のレベル
となってしまう。Therefore, if an LSI is designed based on such standards, even if BiCMO5 technology is applied to an LSI with many light-load circuits, the performance will be at the same level as an LSI with only 0MO8.

一方、高速性を得るためにＢｉＣＭＯＳ回路を全回路の
３０％以上用いると、　ＢｉＣＭＯＳ２ＮＡＮＤ回路の
占有面積が０ＭＯ３の２ＮＡＮＤ回路の約４倍であるた
め、現在使用されている最大チップ面積を２ＣＩ１２　
として、その約３０％が論理回路に使用できるものとす
ると、最小加工寸法１μｍで設計した場合には、集積さ
れる論理回路数は、全てＢｉＣＭＯＳ２ＮＡＮＤ回路で
構成すれば、約５０に回路（５０，０００回路）であり
、また全体の１／３をＢｉＣＭＯＳ２ＮＡＮＤ　回路で
構成しても、１２０に回路（１２０，０００回路）にと
どまる、すなわち、　ＢｉＣＭＯＳＬＳＩでは、０ＭＯ
３ＬＳＩで実現し、効果を上げている大規模な論理ＬＳ
Ｉを内蔵できなくなる。On the other hand, if BiCMOS circuits are used for more than 30% of the total circuits to achieve high speed, the area occupied by BiCMOS 2NAND circuits is approximately four times that of 0MO3 2NAND circuits, so the maximum chip area currently used is reduced to 2CI12.
Assuming that about 30% of this can be used for logic circuits, when designing with a minimum processing size of 1 μm, the number of integrated logic circuits will be reduced to about 50 if all BiCMOS2NAND circuits are used. 000 circuits), and even if 1/3 of the total is configured with BiCMOS2NAND circuits, the number remains only 120 circuits (120,000 circuits), that is, in BiCMOS LSI, 0 MO
Large-scale logic LS realized with 3LSI and achieving great results
It becomes impossible to incorporate I.

このため、同じ回路を２チップ以上に分割して設ける必
要が生じ、この場合には、　ＢｉＣＭＯＳ回路の高速性
がチップ間の情報伝送により損われるとともに、価格の
上昇の原因となるので、　ＢｉＣＭＯＳ回路を使用した
意味がなくなってしまう。For this reason, it becomes necessary to divide the same circuit into two or more chips, and in this case, the high-speed performance of the BiCMOS circuit is lost due to information transmission between chips, and this causes an increase in price. The meaning of using it is lost.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述のように、ＢｉＣＭＯＳ回路は軽負荷での高速性が
ＣＭＯＳのそれと同等であるという問題があり、またバ
イポーラ・トランジスタを組み込んだことにより、基本
ゲート回路の占有面積が増加するという問題もある。従
来は、これらの問題が生じない小規模の論理回路を搭載
した集積回路にのみ、ＢｉＣＭＯＳ回路を使用していた
。なお。As mentioned above, the BiCMOS circuit has the problem that its high speed under light loads is equivalent to that of CMOS, and there is also the problem that the area occupied by the basic gate circuit increases due to the inclusion of bipolar transistors. Conventionally, BiCMOS circuits have been used only in integrated circuits equipped with small-scale logic circuits that do not suffer from these problems. In addition.

従来のＢｉＣＭＯＳ回路については１例えば、特開昭６
１−１９８６６１号公報（昭和５１．９．９出！１ｉＩ
）に示されている。For conventional BiCMOS circuits, see 1, for example, Japanese Unexamined Patent Publication No. 6
Publication No. 1-198661 (published on September 9, 1978! 1iI
) is shown.

本発明の目的は、このような従来の問題を改善し、軽負
荷領域での高速化を計るとともに、占有面積の割合を小
さくでき、ＢｉＣＭＯＳ回路主体のＬＳＩを構成できる
半導体集積回路を提供することにある。　　。It is an object of the present invention to provide a semiconductor integrated circuit which can improve the above conventional problems, increase the speed in the light load region, reduce the proportion of occupied area, and constitute an LSI mainly composed of BiCMOS circuits. It is in. .

〔問題点を解決するための手段〕[Means for solving problems]

上記目的を達成するため、本発明の半導体集積回路は、
半導体チップ上に形成された集積回路において、該集積
回路を構成する基本ゲートのうち、バイポーラ・トラン
ジスタ１個とＣＭＯＳ　−ＦＥＴとで構成されたＢｉＣ
ＭＯＳ基本ゲートが、全体の１７３以上を占め、該Ｂｉ
ＣＭＯＳゲートのＦＥＴのうち、２個のＮＭＯＳのソー
ス電極、ゲート電極がそれぞれ隣接基本ゲートと共用さ
れ、該ソース電極が負電源に接続され、ドレイン電極が
バイポーラ・トランジスタのベースおよびエミッタに接
続され、該バイポーラ・トランジスタとＮＭＯＳとの間
に電気的に分離されて設けられたＰＭＯＳのドレイン電
極が該バイポーラ・トランジスタのベースに、また同ソ
ース電極が該バイポーラ・トランジスタのコレクタに、
それぞれ接続されて、圧電源に接続され、かつ該バイポ
ーラ・トランジスタのコレクタと該ＰＭＯＳのソース電
極とが隣接基本ゲートと共用されている構造のＮＯＲ論
理回路を有することに特徴がある。In order to achieve the above object, the semiconductor integrated circuit of the present invention includes:
In an integrated circuit formed on a semiconductor chip, among the basic gates that make up the integrated circuit, BiC is made up of one bipolar transistor and a CMOS-FET.
MOS basic gates account for more than 173 of the total, and the Bi
Among the CMOS-gate FETs, the source electrode and gate electrode of two NMOSs are shared with adjacent basic gates, the source electrodes are connected to a negative power supply, and the drain electrodes are connected to the base and emitter of the bipolar transistor, A drain electrode of the PMOS provided electrically isolated between the bipolar transistor and the NMOS is connected to the base of the bipolar transistor, and a source electrode of the PMOS is connected to the collector of the bipolar transistor.
It is characterized in that it has a NOR logic circuit connected to each other and connected to a piezoelectric power source, and having a structure in which the collector of the bipolar transistor and the source electrode of the PMOS are shared with an adjacent basic gate.

〔作　　用〕[For production]

本発明においては、ＢｉＣＭＯＳ基本ゲートに組込むバ
イポーラ・トランジスタを１個に減らし、電気的分離が
不要なバイポーラ・トランジスタのみにして、占有面積
を減小させるとともに、寄生容量を低減し、かつ論理回
路をＮＡＮＤからＮ○Ｒ回路に変更することにより、バ
イポーラ・トランジスタの削減による高速性を補う。バ
イポーラ・トランジスタの電気的分離が不要になると、
隣接する基本ゲートのバイポーラ・トランジスタ２個を
接近して設置できるので、基本ゲートにバイポーラ・ト
ランジスタを組込んだＢ１ＣＭＯＳゲートの占有面積の
増加は３０μｍ２以下に抑制でき、またバイポーラ・ト
ランジスタ１個を削減したことによる寄生容量の減少は
約０．１　ｐ　Ｆ　で、これは軽負荷容量の約１／２に
相当する。また、Ｎ。In the present invention, the number of bipolar transistors incorporated in the BiCMOS basic gate is reduced to one, and only bipolar transistors that do not require electrical isolation are used to reduce the occupied area, reduce parasitic capacitance, and simplify logic circuits. By changing from NAND to N○R circuit, high speed is compensated for by reducing the number of bipolar transistors. Electrical isolation of bipolar transistors is no longer required.
Since two bipolar transistors of adjacent basic gates can be placed close together, the increase in the area occupied by the B1CMOS gate with bipolar transistors incorporated in the basic gate can be suppressed to less than 30 μm2, and one bipolar transistor can be reduced. The reduction in parasitic capacitance due to this is about 0.1 pF, which corresponds to about 1/2 of the light load capacitance. Also, N.

Ｒ回路を主体として構成することにより、ＮＡＮＤ回路
に比べてＮＭＯＳの負荷駆動能力は２倍となり、バイポ
ーラ・トランジスタの寄生容量の低減等の高性能化とと
もに、０．２　ｐ　Ｆ　の軽負荷でも、ＣＭＯＳ　　Ｎ
ＡＮＤゲートに比べて１．５倍の高速度を実現できる。By configuring the R circuit as the main component, the load driving capability of the NMOS is doubled compared to the NAND circuit, and in addition to improving performance by reducing the parasitic capacitance of bipolar transistors, it can also handle a light load of 0.2 pF. CMOS N
It can achieve speeds 1.5 times faster than AND gates.

これにより、ＢｉＣＭＯＳ回路が不得手としている軽負
荷領域での高速化が実現でき、かつ基本ゲート回路″の
占有面積をＣＭＯＳ基本ゲ基本ロー８回路５倍以内に収
めることにより、従来はＣＭＯＳのみのＬＳＩ、もしく
はＣＭＯＳ論理回路を主体とするＢｉＣＭＯ５−ＬＳＩ
でのみ実現できた大規模論理回路内蔵のＬＳＩを、Ｂｉ
ＣＭＯＳ論理回路主体で構成したＬＳＩで実現すること
ができ、その動作速度を約１．５倍に向上させることが
できる。As a result, it is possible to achieve high speed in the light load region where BiCMOS circuits are weak, and by keeping the area occupied by the basic gate circuit within 5 times that of CMOS basic gate circuit, it is possible to achieve high speed in the light load region where BiCMOS circuits are weak. BiCMO5-LSI based on LSI or CMOS logic circuit
Bi
It can be realized with an LSI mainly composed of CMOS logic circuits, and its operating speed can be improved by about 1.5 times.

なお、特許請求範囲第１項には、第１図に示す本発明の
基本的構造の実施例が、特許請求の範囲第２項には、第
７図に示す他の構造の実施例が、特許請求の範囲第３項
と第４項には、第１５図に示す半導体チップ上の集積回
路内の配置の実施例が、それぞれ記載されている。Note that claim 1 describes an embodiment of the basic structure of the present invention shown in FIG. 1, and claim 2 describes an embodiment of another structure shown in FIG. Claims 3 and 4 respectively describe embodiments of the arrangement within the integrated circuit on the semiconductor chip shown in FIG.

〔実施例〕〔Example〕

以下１本発明の実施例を、図面により詳細に説明する。 EMBODIMENT OF THE INVENTION Below, one embodiment of the present invention will be described in detail with reference to the drawings.

第１図は、本発明の一実施例を示す２人力ＮＯＲ基本ゲ
ートの集積回路内の配置図であり、第２図は、第１図に
おける２人力ＮＯＲゲートの回路構成図である。FIG. 1 is a layout diagram of a two-man powered NOR basic gate in an integrated circuit showing an embodiment of the present invention, and FIG. 2 is a circuit configuration diagram of the two-man powered NOR gate shown in FIG.

第２図において、ＰＭＯＳ２０２，２０３とＮＭＯＳ２
０５，２０６とで２人力ＮＯＲゲートを構成しており、
さらにバイポーラ・トランジスタ２０４とＮＭＯＳ２０
７，２０８とで高速駆動機能を果している。In Figure 2, PMOS202, 203 and NMOS2
05 and 206 constitute a two-man powered NOR gate,
Furthermore, bipolar transistor 204 and NMOS 20
7,208 performs a high-speed drive function.

第５図に示す従来のＣＭＯＳ　　ＮＡＮＤゲート、およ
び第６図に示す従来のＢｉＣＭＯＳＮＡＮＤゲートと比
較すれば明らかなように、第２図のＢｉＣ：ＭＯＳ　　
ＮＯＲゲートハＮ　Ａ　Ｎ　Ｄ　ヲＮ　ＯＲ論理に変更
するとともに、バイポーラ・トランジスタを２個から１
個に減少している。As is clear from the comparison with the conventional CMOS NAND gate shown in FIG. 5 and the conventional BiCMOS NAND gate shown in FIG.
In addition to changing the NOR gate to NANDONOR logic, the number of bipolar transistors was reduced from two to one.
It has decreased to 1.

第２図のＢ１ＣＭＯＳ　　ＮＯＲゲートを集積回路内に
配置する場合、本実施例では、第１図に示すように配置
し、−点鎖線で折返すことにより、複数個のゲートを隣
接して配置できるようにする。When the B1CMOS NOR gate shown in FIG. 2 is arranged in an integrated circuit, in this embodiment, it is arranged as shown in FIG. do it like this.

第１図のＬＯＧＯ８の島１６内には、第２図に示すＮＭ
ＯＳ−ＦＥＴ２０５〜２０８のゲート１１゜１２、ドレ
イン１５、ソース１３．１４の各コンタクトとＰＭＯＳ
２０２，２０３のゲート・コンタクト１１．１２を形成
し、島２３内には、第２図のＰＭＯＳ２０２のソース・
コンタクト２２とＰＭＯ５２０３のドレイン・コンタク
ト２１とを形成し、島３１内には、バイポーラ・トラン
ジスタ２０４のベース・コンタクト３３、エミッタ・コ
ンタクト３２およびバイポーラ・トランジスタのコレク
タ・コンタクト３０とを形成している。In island 16 of LOGO 8 in Fig. 1, there is a NM shown in Fig. 2.
Contacts of gates 11, 12, drains 15, and sources 13, 14 of OS-FETs 205 to 208 and PMOS
Gate contacts 11.12 of PMOS 202 and 203 are formed, and within island 23, source contacts of PMOS 202 shown in FIG.
A contact 22 and a drain contact 21 of the PMO 5203 are formed, and within the island 31, a base contact 33, an emitter contact 32 and a collector contact 30 of the bipolar transistor 204 are formed.

−点鎖線内が１個の基本ゲートを形成しており。- The area within the dotted chain line forms one basic gate.

従ってＮＭＯＳ２０５〜２０８のソース・コンタクト１
３．１４およびＰＭＯＳ２０２のソース・コンタクト２
２ならびにバイポーラ・トランジスタのコレクタ・コン
タクト３０の線外の部分は隣接する基本ゲートと共用さ
れる。また、最上部のバイポーラトランジスタ２０４の
ベース・コンタクト、ＮＭＯＳ２０７，２０８のソース
・コンタクト、および最下部、左右端部の各要素は、−
点鎖線で折返した位置に隣接する同一要素を配置するこ
とができるので、近接して隣接基本ゲートを配置できる
。Therefore, the source contact 1 of NMOS205-208
3.14 and PMOS202 source contact 2
2 as well as the out-of-line portion of the bipolar transistor's collector contact 30 are shared with the adjacent elementary gate. In addition, the base contact of the bipolar transistor 204 at the top, the source contacts of the NMOS 207 and 208, and the elements at the bottom and left and right ends are -
Since adjacent identical elements can be placed at positions folded back along the dotted chain line, adjacent basic gates can be placed in close proximity.

島１６，２３上には、ＮＭＯＳ２０５〜２０８゜ＰＭＯ
Ｓ２０２，２０３（７）ゲート電極１１，１２が設けら
れ、ＰＭＯＳ２０２のソース・コンタクト２２は配線２
４によりバイポーラ・トランジスタのコレクタ・コンタ
クト３０に、またＰＭＯＳ２０３のドレイン・コンタク
ト２１は配線２０によりベース・コンタクト３３とＮＭ
ＯＳ　２０５　。On islands 16 and 23, NMOS205~208°PMO
S202, 203 (7) Gate electrodes 11, 12 are provided, and the source contact 22 of the PMOS 202 is connected to the wiring 2.
4 to the collector contact 30 of the bipolar transistor, and the drain contact 21 of the PMOS 203 is connected to the base contact 33 by the wiring 20 to the NM
OS 205.

２０６のドレイン・コンタクト２５に、それぞれ結合さ
れる。ＮＭＯＳ２０７，２０８（７）ドレイン・コンタ
クト１５は配線１８によってエミッタ・コンタクト３２
に結ばれ、またソース・コンタクト１３．１４上には、
配線１７．１９が設けられている。206 drain contacts 25, respectively. NMOS 207, 208 (7) drain contact 15 is connected to emitter contact 32 by wiring 18
and on the source contact 13.14.
Wiring 17.19 is provided.

第２図に示す回路を、第１図の配置で作成すると、単位
ゲートの面積は一点鎖線で囲まれた領域１０１であッテ
、これはＭＯ８ＦＥＴ２０２，２０３．２０７，２０８
（７）ゲート幅を１０　μｍトし。When the circuit shown in FIG. 2 is created with the layout shown in FIG.
(7) Increase the gate width by 10 μm.

最小加工寸法１μｍレベルのプロセス技術で構成したと
きには、約１８０μｍ２である。この値は、同寸法のＣ
ＭＯＳゲートで作成したときの占有面積１５０μｍ２の
１．２倍である。When constructed using a process technology with a minimum processing size of 1 μm level, it is approximately 180 μm 2 . This value is equal to C
This is 1.2 times the area occupied by MOS gates, which is 150 μm2.

このように占有面積が低減された理由は１次の（イ）〜
（ハ）に述べる通りである。The reason why the occupied area was reduced in this way is the first order (a) ~
As stated in (c).

（イ）バイポーラ・トランジスタの電気的分離が不要と
なったため、バイポーラ・トランジスタ２０４を隣接す
る基本ゲートのバイポーラ・トランジスタと接近させて
配置し、コレクタ・コンタクト３０を共用できるように
したこと（すなわち、第１図の最上の一点鎖線で折曲げ
た位置に隣接する基本ゲートのバイポーラ・トランジス
タを配置し、コレクタ・コンタクト３０を共用する）。(a) Since electrical isolation of the bipolar transistors is no longer necessary, the bipolar transistor 204 is placed close to the adjacent basic gate bipolar transistor so that the collector contact 30 can be shared (i.e., An adjacent basic gate bipolar transistor is placed at the position bent along the uppermost dashed line in FIG. 1, sharing the collector contact 30).

（ロ）バイポーラ・トランジスタ２０４とＰＭＯＳ２０
２，２０３の各Ｎ形埋込み層間隔を接近さ　　７せたこ
と（後述の第８図〜第１１図参照）。(b) Bipolar transistor 204 and PMOS 20
2,203 N-type buried layers are made closer to each other by 7 (see FIGS. 8 to 11 described later).

（Ａ）ＮＭＯＳ２０５，２０６を、ＮＭＯＳ２０７．２
０８と複合化したこと（第１図および後述の第８図〜第
１１図参照）。(A) NMOS205, 206, NMOS207.2
08 (see Figure 1 and Figures 8 to 11 described below).

本実施例による配置を施こすことにより、基本ゲートの
占有面積の増加を少なくすることかでこる 次に１．：（７）Ｂ１ＣＭＯＳ　　ＮＯＲゲートノスイ
ッチング特性について、述べる。By implementing the arrangement according to this embodiment, the increase in the area occupied by the basic gate can be reduced. :(7) The B1CMOS NOR gate switching characteristics will be described.

第３図および第４図は、第２図の回路の動作シミュレー
ション結果を、Ｂ１ＣＭＯＳ２として示した特性図であ
る。第３図および第４図には、２ＮＡＮＤ、２ＮＯＲ基
本ゲートにおけるＰＭＯＳ゜ＮＭＯＳＦＥＴのゲート幅
の和を６０μｍとし、負荷を０．３５　ｐ　Ｆとしたと
き、最も高速になると思われる配分を行った場合のＣＭ
ＯＳゲート、Ｂ１ＣＭＯＳゲートの特性を示している。3 and 4 are characteristic diagrams showing the operation simulation results of the circuit shown in FIG. 2 as B1CMOS2. Figures 3 and 4 show the case where the sum of the gate widths of PMOS゜NMOSFETs in 2NAND and 2NOR basic gates is 60 μm and the load is 0.35 pF, and the distribution that is thought to be the fastest is made. CM of
It shows the characteristics of the OS gate and B1CMOS gate.

ここで、第５図に示すＣＭＯＳゲートを［ｉ’ＣＭＯＳ
ｊ　、第６図に示す２個のバイポーラ・トランジスタを
用いた従来のＢ１ＣＭＯＳゲートをＯ’ＢｉＣＭＯＳ１
ｊ、第２図に示す１個のバイポーラ・トランジスタを用
いた本発明の回路をｒＢｉＣＭＯＳ２Ｊｌとして、２Ｎ
ＡＮＤ、２ＮＯＲゲートの入出力波形も示している。Here, the CMOS gate shown in FIG.
j, the conventional B1CMOS gate using two bipolar transistors shown in FIG.
j, the circuit of the present invention using one bipolar transistor shown in FIG. 2 is designated as rBiCMOS2Jl,
The input and output waveforms of AND and 2NOR gates are also shown.

第３図、第４図の結果から明らかなように、０ＭＯ５Ｎ
ＯＲゲートは立上り、立下り時間ともにＮＡＮＤゲート
より遅く、Ｂ１ＣＭＯＳゲートはＣＭＯＳのＮＡＮＤゲ
ートに比べて、全てのゲートで速くなっている。さらに
、Ｂ１ＣＭＯＳゲートの中で比較すると、Ｂ１ＣＭＯＳ
２では立下りは従来のＢ１ＣＭＯＳ２より約１０％遅く
、立上りは約３０％遅いので、平均して約２０％の遅延
時間の増加となり、またＮＡＮＤ、ＮＯＲゲート間の遅
延時間の差は殆んどない。As is clear from the results in Figures 3 and 4, 0MO5N
Both the rise and fall times of the OR gate are slower than the NAND gate, and the B1 CMOS gate is faster than the CMOS NAND gate in all gates. Furthermore, when comparing among B1CMOS gates, B1CMOS
2, the fall is about 10% slower and the rise is about 30% slower than the conventional B1CMOS2, so the delay time increases by about 20% on average, and the difference in delay time between NAND and NOR gates is almost negligible. do not have.

これをＣＭＯＳのＮＡＮＤゲートの遅延時間と比較する
と、ＣＭＯ３ＮＡＮＤゲートの遅延時間はＢ１ＣＭＯＳ
２の遅延時間の約２倍、Ｂ１ＣＭＯＳ２の遅延時間の約
１．６倍となっており、ＢｉＣＭＯＳ回路の高速化の効
果が認められる。ただし、第２図に示すＢ１ＣＭＯＳ２
のＮＯＲゲートと第１９図に示すＢｉＣＭＯＳ２のＮＡ
ＮＤゲートとを比較すると、特に立下り時間の負荷依存
性を見る限り、２ＮＡＮＤ回路では２ＮＯＲ回路に比べ
て約２倍の遅延時間がかかっている。この点を考慮する
と、　　ＢｉＣＭＯＳ２のＮＯＲ回路を用いることは有
効である。Comparing this with the delay time of a CMOS NAND gate, the delay time of a CMO3 NAND gate is
The delay time of BiCMOS2 is approximately twice that of BiCMOS2, and approximately 1.6 times that of B1CMOS2, and the effect of speeding up the BiCMOS circuit is recognized. However, B1CMOS2 shown in Figure 2
NOR gate and NA of BiCMOS2 shown in Fig. 19
When compared with an ND gate, the 2NAND circuit takes about twice as much delay time as the 2NOR circuit, especially when looking at the load dependence of the fall time. Considering this point, it is effective to use a BiCMOS2 NOR circuit.

軽負荷における　Ｂ１ＣＭＯＳゲートの遅延時間を解析
した結果、バイポーラ・トランジスタのベース領域の寄
生容量（コレクタ・ベース接合容量とエミッタ・ベース
接合容量の和）とベース領域に接続されているＰＭＯＳ
２０３のソース領域の接合容量、ベース走行時間による
拡散容量がほぼ等しい重みで遅延時間を生み出している
ことがわかった。As a result of analyzing the delay time of the B1CMOS gate under light load, we found that the parasitic capacitance of the base region of the bipolar transistor (sum of collector-base junction capacitance and emitter-base junction capacitance) and the PMOS connected to the base region
It was found that the junction capacitance of the source region of 203 and the diffusion capacitance due to the base transit time produce delay time with almost equal weight.

そこで、さらに高性能を実現できる配置を持つＢｉＣＭ
ＯＳＮＯＲ回路を提案する。Therefore, we decided to use BiCM, which has a layout that can achieve even higher performance.
We propose an OSNOR circuit.

第７図は、本発明の他の実施例を示すＢｉＣＭＯＳＮＯ
Ｒ基本ゲートの半導体チップ上の配置図である。第１図
と同じ数字で示す箇所は、第１図と同じか、あるいは類
似の働きをする部分であるため、これらの説明は省略し
て、第１図と大きく異なるＰＭＯＳ２０３のドレイン・
コンタクト２１と３２１、および配線２４、バイポーラ
・トランジスタのコレクタ・コンタクト３０と３２４の
みについて、詳述する。FIG. 7 shows a BiCMOS NO.
FIG. 3 is a layout diagram of R basic gates on a semiconductor chip. The parts indicated by the same numbers as in Fig. 1 are the same as those in Fig. 1, or have similar functions, so their explanation will be omitted.
Only the contacts 21 and 321, the wiring 24, and the collector contacts 30 and 324 of the bipolar transistor will be described in detail.

第８図は、第７図のＡ−Ｂ断面における構造を示す図で
ある。FIG. 8 is a diagram showing the structure taken along the line AB in FIG. 7.

第７図および第８図に示すように、ＰＭＯ５ＦＥＴとバ
イポーラ・トランジスタが共通の高濃度Ｎ型埋込み層３
０２上にあり、ＰＭＯ５のドレイン３１１とバイポーラ
・トランジスタのベース３０６とが一体構造となってい
る。このように、両者を複合することにより、第１図の
配置に比べてコンタクト穴２１を不要にし、この部分の
寄生容量を低減している。As shown in FIGS. 7 and 8, the PMO5FET and the bipolar transistor have a common high concentration N-type buried layer 3
02, and the drain 311 of the PMO5 and the base 306 of the bipolar transistor are integrated. By combining the two in this way, the contact hole 21 is not required compared to the arrangement shown in FIG. 1, and the parasitic capacitance in this part is reduced.

ただ、このようにＰＭＯＳ−ＦＥＴとバイポーラ・トラ
ンジスタとを複合化すると、ラッチアップ特性（入出力
端子や電源端子に過大な雑音電圧や電流が加わると、電
源と接地間に過大電流が流れる現象であり、これはバイ
ポーラ・トランジスタがサイリスタを形成して、外来雑
音により導通することにより生じる）が劣化する。従っ
て、これを防止するため、ＰＭＯ５のソース電圧の供給
をバイポーラ・トランジスタのコレクタ電圧供給電極３
２４から高濃度Ｎ型領域３１０，３０２゜３０８を経て
電極３２２に導いた後、Ｐ要領域３０９に接続すること
により行う。However, when a PMOS-FET and a bipolar transistor are combined in this way, the latch-up characteristic (a phenomenon that occurs when excessive noise voltage or current is applied to the input/output terminal or power supply terminal, excessive current flows between the power supply and the ground) This is caused by the bipolar transistor forming a thyristor and becoming conductive due to external noise). Therefore, in order to prevent this, the supply of the source voltage of PMO5 is switched to the collector voltage supply electrode 3 of the bipolar transistor.
This is done by leading from 24 to the electrode 322 via the high concentration N type regions 310, 302° 308, and then connecting to the P required region 309.

第１７図は、第８図に示す断面図を回路図にしたもので
ある。第１７図の回路が第２図の構成と異なる点は抵抗
２０１を接続した点のみであって、この抵抗２０１は第
８図における電極３２４と３２２間の抵抗である。FIG. 17 is a circuit diagram of the sectional view shown in FIG. 8. The circuit of FIG. 17 differs from the configuration of FIG. 2 only in that a resistor 201 is connected, and this resistor 201 is the resistance between electrodes 324 and 322 in FIG. 8.

このように、ＰＭＯＳ−ＦＥＴに抵抗を介して電圧を供
給することにより、ラッチアップの保持電圧は７ｖとな
り、ＰＭＯＳ−ＦＥＴとバイポーラ・トランジスタとを
電気的に分離した第１図の配置の８ｖに比べて１ｖの低
下に止まったため、実用上は全く問題が生じなかった。In this way, by supplying voltage to the PMOS-FET through the resistor, the latch-up holding voltage becomes 7V, which is 8V in the arrangement shown in Figure 1, where the PMOS-FET and bipolar transistor are electrically separated. In comparison, the decrease was only 1V, so there was no practical problem at all.

また、第７図の配置にすることにより、２ＮＯＲ基本ゲ
ートの占有面積は、第１図の配置に比べて２０％増加し
、ＣＭＯＳの配置に比べて約１．５倍に達したが、上記
２ＮＯＲ基本ゲートの遅延時間は第１図の配置に比べて
約５％速くなった。Furthermore, by adopting the arrangement shown in Fig. 7, the area occupied by the 2NOR basic gate increases by 20% compared to the arrangement shown in Fig. 1, and reaches about 1.5 times compared to the CMOS arrangement. The delay time of the 2NOR basic gate is approximately 5% faster than the arrangement of FIG.

第９図は１本発明の他の実施例を示す半導体チップ上の
ＢｉＣＭＯＳ基本ゲートの断面図であって、第８図とほ
ぼ同じ形状を持ち、さらにベース接合容量の小さい構造
を示す、この構造は、第８図と比較すれば明らかなよう
に、エミッタ領域３０５の近傍のベース領域４０１と高
濃度のベース領域３０６，３１１とに分離されており、
かつ面領域の境界がベース電極４０２の側壁に設けられ
た絶縁膜のエツジにより設定され、エミッタ領域がその
絶縁膜の外縁で区画形成されているという特徴を持つ、
この構造を用いることにより、ベース接合容量が３０％
減少し、ゲートの占有面積は増加することなく、遅延時
間は約５％短縮された。FIG. 9 is a sectional view of a BiCMOS basic gate on a semiconductor chip showing another embodiment of the present invention, and this structure has almost the same shape as FIG. 8 and further shows a structure with a small base junction capacitance. As is clear from a comparison with FIG. 8, it is separated into a base region 401 near the emitter region 305 and high concentration base regions 306 and 311.
and the boundary of the surface region is set by the edge of the insulating film provided on the side wall of the base electrode 402, and the emitter region is defined by the outer edge of the insulating film.
By using this structure, the base junction capacitance can be increased by 30%.
The delay time was reduced by about 5% without increasing the area occupied by the gate.

第１０図は、−本発明のさらに改良された例を示す図で
あり、第９図におけるＮ型高濃度領域３０２が第１０図
では３０２と５０２とに電気的に分離された構造となっ
ている。FIG. 10 is a diagram showing a further improved example of the present invention, in which the N-type high concentration region 302 in FIG. 9 is electrically separated into regions 302 and 502 in FIG. There is.

この構造を用いると、ラッチアップ特性はさらに改善さ
れ、ＰＭＯＳ−ＦＥＴとバイポーラ・トランジスタとを
分離した第１図の配置と全く同等になる。また、このと
きの基本ゲートの遅延時間は、第９図に示す構造の遅延
時間とほぼ同じであった。しかし、ゲート占有面積は、
第９図の構造の占有面積に比べると約２０％増加した。Using this structure, the latch-up characteristics are further improved and are exactly equivalent to the arrangement of FIG. 1 in which the PMOS-FET and bipolar transistor are separated. Further, the delay time of the basic gate at this time was almost the same as the delay time of the structure shown in FIG. However, the area occupied by the gate is
The area occupied by the structure shown in FIG. 9 is increased by about 20%.

第１１図は、第１０図のさらに改良した例を示す図であ
り、第１０図の構造が有する良好なラッチアップ特性を
維持し、かつゲートの占有面積の増加を低減したもので
ある。FIG. 11 is a diagram showing a further improved example of FIG. 10, which maintains the good latch-up characteristics of the structure of FIG. 10 and reduces the increase in the area occupied by the gate.

この構造では、高濃度Ｎ型領域３０２と５０２とを分離
するために、深溝分離構造を採用している。この深溝分
離構造の適用により、ラッチアップ特性、ゲート回路の
遅延時間を第９図の諸特性と同等に保ちながら、ゲート
占有面積を第９図と同じようにすることができる。This structure employs a deep groove isolation structure to isolate the high concentration N-type regions 302 and 502. By applying this deep trench isolation structure, the gate occupation area can be made the same as in FIG. 9 while keeping the latch-up characteristics and delay time of the gate circuit similar to those in FIG. 9.

ここまでの説明では、ＮＭＯＳ　−ＦＥＴの基板への電
圧供給について全く触れなかったので、ここで述べる。In the explanation so far, the voltage supply to the substrate of the NMOS-FET has not been mentioned at all, so it will be described here.

基板電圧の供給は、１個の基本ゲートに１箇所設ける必
要はないが、少なくとも数ゲートに１箇所は供給する領
域を設けるので、実質的にこの分だけはゲートの占有面
積が増加する。Although it is not necessary to supply the substrate voltage at one location for each basic gate, at least one region for supplying the substrate voltage is provided for every several gates, so that the area occupied by the gate substantially increases by this amount.

第２図、第５図、第６図および第１９図を見れば明らか
なように、ＮＭＯＳ　−ＦＥＴのソースには接地電圧が
供給されているので、第１図におｉするこれらの端子１
７．１９を利用して、基板電圧を供給する構造を第１２
図に示す。As is clear from FIGS. 2, 5, 6, and 19, the ground voltage is supplied to the source of the NMOS-FET, so these terminals 1 shown in FIG.
7.19, the structure for supplying the substrate voltage is made into the 12th
As shown in the figure.

第１２図は、第１図の接地電位供給端子部１７の拡大図
であって、第１３図は第１２図のＣ−Ｄ線上の断面構造
を示す図である。FIG. 12 is an enlarged view of the ground potential supply terminal section 17 in FIG. 1, and FIG. 13 is a diagram showing a cross-sectional structure taken along the line CD in FIG. 12.

本実施例の接地電位供給端子１７は、第１２図に示すよ
うに、Ｐ要領域７５２と２分割されたコンタクト領域７
５１の３つの部分からなる。すなわち、コンタクト領域
１３の一部に、少なくとも１箇所だけＰ型の基板３０１
に達するＰ型の領域７５２を設けたことが、本実施例の
特徴である。As shown in FIG. 12, the ground potential supply terminal 17 of this embodiment has a contact area 7 divided into a P area 752 and a contact area 7 divided into two.
It consists of 51 three parts. That is, in a part of the contact region 13, there is at least one P-type substrate 301.
A feature of this embodiment is that a P-type region 752 reaching .

このＰ要領域７５２は、加工できる最小寸法の形状を有
し、かつその寸法の５〜１０倍の間隔て配置することが
、ＮＭＯＳ　−ＦＥＴの相互コンダクタンスを低下させ
ずに、かつ基板電圧供給が十分行えるため、適当である
ことがわかった。This P-required region 752 has a shape with the minimum size that can be processed, and is arranged at intervals of 5 to 10 times the size, so that the mutual conductance of the NMOS-FET is not reduced and the substrate voltage is supplied. It was found to be appropriate as it can be done well.

この構造を適用することにより、第１図に示すゲートの
実効占有面積は２００μｍ２となり、基板電圧供給によ
る実効占有面積の増加はなくなった。また、この構造の
ラッチアップ特性を評価した結果では、従来の構造と同
じく十分に良好な特性を有しており、それらの間に差異
は認められなかった。しかし、高濃度Ｎ型領域を持たな
い構造のＣＭＯＳゲートでラッチアップ特性を評価する
と、基板電圧供給領域を８ゲートに１箇所設ける従来の
構造のラッチアップ特性に比べて、ラッチアップを開始
する電流（トリガ電流）で比較すると、本実施例の構造
における電流は、従来構造の電流の約２倍であった。つ
まり、本実施例の構造は、ＣＭＯＳのラッチアップ特性
の改善にも有効である。By applying this structure, the effective occupied area of the gate shown in FIG. 1 became 200 μm 2 , and there was no increase in the effective occupied area due to substrate voltage supply. Furthermore, the results of evaluating the latch-up characteristics of this structure showed that it had sufficiently good characteristics, similar to the conventional structure, and no difference was observed between them. However, when evaluating the latch-up characteristics of a CMOS gate with a structure that does not have a highly doped N-type region, the current at which latch-up starts is higher than that of a conventional structure in which the substrate voltage supply region is provided at one location for every eight gates. Comparing (trigger current), the current in the structure of this example was approximately twice that of the conventional structure. In other words, the structure of this embodiment is also effective in improving the latch-up characteristics of CMOS.

以上の説明では、ＮＭＯＳ　−ＦＥＴを介して基板電圧
を供給した場合について述べたが、同じような構造で、
ＰＭＯＳ−ＦＥＴを介してＰＭＯＳ・ＦＥＴの底に設け
たＮ型領域に電圧を供給することができ、ＮＭＯＳ　−
ＦＥＴの場合と全く同じ効果が得られた。The above explanation deals with the case where the substrate voltage is supplied via the NMOS-FET, but with a similar structure,
Voltage can be supplied to the N-type region provided at the bottom of the PMOS-FET via the PMOS-FET, and the NMOS-FET
Exactly the same effect as in the case of FET was obtained.

第１４図は、本発明の一実施例を示すＬＳＩチップ内部
の論理基本ゲートの配置図である。FIG. 14 is a layout diagram of basic logic gates inside an LSI chip showing an embodiment of the present invention.

領域２（すなわち、論理回路の周辺部）には、２個のバ
イポーラ・トランジスタを持つ従来のＢ１ＣＭＯＳゲー
トを配置し、領域３，４，５．６　（論理回路の搭載部
分）には、ＣＭＯＳのＮＡＮＤゲートおよびバイポーラ
・トランジスタ１個を備えたＢ１ＣＭＯＳ　　ＮＯＲゲ
ートを主体して論理回路部を構成する。このような配置
により、領域３〜６には、メモリ等の機能を持つ回路が
存在した場合でも、占有面、積を減少できるとともに、
寄生容量を低減し、かつ高速動作を行わせることが可能
である。また、領域３〜６は１機能ブロックを示してお
り、従ってそこに搭載するゲート数に増減があることは
勿論である。A conventional B1 CMOS gate with two bipolar transistors is placed in area 2 (that is, the peripheral area of the logic circuit), and a CMOS gate is placed in areas 3, 4, and 5.6 (the area where the logic circuit is mounted). The logic circuit section is mainly composed of a B1CMOS NOR gate including a NAND gate and one bipolar transistor. With this arrangement, even if there are circuits with functions such as memory in areas 3 to 6, the occupied area and product can be reduced, and
It is possible to reduce parasitic capacitance and perform high-speed operation. Further, regions 3 to 6 represent one functional block, and therefore, it goes without saying that the number of gates mounted therein may increase or decrease.

第１５図は１本発明の他の実施例を示すＬＳＩチップ内
部の論理基本ゲートの配置図である。FIG. 15 is a layout diagram of basic logic gates inside an LSI chip showing another embodiment of the present invention.

第１５図の配置が、第１４図と異なっている点は、周辺
部が２段に分割されており、論理回路の周辺部領域２と
チップ周辺部領域７とがあることである。The arrangement in FIG. 15 is different from that in FIG. 14 in that the peripheral area is divided into two stages, including a logic circuit peripheral area 2 and a chip peripheral area 7.

本実施例のＬＳＩの入出力信号は、ＥＣＬレベルである
。このため、第１４図に比べて、チップ１の周辺部７に
はＥＣＬレベルの信号とＣＭＯＳレベル（ＬＳＩ内部の
論理信号レベル）の信号の両信号で論理のとれる第１６
図に示す回路を配置した。領域２〜６の配置と基本ゲー
トの種類は、第１４因の場合と同じである。第１５図に
示す配置にすると１例えば、入力信号が２段の論理をと
るのみで、ＬＳＩチップ１から外部に出力されるときに
は、ＥＣＬ回路のみで処理されるので、入力バッファお
よび出力バッファの遅延時間が最小限に保たれるという
利点がある。The input/output signals of the LSI in this embodiment are at the ECL level. Therefore, compared to FIG. 14, the peripheral part 7 of the chip 1 has a 16-bit signal that can maintain logic using both the ECL level signal and the CMOS level signal (logic signal level inside the LSI).
The circuit shown in the figure was arranged. The arrangement of regions 2 to 6 and the types of basic gates are the same as in the case of the 14th factor. With the arrangement shown in Figure 15, 1 For example, the input signal only takes two stages of logic, and when it is output from the LSI chip 1 to the outside, it is processed only by the ECL circuit, so there is a delay in the input buffer and output buffer. The advantage is that time is kept to a minimum.

また、３段以上の論理を経て出力される入力信号につい
ては、ＥＣＬから０ＭＯ３の信号レベルに変換されるの
で、その分だけ約０．５ｎｓ　遅延時間が増加するが、
論理段数で平均化されるので、１段当りの遅延時間の増
加はＱ、２ｎｓ　　以下に軽減される利点もある。In addition, for input signals output through three or more stages of logic, the signal level is converted from ECL to 0MO3, so the delay time increases by about 0.5ns.
Since it is averaged by the number of logic stages, there is also the advantage that the increase in delay time per stage can be reduced to less than Q, 2 ns.

第１６図は、第１５図の周辺領域に配置するのに好適な
論理回路の図であって、入カバソファおよび出カバソフ
ァの両回路に用いられる。FIG. 16 is a diagram of a logic circuit suitable for placement in the peripheral area of FIG. 15, and is used for both the in-cover sofa circuit and the out-cover sofa circuit.

なお、入力バッファ回路に用いられるカレントスイッチ
回路の出力振幅は、ＣＭＯＳの信号レベルへの変換が高
速に行えるように、ＩＶ〜２ｖに設定されることが望ま
しい。また、−点鎖線で囲まれた複数個の回路は、ＥＣ
Ｌレベルの信号が入力するときには、バイポーラ・トラ
ンジスタ６５１のベース端子６５２に、ＬＳＩ内部のＣ
ＭＯＳレベルの信号が入力するときには、ＭＯＳ−ＦＥ
Ｔ６５３，６５４で構成されたインバータを介して、ベ
ース端子６５２に導くものとする。また、電圧供給端子
５１０，５１２には、それぞれ−１，６Ｖ、−４Ｖを与
えると高速性能を得るために好都合であったが、端子５
１２への供給電圧はそれ以下でも回路動作に支障はなか
った。なお、第１６図において、端子６５５，６５６は
定電圧供給端子、端子６５７．６５８は出力端子、端子
６６０はＴＴＬレベルの信号入力端子である。Note that the output amplitude of the current switch circuit used in the input buffer circuit is preferably set to IV to 2V so that conversion to a CMOS signal level can be performed at high speed. Moreover, the multiple circuits surrounded by the -dotted chain line are EC
When an L level signal is input, the C inside the LSI is connected to the base terminal 652 of the bipolar transistor 651.
When a MOS level signal is input, MOS-FE
It is assumed that the signal is led to the base terminal 652 via an inverter composed of T653 and T654. In addition, it was convenient to provide -1, 6V, and -4V to the voltage supply terminals 510 and 512, respectively, in order to obtain high-speed performance, but the terminal 5
Even if the voltage supplied to 12 was lower than that, there was no problem in circuit operation. In FIG. 16, terminals 655 and 656 are constant voltage supply terminals, terminals 657 and 658 are output terminals, and terminal 660 is a TTL level signal input terminal.

以上の説明は、　Ｂ　ｉ　ＣＭ　Ｏ’　ＳのＮＯＲゲー
トは勿論、　　Ｂ１ＣＭＯＳのＮＡＮＤゲートにも適用
した説明である。The above explanation applies not only to the NOR gate of B i CMO'S but also to the NAND gate of B1CMOS.

このように、本発明の各実施例においては、軽負荷でも
、従来のＣＭＯＳゲートの遅延時間に比べて約４０％の
高速性能を達成することができ、また、１ｐＦ程度の負
荷を駆動するときには、バイポーラ・トランジスタ２個
を用いた従来のＢｉＣＭＯＳ回路を用いることにより、
ＬＳＩの平均的な速度を、ＣＭＯＳのみで構成されたＬ
ＳＩの速度より１．５倍以上も高速にすることができる
。As described above, each embodiment of the present invention can achieve high-speed performance of about 40% compared to the delay time of conventional CMOS gates even under light loads, and when driving a load of about 1 pF, , by using a conventional BiCMOS circuit using two bipolar transistors,
The average speed of an LSI is compared to an LSI made only of CMOS.
The speed can be made 1.5 times faster than the SI speed.

また、ＬＳＩチップ内で大きい面積を占める軽負荷駆動
用のＢｉＣＭＯＳ回路ゲートには、バイポーラ・トラン
ジスタを１個用いたＮＯＲゲートを用いることにより、
ＣＭＯＳのゲートを用いた場合に比べて占有面積で約２
０％の増加だけに止めることができる。In addition, by using a NOR gate using a single bipolar transistor for the BiCMOS circuit gate for light load driving, which occupies a large area within the LSI chip,
The occupied area is approximately 2 times smaller than when using CMOS gates.
It is possible to limit the increase to only 0%.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、軽負荷時に、Ｃ
ＭＯＳゲートより高速動作を得ることが可能であり、ま
たバイポーラ・トランジスタを１個用いたＢ１ＣＭＯＳ
のＮＯＲゲートを使用することにより、ＣＭＯＳゲート
より占有面積が２０％増加するだけで済むので、ＣＭＯ
Ｓ論理ＬＳＩに劣らない集積度を持ち、しかもＣＭＯＳ
−ＬＳＩの１．５倍の速度を持つＢｉＣＭＯＳ−ＬＳ　
Ｉを実現することができる。As explained above, according to the present invention, when the load is light, C
It is possible to obtain higher speed operation than MOS gate, and B1CMOS using one bipolar transistor
By using a NOR gate, the area occupied by the CMOS gate is only 20% larger than that of a CMOS gate.
It has a degree of integration comparable to that of S logic LSI, and is CMOS
-BiCMOS-LS with 1.5 times the speed of LSI
I can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すＢｉＣＭＯＳ基本ゲー
トの部分配置図、第２図は第１図のＢｉＣＭＯＳ基本ゲ
ートの回路図、第３図、第４図はＢｉＣＭＯＳ，０ＭＯ
３の各ゲートの入出力波形図、第５図、第６図はそれぞ
れ従来のＣ″ＭＯ８−ＡＮＤゲートおよびＢｉＣＭＯＳ
−ＡＮＤゲートの回路図、第７図は本発明の他の実施例
を示すＢ１ＣＭＯＳ基本ゲートの部分配置図、第８図、
第９図、第１０図および第１１図はそれぞれ本発明のＢ
ｉＣＭＯＳ基本ゲートの断面構造図、第１２図は第１図
の一部分に本実施例を追加した配置図、第１３図は第１
２図の断面構造図、第１４図、第１５図はそれぞれ本発
明の各種基本ゲート群のＬＳＩチップ内の配置図、第１
６図は第１５図の周辺領域に配置するために好適な論理
回路の図、第１７図は第８図の断面構造の回路図、第１
８図はＣＭＯＳ回路と　ＢｉＣＭＯＳ回路の負荷と遅延
時間の特性図、第１９図は本発明の他の実施例を示すＢ
ｉＣＭＯＳ−ＮＡＮＤゲートの回路図である。 １１．１２　：ＭＯＳ−ＦＥＴのゲート領域、１３〜１
５．１８〜２０．２４：配線、　２１，２２：コンタク
ト領域、１６，３１：酸化膜で分離された領域、３０，
３２４：コレクタ、３２：エミッタ、３３：ベースのコ
ンタクト領域、３０１：Ｐ型シリコン基板、３０２：高
濃度Ｎ型埋込み領域、３０３：Ｎ型エピタキシャル領域
、３０８，３１０：高濃度Ｎ型領域、３０７，３０９　
：　ＰＭＯＳ・ＦＥＴのドレイン領域、３１１：バイポ
ーラ・トランジスタのベース領域とＰＭＯＳ−ＦＥＴの
ドレイン領域の兼用Ｐ要領域、３０５：エミッタ領域、
３０６：ベース領域、３２２，３２４：配線領域、３０
４：シリコン酸化膜、４ｏ１：低濃度ベース領域、４０
２：ベース電極。 第　　　１　　　図 第　　　２　　　図 ■ 第　　５　　図　　　　　　　第　　６　　図電圧（ｖ
） ０、ＣＸＪ　　　２．５０　　５．（Ｉ電圧Ｋ） ０、Ｃ０２，５０５，０） 第　　　７　　　図 第　　　８　　　図 第　　　９　　　図 第　　　１０　　　図 第　　　１１　　　図 第　　　１２　　　図 ］ス 第　　　１３　　　図 第　　　１４　　　図 第　　　１５　　　図 第１６図 第　　　１７　　　図Fig. 1 is a partial layout diagram of a BiCMOS basic gate showing an embodiment of the present invention, Fig. 2 is a circuit diagram of the BiCMOS basic gate of Fig. 1, and Figs. 3 and 4 are BiCMOS, 0MO.
The input/output waveform diagrams of each gate in Figure 3, Figures 5 and 6 are for the conventional C''MO8-AND gate and BiCMOS, respectively.
- A circuit diagram of an AND gate; FIG. 7 is a partial layout diagram of a B1 CMOS basic gate showing another embodiment of the present invention; FIG. 8;
9, 10 and 11 are B of the present invention, respectively.
A cross-sectional structure diagram of an iCMOS basic gate, FIG. 12 is a layout diagram with this embodiment added to a part of FIG. 1, and FIG.
2 is a cross-sectional structural diagram, and FIGS. 14 and 15 are layout diagrams of various basic gate groups of the present invention in an LSI chip, respectively.
6 is a diagram of a logic circuit suitable for placement in the peripheral area of FIG. 15, FIG. 17 is a circuit diagram of the cross-sectional structure of FIG.
Figure 8 is a characteristic diagram of the load and delay time of the CMOS circuit and BiCMOS circuit, and Figure 19 is B showing another embodiment of the present invention.
FIG. 2 is a circuit diagram of an iCMOS-NAND gate. 11.12: Gate region of MOS-FET, 13-1
5.18 to 20.24: Wiring, 21, 22: Contact region, 16, 31: Region separated by oxide film, 30,
324: Collector, 32: Emitter, 33: Base contact region, 301: P type silicon substrate, 302: High concentration N type buried region, 303: N type epitaxial region, 308, 310: High concentration N type region, 307, 309
: Drain region of PMOS-FET, 311: P-required region that serves as the base region of bipolar transistor and drain region of PMOS-FET, 305: Emitter region,
306: Base area, 322, 324: Wiring area, 30
4: Silicon oxide film, 4o1: Low concentration base region, 40
2: Base electrode. Figure 1 Figure 2 ■ Figure 5 Figure 6 Voltage (v
) 0, CXJ 2.50 5. (I voltage K) 0, C02,505,0) Fig. 7 Fig. 8 Fig. 9 Fig. 10 Fig. 11 Fig. 12] Fig. 13 Fig. 14 Fig. 15 Fig. 16 Fig. 17

Claims (1)

【特許請求の範囲】 １、半導体チップ上に形成された集積回路において、該
集積回路を構成する基本ゲートのうち、バイポーラ・ト
ランジスタ１個とＣＭＯＳ・ＦＥＴとで構成されたＢｉ
ＣＭＯＳ基本ゲートが、全体の１／３以上を占め、該Ｂ
ｉＣＭＯＳゲートのＦＥＴのうち、２個のＮＭＯＳのソ
ース電極、ゲート電極がそれぞれ隣接基本ゲートと共用
され、該ソース電極が負電源に接続され、ドレイン電極
がバイポーラ・トランジスタのベースおよびエミッタに
接続され、該バイポーラ・トランジスタとＮＭＯＳとの
間に電気的に分離されて設けられたＰＭＯＳのドレイン
電極が該バイポーラ・トランジスタのベースに、また同
ソース電極が該バイポーラ・トランジスタのコレクタに
、それぞれ接続されて、圧電源に接続され、かつ該バイ
ポーラ・トランジスタのコレクタと該ＰＭＯＳのソース
電極とが隣接基本ゲートと共用されている構造のＮＯＲ
論理回路を有することを特徴とする半導体集積回路。 ２、特許請求の範囲第１項記載の半導体集積回路におい
て、上記ＰＭＯＳはバイポーラ・トランジスタと同一の
Ｎ型埋込み層上に設けられ、該ＰＭＯＳのソース電極が
該バイポーラ・トランジスタのコレクタ電極から該ＰＭ
ＯＳ下に延在するＮ＾＋埋込み層に接続されることを特
徴とする半導体集積回路。 ３、特許請求の範囲第１項記載の半導体集積回路におい
て、上記ＮＯＲ論理回路は、１００Ｋゲート以上の論理
回路部を構成する基本ゲートのうちの１／３以上を占め
るＢｉＣＭＯＳ基本ゲートのうち、５０％以上を占める
ことを特徴とする半導体集積回路。 ４、特許請求の範囲第１項記載の半導体集積回路におい
て、該半導体集積回路の周辺部には、ＥＣＬ信号レベル
、ＣＭＯＳ信号レベルの両入力信号を許容する論理回路
が配置され、また論理回路群の周辺部には、バイポーラ
・トランジスタ２個よりなるＢｉＣＭＯＳ基本ゲートが
配置され、該論理回路群の内部には、バイポーラ・トラ
ンジスタ１個よりなるＢｉＣＭＯＳ基本ゲートが配置さ
れていることを特徴とする半導体集積回路。[Claims] 1. In an integrated circuit formed on a semiconductor chip, among the basic gates constituting the integrated circuit, a Bi
CMOS basic gates account for more than 1/3 of the total, and
Among the FETs of the iCMOS gate, the source electrode and gate electrode of two NMOSs are respectively shared with the adjacent basic gate, the source electrode is connected to a negative power supply, and the drain electrode is connected to the base and emitter of the bipolar transistor, A drain electrode of a PMOS provided electrically isolated between the bipolar transistor and the NMOS is connected to a base of the bipolar transistor, and a source electrode of the PMOS is connected to a collector of the bipolar transistor, A NOR connected to a piezoelectric power source and having a structure in which the collector of the bipolar transistor and the source electrode of the PMOS are shared with an adjacent basic gate.
A semiconductor integrated circuit characterized by having a logic circuit. 2. In the semiconductor integrated circuit according to claim 1, the PMOS is provided on the same N-type buried layer as the bipolar transistor, and the source electrode of the PMOS is connected from the collector electrode of the bipolar transistor to the PM.
A semiconductor integrated circuit characterized in that it is connected to an N^+ buried layer extending under an OS. 3. In the semiconductor integrated circuit according to claim 1, the NOR logic circuit comprises 50 of the BiCMOS basic gates, which account for 1/3 or more of the basic gates constituting the logic circuit section of 100K gates or more. % or more of semiconductor integrated circuits. 4. In the semiconductor integrated circuit according to claim 1, a logic circuit that accepts input signals at both the ECL signal level and the CMOS signal level is disposed in the peripheral portion of the semiconductor integrated circuit, and a logic circuit group A BiCMOS basic gate consisting of two bipolar transistors is arranged in the peripheral part of the semiconductor, and a BiCMOS basic gate consisting of one bipolar transistor is arranged inside the logic circuit group. integrated circuit.