JPH01123470A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
、凸形半導体領域の側壁から電極を取り出す構造のトラ
ンジスタに適用するのに好適な半導体装置およびその製
造方法に関する。

〔従来の技術〕

半導体集積回路の性能を表わす際の基本的な目安である
動作速度と消費電力は、使用するトランジスタの電流値
と、この電流により充放電する必要がある寄生素子をも
含めた素子の静電容量により決定される。所定の電流値
に対して、トランジスタを動作させるのに必要な電力値
はこの容量値に比例するので、容量値が小さければ小さ
いほど性能がよい。

以下、第２図を用いて従来の第１の例の半導体装置につ
いて説明する。

バイポーラトランジスタにおいて、ベース・コレクタ間
の寄生容量を低減し、動作速度の高速化を図るため、ベ
ース側壁から取出し電極を取り出し、従来余分であった
ベース・コレクタ間を絶縁膜で分離する構造は公知であ
る。この種の装置の例としては、例えば特開昭５６−１
５５６号公報、特開昭５９−１６１８６７号公報、特願
昭６１−２１１５６８号、特願昭６１−３０８３７４号
等が挙げられる。このような゛構造の従来のバイポーラ
トランジスタの一例を第２図に示す。

第２図において、１は主表面が（１００）面であるＰ型
Ｓｉ単結晶基板、１００は横型ＰＮＰトランジスタ、１
０１は縦型ＮＰＮトランジスタ、２はＮ＋型埋込み層、
６１はＳｉＯ２膜からなる埋込み絶縁膜、８．９および
１０はＰ＋型拡散層で、それぞれ、横型ＰＮ、Ｐトラン
ジスタ１００のエミッタ領域、コレクタ領域、および縦
型ＮＰＮトランジスタ１０１のグラフトベース領域であ
る。

１１はＰ型拡散層領域で、縦型ＮＰＮトランジスタ１０
１の真性ベース領域、１２および１５は縦型ＰＮＰトラ
ンジスタ１０１のそれぞれＮ＋型エミッタ領域とＮ＋型
コレクタ領域である。７１は多結晶Ｓｉから構成された
横型ＰＮＰトランジスタ１００のエミッタ取出し電極、
７は横型ＰＮＰトランジスタ１００のコレクタ取出し電
極であり、縦型ＮＰＮトランジスタ１０１のベース取出
し電極を兼ねている。１３は縦型ＮＰＮトランジスタ１
０１のエミッタ取出し電極、１４は絶縁膜である。１６
．１７．１−８および１９はＡ党を主材料とした金属膜
で構成され、それぞれ、横型ＰＮＰトランジスタ１ｏｏ
のエミッタ電極、コレクタ電極。

縦型ＮＰＮトランジスタ１０１のエミッタ電極およびコ
レクタ電極である。なお、横型ＰＮＰ　トランジスタ１
００のコレクタ電極１７は、縦型ＮＰＮトランジスタ１
０１のベース電極を兼ねている。

第２図で示されるごとき構造を有する公知のバイポーラ
トランジスタにおいては、縦型ＮＰＮトランジスタ１０
１の活性領域以外のベース・コレクタ間接合、および横
型ＰＮＰ　トランジスタ１００のベース・コレクタ間と
ベース・エミッタ間の各接合がいずれも厚い絶縁膜６１
で置換えられており、寄生容量が極めて低減化されてい
る。

さらに、Ｐ＋型拡散層で構成されるグラフトベース１０
も埋込み絶縁膜６１上に形成されているので、コレクタ
として作用するＮ＋型埋込み層２間の最短経路は増大さ
れるため、ベース・コレクタ間耐圧が改善される。した
がって、第２図で示される構造のトランジスタは、高耐
圧でかつ高速動作を達成できる利点を有している。

次に、第７図を用いて従来の第２の例の半導体装置につ
いて説明する。

第２の従来例は、絶縁膜上にソース・ドレイン取出し電
極を有するＭＯＳトランジスタで、例えば特開昭６１−
２３７４７１号公報等に記載されており、第７図に示さ
れるごとき断面構造を有している。

第７図において、１はＰ型Ｓｉ単結晶基板で、この主表
面は表面準位を低減させる観点から通常（１００）面が
用いられている。２００は素子間分離絶縁膜、３０はゲ
ート絶縁膜、４０はゲート電極、５０はゲート保護絶縁
膜、８０はゲート側壁絶縁膜である。９１はソース取出
し電極、９２はドレイン取出し電極、７１０は埋込み絶
縁膜で、１１０および１１１はそれぞれソース拡ｒｐ！
ｌＪＩ、鐘レイン拡散層である。１３０および１４０は
それぞれソース電極とドレイン電極である。第７図で示
される従来構造ＭＯＳトランジスタにおいては、埋込み
絶縁膜７１０を十分に厚く構成できるので。

ソース・ドレイン接合容量に基づく寄生容量成分を通常
構造ＭＯＳトランジスタに比して十分に低減化でき高速
化が可能となる特徴を有している。

〔発明が解決しようとする問題点〕

第２図に示すごとき構造の従来の第１の例であるバイポ
ーラトランジスタにおいて、厚い埋込み絶縁膜６１は、
半導体基板１をスパッタイオンエツチングにより主表面
と垂直な方向にエツチングした溝底面部の■選択酸化、
■溝底面をさらに等方エツチングした面の選択酸化、■
溝底面部への選択イオン注入により単結晶領域を水滴形
状に非晶質化させ、この非晶質領域を選択的に除去した
面・を選択酸化、することにより形成していた。上記■
〜■のいずれの手法においても、埋込み絶縁膜６１をグ
ラフトベース１０の下部に位置するごとく横方向に十分
延在させることはできず、実用化されていない。上記■
の手法においては、ベース取出し電極７を拡散源として
形成されるグラフトベース１ｏの製造工程中の熱処理等
による伸びの方が埋込み絶縁膜６１の酸化膜成長速度よ
りはるかに速いため、グラフトベース１０の下部に埋込
み絶縁膜６１を構成することは現状技術ではほとんど不
可能である。上記■の手法に基づく場合、等方エツチン
グ量を増大させれば、埋込み絶縁膜６１の形成領域を十
分に横方向へ延在させることは可能である。しかし、縦
方向へも開孔が進展するため、Ｎ＋型埋込み層２を無駄
に侵蝕し、コレクタ抵抗の増大をもたらすと共に、微細
化をも損なう等の問題があった。埋込み絶縁膜６１を単
結晶基板１内で横方向に延在させる上記■の手法におい
て、横方向延在度はイオン注入による非晶質層の横方向
拡がり特性に基づき、イオン注入条件により一義的に決
定される。しかし、所望寸法の横方向拡がり、特に数１
１００ｎ以上の横方向拡がりを実現させるためには、数
百ｋｅＶから数メガｅＶの加速エネルギーをもつ高エネ
ルギーで大電流のイオン注入機の使用が必須であり、安
価でかつ簡便に製造できない欠点があった。さらに高エ
ネルギー、大電流イオン注入に起因する二次欠陥が非晶
質層を選択除去した単結晶基板１内に誘起され、漏洩電
流の増大など電気特性の悪化をもたらす問題も生じ易か
った。

また、第７図に示した従来の第２の例のＭＯＳトランジ
スタにおいては、埋込み絶縁膜７１０はゲート電極４を
マスクとして施されたＳｉ基板１のエツチング領域への
選択酸化に基づいていた。

したがって、ゲート電極４下部のＳｉ基板領域において
ソース・ドレイン接合の側壁部にまで埋込み絶縁膜を配
置させる構成にはなっておらず、このような構造の実現
は不可能であった。

埋込み絶縁膜７１０の構成を超微細ＭｏＳトランジスタ
の高性能化、特に高耐圧・大電流化の観点から数値解析
手法に基づいて評価し、見出した結果について説明する
。すなわち、従来構造のように、ソース・ドレイン接合
底面部への埋込み絶縁膜７１０の構造においては、寄生
容量の低減効果は生ずるものの、ドレイン強電界の緩和
効果は全く得られない。したがって、極短チャネルのＭ
ｏＳトランジスタにおいて、ドレイン強電界に基づくい
ねゆる短チヤネル効果やパンチスルー耐圧低下現象の改
善に関し、従来構造は何ら有効でない。極短チャネルＭ
ＯＳトランジスタの短チヤネル効果、およびパンチスル
ー耐圧の向上の観点からはドレイン接合側面部に厚い絶
縁膜を構成し、ドレイン強電界を吸収する構成が望まし
い。

第７図の従来技術において、弗硝酸混合液によるエツチ
ング、またはマイクロ波エツチング等によりドレイン接
合側面構成予定領域を選択除去した後、同領域へ熱酸化
法、または堆積法により絶縁膜を埋込む手法も考えられ
る。しかし、上記手法において、エツチングは等方向に
進行し、かつ制御性に問題があるため、チャネル領域に
対応する半導体基板部までエツチングしたり、または同
領域部まで絶縁化するなどの本質的欠点を生ずる恐れが
あり、実用的ではない。

本発明の目的は、半導体基板の表面領域に形成された凸
形半導体領域と、該凸形半導体領域の底部の少なくとも
両側の上記半導体基板表面上に形成された埋込み絶縁膜
と、上記凸形半導体領域の側壁に接し、かつ、上記埋込
み絶縁膜上に形成された取出し電極層と、該取出し電極
層に接する上記凸形半導体領域の側壁部に形成された不
純物ドープ領域とを具備する半導体装置において、上記
不純物ドープ領域の端部よりも、上記凸形半導体領域の
側壁底部゛に形成された埋込み絶縁膜の端部が、該凸形
半導体領域の中心部側に十分延在している構造を実現す
ることにある。

さらに、本発明の目的を具体的に詳述すると、バイポー
ラトランジスタにおいて、グラフトベース・高濃度埋込
みコレクタ拡散層間を分離する埋込み絶縁膜を、微細化
を損なうことなく、所望の領域に所望の横方内拡がりで
、制御性よく、かつ簡便な製造手法で構成可能な超微細
・超高速バイポーラトランジスタを提供することにある
。

さらに、絶縁膜上ｔこソース・ドレイン取出し電極を有
するＭＯＳトランジスタにおいて、ゲート電極直下の半
導体基板におけるドレイン接合側面部にゲート電極と自
己整合の関係で制御性よく厚い絶縁膜を構成することに
ある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明の半導体装置は、半
導体基板の表面領域に形成された凸形半導体領域と、該
凸形半導体領域の底部の少なくとも両側の上記半導体基
板表面上に形成された埋込み絶縁膜と、上記凸形半導体
領域の側壁に接し、かつ、上記埋込み絶縁膜上に形成さ
れた取出し電極層と、該取出し電極層に接する上記凸形
半導体領域の側壁部に形成された不純物ドープ領域とを
具備し、かつ、上記埋込み絶縁膜の底面の半導体基板表
面が（１１１）面からなることを特徴とする。

また、本発明の半導体装置の製造方法は、半導体基板に
第１の垂直エツチングを行って溝を形成し、凸形半導体
領域を形成する工程と、上記凸形半導体領域の側壁部に
耐酸化性被膜を選択的に形成する工程と、上記半導体基
板に第２の垂直エツチングを行い、上記溝を深くする工
程と、異方性エツチングを行い、（１１０＞軸方向にエ
ツチングを進行させて上記凸形半導体領域の側壁底部に
食い込み、かつ、底面の半導体基板表面が（１１１）面
からなる溝を形成する工程と、上記凸形半導体領域の少
なくとも両側の上記溝の表面に埋込み絶縁膜を形成する
工程とを含むことを特徴とする。

さらに、本発明の手段を詳述すると、バイポーラトラン
ジスタを有する半導体装置において。

（１１１）主表面の半導体基板を用い、（１１１）と垂
直なく１１０＞軸方向にグラフトベースを構成する。上
記構成のグラフトベース下部にはエミッタ形成予定領域
と自己整合的に埋込み絶縁膜を構成する。また、（１１
１）面、および（１１０）面と垂直なく２１１＞軸方向
の活性領域は素子間分離領域で画定される構成とする。

上記埋込み絶縁膜の構成において、エミッタ形成予定領
域をエツチングマスクとする第１の垂直エツチングを（
１１１）主表面の半導体基板に施し、溝を形成する。上
記溝側壁部にのみ耐酸化性被膜を選択的に残置した後、
上記溝底面に第２の垂直エツチングを施してからとドラ
ジン（Ｎ　２　Ｈ４）　、または水酸化カリウム（ＫＯ
Ｈ）水溶液等の異方性エツチングを行う。上記の異方性
エツチングでは＜１１１〉軸方向のエツチングはほとん
ど進行せず〔１１１〕と垂直な（１１０＞軸方向にエツ
チングが進行するので上記第１、および第２の溝底面を
それぞれ天井、および床として奥壁は半導体基板主表面
と垂直な（１１０）面よりなる横穴がエミッタ形成予定
領域下部の半導体基板内に、エミッタ形成予定領域端と
自己整合的に、すなわち一定間隔で、形成される。上記
横穴の側壁は＜２１１）軸方向であるが、側壁方向への
エツチングの進行は（１１１）面の露出段階で停止し、
横穴高さの約１／３には進行しない。所望奥ゆきの横穴
を形成した後、上記耐酸化性被膜残置部以外で半導体基
板面が露出している領域を酸化し、横穴の各面に厚い絶
縁膜を形成する。溝側壁に残置されている耐酸化性被膜
を選択的に除去した後、ベース取出し電極の形成等、従
来公知の手法によって半導体装置を製造する。

また、ＭＯＳトランジスタを有する半導体装置において
、（１１１）主表面の半導体基板を用い、ソース・ドレ
イン方向がｌ：１１１）方向と垂直な（１１０＞となる
ごとき方向にゲート電極を構成した。トレイン領域にお
いて、ゲート電極をエツチングマスク端とする第１の垂
直エツチングを半導体基板に施し、溝を形成する。上記
溝側壁部にのみ耐酸化被膜を選択的に残置した後、上記
溝部半導体基板に第２の垂直エツチングを施した後、ヒ
ドラジン（Ｎ　２　Ｈ４）　−または水酸化カリウム（
ＫＯＨ）水溶液等の異方性エツチング液を用いて（１１
１）と垂直なく１１０＞方向にのみ選択的にエツチング
を進行させる。上記エツチングにおいて、（１１１）面
のエツチング速度は極めて遅く、第１の溝底面および第
２の溝底面をそれぞれ天井および床とし、奥壁は半導体
基板主表面と垂直な（１１０）面よりなる横穴が形成さ
れる。

上記横穴の側壁は（１１１）方向と垂直なく２１１〉方
向であるが側壁方向へのエツチングは横穴高さの約１７
３以上には進行しない。所望奥行きの横穴を形成した後
、上記耐酸化被膜残置部以外の半導体基板部を酸化し、
横穴壁面に厚い絶縁膜を形成し、ドレイン接合側壁部に
絶縁膜を埋込んだ構成とする。溝側壁に残置した耐酸化
被膜を除去した後、ドレイン領域に多結晶質、あるいは
非晶質半導体薄膜を選択的に残置し、ドレイン取出し電
極とする。上記トレイン取出し電極は耐酸化被膜が残置
されていた半導体基板表面近傍の溝部側壁で半導体基板
と接続され、溝下部側壁、および底面は埋込み絶縁膜に
接して設けられる。上記手法に基づけば、ゲート電極直
下の半導体基板内部に構成されるドレイン接合側壁部を
チャネル領域を除き、厚い絶縁膜で制御性よく置換えら
れる。

特に、ＭＯＳトランジスタの場合は１表面壁位密度が低
く、キャリアの移動度が大きいので、半導体基板の主表
面として（１００）面の方がよかった。しかし、ゲート
長が短くなるに従って（ゲート長１−以下の場合）、ド
レイン強電界のために、ＭＯ８素子の動作速度はキャリ
アの移動度よすも速度飽和で決定し、キャリアの移動度
を考慮する必要がない。また、半導体基板からチップへ
の加工方法は、従来は、機械的にスクライブしていたの
で、半導体基板の主面としては、（１００）面が都合が
よかったが、現在では、ダイシングに変わったので、（
１１１）面でも加工の面においても全く問題はない。

〔作用〕

上記手法において、半導体基板として（１１１）ウェハ
を用い（これに限定されない。後述、）、異方性エツチ
ング法によるエツチング速度の面方位依存性を用いるこ
とが本発明の本質である。異方性エツチング法において
は、溶液エッチ、気体エッチの違いによらず、（１１１
）面のエツチング速度が極端に遅い特性を有する。した
がって、半導体基板内に選択的に横穴を形成する場合、
（１１１）面ウェーハの表面からスパッタイオンエツチ
ング等によりウェーハ表面より所望深さまで垂直に開孔
を施した後、開孔の所望深さ部、すなわち、横穴形成予
定部、を除いた開孔壁面に絶縁膜等の保護膜を形成し異
方性エツチングを施せばよい。上記により、形成される
横穴の底面、および天井面は基板主表面と平行な（１１
１）面が横穴奥行き方向に、極めて精度よく露出・保存
され、その天井高さもエツチング開始時の横穴の入口の
高さが横穴全域で保持される。上記特性を用いれば半導
体基、板主表面から０．１ｐ以下と極めて薄い単結晶層
を制御性よく残置させることが可能となる。上記の異方
性エツチングにおいては単結晶薄層に何ら欠陥等の不都
合を生じさせない。

したがって、横穴開孔部に埋込むごとく絶縁膜を形成す
れば結晶欠陥のない単結晶薄膜を絶縁膜上に構成するシ
リコン　オン　インシュレータ（ＳＯＩ）構造を簡便に
、かつ高精度で実現できる。

従来手法、絶縁膜上への半導体薄膜のエピタキシャルに
基づ＜ｓｏｒ構造においては結晶欠陥の発生が常に問題
となっていたが、本手法に基づけば結晶欠陥に関連する
諸問題は根本的に解消される。

上記手法をバイポーラトランジスタ、特に第２図で示さ
れる構造を有する超高速動作可能なトランジスタに適用
すればベース・コレクタ間の耐圧を大幅に向上でき、し
たがって動作速度の一層の高速化が実現できる。すなわ
ち、Ｐ１型グラフト・ベースとＮ＋型埋込み拡散層間の
最短経路を本手法に基づく所望形状の埋込み絶縁膜を所
望箇所に延在させることにより任意に増大させることが
可能であり、耐圧の向上は容易に実現される。

また、上記特性を用いれば半導体基板主表面から０．１
−以下の深さ領域の半導体基板内に上部に均一厚さの半
導体基板薄層を制御性よく残置させたまま横穴を構成す
ることが可能となるので、上記横穴形成とそ・の壁面酸
化による絶縁膜形成を組合せることによりＭＯ３型電界
トランジスタのチャネル領域厚さ成分を除く半導体基板
領域を絶縁膜で置換することができる。上記構成を有す
るＭＯ８型電界効果トランジスタにおいては、ドレイン
側壁の上記絶縁膜として半導体基板の比誘電率より小さ
な比誘電率の材質を用いることができるのでドレイン強
電界が半導体基板に印加される現象を緩和することがで
きる。また、ドレイン強電界によるゲート電界の変調、
すなわち短チヤネル効果を緩和できるので、高パンチス
ルー耐圧を有し、閾電圧のゲート長依存性の少ない超微
細トランジスタを実現することができる。

本発明に基づけば、横穴の底面、および天井面は主表面
と平行に構成されるが、横穴方向を〔１１１〕と垂直な
く１１０＞に設定すれば奥面を主表面と垂直に構成する
ことができるので、ゲート電極端と自己整合で構成する
横穴形成において、上記特性は超微細ゲート長を有する
ＭＯ８型トランジスタへの適用時に特に好都合である。

すなわち、横穴奥面、またはその酸化面は基板の深さ方
向に対し一様に構成できるためドレイン側壁絶縁膜位置
を高精度で設定制御することができる。上記設定におい
て、横穴の側壁面は（２１１）である。横穴側壁面には
あらかじめ素子間分離絶縁膜を構成しておけば横穴側壁
部は上記絶縁膜で決定される。

本発明に基づけば、形成される横穴の底面、および天井
面は主表面と平行に構成されるが、横穴奥行き方向をあ
らかじめ（１１１）と垂直なく１１０＞軸方向に設定し
ておけば奥壁を主表面と垂直に構成することができる。

上記設定において、横穴の側壁部では（２１１）面が垂
直面となるが（２１１）面は保存されず（１１１）面が
露出され、横穴断面は羨望形状となる。横穴側面はあら
かじめ素子間分離絶縁膜等を設置しておけば横穴側壁は
上記絶縁膜で決定することができる。

上記の横穴形成においては、天井面および底面があらが
しめ設定された深さを保持したまま、主表面と平行に構
成されることが、埋込み絶縁膜上の極薄単結晶層を再現
性、および制御性よく残置させるための基本である。本
発明者らは、上述した異方性エツチング機構を結晶面の
表面エネルギーとの関連に着目し、　（１１１）面を中
心とした種々の結晶面につきさらに詳細に検討した。表
面エネルギーとしては結合エネルギーと結晶面の結合手
（ダングリングボンド）数の積として算出した。算出し
た表面エネルギーは（ｉｌｌ）面が１．４５　Ｘ　１０
１３ｅ　ｒ　ｇ／ｃｒ＆、　＜１１１＞軸から（１１０
＞軸方向に約１０°傾いた（３３２）面で約１．５Ｘ１
０１３ｅ　ｒｇ／ａＫ、同じく１６＠傾いた（２２１）
面で１．６　Ｘ　１０１３ｅ　ｒ　ｇｌａｌ、同じく２
２°傾いた（３３１）面で１．７５Ｘ１０”　ｅ　ｒ　
ｇｌａｌ、＜１１１＞軸から＜００１＞軸方向に１１°
傾いた（２２３３面で１．５５Ｘ１０”ｅｒｇ／ａＪ、
同じく３０°傾いた（１１３）面で２．Ｉ　Ｘ　１０”
ｅ　ｒ　ｇｌａｌである。なお、く１１１〉軸と９０°
傾いた（１１０）面で１．８０ＸＩＯ１３ｅｒｇ／ｃｎ
ｆ、（１ｏＯ）面で２．５５Ｘ　１０”ｅ　ｒ　ｇｌａ
ｌで、上記の計算結果から表面エネルギーを＜１１１＞
軸からの傾きＯの関数として表示すると、１θ１く２０
°で鍋底傾向を示し、ｌ　０１〉２０’ではθにほぼ比
例する関係を有することが明らかになった。さらに、ヒ
ドラジンによるエツチング速度の結晶面方位依存性およ
び表面エネルギーとの関連を調べたが、（１１１）面と
の傾きが２０６以下の各結晶面、（２２１）。

（３３２）、（２２３）面等のエツチング速度は（１１
１）面のエツチング速度と同様に極めて遅いものであっ
た。一方、（３３１）および（１１３）面等のエツチン
グ速度は、（１１０）面の約１／２となり、（１００）
面と同様なエツチングの進行がＩＩ！察された。

上記の結果から、異方性エツチング機構は、結晶面の表
面エネルギーと相関関係を有し、表面エネルギーが最も
低い（１１１）、および（１１１）面からの傾きが２０
＠以下の表面エネルギーが、（１１１）面と同程度に低
い各結晶面で異方性エツチング速度が極端に遅くなるこ
とがわかった。

すなわち、本発明の精神は半導体主表面として、（１１
１）面に限定されることなく、（１１１）面、すなわち
、＜１１１＞軸との傾きが２０″以下の結晶面（ｈ、に
、　Ｑ）を主表面とする半導体基板においては、本発明
に基づいて所定の深さ領域に天井面と底面を主表面と平
行に構成できる。

すなわち、 の関係を有する（ｈ、に、ｆｉ）面の単結晶半導体基板
であれば埋込み絶縁膜上に極薄の単結晶層を再現性およ
び制御性よく残置することができる。

〔実施例〕

以下１本発明を実施例によってさらに詳細に説明する。

説明の都合上１図面をもって説明するが要部が拡大して
示されているので注意を要する。

また、説明を簡明にするため、各部の材質、半導体層の
導電型、および製造条件を規定して述べるが、材質、半
導体層の導電型、および製造条件は、これに限定される
ものでないことは言うまでもない。

実施例　１ 第３図（Ａ）〜（Ｈ）は、本発明による半導体装置の第
１の実施例を製造工程順に示した断面図である。

まず、第３図（Ａ）に示すように、Ｐ導電型、抵抗率１
０Ω・１、主表面が（１１１）のＳｉ基板１に公知のｓ
ｂの熱拡散法により深さ１ｐ、不純物濃度３　Ｘ　Ｉ　
Ｏ１９ｅ１ｍ−”のＮ＋型埋込み層２を選択的に形成す
る。次に、全面に厚さ０．８４のエピタキシャル層３を
成長する。しかる後、エピタキシャル層３の表面に熱酸
化法による厚さ５０ｎｍのＳ　ｉ　Ｏ，膜２ｏ、化学気
相反応（以下、ＣＶＤと記する）法による厚さ１２０ｎ
ｍのＳｉ。

Ｎ４膜２１、およびＣＶＤ法による厚さ９００ｎｍのＳ
ｉｎ、膜２２を順次形成した（第３図（Ａ））。

第３図（Ａ）の状態から、公知の写真蝕剣法により上記
積層絶縁膜２０〜２２をパターニングし、続いて、エピ
タキシャル層３も同時に０．３ｐ深さエツチングした。

エピタキシャル層３のエツチングは反応性イオンエツチ
ング法により、Ｓｉ基板１の主表面と垂直方向にのみ進
行させた（第３図（Ｂ））。

第３図（Ｂ）の状態から、熱酸化法による３０ｎｍ厚の
５ｉｎ２膜とＣＶＤ法による１２０ｎｍ厚のＳｉ、Ｎ、
膜の重合せ膜２３を全面に形成した。

その後、反応性イオンエツチング（以下、ＲｒＥと記す
）法により基板１の主表面と平行な面に形成された上記
重合せ膜２３を選択的にエツチングし、パターン側壁部
にのみ残置させる。続いて、パターニングされた積層絶
縁膜２０〜２２をマスクとして露出されているエピタキ
シャル層３に０．３−の深さでＲＩＥ法による垂直エツ
チングを施した（第３図（Ｃ））。

第３図（Ｃ）の状態から、８０％抱水ヒドラジンとイソ
プロパ、トル、および１％トリトンＸ（エックス）（商
品名：界面活性剤）を２００　：　２０　：１の割合で
混合したエツチング液により液温６０℃で２５分間処理
し、第３図（Ｄ）に示すごとく、０．３−の奥行きを有
する横穴を形成した。横穴の奥行き方向、すなわち図面
の紙面と平行な方向は（０１Ｔ１面方向である。上記の
エツチングにおいて、主表面と垂直な（１１１）面方向
にはほとんどエツチングが進行しなかった。また、Ｓｉ
Ｏ２膜２２中２２．Ｎ４膜２３もまったく浸蝕されなか
った。（２１１）軸方向、すなわち図面の紙面と垂直方
向には横穴高さの１／３、約１−エツチングが進行して
主表面から傾いた（Ｔｌｌ）面で停止する。なお、この
エツチングは上記ヒドラジン水溶液による必要はな（１
例えば水酸化カリウム（ＫＯＨ）水溶液のごとく異方性
を有するエツチング液、または気相ドライエツチング法
に基づいてもよい。上記ヒドラジン水溶液により横穴を
形成した後、コレクタ形成予定領域の側壁に残置されて
いるＳｉ、Ｎ４膜２３をマイクロ波ドライエツチングに
より選択的に除去した（第３図（Ｄ））。

第３図（Ｄ）の状態から、横穴端部をなめらかにするた
めに、Ｓｉ基板１の露出面を弗酸と硝酸の混合比１：１
００の溶液を用いて等方向に０．１／／１ｍ程度エツチ
ングした。しかる後１重合せ膜２３を酸化阻止膜とする
選択熱酸化により露出しているＳｉ基板に０．３−厚の
Ｓｉｎ、膜を形成して埋込み絶縁膜６とした。次に、酸
化阻止膜として使用した重合せ膜２３を１８０℃に加熱
した燐酸溶液により選択除去した。ここで、Ｓｉ、Ｎ４
膜２１も端部から０．３７／Ｉｎエツチングした。続い
て、１．５岬厚の多結晶（または非晶質）Ｓｉ膜７０を
ＣＶＤ法により全面に堆積させてから打込み量Ｉ　Ｘ　
１０”ｃｍ−”、加速エネルギー３０ｋｅＶの条件でボ
ロン（Ｂ）のイオン注入を行った（第３図（Ｅ））。

第３図（Ｅ）の状態から、凹部が１１Ｍ以上にわたり存
在する領域にのみフォトレジスト膜によるパターンを形
成残置し、さらに凹部を満たすごとく、１／ｆｆｉ厚の
レジスト膜（図示せず）を塗布し、表面を平坦化した。

この状態からこれらのレジスト膜を均一にドライエツチ
ングし、凸部の多結晶Ｓｉ膜７０表面を露出させた。し
かる後、多結晶Ｓｉ膜７０の露出面からマイクロ波ドラ
イエツチングを進行させ、Ｓ、ｉ０２膜２２上の多結晶
Ｓｉ膜７０を選択的に除去した。次に、露出した５ｉ０
２膜２２を弗酸水溶液で除去した（第３図（Ｆ））。

第３図（Ｆ）の状態から、レジスト膜２４を除去した後
、多結晶Ｓｉ膜７０内に添加されているボロンを活性化
させる目的で、９００℃の熱処理を施し、合せてグラフ
トベース１０を形成した。

しかる後、多結晶Ｓｉ膜７０を所望回路構成に従ってバ
ターニングし、ベース取出し電極７とした。

次に、７気圧、９００℃の条件による高圧湿式酸化を行
い、露出しているベース取出し電極７上に０．２５，１
７Ｉ１１厚の５ｉｎ２膜１４を形成した。続いて、Ｓｉ
３Ｎ４膜２１を１８０℃の熱燐酸溶液で除去した後、再
び全面にＳｉ、Ｎ４膜（図示せず）をＣＶＤ法により堆
積し、コレクタ形成予定領域上の上記Ｓｉ、Ｎ４膜を選
択除去し、燐（Ｐ）の熱拡散を施してＮ＋型型数散層１
５形成した。この状態から再び湿式酸化を施してＮ＋型
拡散店１５上にＳ　ｉ　Ｏ２膜１４０を形成してからＰ
拡散の選択マスクに用いた上記５ｉＪＮ４膜を除去した
。次に、ベース形成予定領域以外をレジスト膜で覆い、
レジスト膜をマスクとするボロンのイオン注入を１０ｅ
Ｖの加速エネルギーで打込み１ｌＸ１０１４Ｃｌ１１−
”なる条件で行い、レジスト膜を除去した後、活性化熱
処理を９００℃で施し、真性ベース領域１１を形成した
（第３図（Ｇ））。

第３図（Ｇ）（７）状態から、Ｓ　ｉ　Ｏ２膜２０を選
択的に除去し、Ｓｉ基板１の主表面を露出してから多結
晶（または非晶質）Ｓｉ膜を再び堆積し。

砒素（Ａｓ）のイオン注入とその活性化熱処理によるエ
ミッタ拡散層１２を形成した。Ａｓイオン注入は８０ｋ
ｅＶ、２　Ｘ　１０”ａｎ−２の条件で、熱処理は９５
０℃で実施した。次に、上記の多結晶Ｓｉ膜にバターニ
ングを施し、尖ミッタ取出し電極１３を形成した。続い
て、ＣＶＤ法により燐が４モル％添加された０、４．厚
のＳｉＯ２膜と塗布法による０、１２−のＳｉ○２膜１
４膜製４１に堆積し、表面の安定化と平坦化を行った。

しかる後、真空蒸着法による０、９膜Ｍ厚のＡＥＩ膜の
被着とそのバターニングによりベース電極１７、エミッ
タ電極１８、およびコレクタ電極１９を含む電極・配線
を所望の回路構成に基づき形成した（第３図（Ｈ））。

上述の製造工程を経て本実施例の半導体装置が製造され
るが、本実施例に基づく縦型ＮＰＮトランジスタの断面
を透過型電子顕微鏡によりＷｔ察したところ、埋込み絶
縁膜６の端部は単結晶Ｓｉ基板１の側面から０．４声横
方向に達しており、０．３＃ＩＩ＋の接合深さを有する
Ｐ＋型グラフトベース領域１０をＮ１型埋込み拡散層２
から完全に分離していることが確認された。本実施例に
おいては、異方性エツチングにより半導体主表面を平行
な方向に０．３−エツチングした例について述べたが、
上記エツチング量は所望により増減させてよく、したが
って、埋込み絶縁膜６の単結晶領域内部への横方向埋込
みの程度は埋込み絶縁膜６の膜厚と独立に所望値に設定
できる。また、埋込み絶縁膜６は熱酸化で形成するＳｉ
Ｏ２膜の例について記述したが、該絶縁膜６は堆積法等
、他の形成方法に基づいてもよく、またＳｉ、Ｎ４膜等
異種の絶縁膜、または重合せ絶縁膜であってもよい。

上記のような構造上の改善の結果、本実施例では、ベー
ス・コレクタ間耐圧を従来（５ｖ）に比して１３Ｖと８
ｖも向上することができた。上記耐圧向上を踏まえ、エ
ピタキシャル層３の厚さを０．８−から０．５−と従来
構造の１７２倍の厚さまで薄くし、本実施例に基づいて
縦型ＮＰＮ　トランジスタを作製したが、ベース・コレ
クタ間耐圧は７ｖあり、かつ電流値を従来構造に比べ２
．５倍も増大させることができた。また、本実施例に基
づいて製造したＥＣＬ　（エミッタ・コレクタ・ロジッ
ク：　Ｅｍｉｔｔｅｒ　Ｃｏ１１ｅｃｔｏｒ　Ｌｏｇｉ
Ｃ）リングオシレータによる遅延時間を測定したところ
、従来（６０ｐｓ）に比して格段に高速（３０ｐｓ）の
特性が得られた。上記の特性は従来構造に比較して本実
施例に基づ＜ＮＰＮ　トランジスタのグラフト・ベース
が能動領域に侵入しておらず、したがって実効的な能動
領域の拡大によるベース・コレクタ間耐圧の改善が可能
となった。上記によりＮ−型エピタキシャル層３厚の低
減が実現でき、より高速の動作が可能となった。

実施例　２ 第４図（Ａ）〜（Ｅ）および第１図は、本発明の半導体
装置の第２の実施例を製造工程順に示す断面図で、第５
図は、第１図の平面図である。本実施例においては、エ
ミッタ領域とコレクタ領域が（１１１）と垂直なく１１
０＞軸と平行になるごとく構成した。上記実施例１にお
いて、エピタキシャル層３を形成した後、Ｓｉ基板１に
達する深さ３−幅１．２虜の溝をＲＩＥ法により形成し
、溝部にＵ型素子間分離法として公知の手法により０．
２ｔ１ｍのＳｉ○２膜４の形成と多結晶Ｓｉ（または非
晶質Ｓｉ）膜５による溝内充填を行った。上記溝は活性
領域を囲むごとく構成した。続いて、上記実施例１に従
い、Ｓｉ○２膜２ｏ、２１、およびＳｉ、Ｎ、膜２１を
形成した（第４図（Ａ））。

第４図（Ａ）の状態から、上記実施例１に従い、重合せ
絶縁膜２０〜２゛２、およびエピタキシャル層３のパタ
ーニングを行う。上記パターニングにおいて、縦型ＮＰ
Ｎトランジスタと横型ＰＮＰトランジスタの（ｌｊｌ）
と垂直なく２１１＞軸方向（図面の紙面と垂直方向）の
活性領域、および縦型Ｎ　Ｐ　Ｎ　トランジスタのコレ
クタ領域の〔１１１〕と垂直な（１１０＞軸方向の一端
はＵ型素子間分離領域で設定されるように５ｉｎ２膜４
、または多結晶Ｓｉ膜膜上上一部重なるようにパターニ
ングする。続いて、パターニングしたエピタキシャル層
３の側面にＳｉＯ２とＳｉ３Ｎ、膜の重合せ膜２３を実
施例１に従って残置させる（第４図（Ｂ））。

第４図（Ｂ）の状態から上記実施例１に従い、（１１１
）と垂直な（１１０＞軸方向に、主表面と平行な天井面
、床面を有し、奥壁が垂直な横穴をＳｉ基板１内に形成
する。ここで＜１１０＞軸と垂直なく２１１＞軸方向は
素子間分離絶縁膜４により規定されており、エツチング
は２次元的に進行するだけである（第４図（Ｃ））。

第４図（Ｃ）の状態から、上記実施例１に従い、埋込み
絶縁膜６の形成、多結晶Ｓｉ膜７０の堆積、および凸部
の多結晶Ｓｉ膜７０を選択的に除去するためのパターニ
ングされたレジスト膜２４０の設置とレジスト膜２４の
全面塗布を行う（第４図（Ｄ））。

第４図（Ｄ）の状態から、レジスト膜２４０．２４の平
坦化エツチング以下、上記実施例１に従い製造を進める
が、Ｐ＋型グラフトベース１０をベース取出し電極７に
あらかじめ添加したボロンの熱拡散により形成する工程
において、横型１）ＮＰトランジスタのＰ＋型エミッタ
拡散層８、およびＰ＋型コレクタ拡散Ｆ！Ｊ９も同様に
形成した。しかる後、上記実施例１に従ってベース取出
し電極７、および横型ＰＮＰトランジスタのエミッタ取
出し電極７１上を酸化し、Ｓｉｏ２膜１４膜形４した（
第４図（Ｅ））。

第４図（、Ｅ）の状態から、上記実施例１に従い製造を
進めるが、Ｎ＋＋エミッタ拡散層１２をエミッタ取出し
電極１３中に添、加してあったＡｓの拡散により形成す
る工程において、横型ＰＮＰトランジスタ形成予定領域
ではエミッタ取出し電極１３に用いる多結晶Ｓｉ膜は除
去し、Ｎ＋型抵拡散層エピタキシャル層３表面部に形成
されない構成にしておく。しかる後、上記実施例１に従
いエミッタ電極等を含む電極および配線まで形成した。

第１図は、本実施例に従って製造した半導体装置の断面
図であり、横型ＰＮＰ　トランジスタ１００と縦型ＮＰ
Ｎトランジスタ１０１が同時に形成された（縦型ＮＰＮ
トランジスタ１０１のベース取出し電極７は横型ＰＮＰ
　トランジスタ１００のコレクタ９に接続された構成が
図示されている）。

また、第５図は本実施例に基づく半導体装置を示す平面
図であり、１６１は横型ＰＮＰトランジスタ１００のコ
レクタ取出し電極７１との、１７１は縦型ＮＰＮ　トラ
ンジスタ１０１のベース取出し電極７との、１８１は同
じくエミッタ取出し電極１３との、１９１は同じくコレ
クタ拡散層１５との各々接続孔である。第５図において
１本実施例に基づく半導体装置においては、横型ＰＮＰ
トランジスタ１００のエミッタ８とコレクタ９が、縦型
ＮＰＮトランジスタ１０１のエミッタ１２とコレクタ１
５が［１１１］と垂直なく１１０＞軸方向に配置され、
（１，１１）と垂直なく１１０＞軸と垂直方向は素子間
分離絶縁膜４で活性領域が規定される構成となっている
。上記構成により、本実施例に基づく半導体装置におい
ては埋込み絶縁膜６が半導体基板１表面と平行に、かつ
（１１０）面とも平行に形成され、Ｐ＋型グラフトベー
ス領域１０とＮ＋＋埋込み層２と場所によらず、均一間
隔で分離することができた。また、［１，１１３に垂直
なく２１１＞軸方向は素子間分離絶縁膜４で規定される
ため、主表面と平行でない（１１１）面は横穴形成異方
性エッチでは露出せず、鋭角面は形成されない。鋭角部
への厚い酸化膜形成は酸化膜と半導体基板との熱膨張係
数差により結晶欠陥等を生じ易い。本実施例に基づく半
導体装置において、埋込み絶縁膜形成後の半導体基板１
を電子顕微鏡等による結晶Ｗｔ察を行ったが、結晶欠陥
はまった＜ａｍされなかった。また、本実施例に基づく
縦型ＮＰＮトランジスタ１０１を並列に接続した構成に
より結晶欠陥に基づく不良を耐圧測定より評価したが、
良品率は９９．９９．９％と極めて良好であった。本実
施例に基づく縦型Ｎ、ＰＮトランジスタ１０１のベース
・コレクタ間耐圧は１３Ｖと上記実施例１に基づく縦型
ＮＰＮトランジスタで得られた最高値と同等な特性を示
し、かつ良品率で優れていた。

実施例　３ 第８図（Ａ）〜（Ｃ）、および第６図は本発明の第３の
実施例を製造工程順に示す断面図および完成断面図であ
る。

第８図（Ａ）に示すように、Ｐ導電型、抵抗率１０Ω・
■、主表面が（１１１）のＳｉ基板１の主表面に公知の
素子間分離技術を用いて溝埋込み型素子間分離絶縁膜２
００を所望箇所に形成し、活性領域を区画分離する。活
性領域表面に１５ｎｍ厚の薄いＳ　ｉ　Ｏ２膜を熱酸化
法により形成し、ゲート絶縁１１！ｉ３０とした。次に
、多結晶Ｓｉ（または非晶質５ｉ）１１４０の堆積とＰ
ｏＣらを用いた燐の熱拡散により低抵抗し、続いてＳｉ
３Ｎ４膜とＳｉＯ□膜の重合せ絶縁膜５０を各々化学気
相反応により堆積した。この後、重合せ絶縁膜５ｏ、　
−多結晶Ｓｉ膜４０、およびゲート絶縁膜３０を、レジ
スト膜（図示していない）を用いて逐次パターニングし
、ゲート保護絶縁膜５０およびゲート電極４０を形成し
た。さらに、パターニングに用いた上記レジスト膜を残
置したままシリコン基板１を０．３−深さだけドライエ
ツチング法により垂直方向にのみエツチングした。しか
る後、上記レジスト膜を除去してからシリコン基板１の
露出面を酸化し、１２ｎｍのＳｉｏ２膜（図示していな
い）を形成し、その後、１２０ｎｍのＳｉ、Ｎ４膜６０
を全面に堆積させた。この状態から、スパッタイオンエ
ツチングにより基板表面と垂直方向に上記Ｓｉ、Ｎ、膜
６０をエツチングし、ゲート電極４０等の側壁部にのみ
Ｓｉ３Ｎ４膜６０を残置させた（第８図（Ａ））。

第８図（Ａ）に示す状態から、重合せ絶縁膜５０、およ
び素子間分離絶縁膜２００をマスクにしてシリコン基板
１をスパッタイオンエツチング法によりさらに０．３−
垂直方向にエツチングした。この状態から、８０％抱水
ヒドラジンとイソプロパトルおよび１％トリトン×（商
品名：界面活性剤）を２．００：２０：１の割合で混合
したエツチング液により、露出されているシリコン基板
面をエツチングした。エツチング液の温度は１０℃に保
持した。上記のエツチング方法においては＜１１１＞に
はエツチングがほとんど進行されず、（１１１）半導体
基板の主表面と平行面方向にはエツチングされない。さ
らに、５ｉｎ２膜やＳｉ３Ｎ４膜も全くエツチングされ
ず、素子間分離絶縁膜２００やゲート保護絶縁膜５０、
およびＳｉ。

Ｎ４膜６０で覆われたゲート電極４０も浸触されない。

（１１１）主表面上のゲート電極４０のゲート長方向が
［１１１］と垂直なく２１１＞に設定されている場合、
上記工程によりゲート電極４０下部の半導体基板１がエ
ツチングされる量。

すなわち横穴奥行きはエツチング時間に依存せず、横穴
高さの１／３、すなわち０．１．であった。

上記は半導体主表面が（１１１）である場合、横穴奥面
は（Ｔｌｌ）、（１１丁）、または（１工１）のいずれ
かの面が現れ、それ以上エツチングが進行しなくなった
ためと考えられる。なお、上記工程は他のエツチング液
、たとえば水酸化カリウム（ＫＯＨ）水溶液などのごと
く半導体基板の面方位に依存してエツチング速度が大幅
に異なるエツチング液であればよい。また上記エツチン
グは溶液によらず気体を用いたドライエツチング法に基
づいても差し支えない（第８図（Ｂ））。

第８図（Ｂ）の状態から、露出されている半導体基板１
部を全面的に０．１部程度エツチングした。エツチング
には弗酸／硝酸の混合比１／２００の溶液を用いた。し
かる後、Ｓｉ３Ｎ４膜６０、およびゲート保護絶縁膜５
０を酸化阻止膜とする熱酸化を施し、露出されている半
導体基板１面にｏ、３ＩＩｒｎのＳ　ｉ　Ｏ２膜を形成
し、埋込み絶縁膜７０とした。次に露出残置されている
Ｓｉ、Ｎ４膜６０を１６０℃に加熱された燐酸溶液によ
り選択除去してから８００℃の湿式酸化法により高濃度
に燐が添加されているゲート電極４０の側壁に選択的に
０．２部Ｍ厚のＳｉＯ□膜を形成した。上記熱酸化工程
により低不純物濃度基板面に形成される５０ｎｍ厚の薄
い５ｉＯ７膜を除去し、ゲート電極４０の側壁部に０．
１５−厚のゲート側壁絶縁膜８０を選択的に形成した。

その状態から化学気相反応により０　、９１部ｍ厚の多
結晶Ｓｉ膜９ｏの堆積を施してから燐（Ｐ）のイオン注
入を加速エネルギー８０ｋｅＶ、注入量５　Ｘ　１０１
ｓａ＋１−”の条件で実施した。しかる後、Ｎ２雰囲気
中で９５０℃、１０分の加熱処理を行い、注入イオンの
活性化とソース拡散層１１０、およびドレイン拡散層１
１１をＳｉ基板１内に形成した（第８図（Ｃ））。

第８図（Ｃ）の状態から、多結晶Ｓｉ膜９０の平坦化エ
ッチを行い、各々分離されたソース取出し電極９１、お
よびドレイン取出し電極９２を形成した。次に、わずか
に燐が添加されたＳ　ｉ　Ｏ２膜をｏ、５ＩＲｎ厚で堆
積し、表面安定化膜１２０とした。最後に、表面安定化
膜１２０の所望箇所に開九を施し、晟を主成分とする電
極配線膜の被着と所望の回路楕成に基づくパターニング
を行いソース電極１３０．およびドレイン電極１４０を
含む電極および配線を形成した（第６図）。

上記の製造工程を経て半導体装置を製造したがソース−
ドレイン方向を〔ＯＴ１〕、または〔０１工〕になるご
とくゲート電極向きをあらかじめ設定したトランジスタ
においては、第８図（Ｂ）の状態でゲート電極４０直下
のＳｉ基板横穴面は天井部および底面部は（１１１）、
横穴奥面が（１１１）と垂直の関係にある（１１０）面
であった。ゲート幅方向、すなわち、第８図（Ｂ）の紙
面に垂直方向に関しては素子間分離絶縁膜（図示せず）
の端部で規定されていた。横穴天井面は（１１１）であ
り、基板主表面と厳密に平行な関係にある。したがって
、上記天井面を熱酸化することにより形成される埋込み
絶縁膜７ｏ上の単結晶層は均一厚さで、かつ極薄に構成
された。本実施例に基づく半導体装置においては、上記
単結晶層は７５ｎｍ厚で均一に構成されていることを断
面ｗｔ祭により確認した。本実施例に基づき製造された
ゲート長０．５ｔｌｒ＋＋、実効チャネル長０．３７ａ
＋のＭＯＳトランジスタにつきソース・ドレイン間耐圧
を測定したところ、約９．５ｖと高い値が得られた。比
較のために同時に製造した同一ゲート寸法の通常構造の
トランジスタにおいては約４．５■であり、パンチスル
ー耐圧で制限されていた。

上記の耐圧比較から、本実施例に基づくＭｏＳトランジ
スタにおいては、従来の通常構造に比ベパンチスルー耐
圧が約２倍と向上された。こらに。

本実施例に基づき種々のゲート長を有するＭＯＳトラン
ジスタを製造し、ドレイン電圧５ｖにおける閾電圧値の
ゲート長依存性を測定したところ、ゲート長が十分に長
い（５ｍ）トランジスタの閾電圧値に対し、０．５Ｖ低
下するゲート長は０．２−であった。一方１通常構造ト
ランジスタにおいてはゲート長０．８虜であり、本実施
例構造により短チヤネル効果が格段に改善されたことが
確認された。すなわち、本実施例に基づけば、５ｖなる
通常電源電圧においても高信頼度で動作でき、したがっ
て、高速動作可能な、かつ、短チヤネル効果が極めて小
さい極微細トランジスタを実現できる。

上述した製造工程において、埋込み絶縁膜７０の膜厚を
厚く形成するか、または基板１内に形成する横穴位置を
基板主表面に近づけるかすることにより、埋込み絶縁膜
上に残置される単結晶層をさらに薄くすることができる
。単結晶層厚を３０ｎｍにした本実施例に基づくＭＯＳ
トランジスタの短チヤネル効果特性を評価したところ、
実効ゲート長が０．１ｔ！ｍのトランジスタにおいても
長チャネルトランジスタの閾電圧値よりも０．３ＶＬか
低下が見られず、単結晶層厚が薄いほど短チヤネル効果
が改善されることが明らかになった。本実施例に基づい
て、種々の単結晶層厚を有する超微細トランジスタを製
造し、短チヤネル効果特性を評価したところ、埋込み絶
縁膜上の単結晶層が０．２ｔｒｍ以下であれば短チヤネ
ル効果が改善される傾向が見られたが、特に０．１−以
下で顕著であった。

上記′の実施例においては説明の都合上、単体のトラン
ジスタについて述べたが、本実施例は同一（１１１）面
基板上に複数個のトランジスタを有する半導体集積回路
装置に適用できる。この場合、本実施例に基づく複数個
のトランジスタと従来公知構造の複数個のトランジスタ
を同一基板上に混在させた構成でも差し支えない。上記
構成において、本実施例に基づく複数個のトランジスタ
はゲート長方向が＜１１０＞方向に設定されていること
が望ましい。

さらに、本実施例においては埋込み絶縁膜７０をソース
拡散層１１０、およびドレイン拡散層１１０の下部に構
成した場合について述べたが、所望により一方のみの構
成とし、他方は通常構造の拡散層としたトランジスタ構
造であっても差し支えない。また、本実施例はｎチャネ
ル型トランジスタに関するものであるが、ｐチャネル型
トランジスタ、およびｎチャネル型トランジスタとｐチ
ャネル型トランジスタによるＣＭＯ８構成に対しても同
様に適用できることは言うまでもない。

実施例　４ 上記第３の実施例において、Ｓｉ基板１として＜１１１
＞軸から＜１１０＞方向に約１０°傾いた＜３３２＞軸
に垂直な面を主表面とする基板を用い、上記第１の実施
例に従って半導体装置を製造した。本実施例においては
ソース−トレイン方向を〈工１０〉、またはく１工０〉
方向に設定し、ゲート幅方向をくエエ３〉とした。ヒド
ラジン混合液によりシリコン基板内に形成された横穴の
天井面、および底面は断面観察の結果、主表面と平行面
であり（３３２）面であった。横穴奥面は（工１０）面
で天井面、および底面と垂直であった。横穴側面は素子
間分離絶縁膜２００で規定されていた。上記横穴壁面酸
化により埋込み絶縁膜７０を形成したが、埋込み絶縁膜
７０上の単結晶層厚を５０ｎｍに保ったまま種々の埋込
み絶縁膜７０間の間隔を有する複数個のｎチャネル型Ｍ
○Ｓトランジスタを製造した。トランジスタの実効チャ
ネル長は０．５−、埋込み絶縁膜の膜厚は０．１ｔＩｔ
ｎに各々設定し、埋込み絶縁膜間間隔ｄは横穴エツチン
グ量の制御により変化させた。各トランジスタのソース
・ドレイン間耐圧を測定したところ、０．４．０．３．
０．２ａｍの各間隔のトランジスタにおいて各々７．５
ｖ、９ｖ、１１ｖとなったが、０．５−以上のｄ値のト
ランジスタでは耐圧向上の効果は見られなかった。

本実施例において、＜１１１＞軸からく１１０〉方向に
約１６°傾いた（２２１＞軸に垂直な面を主表面とする
基板を用い、ソース・ドレイン方向を＜Ｔ　１０＞また
はく１ＴＯ〉方向に設定し製造した半導体装置では横穴
の天井面および底面は主表面と平行な（２２１）面が得
られたが、く１１１〉軸から＜１１０＞軸方向に約２２
°傾いた＜３３１＞軸に垂直な面を主表面に用いた半導
体装置においては形成された横穴の天井面、および底面
は主表面と２２°傾いた（１１１）面が現ねれ、埋込み
絶縁膜７０上には均一厚の単結晶層は得られなかった。

また、＜１１１＞軸から＜００１＞方向に約１１°傾け
た＜２２３＞軸に垂直な面を主表面として製造した本実
施例に基づく半導体装置においでは主表面と平行な天井
面および底面を有する横　　　　穴が形成された。しか
しながら、＜１１１＞軸がら＜００１＞方向に約３０＠
傾いた＜１１３＞軸に垂直な面を主表面として製造され
た本実施例に基づく半導体装置においては、天井面およ
び底面が主表面と平行な横穴形成はできなかった。

上記の結果は、（１１１）からの傾きが約２０６以上の
各面においては形成される横穴の天井および底面が主表
面と平行でかつあらかじめ設定した深さ部に構成づき、
したがって埋込み絶縁膜７０上に極薄単結晶層を再現性
、および制御性よく残置できるが傾きが約２０°以上の
結晶面では極薄単結晶層の残置を制御できないことを示
している。前者の結晶面を主表面とし、本実施例に基づ
いて製造した半導体装置において、埋込み絶縁膜７０間
の間隔が実効チャネル長より狭く構成したトランジスタ
においては前記第１の実施例に基づいたトランジスタと
同様な効果、すなわち、ソース・トレイン間の耐圧向上
、および短チヤネル効果の改善が見られた。

〔発明の効果〕

以上説明したように、本発明によれば埋込み絶縁膜を半
導体基板側壁と自己整合、すなわち一定寸法でかつ半導
体主表面と平行に導入できる。本発明は原理として結晶
方位を利用するものであり、埋込み絶縁膜領域の設定は
極めて正確に制御できるので、超微細トランジスタの微
細化を何ら損うことはない。

バイポーラトランジスタへの適用においては。

埋込み絶縁膜を所望のごとく制御できるため埋込み絶縁
膜上半導体基板の結晶性を損うことなく、ベース・コレ
クタ間耐圧を従来に比べ２倍以上に向上できる。したが
って、ベース・コレクタ間耐圧を所望値以上に設計する
場合はエピタキシャル層をより薄く構成でき、かつ、グ
ラフトベース領域を真性ベース内に侵入させることもな
いので、能動領域は従来構造に比して大幅に拡大できる
。

その結果、電流密度を格段に増大できるので、超微細構
造でかつ超高速なトランジスタを実現できる。ＭＯＳト
ランジスタへの適用においては、ゲート電極と自己整合
の関係で、ゲート電極下の単結晶半導体基板内部の所望
箇所に絶縁膜を構成でき、また結晶方位を利用するので
、使用する基板主表面の結晶方位が定まれば、絶縁膜構
成領域の設定はきわめて正確に制御できる。また、上記
絶縁膜上の単結晶領域はもともと良好な単結晶であり、
本発明手法を経ても何ら悪化されることはない。さらに
、ソース・ドレイン接合のチャネル領域を除いた接合側
面領域をすべて絶縁膜で置換えた構造を実現できるので
、パンチスルー電流経路をほとんど完全に遮断できる。

したがって、閾電圧値がゲート長の微細化に伴って変化
する、いわゆる短チヤネル効果を大幅に改善できる。特
に、実効チャネル長が０．１１ｍ以上のトランジスタに
おいても、短チヤネル効果が小さい特性が実現できる。

また、本発明に基づけば、ソース・ドレイン接合の底面
部のすべて、および側面部の大半を低誘電率で、かつ厚
い膜厚を有する絶縁膜で置換できるので、入出力容量を
大幅に低減できる。その結果、動作速度を高速化できる
効果も有する。

【図面の簡単な説明】

第１図は、本発明の一実施例のバイポーラトランジスタ
の断面図、第２図は、従来の一例のバイポーラトランジ
スタの断面図、第３図（Ａ）〜（Ｈ）は１本発明のバイ
ポーラトランジスタの製造方法の一実施例を示す工程断
面図、第４図（Ａ）〜（Ｅ）は１本発明のバイポーラト
ランジスタの製造方法の別の実施例を示す工程断面図、
第５図は、第１図のバイポーラトランジスタの平面図。 第６図は１本発明のＭｏＳトランジスタの一実施例の断
面図、第７図は、従来の一例のＭＯＳトランジスタの断
面図、第８図（Ａ）〜（Ｃ）は１本発明のＭＯＳトラン
ジスタの製造方法の一実施例を示す断面図である。 １・・・Ｐ型Ｓｉ単結晶基板 ２・・・Ｎ＋型埋込み層 ３・・・エピタキシャル層 ４・・・素子間分離絶縁膜 ５・・・多結晶（または非晶質）Ｓｉ膜　　　６・・・
埋込み絶縁膜 ７・・・コレクタ取出し電極（ベース取出し電極兼ねる
） ８・・・Ｐ＋型エミッタ拡散層 ９・・・Ｐ＋型コレクタ拡散層 １０・・・Ｐ＋型グラフトベース １１・・・Ｐ型真性ベース拡散層 １２・・・Ｎ＋型エミッタ拡散層 １３・・・エミッタ取出し電極 １４−８ｉｎ、膜 １５・・・コレクタ電極 １６・・・エミッタ電極 １７・・・コレクタ電極 １８・・・エミッタ電極 １９・・・コレクタ電極 ２Ｏ−Ｓｉｎ２膜 ２１・・・Ｓｉ、Ｎ４膜 ２２・・・ＳｉＯ２膜 ２３・・・重合せ絶縁膜 ２４・・・レジスト膜 ３０・・・ゲート絶縁膜 ４０・・・ゲート電極 ５０・・・ゲート保護絶縁膜 ６０・・・Ｓｉ、Ｎ、膜 ６１・・・埋込み絶縁膜 ７０・・・多結晶（または非晶質）Ｓｉ膜７１・・・エ
ミッタ取出し電極 ８０・・・ゲート側壁絶縁膜 ９１・・・ソース取出し電極 ９１・・・ソース取出し電極 ９２・・・ドレイン取出し電極 １００・・・横型ＰＮＰトランジスタ １０１・・・縦型ＮＰＮトランジスタ １１０・・・ソース拡散層 １１１・・・ドレイン拡散層 １２０・・・表面安定化膜 １３０・・・ソース電極 １４０・・・ドレイン電極 １４０・・・ドレイン電極 １４１・・・５ｉ０２膜 １６１．１７１，１８１・・・接続孔 ２００・・・素子間分離絶縁膜 ２４０・・・レジスト膜 ７１０・・・埋込み絶縁膜

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の表面領域に形成された凸形半導体領域
   と、該凸形半導体領域の底部の少なくとも両側の上記半
   導体基板表面上に形成された埋込み絶縁膜と、上記凸形
   半導体領域の側壁に接し、かつ、上記埋込み絶縁膜上に
   形成された取出し電極層と、該取出し電極層に接する上
   記凸形半導体領域の側壁部に形成された不純物ドープ領
   域とを具備し、かつ、上記埋込み絶縁膜の底面の半導体
   基板表面が（１１１）面からなることを特徴とする半導
   体装置。 ２、上記不純物ドープ領域の一対の辺が素子間分離領域
   と接することにより該領域の境界の一部が規定されてい
   ることを特徴とする特許請求の範囲第１項記載の半導体
   装置。 ３、半導体基板に第１の垂直エッチングを行って溝を形
   成し、凸形半導体領域を形成する工程と。 上記凸形半導体領域の側壁部に耐酸化性被膜を選択的に
   形成する工程と、上記半導体基板に第２の垂直エッチン
   グを行い、上記溝を深くする工程と、異方性エッチング
   を行い、〈１１０〉軸方向にエッチングを進行させて上
   記凸形半導体領域の側壁底部に食い込み、かつ、底面の
   半導体基板表面が（１１１）面からなる溝を形成する工
   程と、上記凸形半導体領域の少なくとも両側の上記溝の
   表面に埋込み絶縁膜を形成する工程とを含むことを特徴
   とする半導体装置の製造方法。 ４、上記半導体基板の主表面として（１１１）面を用い
   ることを特徴とする特許請求の範囲第５項記載の半導体
   装置の製造方法。 ５、上記半導体基板の主表面として（１１１）面との傾
   きが約２０゜以下の面を用いることを特徴とする特許請
   求の範囲第５項記載の半導体装置の製造方法。