JPH01123416A - Manufacture of semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特にＣ−ＭＯ
Ｓ （Ｃｏｍｐ １ ｅｍｅ ｎ ｔ ａ ｒ ｙ−Ｍ
ｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing a C-MO device.
S (Comp 1 emen t a ry-M
etal Oxide Sem1conduct.
ｒ）等の相補型半導体装置の製造方法に関するものであ
る。The present invention relates to a method of manufacturing a complementary semiconductor device such as r).
ｒ従来の技術］
近年、半導体装置は広範囲な分野に使用されるようにな
り、低消費電力化、高速化の要請が強くなってきている
。このような要請に応え、Ｃ−ＭＯ８等の相補型半導体
装置が広く使われるようになりつつある。r Prior Art] In recent years, semiconductor devices have come to be used in a wide range of fields, and there has been a strong demand for lower power consumption and higher speed. In response to such demands, complementary semiconductor devices such as C-MO8 are becoming widely used.
従来のＣ−ＭＯＳ技術においては、Ｐ型半導体基板にＮ
型のウェル層を形成するものと、Ｎ型半導体基板にＰ型
のウェル層を形成するもの（シングル・ウェル技術）が
主流であった。ところが、微細化の進展に伴ない、Ｐ型
あるいはＮ型の半導体基板にＰ型のウェル層とＮ型のウ
ェル層の２つのウェル層を形成する技術が導入されつつ
ある。In conventional C-MOS technology, N
The mainstream technology was to form a type well layer, and to form a P-type well layer on an N-type semiconductor substrate (single-well technology). However, as miniaturization progresses, a technology is being introduced to form two well layers, a P-type well layer and an N-type well layer, in a P-type or N-type semiconductor substrate.
このように半導体基板にＰ型とＮ型の双方のウェル層を
形成する技術（フィン・ウェル技術）は、ゲート長の短
いショートチャネルトランジスタを形成する上でバンチ
スルーを抑制する手段として有効である。たとえば、Ｎ
チャネル型トランジスタのバンチスルーを抑制するため
には、半導体基板内のＰ型の不純物濃度を高くすること
が必要である。しかし、半導体基板内のＰ型の不純物濃
度を高くすると、この半導体基板内にＮ型のウェル層を
形成するためにはより多くのＮ型の不純物を導入しなけ
ればならない。このことは半導体装置の製造において大
きな困難を伴なうことになる。In this way, the technology of forming both P-type and N-type well layers on a semiconductor substrate (fin-well technology) is effective as a means of suppressing bunch-through when forming short channel transistors with short gate lengths. . For example, N
In order to suppress bunch-through of channel type transistors, it is necessary to increase the concentration of P-type impurities in the semiconductor substrate. However, if the concentration of P-type impurities in the semiconductor substrate is increased, more N-type impurities must be introduced in order to form an N-type well layer in the semiconductor substrate. This causes great difficulty in manufacturing semiconductor devices.
そこで、半導体基板内の不純物濃度を変えることなく、
Ｎチャネル型トランジスタを形成する領域のみにおいて
Ｐ型の不純物濃度を高くする技術が有効となる。すなわ
ち、Ｐ型半導体基板内にＮ型のウェル層を形成するだけ
でなく、Ｐ型のウェル層をも形成する技術（フィン・ウ
ェル技術）が非常に有効となる。Therefore, without changing the impurity concentration in the semiconductor substrate,
It is effective to increase the concentration of P-type impurities only in the region where the N-channel transistor is to be formed. In other words, a technique (fin-well technique) that not only forms an N-type well layer in a P-type semiconductor substrate but also forms a P-type well layer is extremely effective.
第２Ａ図〜第２Ｅ図は、従来のＣ−ＭＯ５の半導体装置
の製造方法において、半導体基板内←Ｎ型のウェル層と
Ｐ型のウェル層とを形成する方法を工程順に示す部分断
面図である。2A to 2E are partial cross-sectional views showing, in order of steps, a method for forming an N-type well layer and a P-type well layer in a semiconductor substrate in a conventional method for manufacturing a C-MO5 semiconductor device. be.
まず、第２Ａ図を参照して、シリコン基板１上に薄い酸
化膜２、窒化膜３を順に形成する。その後、シリコン基
板１表面の所定部をバターニングするためのレジスト膜
４を形成し、エツチングすることによりＮ型のウェル層
を形成する領域のみを露出させる。矢印Ａで示すように
Ｐ十等のＮ型の不純物イオンを注入する。そうすること
によって、露出された領域のみにおいてシリコン基板１
の表面層にＮ型イオン注入層５が形成される。First, referring to FIG. 2A, a thin oxide film 2 and a thin nitride film 3 are sequentially formed on a silicon substrate 1. As shown in FIG. Thereafter, a resist film 4 for patterning a predetermined portion of the surface of the silicon substrate 1 is formed and etched to expose only a region where an N-type well layer will be formed. As shown by arrow A, N-type impurity ions such as P10 are implanted. By doing so, the silicon substrate 1 is exposed only in the exposed area.
An N-type ion implantation layer 5 is formed on the surface layer.
次に、第２Ｂ図を参照して、レジスト膜４を除去する。Next, referring to FIG. 2B, the resist film 4 is removed.
その後、熱処理を施すことによって注入されたＮ型の不
純物を拡散させ、Ｎ型ウェル層５１を形成する。Ｎ型ウ
ェル層５１の上には厚い酸化膜６が形成される。Thereafter, heat treatment is performed to diffuse the implanted N-type impurity and form an N-type well layer 51. A thick oxide film 6 is formed on the N-type well layer 51.
第２Ｃ図を参照して、窒化膜３が除去された後、矢印Ｂ
で示すようにＢ＋等のＰ型の不純物イオンが注入される
ことにより、薄い酸化膜２の下にＰ型イオン注入層７が
形成される。Referring to FIG. 2C, after the nitride film 3 is removed, arrow B
By implanting P-type impurity ions such as B+, a P-type ion implantation layer 7 is formed under the thin oxide film 2 as shown in FIG.
その後、第２Ｄ図に示すように、注入されたＰ型の不純
物を拡散させ、Ｐ型ウェル層７１を形成する。Thereafter, as shown in FIG. 2D, the implanted P-type impurity is diffused to form a P-type well layer 71.
第２Ｅ図を参照して、酸化膜２．６を除去する。Referring to FIG. 2E, oxide film 2.6 is removed.
このようにして形成されたＮ型ウェル層５１とＰ型ウェ
ル層７１とは重複領域８を有している。予め設計された
双方のウェル層の境界線をＸで示すと、重複領域８は、
Ｎ型ウェル層５１が境界線Ｘよりｄｌの距離だけ横方向
に拡がり、Ｐ型ウェル層７１が境界線Ｘよりｄ２の距離
だけ横方向に拡がることによって形成されている。The N-type well layer 51 and the P-type well layer 71 thus formed have an overlapping region 8. If the pre-designed boundaries between both well layers are indicated by X, the overlapping region 8 is
The N-type well layer 51 extends laterally from the boundary line X by a distance dl, and the P-type well layer 71 extends laterally from the boundary line X by a distance d2.
［発明が解決しようとする問題点］
上述のように、従来の製造方法によればＮ型のウェル層
とＰ型のウェル層との重複する領域が形成される。この
重複領域においてはＰ型とＮ型とが互いに補い合う部分
が発生する。そのため、この重複領域においては導電型
式としてＰ型でもなく、かつＮ型でもない導電特性を示
す部分が存在するようになる。したがって、この部分に
能動素子を形成すると、所定の目標とする特性が得られ
ないという問題点があった。[Problems to be Solved by the Invention] As described above, according to the conventional manufacturing method, a region where the N-type well layer and the P-type well layer overlap is formed. In this overlapping region, a portion occurs where the P type and the N type complement each other. Therefore, in this overlapping region, there is a portion that exhibits conductivity characteristics that are neither P-type nor N-type. Therefore, if an active element is formed in this portion, there is a problem in that a predetermined target characteristic cannot be obtained.
そこでここの発明は上記のような問題点を解消するため
になされたもので、互いに逆の導電型の能動領域を有す
る。双方の半導体層を重複することなく、形成すること
が可能な相補型の半導体装置の製造方法を提供すること
を目的とする。Therefore, the present invention was made to solve the above-mentioned problems, and has active regions of mutually opposite conductivity types. It is an object of the present invention to provide a method for manufacturing a complementary semiconductor device that can form both semiconductor layers without overlapping them.
［問題点を解決するための手段］
この発明に従った半導体装置の製造方法は、同一半導体
基板内に互いに逆の導電型を有する複数の半導体層を形
成するときに、双方の半導体層の目的とする境界線から
所定の距離隔てた別の境界線で定められる領域にそれぞ
れの導電型の不純物をドープするステップを備えたもの
である。[Means for Solving the Problems] A method for manufacturing a semiconductor device according to the present invention provides a method for manufacturing a semiconductor device when forming a plurality of semiconductor layers having mutually opposite conductivity types in the same semiconductor substrate. The method includes the step of doping impurities of respective conductivity types into regions defined by another boundary line separated by a predetermined distance from the boundary line.
［作用］
この発明における半導体装置の製造方法は、同一半導体
基板内に互いに逆の導電型を有する複数の半導体層を形
成するときに行なわれる不純物のドーピングを、目的と
する双方の半導体層の境界線より所定の距離隔てた領域
内で行なっている。[Function] The method for manufacturing a semiconductor device according to the present invention includes doping of impurities performed when forming a plurality of semiconductor layers having mutually opposite conductivity types in the same semiconductor substrate. This is done within an area separated by a predetermined distance from the line.
そのため、不純物をドープした後、行なわれる熱処理に
よる不純物の横方向拡散によっても双方の半導体層がｍ
ｌＨすることなく形成される。Therefore, even after doping the impurities, the lateral diffusion of the impurities due to the heat treatment will cause the m
Formed without lH.
［発明の実施例］
第１Ａ図〜第１Ｅ図はこの発明に従った半導体装置の製
造方法を特にウェル層の形成方法について工程順に示す
部分断面図である。[Embodiments of the Invention] FIGS. 1A to 1E are partial cross-sectional views showing a method for manufacturing a semiconductor device according to the present invention, particularly a method for forming a well layer, in order of steps.
まず、第１Ａ図を参照して、シリコン基板１上に薄い酸
化膜２および窒化膜３を順に形成する。First, referring to FIG. 1A, a thin oxide film 2 and a thin nitride film 3 are sequentially formed on a silicon substrate 1. As shown in FIG.
その後、シリコン基板１上の表面の所定部をパターニン
グするためのレジスト膜４を形成する。このレジスト膜
４をマスクとしてエツチングすることにより、シリコン
基板１の所定の表面領域のみが露出される。このとき、
Ｎ型ウェル層とＰ型ウェル層との目的とする境界線Ｘよ
り所定の距離ｄ、たけ隔てた境界線をもって、シリコン
基板１の所定の表面領域が露出される。その後、矢印Ａ
に示すようにＰ十等のＮ型の不純物イオンが注入される
。シリコン基板１の所定の表面層にはＮ型イオン注入層
５が形成される。Thereafter, a resist film 4 for patterning a predetermined portion of the surface of the silicon substrate 1 is formed. By etching this resist film 4 as a mask, only a predetermined surface area of the silicon substrate 1 is exposed. At this time,
A predetermined surface area of the silicon substrate 1 is exposed at a boundary line separated by a predetermined distance d from the desired boundary line X between the N-type well layer and the P-type well layer. Then arrow A
As shown in the figure, N-type impurity ions such as P10 are implanted. An N-type ion-implanted layer 5 is formed in a predetermined surface layer of the silicon substrate 1 .
次に、第１Ｂ図を参照して、レジスト膜４が除去される
。熱処理が施されることにより、シリコン基板１に注入
されたＮ型の不純物が横方向に拡散し、Ｎ型ウェル層５
１が形成される。Ｎ型ウェル層５１の上には厚い酸化膜
６が形成される。Next, referring to FIG. 1B, resist film 4 is removed. By performing the heat treatment, the N-type impurity implanted into the silicon substrate 1 is diffused in the lateral direction, and the N-type well layer 5 is
1 is formed. A thick oxide film 6 is formed on the N-type well layer 51.
第１Ｃ図を参照して、窒化膜３が除去された後、Ｎ型ウ
ェル層とＰ型ウェル層との予め定められた境界線Ｘより
所定の距離ｄ２だけ隔てた境界線でもって、バターニン
グされたレジスト膜４が形成される。レジスト膜４をマ
スクとして矢印Ｂに示すようにＢ＋等のＰ型の不純物イ
オンが注入される。レジスト膜４によって覆われていな
い領域で薄い酸化膜２の下にＰ型イオン注入層７が形成
される。Referring to FIG. 1C, after the nitride film 3 is removed, buttering is performed at a boundary line separated by a predetermined distance d2 from a predetermined boundary line X between the N-type well layer and the P-type well layer. A resist film 4 is formed. P-type impurity ions such as B+ are implanted as shown by arrow B using the resist film 4 as a mask. A P-type ion implantation layer 7 is formed under the thin oxide film 2 in a region not covered by the resist film 4.
第１Ｄ図を参照して、レジスト膜４を除去する。Referring to FIG. 1D, resist film 4 is removed.
その後、熱処理を施すことによってシリコン基板１に注
入されたＰ型の不純物が横方向に拡散し、Ｐ型ウェル層
７１が形成される。Thereafter, by performing heat treatment, the P-type impurity implanted into the silicon substrate 1 is laterally diffused, and a P-type well layer 71 is formed.
そして、第１Ｅ図に示すように酸化膜２．６を除去する
ことにより、Ｎ型ウェル層５１とＰ型ウェル層７１とが
重複することなく、シリコン基板１内に形成される。Then, as shown in FIG. 1E, by removing the oxide film 2.6, the N-type well layer 51 and the P-type well layer 71 are formed in the silicon substrate 1 without overlapping.
上記実施例において、所定の距離ｄ、、ｄ２は、各ウェ
ル層の深さり、、Ｄ２に対して０．７〜０゜９・ （Ｄ
、、Ｄ２）の範囲内であれば好ましい。In the above embodiment, the predetermined distance d, d2 is 0.7 to 0°9·(D
, D2) is preferable.
これは、不純物注入後の横方向の拡散距離（ｄ）がウェ
ル層の深さ（Ｄ）に対して０．７Ｄ〜０゜９Ｄの範囲内
であるからである。This is because the lateral diffusion distance (d) after impurity implantation is within the range of 0.7D to 0.9D with respect to the depth (D) of the well layer.
なお、従来の製造方法によってＮ型ウェル層とＰ型ウェ
ル層とが重複領域を有するように形成されたとしても、
重複領域内に能動素子を形成しなければ問題点を回避す
ることも可能である。それは、ｆｆ［領域内においては
、予め設定されたウェル層の不純物濃度以外の濃度を示
し、この上に能動素子を形成すると、その能動素子はこ
の領域以外のウェル層上に形成された能動素子とは異な
る特性を示すからである。したがって、好ましくは、設
計上のＰ型ウェル層とＮ型ウェル層との境界線より、最
大でもｄ−０，９Ｄ以内の範囲内に能動素子を形成する
ための拡散領域を形成しないことによって、この問題点
を回避することが可能である。Note that even if the N-type well layer and the P-type well layer are formed to have an overlapping region by a conventional manufacturing method,
It is also possible to avoid the problem by not forming active elements in the overlapping region. It indicates a concentration other than the predetermined impurity concentration of the well layer within the ff [region, and when an active element is formed on this area, the active element will be an active element formed on the well layer other than this area. This is because they exhibit different characteristics. Therefore, preferably, by not forming a diffusion region for forming an active element within a range of at most d-0.9D from the designed boundary line between the P-type well layer and the N-type well layer, It is possible to avoid this problem.
［発明の効果］
以上のように、この発明によれば相補型の半導体装置の
製造方法において、互いに逆の導電型を有する複数の半
導体層を、重複する領域を持つことなく形成することが
でき、それらの半導体層内に形成されるすべての能動素
子を設定値通りに動作させることが可能となる。[Effects of the Invention] As described above, according to the present invention, in a method for manufacturing a complementary semiconductor device, a plurality of semiconductor layers having mutually opposite conductivity types can be formed without overlapping regions. , it becomes possible to operate all the active elements formed in those semiconductor layers according to the set values.
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図は
この発明の一実施例による半導体装置の製造方法を工程
順に示す部分断面図、第２Ａ図、第２Ｂ図、第２Ｃ図、
第２Ｄ図、第２Ｅ図は従来の半導体装置の製造方法を工
程順に示す部分断面図である。
図において、１はシリコン基板、２．６は酸化膜、３は
窒化膜、４はレジスト膜、５はＮ型イオン注入層、７は
Ｐ型イオン注入層、８は重複領域、５１はＮ型ウェル層
、７１はＰ型ウェル層である。
なお、各図中、同一符号は同一または相当部分を示す。1A, 1B, 1C, 1D, and 1E are partial cross-sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps; FIGS. 2A, 2B, and 2C; figure,
FIGS. 2D and 2E are partial cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps. In the figure, 1 is a silicon substrate, 2.6 is an oxide film, 3 is a nitride film, 4 is a resist film, 5 is an N-type ion implantation layer, 7 is a P-type ion implantation layer, 8 is an overlapping region, and 51 is an N-type The well layer 71 is a P-type well layer. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (4)
体層と第２の導電型の半導体層とが形成され、前記第１
の導電型の半導体層と前記第２の導電型の半導体層とは
相互に逆の導電型の能動領域を有する相補型の半導体装
置の製造方法において、 前記主表面上に予め定められた、前記第１の導電型の半
導体層と前記第２の導電型の半導体層との目的境界線か
ら、所定の距離隔てた第１の境界線で定められる領域に
第１の導電型の不純物をドープするステップと、 前記ドープされた第１の導電型の不純物を熱処理によっ
て拡散させ、前記第１の導電型の半導体層を形成するス
テップと、 前記目的境界線から、所定の距離隔てた第２の境界線で
定められる領域に第２の導電型の不純物をドープするス
テップと、 前記ドープされた第２の導電型の不純物を熱処理によっ
て拡散させ、前記第２の導電型の半導体層を形成するス
テップとを備え、それによって、前記第１の導電型の半
導体層と前記第２の導電型の半導体層とが形成される領
域が重複しないことを特徴とする、半導体装置の製造方
法。(1) A semiconductor layer of a first conductivity type and a semiconductor layer of a second conductivity type are formed on a semiconductor substrate having a main surface;
A method for manufacturing a complementary semiconductor device in which a semiconductor layer of a conductivity type and a semiconductor layer of a second conductivity type have active regions of mutually opposite conductivity types, Doping a first conductivity type impurity into a region defined by a first boundary line separated by a predetermined distance from an intended boundary line between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer. forming a semiconductor layer of the first conductivity type by diffusing the doped impurity of the first conductivity type by heat treatment; and forming a second boundary separated by a predetermined distance from the target boundary line. doping a second conductivity type impurity into a region defined by the line; and diffusing the doped second conductivity type impurity by heat treatment to form the second conductivity type semiconductor layer. A method for manufacturing a semiconductor device, characterized in that regions in which the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are formed do not overlap.
Ｄ）に対して最大０．９Ｄの範囲内である、特許請求の
範囲第１項に記載の半導体装置の製造方法。(2) The predetermined distance (d) is the depth of the semiconductor layer (
D) is within a maximum range of 0.9D.
の所定部をパターニングするためのレジスト膜を形成し
、そのレジスト膜をマスクとして行なわれる、特許請求
の範囲第１項または第２項に記載の半導体装置の製造方
法。(3) The step of doping with impurities is performed by forming a resist film for patterning a predetermined portion of the main surface and using the resist film as a mask. A method for manufacturing a semiconductor device.
ＭＯＳトランジスタである、特許請求の範囲第１項ない
し第３項のいずれかに記載の半導体装置の製造方法。(4) The method for manufacturing a semiconductor device according to any one of claims 1 to 3, wherein the semiconductor device is a fin-well type complementary MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281622A JPH01123416A (en) | 1987-11-06 | 1987-11-06 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62281622A JPH01123416A (en) | 1987-11-06 | 1987-11-06 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01123416A true JPH01123416A (en) | 1989-05-16 |
Family
ID=17641691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62281622A Pending JPH01123416A (en) | 1987-11-06 | 1987-11-06 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01123416A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260055A (en) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
-
1987
- 1987-11-06 JP JP62281622A patent/JPH01123416A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260055A (en) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| JP4711636B2 (en) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | Manufacturing method of semiconductor device |
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