JPH01119096A - シールド板内蔵の回路基板 - Google Patents
シールド板内蔵の回路基板Info
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- JPH01119096A JPH01119096A JP62276453A JP27645387A JPH01119096A JP H01119096 A JPH01119096 A JP H01119096A JP 62276453 A JP62276453 A JP 62276453A JP 27645387 A JP27645387 A JP 27645387A JP H01119096 A JPH01119096 A JP H01119096A
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- NMFHJNAPXOMSRX-PUPDPRJKSA-N [(1r)-3-(3,4-dimethoxyphenyl)-1-[3-(2-morpholin-4-ylethoxy)phenyl]propyl] (2s)-1-[(2s)-2-(3,4,5-trimethoxyphenyl)butanoyl]piperidine-2-carboxylate Chemical compound C([C@@H](OC(=O)[C@@H]1CCCCN1C(=O)[C@@H](CC)C=1C=C(OC)C(OC)=C(OC)C=1)C=1C=C(OCCN2CCOCC2)C=CC=1)CC1=CC=C(OC)C(OC)=C1 NMFHJNAPXOMSRX-PUPDPRJKSA-N 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
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- H05K3/46—Manufacturing multilayer circuits
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- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、チューナやVTR等の電子機器で使用され
る回路基板に関するものであり1時に、信号の漏洩を防
止する為のシールド板内蔵の回路基板に関するものであ
る。
る回路基板に関するものであり1時に、信号の漏洩を防
止する為のシールド板内蔵の回路基板に関するものであ
る。
〔従来の技術及び発明が解決しようとする問題点〕従来
の電子機器の回路基板を88図に於て説明する。ケース
(転)の内側に回路基板(ロ)が設けられており、様々
な電気部品(転)(ロ)・・・が取付けられている。
の電子機器の回路基板を88図に於て説明する。ケース
(転)の内側に回路基板(ロ)が設けられており、様々
な電気部品(転)(ロ)・・・が取付けられている。
そして1例えば見損回路■を初めとする高周波を発生す
るよへな回路では、他の回路へ信号が漏洩しないように
金属性のシールド板(24を立設して他の回路と遮蔽す
る必要がある。然し、近年電子機器の小型化に伴い回路
基板が多層化されることが多くなり、該多層基板の上部
基板と下部基板との間の信号の漏洩が問題視されるよう
になってきた。
るよへな回路では、他の回路へ信号が漏洩しないように
金属性のシールド板(24を立設して他の回路と遮蔽す
る必要がある。然し、近年電子機器の小型化に伴い回路
基板が多層化されることが多くなり、該多層基板の上部
基板と下部基板との間の信号の漏洩が問題視されるよう
になってきた。
特にセラミックは誘電体であり、これを素材としたセラ
ミック回路基板(以下rccp基板」と略す)は、PC
基板と比較して2〜3倍高い誘電性を有するので、−1
鳴シールド°効果を高めなくてはならない。そこで、前
記上部基板と下部基板との夫々の信号が漏洩し干渉しな
いようにする為に解決せられるべき技術的問題点が生じ
てくるのである。
ミック回路基板(以下rccp基板」と略す)は、PC
基板と比較して2〜3倍高い誘電性を有するので、−1
鳴シールド°効果を高めなくてはならない。そこで、前
記上部基板と下部基板との夫々の信号が漏洩し干渉しな
いようにする為に解決せられるべき技術的問題点が生じ
てくるのである。
この発明は、上記問題点に鑑入とれを解決するために提
案せられたものであり、セラミック基板上にメッキによ
り被膜された導電層を形成し、該導電層をエツチングす
ることによりt極部及び配線部を設けたCCP基板に於
て、前記CCP基板を複数枚積層して多層基板を形成し
、そのffl’!された適宜接合面ヘシールド電極層を
設け、更に。
案せられたものであり、セラミック基板上にメッキによ
り被膜された導電層を形成し、該導電層をエツチングす
ることによりt極部及び配線部を設けたCCP基板に於
て、前記CCP基板を複数枚積層して多層基板を形成し
、そのffl’!された適宜接合面ヘシールド電極層を
設け、更に。
前記セラミック回路基板のスルーホールを介して該シー
ルド電極層とアース端子とを接続したことを特徴とする
シールド板内蔵の[!l!回路基板を提供せんとするも
のである。
ルド電極層とアース端子とを接続したことを特徴とする
シールド板内蔵の[!l!回路基板を提供せんとするも
のである。
この発明は、ccp基板を複数枚積層して多層基板を形
成し、その接合面へシールド電極層を設けである。この
シールド電極層は1例えば前記CCP基板と同様にメッ
キにて導#IJNJを形成やることもでき、更にスルー
ホールを介して前記CCP基板の何れかの面のアース端
子へ接続されている。
成し、その接合面へシールド電極層を設けである。この
シールド電極層は1例えば前記CCP基板と同様にメッ
キにて導#IJNJを形成やることもでき、更にスルー
ホールを介して前記CCP基板の何れかの面のアース端
子へ接続されている。
依って、前記多層基板の内部にシールド板を内蔵して上
部基板と下部基板とを遮蔽することができ、信号の漏洩
を防止しS/N比を改善することができる。而も−CC
P基板であるためスルーホールの形成が容易であり一安
価にシールド電極層を設けることが可能である。
部基板と下部基板とを遮蔽することができ、信号の漏洩
を防止しS/N比を改善することができる。而も−CC
P基板であるためスルーホールの形成が容易であり一安
価にシールド電極層を設けることが可能である。
以下、この発明の一実施例を別紙添付図面に従って詳述
する。第1図は本考案の回路基板を示した縦断面図であ
り一複数枚のセラミック基板(1a)(1b)が積層さ
れ、夫々の面へメッキを施し導電層(2a)(2b)を
設けてccp基板(3)を形成している。
する。第1図は本考案の回路基板を示した縦断面図であ
り一複数枚のセラミック基板(1a)(1b)が積層さ
れ、夫々の面へメッキを施し導電層(2a)(2b)を
設けてccp基板(3)を形成している。
前記導電層(2a)(2b)は、導電性及び耐蝕性1価
格等を考え銅を使用するを町とし、更にエツチングによ
って各々の回路パターンを設け、必要に応じスルーホー
ル(4)を介して上面の導電層(2a)と下面の導電層
(2b)とを導通させている。又、前記セラミック基板
(la)(lb)間にはシールド電極層(5)が挾持さ
れて設けである。このシールド電極層(5)は。
格等を考え銅を使用するを町とし、更にエツチングによ
って各々の回路パターンを設け、必要に応じスルーホー
ル(4)を介して上面の導電層(2a)と下面の導電層
(2b)とを導通させている。又、前記セラミック基板
(la)(lb)間にはシールド電極層(5)が挾持さ
れて設けである。このシールド電極層(5)は。
前記スルーホール(4)及びその近傍を除いてセラミッ
ク基板(la) (lb)間の略全面に亘って埋設され
。
ク基板(la) (lb)間の略全面に亘って埋設され
。
更に、該セラミック基板(la) (Ib)に開穿され
たスルーホール(6)(6)・・・を介して、前記上面
の導電層(2a)及び下面の導電層(2b)のアース電
極(71(力・・・へ導通されている。
たスルーホール(6)(6)・・・を介して、前記上面
の導電層(2a)及び下面の導電層(2b)のアース電
極(71(力・・・へ導通されている。
内に、第2図乃至第4図に従って本考案のCCP基板(
3)の形成手段を説明する。尚、第1図と対応する構成
は同一符号を使用する。第2図はセラミック基板(1a
)を示したものであり、適宜位置くスルーホール(4a
7(6)が開穿されている。第3図はセラミック基板(
1b)を示したものであり、第3図(Nに図示された上
面個の適宜位置に複数の円柱状の突起+8)(8)・・
・を立設しである。この突起(8)+8)・・・の大き
さは特に限定されるべきではないが、本′:A施例く於
ては直径1■前後で高さは0.2 *tx程度に形成す
るを可とし、形状は円柱に限らず三角柱、四角柱等であ
ってもよい。そして、該セラミック基板(Ib)上であ
って前記セラミック基板(1a)のスルーホール(4a
)に対応する位置に円柱(8a)を設け、この円柱(8
a)の中心にスルーホール(4b)を開穿すると共に、
更に、該セラミック基板(1b)上の適宜位置へスルー
ホール(6)(6)・・・を開穿する。而して、第2図
に示したセラミック基板(1a)の下面と、第3図に示
したセラミック基板(1b)の上面とを接合し一体化す
る。この接合手段としでは各セラミック基板(la)
(lb)を焼成後、前記円柱状の突起+8++8)・・
・へ絶縁性の接着剤を塗布して接着するか、或は各セラ
ミック基板(la)(lb)を焼結して一体化する等の
手段がある。@4図は各セラミック基板(1aX1b)
を絶縁性の接着剤(9)にて接合した状態を示すもので
あり、前記スルーホール(4a)と(4b)は同一位置
で合致しスルーホール(4)を形成している。そして。
3)の形成手段を説明する。尚、第1図と対応する構成
は同一符号を使用する。第2図はセラミック基板(1a
)を示したものであり、適宜位置くスルーホール(4a
7(6)が開穿されている。第3図はセラミック基板(
1b)を示したものであり、第3図(Nに図示された上
面個の適宜位置に複数の円柱状の突起+8)(8)・・
・を立設しである。この突起(8)+8)・・・の大き
さは特に限定されるべきではないが、本′:A施例く於
ては直径1■前後で高さは0.2 *tx程度に形成す
るを可とし、形状は円柱に限らず三角柱、四角柱等であ
ってもよい。そして、該セラミック基板(Ib)上であ
って前記セラミック基板(1a)のスルーホール(4a
)に対応する位置に円柱(8a)を設け、この円柱(8
a)の中心にスルーホール(4b)を開穿すると共に、
更に、該セラミック基板(1b)上の適宜位置へスルー
ホール(6)(6)・・・を開穿する。而して、第2図
に示したセラミック基板(1a)の下面と、第3図に示
したセラミック基板(1b)の上面とを接合し一体化す
る。この接合手段としでは各セラミック基板(la)
(lb)を焼成後、前記円柱状の突起+8++8)・・
・へ絶縁性の接着剤を塗布して接着するか、或は各セラ
ミック基板(la)(lb)を焼結して一体化する等の
手段がある。@4図は各セラミック基板(1aX1b)
を絶縁性の接着剤(9)にて接合した状態を示すもので
あり、前記スルーホール(4a)と(4b)は同一位置
で合致しスルーホール(4)を形成している。そして。
第4図に示した基板に銅メッキ処理を施すと第5図に示
−tVa<、夫々のスルーホール(4)及び+6)(6
)・・・円に銅の被膜ができ、且つ、セラミック基板(
1a)(]Ibの接合面の隙間にも導電層ができシール
ド電極層(5)が形成される。更に、前記セラミック基
板(la) (jb)の夫々の面に導電層(2a) (
2b)が形成サレ。
−tVa<、夫々のスルーホール(4)及び+6)(6
)・・・円に銅の被膜ができ、且つ、セラミック基板(
1a)(]Ibの接合面の隙間にも導電層ができシール
ド電極層(5)が形成される。更に、前記セラミック基
板(la) (jb)の夫々の面に導電層(2a) (
2b)が形成サレ。
該導電層(2a) (2b)をエツチングすることによ
って回路パターンが設けられる。斯くして一スルーホー
ル(6)(6)・・・を介してシールド電極層(5)と
アース電極(7)(力・・・とが導通されるのである。
って回路パターンが設けられる。斯くして一スルーホー
ル(6)(6)・・・を介してシールド電極層(5)と
アース電極(7)(力・・・とが導通されるのである。
而して1本実施例ではセラミック基板(la) (lb
)へ予め突起(Is)(s)・・・及びスルーホール(
4) 、 (61(6)・・・を設げておき、夫々のセ
ラミック基板(la) (Ih)ヲ接合した後、メッキ
により接合部へシールド°電極1―(5)を形成してい
る。従って、該シールド電極rfI(5)によってセラ
ミック基板(]a)及び(1b)間を電気的に遮蔽する
ことができ、一方の回路からの信号が他方の回路へ漏洩
することを防止できる。又、導電層(2a)(2b)間
の導通も−スルーホール(4a)と前記円柱(8a)に
開穿されたスルーホール(4b)とを合致すせてスルー
ホール(4)を設けることができ、上下基板間の導通も
極めて容易である。
)へ予め突起(Is)(s)・・・及びスルーホール(
4) 、 (61(6)・・・を設げておき、夫々のセ
ラミック基板(la) (Ih)ヲ接合した後、メッキ
により接合部へシールド°電極1―(5)を形成してい
る。従って、該シールド電極rfI(5)によってセラ
ミック基板(]a)及び(1b)間を電気的に遮蔽する
ことができ、一方の回路からの信号が他方の回路へ漏洩
することを防止できる。又、導電層(2a)(2b)間
の導通も−スルーホール(4a)と前記円柱(8a)に
開穿されたスルーホール(4b)とを合致すせてスルー
ホール(4)を設けることができ、上下基板間の導通も
極めて容易である。
又、他の実施例を第6図及び第7図に従って説明する。
第6回国及び(Blは、スルーホール(6)(6)・・
・を有したセラミック基板(la)及び(1b)に、メ
ッキくよって導電層(2a) (2b) (5a) (
5b)を形成したccp基板(3a) (3b)を示し
たものである。導電層(2aX2b)はエツチングによ
って回路パターンが形成されており、導1層(5a)
(5b)は略全面に亘って設けられている。そして第6
図(C1に示すように、該導電層(5a)(5b)に導
電性の接着剤0Iを塗布し、前記ccp基W (3X1
) (31′))を接合する。而して、該導N、層(5
a)(5b)が接合してシールド電唖(5)が形成され
るのである。8g6図に示した手段では、導電性の接着
剤a1にてCCP&板(3a) (3h)を接合する為
、極めて安価にシールド板内蔵の回路基板を形成やるこ
とができる。
・を有したセラミック基板(la)及び(1b)に、メ
ッキくよって導電層(2a) (2b) (5a) (
5b)を形成したccp基板(3a) (3b)を示し
たものである。導電層(2aX2b)はエツチングによ
って回路パターンが形成されており、導1層(5a)
(5b)は略全面に亘って設けられている。そして第6
図(C1に示すように、該導電層(5a)(5b)に導
電性の接着剤0Iを塗布し、前記ccp基W (3X1
) (31′))を接合する。而して、該導N、層(5
a)(5b)が接合してシールド電唖(5)が形成され
るのである。8g6図に示した手段では、導電性の接着
剤a1にてCCP&板(3a) (3h)を接合する為
、極めて安価にシールド板内蔵の回路基板を形成やるこ
とができる。
次に第7同国は、スルーホール(6)(6)・・・を有
したセラミック基板(1a)及び(1b)間に、銅板0
υを導電性の接着剤α1にて接合した状態を示すもので
あり。
したセラミック基板(1a)及び(1b)間に、銅板0
υを導電性の接着剤α1にて接合した状態を示すもので
あり。
この基板に銅メッキ処理を施せばセラミック基板(1a
)及び(1b)に夫々導電層(23)(2b)が形成さ
れCCP基板(3)を形成することができる。そして、
前記銅板0υは導電性の接着剤<IIを介してスルーホ
ール(6)(6)・・・と導通しており一更に導電層(
2a)(2b)のアース電極(力(7)・・・へ接続さ
れる。依って、前記銅板aυがシールド電極層(5)と
なり、上部基板の回路と下部基板の回路との夫々の信号
が干渉し合うのを防止できる。
)及び(1b)に夫々導電層(23)(2b)が形成さ
れCCP基板(3)を形成することができる。そして、
前記銅板0υは導電性の接着剤<IIを介してスルーホ
ール(6)(6)・・・と導通しており一更に導電層(
2a)(2b)のアース電極(力(7)・・・へ接続さ
れる。依って、前記銅板aυがシールド電極層(5)と
なり、上部基板の回路と下部基板の回路との夫々の信号
が干渉し合うのを防止できる。
尚、この発明の実施例は叙述せる如きS成を有するもの
であるが、この発明の精神を逸脱しない範囲に於て種々
の改変を為すことができ、そしてこの発明がそれに及ぶ
ことは可法である。
であるが、この発明の精神を逸脱しない範囲に於て種々
の改変を為すことができ、そしてこの発明がそれに及ぶ
ことは可法である。
この発明は、上記一実施例に詳述したように−CCP基
板を多層化してその適宜接合面へシールド1!極層を設
けたことにより、上部側の回路と下部側の回路とをシー
ルド塗ることができる。依って、一方の回路の信号が他
方の回路へ漏洩し干渉することを防止でき、電子機器の
S/N比を改善することができる。又、CCP基板であ
る為、スルーホールの形成が容易であり一回路基板を更
に多層化するに肖ってもシールド電極層を設けることが
でき、iE電子機器小型化に貢献できる発明である。
板を多層化してその適宜接合面へシールド1!極層を設
けたことにより、上部側の回路と下部側の回路とをシー
ルド塗ることができる。依って、一方の回路の信号が他
方の回路へ漏洩し干渉することを防止でき、電子機器の
S/N比を改善することができる。又、CCP基板であ
る為、スルーホールの形成が容易であり一回路基板を更
に多層化するに肖ってもシールド電極層を設けることが
でき、iE電子機器小型化に貢献できる発明である。
第1図乃至第5図は本発明の一実施例を示したものであ
る。埋1図はシールド板内蔵の回路基板の縦断側面図、
第2図面は上部側のセラミック基板の平面図、第2図t
Blは第2図面のA−A線断面図、第3図(Alは下部
側のセラミック基板の平面図−第3図f81は第3図+
AtのB−B線断面図、第4図は上下夫々のセラミック
基板を接合した状態を示す縦断ゴロ1面図、第5図(A
tは充放されたシールド板内蔵の回路基板の縦断面図、
第5図(81は@5図(Nのc−c、1断面図である6
第6図及び8g7図は他の実施例を示すものであり、@
6図(N乃至(C1は夫々接着による手段を解説した縦
断側面図、第7図(Al及び(Blは夫々銅板を埋設す
る手段を解決した縦断側面図である。第8図は従来例を
示したものであり、回路基板の平面図である。 符号説明 (la)(lb)・・・・・・セラミック基板(2a)
(2b)・・・・・・導電層 (3) (3a3(3b) ・・・・・−CCP基板(
4) (4a)(4b/) (G)−・−・−・スルー
ホール(5)・・・・・・シールド電極層 (力・・・・・・アース1極 特許 出 願人 ミツミを機株式会社(+1)(lb
)・−・セラミック基板(6)・・・スルーホール 第6図 CB) b Ob
る。埋1図はシールド板内蔵の回路基板の縦断側面図、
第2図面は上部側のセラミック基板の平面図、第2図t
Blは第2図面のA−A線断面図、第3図(Alは下部
側のセラミック基板の平面図−第3図f81は第3図+
AtのB−B線断面図、第4図は上下夫々のセラミック
基板を接合した状態を示す縦断ゴロ1面図、第5図(A
tは充放されたシールド板内蔵の回路基板の縦断面図、
第5図(81は@5図(Nのc−c、1断面図である6
第6図及び8g7図は他の実施例を示すものであり、@
6図(N乃至(C1は夫々接着による手段を解説した縦
断側面図、第7図(Al及び(Blは夫々銅板を埋設す
る手段を解決した縦断側面図である。第8図は従来例を
示したものであり、回路基板の平面図である。 符号説明 (la)(lb)・・・・・・セラミック基板(2a)
(2b)・・・・・・導電層 (3) (3a3(3b) ・・・・・−CCP基板(
4) (4a)(4b/) (G)−・−・−・スルー
ホール(5)・・・・・・シールド電極層 (力・・・・・・アース1極 特許 出 願人 ミツミを機株式会社(+1)(lb
)・−・セラミック基板(6)・・・スルーホール 第6図 CB) b Ob
Claims (1)
- セラミック基板上にメッキにより被膜された導電層を
形成し、該導電層をエツチングすることにより電極部及
び配線部を設けたセラミック回路基板に於て、前記セラ
ミック回路基板を複数枚積層して多層基板を形成し、そ
の積層された適宜接合面へシールド電極層を設け、更に
前記セラミック回路基板のスルーホールを介して、該シ
ールド電極層とアース端子とを接続したことを特徴とす
るシールド板内蔵の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62276453A JPH01119096A (ja) | 1987-10-31 | 1987-10-31 | シールド板内蔵の回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62276453A JPH01119096A (ja) | 1987-10-31 | 1987-10-31 | シールド板内蔵の回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01119096A true JPH01119096A (ja) | 1989-05-11 |
Family
ID=17569648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62276453A Pending JPH01119096A (ja) | 1987-10-31 | 1987-10-31 | シールド板内蔵の回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01119096A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206678A (ja) * | 1992-01-28 | 1993-08-13 | Nec Corp | 多層配線基板 |
JP2009141326A (ja) * | 2007-12-07 | 2009-06-25 | Samsung Electro Mech Co Ltd | 電磁気バンドギャップ構造物及び印刷回路基板 |
JP2009176791A (ja) * | 2008-01-22 | 2009-08-06 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
US8101266B2 (en) | 2007-10-31 | 2012-01-24 | Zhen Ding Technology Co., Ltd. | Multilayer printed circuit board |
-
1987
- 1987-10-31 JP JP62276453A patent/JPH01119096A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206678A (ja) * | 1992-01-28 | 1993-08-13 | Nec Corp | 多層配線基板 |
US8101266B2 (en) | 2007-10-31 | 2012-01-24 | Zhen Ding Technology Co., Ltd. | Multilayer printed circuit board |
JP2009141326A (ja) * | 2007-12-07 | 2009-06-25 | Samsung Electro Mech Co Ltd | 電磁気バンドギャップ構造物及び印刷回路基板 |
JP2009176791A (ja) * | 2008-01-22 | 2009-08-06 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
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