JPH01114229A - データの処理方法及びシステム - Google Patents
データの処理方法及びシステムInfo
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- JPH01114229A JPH01114229A JP63226723A JP22672388A JPH01114229A JP H01114229 A JPH01114229 A JP H01114229A JP 63226723 A JP63226723 A JP 63226723A JP 22672388 A JP22672388 A JP 22672388A JP H01114229 A JPH01114229 A JP H01114229A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0059—Convolutional codes
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H04L1/0067—Rate matching
- H04L1/0068—Rate matching by puncturing
-
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は伝送目的用のデータを処理するデータ処理方法
を基礎とし、例えば、次のような方法、すなわち入力デ
ータ流が、比較的に緩慢な処理速度の複数部分データ流
に細分化された後差動及びコンボリューション（たたみ
込み）コード化操作され、それにひきつづいて伝送のた
め少なくとも２つの位相成分にまとめられる方法に関す
る。
を基礎とし、例えば、次のような方法、すなわち入力デ
ータ流が、比較的に緩慢な処理速度の複数部分データ流
に細分化された後差動及びコンボリューション（たたみ
込み）コード化操作され、それにひきつづいて伝送のた
め少なくとも２つの位相成分にまとめられる方法に関す
る。
従来技術
差動コード化及びたたみ込みコード化を施されるデータ
の処理の際当該データを、殊に高いデータレートのもと
で部分データ流に分けることは公知である。Ｔ Ｄ Ｒ
Ｓ Ｓ （Ｔｒａｃｋｉｎｇ ａｎｄＤａｔａ Ｒｅ１
ａｙ ５ａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）の場合、部
分データ流が個別にたたみ込みコード化され、マルチプ
レクサを用いて相互にフレーム化ないしインターリーブ
された出力データ流にまとめられ、次いでこの出力デー
タ流は伝送用のＱＰＳＫ （Ｑｕａｄｒａｔｕｒｅ Ｐ
ｈａｓｅ ５ｈｉｆｔ Ｋｅｙｅｄ）変調器に供給され
る。その際受信側にて相応の逆変換が行われる（ＩＥＥ
Ｅ Ｇｌｏｂａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｊｉｏ
ｎＣｏｎｆｅｒｅｎｃｅ、 Ｇｌｏｂｅｃｏｍ ８３．
Ｓａｎ Ｄｉｅｇｏ、 ＵＳＡ。
の処理の際当該データを、殊に高いデータレートのもと
で部分データ流に分けることは公知である。Ｔ Ｄ Ｒ
Ｓ Ｓ （Ｔｒａｃｋｉｎｇ ａｎｄＤａｔａ Ｒｅ１
ａｙ ５ａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ）の場合、部
分データ流が個別にたたみ込みコード化され、マルチプ
レクサを用いて相互にフレーム化ないしインターリーブ
された出力データ流にまとめられ、次いでこの出力デー
タ流は伝送用のＱＰＳＫ （Ｑｕａｄｒａｔｕｒｅ Ｐ
ｈａｓｅ ５ｈｉｆｔ Ｋｅｙｅｄ）変調器に供給され
る。その際受信側にて相応の逆変換が行われる（ＩＥＥ
Ｅ Ｇｌｏｂａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｊｉｏ
ｎＣｏｎｆｅｒｅｎｃｅ、 Ｇｌｏｂｅｃｏｍ ８３．
Ｓａｎ Ｄｉｅｇｏ、 ＵＳＡ。
Ｃｏｎｆｅｒｅｎｃｅ Ｒｅｃｏｒｄ ２＋第１０５０
−１０５３頁）。精確な同期化のため固定のデータ伝送
フォーマットを設けるか又は付加情報を伝送しなければ
ならない（例えば付加されたＰ Ｎ （Ｐｓｅｕｄｏ−
ｎｏｉｓｅ）シーケンス（上記Ｇ ｌｏｂｅｃｏｍ ８
３参照））。
−１０５３頁）。精確な同期化のため固定のデータ伝送
フォーマットを設けるか又は付加情報を伝送しなければ
ならない（例えば付加されたＰ Ｎ （Ｐｓｅｕｄｏ−
ｎｏｉｓｅ）シーケンス（上記Ｇ ｌｏｂｅｃｏｍ ８
３参照））。
発明の目的
本発明の課題ないし目的とするところは、冒頭に述べた
形式の方法において固定したデータ伝送フォーマットに
も拘束されず、且付加情報をも必要としない方法及び装
置を提供することにある。更に、本発明はそのような方
法を実施する装置を提供するものである。
形式の方法において固定したデータ伝送フォーマットに
も拘束されず、且付加情報をも必要としない方法及び装
置を提供することにある。更に、本発明はそのような方
法を実施する装置を提供するものである。
発明の構成
上記課題は方法に関する請求項の当該構成要件により、
また装置に関する請求項の当該構成要件により解決され
る。
また装置に関する請求項の当該構成要件により解決され
る。
すなわち上記目的ないし課題を解決する方法によれば当
該複数部分データ流を別個に差動コード化し、次いでコ
ンボリューション（たたみ込み）コード化し、各部分デ
ータ流のコンボリューションコードデータ流の位相変調
伝送のための各位相成分を形成し、伝送されるデータの
受信及び復調の後置データのコンボリューションデコー
ディングのためのすべての位相成分のデータを用い得る
。
該複数部分データ流を別個に差動コード化し、次いでコ
ンボリューション（たたみ込み）コード化し、各部分デ
ータ流のコンボリューションコードデータ流の位相変調
伝送のための各位相成分を形成し、伝送されるデータの
受信及び復調の後置データのコンボリューションデコー
ディングのためのすべての位相成分のデータを用い得る
。
また、本発明の方法の送信部を実施するためのシステム
ないし装置構成を、次のように実現し得る。即ち、１つ
の入力データ流から複数部分データ流を形成するための
第１デマルチプレクサと、各部分データ流の処理用の差
動エンコーダと、各部分データ流の差動コード化データ
の処理用のたたみ込みエンコーダと、たたみ込みコード
データ流から合成される位相成分の形成のための少なく
とも２つの第２のマルチプレクサとを有し、その場合、
上記マルチプレクサの入力側とたたみ込みコーグの出力
側と接続されており、その際当該位相成分が夫々各部分
データ流のたたみ込みデータ流から合成されるように上
記接続構成がなされているように実現し得る。
ないし装置構成を、次のように実現し得る。即ち、１つ
の入力データ流から複数部分データ流を形成するための
第１デマルチプレクサと、各部分データ流の処理用の差
動エンコーダと、各部分データ流の差動コード化データ
の処理用のたたみ込みエンコーダと、たたみ込みコード
データ流から合成される位相成分の形成のための少なく
とも２つの第２のマルチプレクサとを有し、その場合、
上記マルチプレクサの入力側とたたみ込みコーグの出力
側と接続されており、その際当該位相成分が夫々各部分
データ流のたたみ込みデータ流から合成されるように上
記接続構成がなされているように実現し得る。
更に、本発明の方法の受信部を実施するためのシステム
ないし装置構成を次のように実現し得る。即ち、伝送さ
れた位相成分を複数の部分データ流へ分割するための少
なくとも２つの第 ・３のマルチプレクサと、部分デ
ータ流に対するたたみ込みデコーダとを有し、該データ
は第３マルチプレクサの出力側と接続されており、その
際すべての位相成分から各たたみ込みデコーディングが
行われるように上記接続構成はなされており、たたみ込
みデコーダに夫々後置接続された差動デコーダと、すべ
てのデコード化された部分データ流をまとめるための第
４のマルヂプレクサとを有するように実現し得るのであ
る。
ないし装置構成を次のように実現し得る。即ち、伝送さ
れた位相成分を複数の部分データ流へ分割するための少
なくとも２つの第 ・３のマルチプレクサと、部分デ
ータ流に対するたたみ込みデコーダとを有し、該データ
は第３マルチプレクサの出力側と接続されており、その
際すべての位相成分から各たたみ込みデコーディングが
行われるように上記接続構成はなされており、たたみ込
みデコーダに夫々後置接続された差動デコーダと、すべ
てのデコード化された部分データ流をまとめるための第
４のマルヂプレクサとを有するように実現し得るのであ
る。
本発明の方法の利点はピットエラーレートは従来のＴ
Ｄ Ｒ，Ｓ Ｓシステムにおけるよりわずかである、そ
れというのは、差動デコーディングはたたみ込みデコー
ディングの後直ぐマルチプレクサを介さずに行われ得る
からである。このことは次のような認識ないし考察に立
脚する：ここのヴイタヒ（Ｖｉｔａｒｂｉ）デコーダの
後方ではヒツトエラーレートはそのような段におけるマ
ルチプレクス処理の後方におけるよりわずかである。差
動デコーダはヒツトエラーレートを増倍するので、下記
のことを考慮すれば従来ＴＤＲ３Ｓシステムでは当該ピ
ットエラーレ−１・はより一層大である、すなわち、ヴ
イタビ（Ｖｉｔｅｒｂｉ）デコーダからはバーストノイ
ズが送出されこの送出されるバーストノイズは差動デコ
ーダによっては個別ノイズはとの程度には重み付けされ
ないことを考慮するのである。そのような個別ノイズの
発生するのは、各部分データ流に対してヴイタビーデコ
ーダを従来のＴＤＲ５Ｓシステムにおけるようにマルチ
プレクサで走査しそれにし°きつづいて差動デコーディ
ングする際である。
Ｄ Ｒ，Ｓ Ｓシステムにおけるよりわずかである、そ
れというのは、差動デコーディングはたたみ込みデコー
ディングの後直ぐマルチプレクサを介さずに行われ得る
からである。このことは次のような認識ないし考察に立
脚する：ここのヴイタヒ（Ｖｉｔａｒｂｉ）デコーダの
後方ではヒツトエラーレートはそのような段におけるマ
ルチプレクス処理の後方におけるよりわずかである。差
動デコーダはヒツトエラーレートを増倍するので、下記
のことを考慮すれば従来ＴＤＲ３Ｓシステムでは当該ピ
ットエラーレ−１・はより一層大である、すなわち、ヴ
イタビ（Ｖｉｔｅｒｂｉ）デコーダからはバーストノイ
ズが送出されこの送出されるバーストノイズは差動デコ
ーダによっては個別ノイズはとの程度には重み付けされ
ないことを考慮するのである。そのような個別ノイズの
発生するのは、各部分データ流に対してヴイタビーデコ
ーダを従来のＴＤＲ５Ｓシステムにおけるようにマルチ
プレクサで走査しそれにし°きつづいて差動デコーディ
ングする際である。
特別な同期化手段が必要でなく、ノード同期化さえも必
要でない。
要でない。
位相不確定性が特別な手段を要せずに、即ち１つの部分
データ流の各デコーダによって識別され得る。デコーダ
が適正の位相関係を識別した場合、このデコーダは当該
情報を他の複数部分データ流のデコーダに報知でき、そ
れにより一層迅速な同期化が行われる 次に図を用いて本発明を説明する。
データ流の各デコーダによって識別され得る。デコーダ
が適正の位相関係を識別した場合、このデコーダは当該
情報を他の複数部分データ流のデコーダに報知でき、そ
れにより一層迅速な同期化が行われる 次に図を用いて本発明を説明する。
実施例
第１図に示すように、コード化されていないソースデー
タが、入力データとして、例えば１５０Ｍｂ ｄのデー
タレートを以てデマルチプレクサＭＸＩに導かれ、この
デマルチプレクサは当該の非コード化データ流を、２５
Ｍｂ ｄのデータレートを有する６つの並列の部分デー
タ流＝１１− に分割する。各部分データ流は夫々それのみで差動コー
ド化され（−差動エンコーダＤＣＩ・・・・・・・・・
ＤＣ６を用いて−）そして、それにひきつづいてたたみ
込みコード化される（−たたみ込みエンコーダＦＣＩ・
・・・・・Ｆｅ２を用いて−）。
タが、入力データとして、例えば１５０Ｍｂ ｄのデー
タレートを以てデマルチプレクサＭＸＩに導かれ、この
デマルチプレクサは当該の非コード化データ流を、２５
Ｍｂ ｄのデータレートを有する６つの並列の部分デー
タ流＝１１− に分割する。各部分データ流は夫々それのみで差動コー
ド化され（−差動エンコーダＤＣＩ・・・・・・・・・
ＤＣ６を用いて−）そして、それにひきつづいてたたみ
込みコード化される（−たたみ込みエンコーダＦＣＩ・
・・・・・Ｆｅ２を用いて−）。
場合によりたたみ込みエンコーダＦＣＩ・・・・・・Ｆ
ｅ２の出力データ流が、コードレートの増大のタメコー
トパンクチュアリング（間引き）回路ＰＰＩ・・・・・
・ＰＰ６を介して導かれる。第１図の実施例にて使用さ
れているたたみ込みエンコーダからは２つの出力ビット
流ずなわちＱＰＳＫ伝送用の一位相成分（位相コンポー
ネント）−工とＱチャネルが送出される。基本的には勿
論２つより多くの出力ヒット流を有するたたみ込みエン
コーダとか別の伝送形式例えば８−ＰＳＲのものを使用
することもできる。各たたみ込みエンコーダの再出力ヒ
ット流は２つの異なるマルチプレクサＭＸ２］、、ＭＸ
２２に導かれ、その際、各たたみ込みエンコーダの第１
の形式の各々の出力ビツト流人はマルチプレクサＭＸ２
１にのみ導かれ、第２の形式の各出力ビツト流Ｂはマル
チプレクサＭＸ２２にのみ導かれる。マルチプレクサＭ
Ｘ２１は第１形式のすべての出力ビツト流Ａを直列的に
１つの出力データ流Ｉにまとめ、マルチプレクサＭＸ２
２は、第２形式のすべての出力ビツト流Ｂを直列的に１
つの出力データ流Ｑにまとめる。Ｑ Ｐ Ｓ Ｋ−変調
の際の位相成分上してのデータ流■及びＱは夫々１５０
Ｍｂ ｄのビットレートを有する。マルチプレクサＭＸ
２１．ＭＸ２２のそのような接続構成によりデータ流Ｉ
とデータ流Ｑの双方がすべてのたたみ込みコードデータ
流から合成されており、本発明の利点、すなわち、わず
かなピットエラーレート、位相不確定性識別、迅速な同
期化が付加情報又はフレーム構造を介さずに完全に奏さ
れるようになる。データ流■及びＱは伝送のためＱＰＳ
Ｋ変調器に中継伝送される。
ｅ２の出力データ流が、コードレートの増大のタメコー
トパンクチュアリング（間引き）回路ＰＰＩ・・・・・
・ＰＰ６を介して導かれる。第１図の実施例にて使用さ
れているたたみ込みエンコーダからは２つの出力ビット
流ずなわちＱＰＳＫ伝送用の一位相成分（位相コンポー
ネント）−工とＱチャネルが送出される。基本的には勿
論２つより多くの出力ヒット流を有するたたみ込みエン
コーダとか別の伝送形式例えば８−ＰＳＲのものを使用
することもできる。各たたみ込みエンコーダの再出力ヒ
ット流は２つの異なるマルチプレクサＭＸ２］、、ＭＸ
２２に導かれ、その際、各たたみ込みエンコーダの第１
の形式の各々の出力ビツト流人はマルチプレクサＭＸ２
１にのみ導かれ、第２の形式の各出力ビツト流Ｂはマル
チプレクサＭＸ２２にのみ導かれる。マルチプレクサＭ
Ｘ２１は第１形式のすべての出力ビツト流Ａを直列的に
１つの出力データ流Ｉにまとめ、マルチプレクサＭＸ２
２は、第２形式のすべての出力ビツト流Ｂを直列的に１
つの出力データ流Ｑにまとめる。Ｑ Ｐ Ｓ Ｋ−変調
の際の位相成分上してのデータ流■及びＱは夫々１５０
Ｍｂ ｄのビットレートを有する。マルチプレクサＭＸ
２１．ＭＸ２２のそのような接続構成によりデータ流Ｉ
とデータ流Ｑの双方がすべてのたたみ込みコードデータ
流から合成されており、本発明の利点、すなわち、わず
かなピットエラーレート、位相不確定性識別、迅速な同
期化が付加情報又はフレーム構造を介さずに完全に奏さ
れるようになる。データ流■及びＱは伝送のためＱＰＳ
Ｋ変調器に中継伝送される。
受信側ではＱＰＳＫ復調器を用いて得られる位相成分Ｉ
及びＱは送信側処理に相応して再び６つの並列分岐に分
けられる。デマルチプレクサＭＸ３１は受信側データ流
■を６つの並列分岐に分配し、デマルチプレクサＭＸ３
２はデータ流Ｑを同様に６つの並列分岐に分配する。■
及びＱのデータ流のデータレートは１５０Ｍｂｄであり
、両マルチプレクサの出力側におけるデータレートは１
２Ｘ２５Ｍｂｄである。常に２つの並列分岐（そのうち
の１つは■−データ流用でありもう１つはＱ−データ流
用である）は（当該エンコーダ側にてパンクチュアリン
グ回路が設けられている場合はデパンクチュアリング回
路ＰＤＩ、・・・、ＰＤ６を介して）１つのたたみ込み
デコーダＦＤＩ・・・・・・ＦＤ６の再入力側に供給さ
れる。これらのたたみ込みデコーダの各々はたんに１つ
の出力側を有するので、レートＲ＝１／２のたたみ込み
デコーダが形成されている。ビットレート２５Ｍｂｄを
有する６つのたたみ込みデコーダＦＤ１・・・ＦＤ６の
うちの１つの各出力データ流が差動デコーダＤＤＩ・・
・・・・ＤＤ６に導かれる。６つの差動デコーダの出力
データ流がマルチプレクサＭＸ４によって直列的に相互
にまとめられ合成されて、その結果１５０Ｍｂｄの１つ
のデコード化された受信データ流が得られる。
及びＱは送信側処理に相応して再び６つの並列分岐に分
けられる。デマルチプレクサＭＸ３１は受信側データ流
■を６つの並列分岐に分配し、デマルチプレクサＭＸ３
２はデータ流Ｑを同様に６つの並列分岐に分配する。■
及びＱのデータ流のデータレートは１５０Ｍｂｄであり
、両マルチプレクサの出力側におけるデータレートは１
２Ｘ２５Ｍｂｄである。常に２つの並列分岐（そのうち
の１つは■−データ流用でありもう１つはＱ−データ流
用である）は（当該エンコーダ側にてパンクチュアリン
グ回路が設けられている場合はデパンクチュアリング回
路ＰＤＩ、・・・、ＰＤ６を介して）１つのたたみ込み
デコーダＦＤＩ・・・・・・ＦＤ６の再入力側に供給さ
れる。これらのたたみ込みデコーダの各々はたんに１つ
の出力側を有するので、レートＲ＝１／２のたたみ込み
デコーダが形成されている。ビットレート２５Ｍｂｄを
有する６つのたたみ込みデコーダＦＤ１・・・ＦＤ６の
うちの１つの各出力データ流が差動デコーダＤＤＩ・・
・・・・ＤＤ６に導かれる。６つの差動デコーダの出力
データ流がマルチプレクサＭＸ４によって直列的に相互
にまとめられ合成されて、その結果１５０Ｍｂｄの１つ
のデコード化された受信データ流が得られる。
次に第１図の概念図の個別ユニットについて詳説する。
第２図は２５Ｍｂ ｄのすべての部分データ流に対して
設けられているような差動エンコーダを示す。入力デー
タ流はエクスクル−シブオア（Ｅｘｃｌｕｓｉｖｅ−Ｏ
Ｒ）ゲートＥＸＯＲ１の入力側に供給される。このＥｘ
ａ ｌｕｓ ｉｖｅ〜ＯＲゲートＥＸＯＲ１の出力側（
これは差動エンコーダの出力側を成す）はＤ７リツプ７
０ッズＦＦＩ（これは遅延素子として作用する）を介し
てゲート、ＥＸＯＲｌの第２入力端に戻される。フリッ
プフロップＦＦＩのクロック制御は２５ＭＨｚのクロッ
ク信号により行われる。相応の受信側の差動デコーダを
第３図に示す。各たたみ込みデコーダの出力信号は差動
デコーディングのため入力信号としてエクスクル−シブ
オアＥＸＯＲ２の第１入力側に達し、且りフリップフロ
ップＦＦ２を介して遅延して上記ゲートの第２入力端に
達する。各エクスクル−シブオアゲートＥＸＯＲ２の出
力側にはデコーディングされた部分データ流が現れこの
部分データ流はマルチプレクサＭＸ４を用いて受信側デ
ータ流全体にまとめられる。フリップフロップＦＦ２の
クロック制御は送信側におけるように２５ Ｍ Ｈｚの
クロック信号で行われる。
設けられているような差動エンコーダを示す。入力デー
タ流はエクスクル−シブオア（Ｅｘｃｌｕｓｉｖｅ−Ｏ
Ｒ）ゲートＥＸＯＲ１の入力側に供給される。このＥｘ
ａ ｌｕｓ ｉｖｅ〜ＯＲゲートＥＸＯＲ１の出力側（
これは差動エンコーダの出力側を成す）はＤ７リツプ７
０ッズＦＦＩ（これは遅延素子として作用する）を介し
てゲート、ＥＸＯＲｌの第２入力端に戻される。フリッ
プフロップＦＦＩのクロック制御は２５ＭＨｚのクロッ
ク信号により行われる。相応の受信側の差動デコーダを
第３図に示す。各たたみ込みデコーダの出力信号は差動
デコーディングのため入力信号としてエクスクル−シブ
オアＥＸＯＲ２の第１入力側に達し、且りフリップフロ
ップＦＦ２を介して遅延して上記ゲートの第２入力端に
達する。各エクスクル−シブオアゲートＥＸＯＲ２の出
力側にはデコーディングされた部分データ流が現れこの
部分データ流はマルチプレクサＭＸ４を用いて受信側デ
ータ流全体にまとめられる。フリップフロップＦＦ２の
クロック制御は送信側におけるように２５ Ｍ Ｈｚの
クロック信号で行われる。
たたみ込みエンコーダＦＣＩ・・・・・・ＦＣ６及びた
たみ込みデコーダＦＤＩ・・・・・・ＦＤ６として例え
ば任意の公知の装置を使用できる。特に好適であるのは
米国特許第４７５７５０６号から公知の装置である、そ
れというのはそこに記載されているヴイタビ（Ｖ ｉ
１．ｅｒｂｉ）デコーダにより実時間処理が行われ得る
からである。
たみ込みデコーダＦＤＩ・・・・・・ＦＤ６として例え
ば任意の公知の装置を使用できる。特に好適であるのは
米国特許第４７５７５０６号から公知の装置である、そ
れというのはそこに記載されているヴイタビ（Ｖ ｉ
１．ｅｒｂｉ）デコーダにより実時間処理が行われ得る
からである。
コードパンクチュアリング（間引き）が所望又は所要で
ある場合には当該のパンクチュアリングは有利にたたみ
込み（コンボリューション）コーディング（コード化）
に従って行われ得る。それとしては並列パンクチュアリ
ング又は直列パンクチュアリングを行い得る。第４図は
並列パンクチュアリングのブロック接続図、第５図は直
列パンクチュアリングのブロック接続図である。たたみ
込みコード化された部分データ流は並列パンクチュアリ
ングの場合先ずデータ配置替え段ＤＩに供給され、この
段ＤＵは例えばフォーマット１２Ｘ８でＦＩＦＯ−メモ
リ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｃｅｔ ） ヘ
部分データ流を適合させるためのフリップフロップから
構成される。ＦＩＦＯメモリＦＩＦＯＩとしては例えば
ＴＲＷ社のＩＣ回路ＴＤＣ１０３０を使用できる。書込
クロックとしては上記ＦＩＦＯメそりに供給されるのは
抜き去るべき（パンクチュアド）ビットのクロック、す
なわちクロックの欠落、中断のなされるものである。そ
のようなりロック欠落、中断はアンドゲート（＆）Ｇｌ
によって行われこのアンドゲートには一方では連続クロ
ックＣＬＫ ｌが供給され他方ではマルチプレクサＭＸ
５の出力信号が供給される。このマルチプレクサＭＸ５
はメモリＳＰＩ中にファイルされたパンクデユアリング
パターン（プリーｌ−マツプ）を幅Ｐビットの１−０列
の形でアンド（＆）ゲートＧｌに通過伝送する。ここで
数Ｐはパンクチュアリング期間に相応し、この期間自体
は使用されるパンクチュアリングコードの関数である。
ある場合には当該のパンクチュアリングは有利にたたみ
込み（コンボリューション）コーディング（コード化）
に従って行われ得る。それとしては並列パンクチュアリ
ング又は直列パンクチュアリングを行い得る。第４図は
並列パンクチュアリングのブロック接続図、第５図は直
列パンクチュアリングのブロック接続図である。たたみ
込みコード化された部分データ流は並列パンクチュアリ
ングの場合先ずデータ配置替え段ＤＩに供給され、この
段ＤＵは例えばフォーマット１２Ｘ８でＦＩＦＯ−メモ
リ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｃｅｔ ） ヘ
部分データ流を適合させるためのフリップフロップから
構成される。ＦＩＦＯメモリＦＩＦＯＩとしては例えば
ＴＲＷ社のＩＣ回路ＴＤＣ１０３０を使用できる。書込
クロックとしては上記ＦＩＦＯメそりに供給されるのは
抜き去るべき（パンクチュアド）ビットのクロック、す
なわちクロックの欠落、中断のなされるものである。そ
のようなりロック欠落、中断はアンドゲート（＆）Ｇｌ
によって行われこのアンドゲートには一方では連続クロ
ックＣＬＫ ｌが供給され他方ではマルチプレクサＭＸ
５の出力信号が供給される。このマルチプレクサＭＸ５
はメモリＳＰＩ中にファイルされたパンクデユアリング
パターン（プリーｌ−マツプ）を幅Ｐビットの１−０列
の形でアンド（＆）ゲートＧｌに通過伝送する。ここで
数Ｐはパンクチュアリング期間に相応し、この期間自体
は使用されるパンクチュアリングコードの関数である。
マクチプレクサＭＸ５がデリートマツプ（パンクデユア
リングパターン）のうちから１つの０をゲートＧ１に通
過伝送すると直ちに、書込クロックが中断間引きされる
。マクチプレクサＭＸ４はそのステロブ切換えの点でカ
ウンタＺｌを介してクロックＣＬＫ ｌにより制御され
る。スパイクの抑圧のためゲートＧｌは直接クロックＣ
ＬＫ １の供給を受けないで、遅延素子により幾らか遅
延されたクロックの供給を受け、その際その遅延された
タロツクによってはマクチプレクサＭＸ５の切換時間が
考慮される。並列パンクチュアリング回路に対する読出
クロックＣＬＫ２は連続的である。パンクチュアリング
回路の基本的動作、機能は第５図に示されており、これ
は下記の刊行物に記載のものと類似している。
リングパターン）のうちから１つの０をゲートＧ１に通
過伝送すると直ちに、書込クロックが中断間引きされる
。マクチプレクサＭＸ４はそのステロブ切換えの点でカ
ウンタＺｌを介してクロックＣＬＫ ｌにより制御され
る。スパイクの抑圧のためゲートＧｌは直接クロックＣ
ＬＫ １の供給を受けないで、遅延素子により幾らか遅
延されたクロックの供給を受け、その際その遅延された
タロツクによってはマクチプレクサＭＸ５の切換時間が
考慮される。並列パンクチュアリング回路に対する読出
クロックＣＬＫ２は連続的である。パンクチュアリング
回路の基本的動作、機能は第５図に示されており、これ
は下記の刊行物に記載のものと類似している。
Ｃｏｎｆ、 Ｐｒｏｃ、 ６ｔｈ １ｎＬｅｒｎａｔ、
Ｃｏｎｆ、 ｏｎＤｉｇｉｔａｌ ５ａｔｅｌｌｉｔ
ｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、第ｘｎ−２６頁、
第５図、但し、処理は並列的であり、もって、同じクロ
ックレートのもとで２倍のデータ速度性能が得られる。
Ｃｏｎｆ、 ｏｎＤｉｇｉｔａｌ ５ａｔｅｌｌｉｔ
ｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、第ｘｎ−２６頁、
第５図、但し、処理は並列的であり、もって、同じクロ
ックレートのもとで２倍のデータ速度性能が得られる。
第４ａ図はデータ再配置（配置替え）に関して並列コー
ドパンクチュアリングの装置構成をより一層詳細に示す
。
ドパンクチュアリングの装置構成をより一層詳細に示す
。
第４図に示す再配置回路（配置替え段）ＤＵは第４ａ図
に示すように６つのチャネルの各々に対する別個の再配
置回路部から成る。これら６つのチャネルの各々に対し
てたたみ込み（コンボリューション）コード化された部
分データ流が、並列的に２つのエラスチックのＦＩＦＯ
メモリ５ＦＩＦＯＩ、５ＦＩＦＯ２に供給される。これ
ら５ＦＩＦＯＩ、５ＦＩＦＯ２は並列−並列変換器とし
て設けられている。Ｐヒラ］・夫々の全期間に対するエ
ンコーダ出力信号は交互に、それらの書込みクロックレ
ー１−ｔｌ又はｔ２により上記メモリ中に読込まれ得る
。デー夕の読出しは共通の（通常の）リード（読出）ク
ロックレート（これはクロックレートＣＬＫ１の半分で
ある）で連続的に行われる。各メモリごとの２つのヒツ
ト流は伝送方向で下流に位置するマルチプレクサＭＸ６
］又はＭＸ６２（並列−直列変換のための手段としての
）を介して導かれる。クロックレー１− ＣＬ Ｋ ｌ
／ ２はやはり、制御信号としてはマルチプレクサＭ
Ｘ６１、ＭＸ６２の歩進的制御のために用いられる。こ
のデータ再配置（配置替え）の後並列パンクチュアリン
グが、第４図に示ずようにＦＩＦＯメモリＦＩＦＯＩで
行われ、このメモリは６つずへてのチャネルのデータを
並列的にパンクチュアリングする。
に示すように６つのチャネルの各々に対する別個の再配
置回路部から成る。これら６つのチャネルの各々に対し
てたたみ込み（コンボリューション）コード化された部
分データ流が、並列的に２つのエラスチックのＦＩＦＯ
メモリ５ＦＩＦＯＩ、５ＦＩＦＯ２に供給される。これ
ら５ＦＩＦＯＩ、５ＦＩＦＯ２は並列−並列変換器とし
て設けられている。Ｐヒラ］・夫々の全期間に対するエ
ンコーダ出力信号は交互に、それらの書込みクロックレ
ー１−ｔｌ又はｔ２により上記メモリ中に読込まれ得る
。デー夕の読出しは共通の（通常の）リード（読出）ク
ロックレート（これはクロックレートＣＬＫ１の半分で
ある）で連続的に行われる。各メモリごとの２つのヒツ
ト流は伝送方向で下流に位置するマルチプレクサＭＸ６
］又はＭＸ６２（並列−直列変換のための手段としての
）を介して導かれる。クロックレー１− ＣＬ Ｋ ｌ
／ ２はやはり、制御信号としてはマルチプレクサＭ
Ｘ６１、ＭＸ６２の歩進的制御のために用いられる。こ
のデータ再配置（配置替え）の後並列パンクチュアリン
グが、第４図に示ずようにＦＩＦＯメモリＦＩＦＯＩで
行われ、このメモリは６つずへてのチャネルのデータを
並列的にパンクチュアリングする。
受信側デパンクチュアリング回路ＰＤＩ（図示せず）は
相応に構成されているが、ここでは書込クロックの代わ
りにＦＩＦ○メモリの読出クロックが中断間引きされる
。読出クロック中断間引きは同し構成ユニット、すなわ
ちアンド（＆）ゲート、マルチプレクサ、デリートマ・
ンブ用のメモリ、カウンタにより行われ、る。但しＦＩ
ＦＯメモリの後方には付加的に、マルチプレクサが設け
られこれは読出ボーズ中にて距離特性（ｍｅｔｒｉｃ）
上ニュートラル（中立的）な充填データ、所謂ダミービ
ットを挿入する。受信器側Ｆ Ｉ ＦＯ−Ｄにおけるデ
パンクチコ、アリング回路が第６図に示しである。復調
器により受信された変調データはＡ／Ｄ変換されエラス
チックメモリＦＩＦＯ−Ｄの入力側に供給される。受信
器側におけるデパンクチコ〜アリング回路は送信器側に
おけるパンクチュアリング回路と同様に（類似に）構成
されており、すなわち並列的処理をする。但し、パンク
チュアリング回路ではＦＩＦＯ書込み（ライト）クロッ
クレートは中断ないし間引きされるのに対して、読出し
くリード）クロックレートは連続的であり、一方、デパ
ンクチュアリング回路ではＦＩＦＯ書込み（ライト）ク
ロックレートｃ Ｌ Ｋ ２は連続的に供給されるのに
対して、リード（読出）クロックレ−１・は中断ないし
間引きされる。す−ド（読出）クロックレートの中断な
いし間引きは送信器側における書込（ライト）クロック
レートの中断ないし間引きと同じ形式で行われる（実現
される）。すなわちアンドゲートＧ５により行われ、こ
のアンドゲートには連続的クロックレートＣＬＫ １と
、マルチプレクサＭＸ５の出力信号とが供給される。こ
のマルチプレクサＭＸ５により、メモリＳＰ２に記憶さ
れたデパンクチュアリングパターンが、ゲートＧ５に通
過伝送される。マルチプレクサＭＵＸ−Ｄは伝送方向で
見てデパンクチュアリング回路ＦＩＦＯ−Ｄの下流側に
配置されており、上記のＦＩＦＯ−Ｄは距離特性量に関
して中立的にュートラル）な充填データ、又は“ダミー
ビット″、例えば、ソフトな判定デコーディングの値領
域（レインジ）のセンタ（中心）からのデータをＦＩＦ
Ｏ−Ｄの読込み可能間隙中に挿入する。受信器側におけ
るデータ再配置回路（配置替え段）ＤＵＩ及びコンボリ
ューション（たたみ込み）−デコーダＦＤがマルチプレ
クサＭＵＸ−Ｄに後続している。受信器側におけるその
ような再配置回路に対する種々の実施態様について以下
説明する。
相応に構成されているが、ここでは書込クロックの代わ
りにＦＩＦ○メモリの読出クロックが中断間引きされる
。読出クロック中断間引きは同し構成ユニット、すなわ
ちアンド（＆）ゲート、マルチプレクサ、デリートマ・
ンブ用のメモリ、カウンタにより行われ、る。但しＦＩ
ＦＯメモリの後方には付加的に、マルチプレクサが設け
られこれは読出ボーズ中にて距離特性（ｍｅｔｒｉｃ）
上ニュートラル（中立的）な充填データ、所謂ダミービ
ットを挿入する。受信器側Ｆ Ｉ ＦＯ−Ｄにおけるデ
パンクチコ、アリング回路が第６図に示しである。復調
器により受信された変調データはＡ／Ｄ変換されエラス
チックメモリＦＩＦＯ−Ｄの入力側に供給される。受信
器側におけるデパンクチコ〜アリング回路は送信器側に
おけるパンクチュアリング回路と同様に（類似に）構成
されており、すなわち並列的処理をする。但し、パンク
チュアリング回路ではＦＩＦＯ書込み（ライト）クロッ
クレートは中断ないし間引きされるのに対して、読出し
くリード）クロックレートは連続的であり、一方、デパ
ンクチュアリング回路ではＦＩＦＯ書込み（ライト）ク
ロックレートｃ Ｌ Ｋ ２は連続的に供給されるのに
対して、リード（読出）クロックレ−１・は中断ないし
間引きされる。す−ド（読出）クロックレートの中断な
いし間引きは送信器側における書込（ライト）クロック
レートの中断ないし間引きと同じ形式で行われる（実現
される）。すなわちアンドゲートＧ５により行われ、こ
のアンドゲートには連続的クロックレートＣＬＫ １と
、マルチプレクサＭＸ５の出力信号とが供給される。こ
のマルチプレクサＭＸ５により、メモリＳＰ２に記憶さ
れたデパンクチュアリングパターンが、ゲートＧ５に通
過伝送される。マルチプレクサＭＵＸ−Ｄは伝送方向で
見てデパンクチュアリング回路ＦＩＦＯ−Ｄの下流側に
配置されており、上記のＦＩＦＯ−Ｄは距離特性量に関
して中立的にュートラル）な充填データ、又は“ダミー
ビット″、例えば、ソフトな判定デコーディングの値領
域（レインジ）のセンタ（中心）からのデータをＦＩＦ
Ｏ−Ｄの読込み可能間隙中に挿入する。受信器側におけ
るデータ再配置回路（配置替え段）ＤＵＩ及びコンボリ
ューション（たたみ込み）−デコーダＦＤがマルチプレ
クサＭＵＸ−Ｄに後続している。受信器側におけるその
ような再配置回路に対する種々の実施態様について以下
説明する。
データ再配置回路も、送信器側におけるそれと同じ形式
で構成配置される。それらは、その構成上送信器側にお
ける再配置回路に相応する。すなわち６つのチャネルの
各々に対して２つのエラスチックメモリが設けられる。
で構成配置される。それらは、その構成上送信器側にお
ける再配置回路に相応する。すなわち６つのチャネルの
各々に対して２つのエラスチックメモリが設けられる。
それらは直列−並列変換器として実現されるので、それ
らの出力は並列的にスイッチング通過伝送接続される。
らの出力は並列的にスイッチング通過伝送接続される。
送信器側におけるエラスチックメモリとは逆に、それら
のＦＩＦＯメモリは連続的読込み及び交互の読出しを行
う。第５図の直列コードパンクチュアリングの場合各た
たみ込みエンコーダに１つの並列−直列変換器ＰＳｌ・
・・ＰＳ６が後置接続されており、この変換器によって
、ビットレート２５Ｍｂｄの各たたみ込みエンコーダの
両出力ビット流が、ビットレート５０Ｍｂ ｄの１つの
直列データ流に変換される。
のＦＩＦＯメモリは連続的読込み及び交互の読出しを行
う。第５図の直列コードパンクチュアリングの場合各た
たみ込みエンコーダに１つの並列−直列変換器ＰＳｌ・
・・ＰＳ６が後置接続されており、この変換器によって
、ビットレート２５Ｍｂｄの各たたみ込みエンコーダの
両出力ビット流が、ビットレート５０Ｍｂ ｄの１つの
直列データ流に変換される。
ここで、ＦＩＦＯメモリＦ １．Ｆ Ｏ２はフォーマッ
ト６×８を有する。このＦＩＦＯメモリＦＩＦＯ２に対
する書込み中断間引きは第４図の実施例のデパンクチュ
アリングにおけるように行われる。
ト６×８を有する。このＦＩＦＯメモリＦＩＦＯ２に対
する書込み中断間引きは第４図の実施例のデパンクチュ
アリングにおけるように行われる。
第１図に示すマルチプレクサないしデマルチプレクサＭ
Ｘ １ 、ＭＸ２１ 、ＭＸ２２．ＭＸ３１、ＭＸ３２
．ＭＸ４は最も簡単な場合はシフトレジスタから成り、
その際そのシフトレジスタはデータ分割の場合には第１
メモリセルにてデータ入力側を有し、各メモリセルに対
して並列出力側を有し、また、データ統合（まとめ）の
場合には各メモリセルに対して並列入力側を有し且最後
のメモリセルにてデータ出力側を有する。ただ注意すべ
きは送信側におけるシフトレジスタのシフト方向及び速
度が受信側におけるシフト方向及び速度と一致するよう
にすることである。
Ｘ １ 、ＭＸ２１ 、ＭＸ２２．ＭＸ３１、ＭＸ３２
．ＭＸ４は最も簡単な場合はシフトレジスタから成り、
その際そのシフトレジスタはデータ分割の場合には第１
メモリセルにてデータ入力側を有し、各メモリセルに対
して並列出力側を有し、また、データ統合（まとめ）の
場合には各メモリセルに対して並列入力側を有し且最後
のメモリセルにてデータ出力側を有する。ただ注意すべ
きは送信側におけるシフトレジスタのシフト方向及び速
度が受信側におけるシフト方向及び速度と一致するよう
にすることである。
差動エンコーダ、たたみ込みエンコーダ、パンクチュア
リング回路のようなすべてのコーディング段がＩＣ回路
、例えば０ＭＯ３技術で実現される。
リング回路のようなすべてのコーディング段がＩＣ回路
、例えば０ＭＯ３技術で実現される。
たたみ込みデコーダの適正に識別された位相関係につい
ての情報をできるだけ迅速に他のたたみ込みデコーダに
伝送するため、たたみ込みデコーダＦＤＩ・・・・・・
ＦＤ６間にデータ交換バスＢＵＳが設けられている（第
１図）。たたみ込み（コンボリューション）デコーダは
それの距離（特性量）−計算段により誤った位相状態を
検出する。その際、位相不明瞭性（あいまい度）ないし
不整合性−補正段にて任意のスイッチが機能せしめられ
る。或時定数を以て、距離特性量の大きさ（値）が集中
（集積）するが否がか観測される。そのような集中が起
こらない場合には当該距離特性量の集中（集積）が観測
され得るようになる迄別のスイッチが機能せしめられる
。そのような観測がなされると、デコーダは当該の直前
の距離特性量の生起に相関する位相不整合性−補正状態
（信号）を出力する。位相不整合性−補正は従来技術（
公知技術水準）、例えば米国特許第４６６０２１４号又
はそこに述べられている参考文献により行われ得る。
ての情報をできるだけ迅速に他のたたみ込みデコーダに
伝送するため、たたみ込みデコーダＦＤＩ・・・・・・
ＦＤ６間にデータ交換バスＢＵＳが設けられている（第
１図）。たたみ込み（コンボリューション）デコーダは
それの距離（特性量）−計算段により誤った位相状態を
検出する。その際、位相不明瞭性（あいまい度）ないし
不整合性−補正段にて任意のスイッチが機能せしめられ
る。或時定数を以て、距離特性量の大きさ（値）が集中
（集積）するが否がか観測される。そのような集中が起
こらない場合には当該距離特性量の集中（集積）が観測
され得るようになる迄別のスイッチが機能せしめられる
。そのような観測がなされると、デコーダは当該の直前
の距離特性量の生起に相関する位相不整合性−補正状態
（信号）を出力する。位相不整合性−補正は従来技術（
公知技術水準）、例えば米国特許第４６６０２１４号又
はそこに述べられている参考文献により行われ得る。
本発明の開示は１９８７年９月１ｌｒＩに出願されたド
イツ連邦共和国特許出願第Ｐ３７３０５４７．６号明細
書に開示された対象技術に係わるものであり、それの内
容は全体は本明細書中に採用されている。
イツ連邦共和国特許出願第Ｐ３７３０５４７．６号明細
書に開示された対象技術に係わるものであり、それの内
容は全体は本明細書中に採用されている。
なお明らかなように、本発明の上述の記載は容易に種々
の変更、適合され得るものであり、請求範囲の等何物、
等価技術の範囲内のものとして適用され得る。
の変更、適合され得るものであり、請求範囲の等何物、
等価技術の範囲内のものとして適用され得る。
発明の効果
本発明によれば固定したデータ伝送フォーマットにも拘
束されずかつ付加情報を必要としない技術手段として冒
頭に述べた形式の方法及び装置を実現でき、ヒツトエラ
ーは従来のＴＤＲ８Ｓシステムにおけるよりわずかであ
り、特別な同期化手段が必要でなく、ノード同期化が必
要でないようにし得、−層迅速な同期化が行われ得る。
束されずかつ付加情報を必要としない技術手段として冒
頭に述べた形式の方法及び装置を実現でき、ヒツトエラ
ーは従来のＴＤＲ８Ｓシステムにおけるよりわずかであ
り、特別な同期化手段が必要でなく、ノード同期化が必
要でないようにし得、−層迅速な同期化が行われ得る。
第１図は本発明の方法を実施する構成のブロック接続図
、第２図は差動エンコーダの構成図、第３図は差動エン
コーダの構成図、第４図は並列パンクチュアリング用の
構成例のブロック接続図、第４ａ図はデータ再配置用装
置構成図、第５図は直列パンクチュアリング用の構成例
のブロック接続図、第６図はデパンクチュアリング回路
のブロック接続図である。 ＭＸＩ・・・デマルチプレクサ、ＤＣ１〜ＤＣ６・・・
差動エンコーダ、ＦＣｌ−Ｆｅ２・・・たたみ込み（コ
ンボリューション）エンコーダ、ＰＰ１〜ＰＰ６・・・
コードパンクチコアリング（間引き）回路
、第２図は差動エンコーダの構成図、第３図は差動エン
コーダの構成図、第４図は並列パンクチュアリング用の
構成例のブロック接続図、第４ａ図はデータ再配置用装
置構成図、第５図は直列パンクチュアリング用の構成例
のブロック接続図、第６図はデパンクチュアリング回路
のブロック接続図である。 ＭＸＩ・・・デマルチプレクサ、ＤＣ１〜ＤＣ６・・・
差動エンコーダ、ＦＣｌ−Ｆｅ２・・・たたみ込み（コ
ンボリューション）エンコーダ、ＰＰ１〜ＰＰ６・・・
コードパンクチコアリング（間引き）回路
Claims (1)
- 【特許請求の範囲】 １、入力データ流の処理方法において、下記のステップ
を備え、即ち、 上記入力データ流を、当該入力データ流より緩慢な処理
速度を有する複数の部分（サブ）データ流に分けるステ
ップ； 上記部分データ流を別個に差動コード化するステップ； この差動コード化の過程の後、当該差動コード化された
部分データ流を別個にたたみ込み（コンボリューション
）コード化するステップ； 上記のたたみ込みコード化後、前記のたたみ込みコード
化ステップにて得られた当該の差動−、たたみ込み−コ
ード化されたデータの別個の部分データ流すべてを、少
なくとも２つの伝送用位相成分の各々にまとめるステッ
プ； 上記の２つの伝送用位相成分にまとめるステップの後、
当該のまとめられた部分データ流の少なくとも２つの位
相成分を１つのチャネルにて伝送するステップ； 上記チャネルからの伝送された位相成分を受信し、当該
の受信された位相成分各々のデータすべてを利用して上
記部分データ流すべてをたたみ込み（コンボリューショ
ン）デコーディングするステップを備えることを特徴と
するデータの処理方法。 ２、前記の送信のステップの前に、上記の差動−、たた
み込み−コード化された部分データ流をパンクチュアリ
ングし、前記の受信ステップの後に当該部分データ流を
相応してデパンクチュアリングするステップを有する請
求項１記載の方法。 ３、上記のパンクチュアリング及びデパンクチュアリン
グのステップを並列処理によって行う請求項２記載の方
法。 ４、前記の受信のステップの後、当該の受信された位相
成分の各々を夫々の部分データ流に分けるステップ； 上記の（分離された）別個の部分データ流をたたみ込み
デコーディングするステップを有し該デコーディングス
テップは各々の位相成分から部分データ流を共にたたみ
込みデコーディングするステップを含み、その際当該た
たみ込みデコーディングされた部分データ流の各々が当
該位相成分すべてからのデータの夫々の組合わせないし
まとまりから成るように上記のたたみ込みデコーディン
グはなされるようにした請求項３記載の方法。 ５、１つの入力データ流から複数部分データ流を形成す
るための第１デマルチプレクサと、夫々の部分データ流
を差動コード化するための、夫々が各々のデータ流に用
いられる複数の差動エンコーダとを有し、該差動エンコ
ーダは上記の第１デマルチプレクサに接続されており、 更に各部分データ流の差動コード化データをたたみ込み
コード化するための、夫々が各々の部分データ流に用い
られる複数のたたみ込み（コンボリューション）エンコ
ーダを有し、該エンコーダは前記差動エンコーダに接続
されており、 たたみ込みコード化された部分データ流から位相成分を
形成するための、少なくとも２つの第２のマクチプレク
サ装置を有し該第２マクチプレクサ装置は前記の複数の
たたみ込みエンコーダに接続されており、その際当該位
相成分の各々がすべてのたたみ込みコード化された部分
データ流から合成されるように上記接続構成がなされて
いることを特徴とするデータ処理システム。 ６、前記の少なくとも２つの第２のマクチプレクサ装置
によって形成された位相成分を送信するための装置と、 上記の送信装置によって送信された位相成分を受信する
ための装置と、各々の受信された位相成分を複数の部分
データ流へ分割するための少なくとも２つの第３のマク
チプレクサと、位相成分すべてに対し相応の部分データ
流をたたみ込みデコーディングするための複数のたたみ
込みデコーダ装置とを有し、該デコーダ装置は夫々、前
記第３マクチプレクサ装置の各々に接続されており、 その際前記第３のマクチプレクサ装置の各々から当該部
分データ流の１つの相応のものを受信するように上記の
接続構成がなされており、上記のたたみ込みデコーディ
ングされた部分データ流を差動デコーディングするため
の複数の差動デコーダ装置を有し該差動デコーダ装置は
複数のたたみ込みデコーダ装置に接続されており、 更に、上記のたたみ込みデコーディングされ、差動デコ
ーディングされた部分データ流をまとめるための第４の
マクチプレクサ装置を有する請求項５記載のシステム。 ７、各たたみ込みエンコーダに夫々接続されている並列
パンクチュアリング回路が設けられている請求項６記載
のシステム。 ８、前記各たたみ込みデコーダの入力側に夫々接続され
た複数の並列デパンクチュアリング回路が設けられてい
る請求項６記載のシステム。 ９、前記たたみ込みデコーダの１つから他のすべての前
記たたみ込みコーダへ適正に検出された位相位置、状態
を伝送するための、前記たたみ込みデコーダ間に接続さ
れたデータバス（ＢＵＳ）を有する請求項８記載のシス
テム。 １０、前記たたみ込みデコーダの１つから他のすべての
前記たたみ込みデコーダへ適正に検出された位相位置、
状態を伝送するためのデータバス装置は前記たたみ込み
エンコーダ間に接続されている請求項６記載のシステム
。 １１、複数の並列デパンクチュアリング回路を有し該回
路は夫々前記各たたみ込みデコーダの入力側に接続され
ている請求項６記載のシステム。 １２、各々が前記たたみ込みエンコーダの夫々に接続さ
れている複数の並列パンクチュアリング回路を有する請
求項５記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3730547.6 | 1987-09-11 | ||
| DE19873730547 DE3730547A1 (de) | 1987-09-11 | 1987-09-11 | Verfahren zur aufbereitung von daten |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114229A true JPH01114229A (ja) | 1989-05-02 |
Family
ID=6335795
Family Applications (1)
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