JPH01114229A - データの処理方法及びシステム - Google Patents
データの処理方法及びシステムInfo
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- JPH01114229A JPH01114229A JP63226723A JP22672388A JPH01114229A JP H01114229 A JPH01114229 A JP H01114229A JP 63226723 A JP63226723 A JP 63226723A JP 22672388 A JP22672388 A JP 22672388A JP H01114229 A JPH01114229 A JP H01114229A
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- data stream
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Links
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0059—Convolutional codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
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-
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- H04L1/0047—Decoding adapted to other signal detection operation
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H04L1/0067—Rate matching
- H04L1/0068—Rate matching by puncturing
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は伝送目的用のデータを処理するデータ処理方法
を基礎とし、例えば、次のような方法、すなわち入力デ
ータ流が、比較的に緩慢な処理速度の複数部分データ流
に細分化された後差動及びコンボリューション(たたみ
込み)コード化操作され、それにひきつづいて伝送のた
め少なくとも2つの位相成分にまとめられる方法に関す
る。
を基礎とし、例えば、次のような方法、すなわち入力デ
ータ流が、比較的に緩慢な処理速度の複数部分データ流
に細分化された後差動及びコンボリューション(たたみ
込み)コード化操作され、それにひきつづいて伝送のた
め少なくとも2つの位相成分にまとめられる方法に関す
る。
従来技術
差動コード化及びたたみ込みコード化を施されるデータ
の処理の際当該データを、殊に高いデータレートのもと
で部分データ流に分けることは公知である。T D R
S S (Tracking andData Re1
ay 5atellite System)の場合、部
分データ流が個別にたたみ込みコード化され、マルチプ
レクサを用いて相互にフレーム化ないしインターリーブ
された出力データ流にまとめられ、次いでこの出力デー
タ流は伝送用のQPSK (Quadrature P
hase 5hift Keyed)変調器に供給され
る。その際受信側にて相応の逆変換が行われる(IEE
E Global Telecommunicajio
nConference、 Globecom 83.
San Diego、 USA。
の処理の際当該データを、殊に高いデータレートのもと
で部分データ流に分けることは公知である。T D R
S S (Tracking andData Re1
ay 5atellite System)の場合、部
分データ流が個別にたたみ込みコード化され、マルチプ
レクサを用いて相互にフレーム化ないしインターリーブ
された出力データ流にまとめられ、次いでこの出力デー
タ流は伝送用のQPSK (Quadrature P
hase 5hift Keyed)変調器に供給され
る。その際受信側にて相応の逆変換が行われる(IEE
E Global Telecommunicajio
nConference、 Globecom 83.
San Diego、 USA。
Conference Record 2+第1050
−1053頁)。精確な同期化のため固定のデータ伝送
フォーマットを設けるか又は付加情報を伝送しなければ
ならない(例えば付加されたP N (Pseudo−
noise)シーケンス(上記G lobecom 8
3参照))。
−1053頁)。精確な同期化のため固定のデータ伝送
フォーマットを設けるか又は付加情報を伝送しなければ
ならない(例えば付加されたP N (Pseudo−
noise)シーケンス(上記G lobecom 8
3参照))。
発明の目的
本発明の課題ないし目的とするところは、冒頭に述べた
形式の方法において固定したデータ伝送フォーマットに
も拘束されず、且付加情報をも必要としない方法及び装
置を提供することにある。更に、本発明はそのような方
法を実施する装置を提供するものである。
形式の方法において固定したデータ伝送フォーマットに
も拘束されず、且付加情報をも必要としない方法及び装
置を提供することにある。更に、本発明はそのような方
法を実施する装置を提供するものである。
発明の構成
上記課題は方法に関する請求項の当該構成要件により、
また装置に関する請求項の当該構成要件により解決され
る。
また装置に関する請求項の当該構成要件により解決され
る。
すなわち上記目的ないし課題を解決する方法によれば当
該複数部分データ流を別個に差動コード化し、次いでコ
ンボリューション(たたみ込み)コード化し、各部分デ
ータ流のコンボリューションコードデータ流の位相変調
伝送のための各位相成分を形成し、伝送されるデータの
受信及び復調の後置データのコンボリューションデコー
ディングのためのすべての位相成分のデータを用い得る
。
該複数部分データ流を別個に差動コード化し、次いでコ
ンボリューション(たたみ込み)コード化し、各部分デ
ータ流のコンボリューションコードデータ流の位相変調
伝送のための各位相成分を形成し、伝送されるデータの
受信及び復調の後置データのコンボリューションデコー
ディングのためのすべての位相成分のデータを用い得る
。
また、本発明の方法の送信部を実施するためのシステム
ないし装置構成を、次のように実現し得る。即ち、1つ
の入力データ流から複数部分データ流を形成するための
第1デマルチプレクサと、各部分データ流の処理用の差
動エンコーダと、各部分データ流の差動コード化データ
の処理用のたたみ込みエンコーダと、たたみ込みコード
データ流から合成される位相成分の形成のための少なく
とも2つの第2のマルチプレクサとを有し、その場合、
上記マルチプレクサの入力側とたたみ込みコーグの出力
側と接続されており、その際当該位相成分が夫々各部分
データ流のたたみ込みデータ流から合成されるように上
記接続構成がなされているように実現し得る。
ないし装置構成を、次のように実現し得る。即ち、1つ
の入力データ流から複数部分データ流を形成するための
第1デマルチプレクサと、各部分データ流の処理用の差
動エンコーダと、各部分データ流の差動コード化データ
の処理用のたたみ込みエンコーダと、たたみ込みコード
データ流から合成される位相成分の形成のための少なく
とも2つの第2のマルチプレクサとを有し、その場合、
上記マルチプレクサの入力側とたたみ込みコーグの出力
側と接続されており、その際当該位相成分が夫々各部分
データ流のたたみ込みデータ流から合成されるように上
記接続構成がなされているように実現し得る。
更に、本発明の方法の受信部を実施するためのシステム
ないし装置構成を次のように実現し得る。即ち、伝送さ
れた位相成分を複数の部分データ流へ分割するための少
なくとも2つの第 ・3のマルチプレクサと、部分デ
ータ流に対するたたみ込みデコーダとを有し、該データ
は第3マルチプレクサの出力側と接続されており、その
際すべての位相成分から各たたみ込みデコーディングが
行われるように上記接続構成はなされており、たたみ込
みデコーダに夫々後置接続された差動デコーダと、すべ
てのデコード化された部分データ流をまとめるための第
4のマルヂプレクサとを有するように実現し得るのであ
る。
ないし装置構成を次のように実現し得る。即ち、伝送さ
れた位相成分を複数の部分データ流へ分割するための少
なくとも2つの第 ・3のマルチプレクサと、部分デ
ータ流に対するたたみ込みデコーダとを有し、該データ
は第3マルチプレクサの出力側と接続されており、その
際すべての位相成分から各たたみ込みデコーディングが
行われるように上記接続構成はなされており、たたみ込
みデコーダに夫々後置接続された差動デコーダと、すべ
てのデコード化された部分データ流をまとめるための第
4のマルヂプレクサとを有するように実現し得るのであ
る。
本発明の方法の利点はピットエラーレートは従来のT
D R,S Sシステムにおけるよりわずかである、そ
れというのは、差動デコーディングはたたみ込みデコー
ディングの後直ぐマルチプレクサを介さずに行われ得る
からである。このことは次のような認識ないし考察に立
脚する:ここのヴイタヒ(Vitarbi)デコーダの
後方ではヒツトエラーレートはそのような段におけるマ
ルチプレクス処理の後方におけるよりわずかである。差
動デコーダはヒツトエラーレートを増倍するので、下記
のことを考慮すれば従来TDR3Sシステムでは当該ピ
ットエラーレ−1・はより一層大である、すなわち、ヴ
イタビ(Viterbi)デコーダからはバーストノイ
ズが送出されこの送出されるバーストノイズは差動デコ
ーダによっては個別ノイズはとの程度には重み付けされ
ないことを考慮するのである。そのような個別ノイズの
発生するのは、各部分データ流に対してヴイタビーデコ
ーダを従来のTDR5Sシステムにおけるようにマルチ
プレクサで走査しそれにし°きつづいて差動デコーディ
ングする際である。
D R,S Sシステムにおけるよりわずかである、そ
れというのは、差動デコーディングはたたみ込みデコー
ディングの後直ぐマルチプレクサを介さずに行われ得る
からである。このことは次のような認識ないし考察に立
脚する:ここのヴイタヒ(Vitarbi)デコーダの
後方ではヒツトエラーレートはそのような段におけるマ
ルチプレクス処理の後方におけるよりわずかである。差
動デコーダはヒツトエラーレートを増倍するので、下記
のことを考慮すれば従来TDR3Sシステムでは当該ピ
ットエラーレ−1・はより一層大である、すなわち、ヴ
イタビ(Viterbi)デコーダからはバーストノイ
ズが送出されこの送出されるバーストノイズは差動デコ
ーダによっては個別ノイズはとの程度には重み付けされ
ないことを考慮するのである。そのような個別ノイズの
発生するのは、各部分データ流に対してヴイタビーデコ
ーダを従来のTDR5Sシステムにおけるようにマルチ
プレクサで走査しそれにし°きつづいて差動デコーディ
ングする際である。
特別な同期化手段が必要でなく、ノード同期化さえも必
要でない。
要でない。
位相不確定性が特別な手段を要せずに、即ち1つの部分
データ流の各デコーダによって識別され得る。デコーダ
が適正の位相関係を識別した場合、このデコーダは当該
情報を他の複数部分データ流のデコーダに報知でき、そ
れにより一層迅速な同期化が行われる 次に図を用いて本発明を説明する。
データ流の各デコーダによって識別され得る。デコーダ
が適正の位相関係を識別した場合、このデコーダは当該
情報を他の複数部分データ流のデコーダに報知でき、そ
れにより一層迅速な同期化が行われる 次に図を用いて本発明を説明する。
実施例
第1図に示すように、コード化されていないソースデー
タが、入力データとして、例えば150Mb dのデー
タレートを以てデマルチプレクサMXIに導かれ、この
デマルチプレクサは当該の非コード化データ流を、25
Mb dのデータレートを有する6つの並列の部分デー
タ流=11− に分割する。各部分データ流は夫々それのみで差動コー
ド化され(−差動エンコーダDCI・・・・・・・・・
DC6を用いて−)そして、それにひきつづいてたたみ
込みコード化される(−たたみ込みエンコーダFCI・
・・・・・Fe2を用いて−)。
タが、入力データとして、例えば150Mb dのデー
タレートを以てデマルチプレクサMXIに導かれ、この
デマルチプレクサは当該の非コード化データ流を、25
Mb dのデータレートを有する6つの並列の部分デー
タ流=11− に分割する。各部分データ流は夫々それのみで差動コー
ド化され(−差動エンコーダDCI・・・・・・・・・
DC6を用いて−)そして、それにひきつづいてたたみ
込みコード化される(−たたみ込みエンコーダFCI・
・・・・・Fe2を用いて−)。
場合によりたたみ込みエンコーダFCI・・・・・・F
e2の出力データ流が、コードレートの増大のタメコー
トパンクチュアリング(間引き)回路PPI・・・・・
・PP6を介して導かれる。第1図の実施例にて使用さ
れているたたみ込みエンコーダからは2つの出力ビット
流ずなわちQPSK伝送用の一位相成分(位相コンポー
ネント)−工とQチャネルが送出される。基本的には勿
論2つより多くの出力ヒット流を有するたたみ込みエン
コーダとか別の伝送形式例えば8−PSRのものを使用
することもできる。各たたみ込みエンコーダの再出力ヒ
ット流は2つの異なるマルチプレクサMX2]、、MX
22に導かれ、その際、各たたみ込みエンコーダの第1
の形式の各々の出力ビツト流人はマルチプレクサMX2
1にのみ導かれ、第2の形式の各出力ビツト流Bはマル
チプレクサMX22にのみ導かれる。マルチプレクサM
X21は第1形式のすべての出力ビツト流Aを直列的に
1つの出力データ流Iにまとめ、マルチプレクサMX2
2は、第2形式のすべての出力ビツト流Bを直列的に1
つの出力データ流Qにまとめる。Q P S K−変調
の際の位相成分上してのデータ流■及びQは夫々150
Mb dのビットレートを有する。マルチプレクサMX
21.MX22のそのような接続構成によりデータ流I
とデータ流Qの双方がすべてのたたみ込みコードデータ
流から合成されており、本発明の利点、すなわち、わず
かなピットエラーレート、位相不確定性識別、迅速な同
期化が付加情報又はフレーム構造を介さずに完全に奏さ
れるようになる。データ流■及びQは伝送のためQPS
K変調器に中継伝送される。
e2の出力データ流が、コードレートの増大のタメコー
トパンクチュアリング(間引き)回路PPI・・・・・
・PP6を介して導かれる。第1図の実施例にて使用さ
れているたたみ込みエンコーダからは2つの出力ビット
流ずなわちQPSK伝送用の一位相成分(位相コンポー
ネント)−工とQチャネルが送出される。基本的には勿
論2つより多くの出力ヒット流を有するたたみ込みエン
コーダとか別の伝送形式例えば8−PSRのものを使用
することもできる。各たたみ込みエンコーダの再出力ヒ
ット流は2つの異なるマルチプレクサMX2]、、MX
22に導かれ、その際、各たたみ込みエンコーダの第1
の形式の各々の出力ビツト流人はマルチプレクサMX2
1にのみ導かれ、第2の形式の各出力ビツト流Bはマル
チプレクサMX22にのみ導かれる。マルチプレクサM
X21は第1形式のすべての出力ビツト流Aを直列的に
1つの出力データ流Iにまとめ、マルチプレクサMX2
2は、第2形式のすべての出力ビツト流Bを直列的に1
つの出力データ流Qにまとめる。Q P S K−変調
の際の位相成分上してのデータ流■及びQは夫々150
Mb dのビットレートを有する。マルチプレクサMX
21.MX22のそのような接続構成によりデータ流I
とデータ流Qの双方がすべてのたたみ込みコードデータ
流から合成されており、本発明の利点、すなわち、わず
かなピットエラーレート、位相不確定性識別、迅速な同
期化が付加情報又はフレーム構造を介さずに完全に奏さ
れるようになる。データ流■及びQは伝送のためQPS
K変調器に中継伝送される。
受信側ではQPSK復調器を用いて得られる位相成分I
及びQは送信側処理に相応して再び6つの並列分岐に分
けられる。デマルチプレクサMX31は受信側データ流
■を6つの並列分岐に分配し、デマルチプレクサMX3
2はデータ流Qを同様に6つの並列分岐に分配する。■
及びQのデータ流のデータレートは150Mbdであり
、両マルチプレクサの出力側におけるデータレートは1
2X25Mbdである。常に2つの並列分岐(そのうち
の1つは■−データ流用でありもう1つはQ−データ流
用である)は(当該エンコーダ側にてパンクチュアリン
グ回路が設けられている場合はデパンクチュアリング回
路PDI、・・・、PD6を介して)1つのたたみ込み
デコーダFDI・・・・・・FD6の再入力側に供給さ
れる。これらのたたみ込みデコーダの各々はたんに1つ
の出力側を有するので、レートR=1/2のたたみ込み
デコーダが形成されている。ビットレート25Mbdを
有する6つのたたみ込みデコーダFD1・・・FD6の
うちの1つの各出力データ流が差動デコーダDDI・・
・・・・DD6に導かれる。6つの差動デコーダの出力
データ流がマルチプレクサMX4によって直列的に相互
にまとめられ合成されて、その結果150Mbdの1つ
のデコード化された受信データ流が得られる。
及びQは送信側処理に相応して再び6つの並列分岐に分
けられる。デマルチプレクサMX31は受信側データ流
■を6つの並列分岐に分配し、デマルチプレクサMX3
2はデータ流Qを同様に6つの並列分岐に分配する。■
及びQのデータ流のデータレートは150Mbdであり
、両マルチプレクサの出力側におけるデータレートは1
2X25Mbdである。常に2つの並列分岐(そのうち
の1つは■−データ流用でありもう1つはQ−データ流
用である)は(当該エンコーダ側にてパンクチュアリン
グ回路が設けられている場合はデパンクチュアリング回
路PDI、・・・、PD6を介して)1つのたたみ込み
デコーダFDI・・・・・・FD6の再入力側に供給さ
れる。これらのたたみ込みデコーダの各々はたんに1つ
の出力側を有するので、レートR=1/2のたたみ込み
デコーダが形成されている。ビットレート25Mbdを
有する6つのたたみ込みデコーダFD1・・・FD6の
うちの1つの各出力データ流が差動デコーダDDI・・
・・・・DD6に導かれる。6つの差動デコーダの出力
データ流がマルチプレクサMX4によって直列的に相互
にまとめられ合成されて、その結果150Mbdの1つ
のデコード化された受信データ流が得られる。
次に第1図の概念図の個別ユニットについて詳説する。
第2図は25Mb dのすべての部分データ流に対して
設けられているような差動エンコーダを示す。入力デー
タ流はエクスクル−シブオア(Exclusive−O
R)ゲートEXOR1の入力側に供給される。このEx
a lus ive〜ORゲートEXOR1の出力側(
これは差動エンコーダの出力側を成す)はD7リツプ7
0ッズFFI(これは遅延素子として作用する)を介し
てゲート、EXORlの第2入力端に戻される。フリッ
プフロップFFIのクロック制御は25MHzのクロッ
ク信号により行われる。相応の受信側の差動デコーダを
第3図に示す。各たたみ込みデコーダの出力信号は差動
デコーディングのため入力信号としてエクスクル−シブ
オアEXOR2の第1入力側に達し、且りフリップフロ
ップFF2を介して遅延して上記ゲートの第2入力端に
達する。各エクスクル−シブオアゲートEXOR2の出
力側にはデコーディングされた部分データ流が現れこの
部分データ流はマルチプレクサMX4を用いて受信側デ
ータ流全体にまとめられる。フリップフロップFF2の
クロック制御は送信側におけるように25 M Hzの
クロック信号で行われる。
設けられているような差動エンコーダを示す。入力デー
タ流はエクスクル−シブオア(Exclusive−O
R)ゲートEXOR1の入力側に供給される。このEx
a lus ive〜ORゲートEXOR1の出力側(
これは差動エンコーダの出力側を成す)はD7リツプ7
0ッズFFI(これは遅延素子として作用する)を介し
てゲート、EXORlの第2入力端に戻される。フリッ
プフロップFFIのクロック制御は25MHzのクロッ
ク信号により行われる。相応の受信側の差動デコーダを
第3図に示す。各たたみ込みデコーダの出力信号は差動
デコーディングのため入力信号としてエクスクル−シブ
オアEXOR2の第1入力側に達し、且りフリップフロ
ップFF2を介して遅延して上記ゲートの第2入力端に
達する。各エクスクル−シブオアゲートEXOR2の出
力側にはデコーディングされた部分データ流が現れこの
部分データ流はマルチプレクサMX4を用いて受信側デ
ータ流全体にまとめられる。フリップフロップFF2の
クロック制御は送信側におけるように25 M Hzの
クロック信号で行われる。
たたみ込みエンコーダFCI・・・・・・FC6及びた
たみ込みデコーダFDI・・・・・・FD6として例え
ば任意の公知の装置を使用できる。特に好適であるのは
米国特許第4757506号から公知の装置である、そ
れというのはそこに記載されているヴイタビ(V i
1.erbi)デコーダにより実時間処理が行われ得る
からである。
たみ込みデコーダFDI・・・・・・FD6として例え
ば任意の公知の装置を使用できる。特に好適であるのは
米国特許第4757506号から公知の装置である、そ
れというのはそこに記載されているヴイタビ(V i
1.erbi)デコーダにより実時間処理が行われ得る
からである。
コードパンクチュアリング(間引き)が所望又は所要で
ある場合には当該のパンクチュアリングは有利にたたみ
込み(コンボリューション)コーディング(コード化)
に従って行われ得る。それとしては並列パンクチュアリ
ング又は直列パンクチュアリングを行い得る。第4図は
並列パンクチュアリングのブロック接続図、第5図は直
列パンクチュアリングのブロック接続図である。たたみ
込みコード化された部分データ流は並列パンクチュアリ
ングの場合先ずデータ配置替え段DIに供給され、この
段DUは例えばフォーマット12X8でFIFO−メモ
リ(first in first ocet ) ヘ
部分データ流を適合させるためのフリップフロップから
構成される。FIFOメモリFIFOIとしては例えば
TRW社のIC回路TDC1030を使用できる。書込
クロックとしては上記FIFOメそりに供給されるのは
抜き去るべき(パンクチュアド)ビットのクロック、す
なわちクロックの欠落、中断のなされるものである。そ
のようなりロック欠落、中断はアンドゲート(&)Gl
によって行われこのアンドゲートには一方では連続クロ
ックCLK lが供給され他方ではマルチプレクサMX
5の出力信号が供給される。このマルチプレクサMX5
はメモリSPI中にファイルされたパンクデユアリング
パターン(プリーl−マツプ)を幅Pビットの1−0列
の形でアンド(&)ゲートGlに通過伝送する。ここで
数Pはパンクチュアリング期間に相応し、この期間自体
は使用されるパンクチュアリングコードの関数である。
ある場合には当該のパンクチュアリングは有利にたたみ
込み(コンボリューション)コーディング(コード化)
に従って行われ得る。それとしては並列パンクチュアリ
ング又は直列パンクチュアリングを行い得る。第4図は
並列パンクチュアリングのブロック接続図、第5図は直
列パンクチュアリングのブロック接続図である。たたみ
込みコード化された部分データ流は並列パンクチュアリ
ングの場合先ずデータ配置替え段DIに供給され、この
段DUは例えばフォーマット12X8でFIFO−メモ
リ(first in first ocet ) ヘ
部分データ流を適合させるためのフリップフロップから
構成される。FIFOメモリFIFOIとしては例えば
TRW社のIC回路TDC1030を使用できる。書込
クロックとしては上記FIFOメそりに供給されるのは
抜き去るべき(パンクチュアド)ビットのクロック、す
なわちクロックの欠落、中断のなされるものである。そ
のようなりロック欠落、中断はアンドゲート(&)Gl
によって行われこのアンドゲートには一方では連続クロ
ックCLK lが供給され他方ではマルチプレクサMX
5の出力信号が供給される。このマルチプレクサMX5
はメモリSPI中にファイルされたパンクデユアリング
パターン(プリーl−マツプ)を幅Pビットの1−0列
の形でアンド(&)ゲートGlに通過伝送する。ここで
数Pはパンクチュアリング期間に相応し、この期間自体
は使用されるパンクチュアリングコードの関数である。
マクチプレクサMX5がデリートマツプ(パンクデユア
リングパターン)のうちから1つの0をゲートG1に通
過伝送すると直ちに、書込クロックが中断間引きされる
。マクチプレクサMX4はそのステロブ切換えの点でカ
ウンタZlを介してクロックCLK lにより制御され
る。スパイクの抑圧のためゲートGlは直接クロックC
LK 1の供給を受けないで、遅延素子により幾らか遅
延されたクロックの供給を受け、その際その遅延された
タロツクによってはマクチプレクサMX5の切換時間が
考慮される。並列パンクチュアリング回路に対する読出
クロックCLK2は連続的である。パンクチュアリング
回路の基本的動作、機能は第5図に示されており、これ
は下記の刊行物に記載のものと類似している。
リングパターン)のうちから1つの0をゲートG1に通
過伝送すると直ちに、書込クロックが中断間引きされる
。マクチプレクサMX4はそのステロブ切換えの点でカ
ウンタZlを介してクロックCLK lにより制御され
る。スパイクの抑圧のためゲートGlは直接クロックC
LK 1の供給を受けないで、遅延素子により幾らか遅
延されたクロックの供給を受け、その際その遅延された
タロツクによってはマクチプレクサMX5の切換時間が
考慮される。並列パンクチュアリング回路に対する読出
クロックCLK2は連続的である。パンクチュアリング
回路の基本的動作、機能は第5図に示されており、これ
は下記の刊行物に記載のものと類似している。
Conf、 Proc、 6th 1nLernat、
Conf、 onDigital 5atellit
e Communications、第xn−26頁、
第5図、但し、処理は並列的であり、もって、同じクロ
ックレートのもとで2倍のデータ速度性能が得られる。
Conf、 onDigital 5atellit
e Communications、第xn−26頁、
第5図、但し、処理は並列的であり、もって、同じクロ
ックレートのもとで2倍のデータ速度性能が得られる。
第4a図はデータ再配置(配置替え)に関して並列コー
ドパンクチュアリングの装置構成をより一層詳細に示す
。
ドパンクチュアリングの装置構成をより一層詳細に示す
。
第4図に示す再配置回路(配置替え段)DUは第4a図
に示すように6つのチャネルの各々に対する別個の再配
置回路部から成る。これら6つのチャネルの各々に対し
てたたみ込み(コンボリューション)コード化された部
分データ流が、並列的に2つのエラスチックのFIFO
メモリ5FIFOI、5FIFO2に供給される。これ
ら5FIFOI、5FIFO2は並列−並列変換器とし
て設けられている。Pヒラ]・夫々の全期間に対するエ
ンコーダ出力信号は交互に、それらの書込みクロックレ
ー1−tl又はt2により上記メモリ中に読込まれ得る
。デー夕の読出しは共通の(通常の)リード(読出)ク
ロックレート(これはクロックレートCLK1の半分で
ある)で連続的に行われる。各メモリごとの2つのヒツ
ト流は伝送方向で下流に位置するマルチプレクサMX6
]又はMX62(並列−直列変換のための手段としての
)を介して導かれる。クロックレー1− CL K l
/ 2はやはり、制御信号としてはマルチプレクサM
X61、MX62の歩進的制御のために用いられる。こ
のデータ再配置(配置替え)の後並列パンクチュアリン
グが、第4図に示ずようにFIFOメモリFIFOIで
行われ、このメモリは6つずへてのチャネルのデータを
並列的にパンクチュアリングする。
に示すように6つのチャネルの各々に対する別個の再配
置回路部から成る。これら6つのチャネルの各々に対し
てたたみ込み(コンボリューション)コード化された部
分データ流が、並列的に2つのエラスチックのFIFO
メモリ5FIFOI、5FIFO2に供給される。これ
ら5FIFOI、5FIFO2は並列−並列変換器とし
て設けられている。Pヒラ]・夫々の全期間に対するエ
ンコーダ出力信号は交互に、それらの書込みクロックレ
ー1−tl又はt2により上記メモリ中に読込まれ得る
。デー夕の読出しは共通の(通常の)リード(読出)ク
ロックレート(これはクロックレートCLK1の半分で
ある)で連続的に行われる。各メモリごとの2つのヒツ
ト流は伝送方向で下流に位置するマルチプレクサMX6
]又はMX62(並列−直列変換のための手段としての
)を介して導かれる。クロックレー1− CL K l
/ 2はやはり、制御信号としてはマルチプレクサM
X61、MX62の歩進的制御のために用いられる。こ
のデータ再配置(配置替え)の後並列パンクチュアリン
グが、第4図に示ずようにFIFOメモリFIFOIで
行われ、このメモリは6つずへてのチャネルのデータを
並列的にパンクチュアリングする。
受信側デパンクチュアリング回路PDI(図示せず)は
相応に構成されているが、ここでは書込クロックの代わ
りにFIF○メモリの読出クロックが中断間引きされる
。読出クロック中断間引きは同し構成ユニット、すなわ
ちアンド(&)ゲート、マルチプレクサ、デリートマ・
ンブ用のメモリ、カウンタにより行われ、る。但しFI
FOメモリの後方には付加的に、マルチプレクサが設け
られこれは読出ボーズ中にて距離特性(metric)
上ニュートラル(中立的)な充填データ、所謂ダミービ
ットを挿入する。受信器側F I FO−Dにおけるデ
パンクチコ、アリング回路が第6図に示しである。復調
器により受信された変調データはA/D変換されエラス
チックメモリFIFO−Dの入力側に供給される。受信
器側におけるデパンクチコ〜アリング回路は送信器側に
おけるパンクチュアリング回路と同様に(類似に)構成
されており、すなわち並列的処理をする。但し、パンク
チュアリング回路ではFIFO書込み(ライト)クロッ
クレートは中断ないし間引きされるのに対して、読出し
くリード)クロックレートは連続的であり、一方、デパ
ンクチュアリング回路ではFIFO書込み(ライト)ク
ロックレートc L K 2は連続的に供給されるのに
対して、リード(読出)クロックレ−1・は中断ないし
間引きされる。す−ド(読出)クロックレートの中断な
いし間引きは送信器側における書込(ライト)クロック
レートの中断ないし間引きと同じ形式で行われる(実現
される)。すなわちアンドゲートG5により行われ、こ
のアンドゲートには連続的クロックレートCLK 1と
、マルチプレクサMX5の出力信号とが供給される。こ
のマルチプレクサMX5により、メモリSP2に記憶さ
れたデパンクチュアリングパターンが、ゲートG5に通
過伝送される。マルチプレクサMUX−Dは伝送方向で
見てデパンクチュアリング回路FIFO−Dの下流側に
配置されており、上記のFIFO−Dは距離特性量に関
して中立的にュートラル)な充填データ、又は“ダミー
ビット″、例えば、ソフトな判定デコーディングの値領
域(レインジ)のセンタ(中心)からのデータをFIF
O−Dの読込み可能間隙中に挿入する。受信器側におけ
るデータ再配置回路(配置替え段)DUI及びコンボリ
ューション(たたみ込み)−デコーダFDがマルチプレ
クサMUX−Dに後続している。受信器側におけるその
ような再配置回路に対する種々の実施態様について以下
説明する。
相応に構成されているが、ここでは書込クロックの代わ
りにFIF○メモリの読出クロックが中断間引きされる
。読出クロック中断間引きは同し構成ユニット、すなわ
ちアンド(&)ゲート、マルチプレクサ、デリートマ・
ンブ用のメモリ、カウンタにより行われ、る。但しFI
FOメモリの後方には付加的に、マルチプレクサが設け
られこれは読出ボーズ中にて距離特性(metric)
上ニュートラル(中立的)な充填データ、所謂ダミービ
ットを挿入する。受信器側F I FO−Dにおけるデ
パンクチコ、アリング回路が第6図に示しである。復調
器により受信された変調データはA/D変換されエラス
チックメモリFIFO−Dの入力側に供給される。受信
器側におけるデパンクチコ〜アリング回路は送信器側に
おけるパンクチュアリング回路と同様に(類似に)構成
されており、すなわち並列的処理をする。但し、パンク
チュアリング回路ではFIFO書込み(ライト)クロッ
クレートは中断ないし間引きされるのに対して、読出し
くリード)クロックレートは連続的であり、一方、デパ
ンクチュアリング回路ではFIFO書込み(ライト)ク
ロックレートc L K 2は連続的に供給されるのに
対して、リード(読出)クロックレ−1・は中断ないし
間引きされる。す−ド(読出)クロックレートの中断な
いし間引きは送信器側における書込(ライト)クロック
レートの中断ないし間引きと同じ形式で行われる(実現
される)。すなわちアンドゲートG5により行われ、こ
のアンドゲートには連続的クロックレートCLK 1と
、マルチプレクサMX5の出力信号とが供給される。こ
のマルチプレクサMX5により、メモリSP2に記憶さ
れたデパンクチュアリングパターンが、ゲートG5に通
過伝送される。マルチプレクサMUX−Dは伝送方向で
見てデパンクチュアリング回路FIFO−Dの下流側に
配置されており、上記のFIFO−Dは距離特性量に関
して中立的にュートラル)な充填データ、又は“ダミー
ビット″、例えば、ソフトな判定デコーディングの値領
域(レインジ)のセンタ(中心)からのデータをFIF
O−Dの読込み可能間隙中に挿入する。受信器側におけ
るデータ再配置回路(配置替え段)DUI及びコンボリ
ューション(たたみ込み)−デコーダFDがマルチプレ
クサMUX−Dに後続している。受信器側におけるその
ような再配置回路に対する種々の実施態様について以下
説明する。
データ再配置回路も、送信器側におけるそれと同じ形式
で構成配置される。それらは、その構成上送信器側にお
ける再配置回路に相応する。すなわち6つのチャネルの
各々に対して2つのエラスチックメモリが設けられる。
で構成配置される。それらは、その構成上送信器側にお
ける再配置回路に相応する。すなわち6つのチャネルの
各々に対して2つのエラスチックメモリが設けられる。
それらは直列−並列変換器として実現されるので、それ
らの出力は並列的にスイッチング通過伝送接続される。
らの出力は並列的にスイッチング通過伝送接続される。
送信器側におけるエラスチックメモリとは逆に、それら
のFIFOメモリは連続的読込み及び交互の読出しを行
う。第5図の直列コードパンクチュアリングの場合各た
たみ込みエンコーダに1つの並列−直列変換器PSl・
・・PS6が後置接続されており、この変換器によって
、ビットレート25Mbdの各たたみ込みエンコーダの
両出力ビット流が、ビットレート50Mb dの1つの
直列データ流に変換される。
のFIFOメモリは連続的読込み及び交互の読出しを行
う。第5図の直列コードパンクチュアリングの場合各た
たみ込みエンコーダに1つの並列−直列変換器PSl・
・・PS6が後置接続されており、この変換器によって
、ビットレート25Mbdの各たたみ込みエンコーダの
両出力ビット流が、ビットレート50Mb dの1つの
直列データ流に変換される。
ここで、FIFOメモリF 1.F O2はフォーマッ
ト6×8を有する。このFIFOメモリFIFO2に対
する書込み中断間引きは第4図の実施例のデパンクチュ
アリングにおけるように行われる。
ト6×8を有する。このFIFOメモリFIFO2に対
する書込み中断間引きは第4図の実施例のデパンクチュ
アリングにおけるように行われる。
第1図に示すマルチプレクサないしデマルチプレクサM
X 1 、MX21 、MX22.MX31、MX32
.MX4は最も簡単な場合はシフトレジスタから成り、
その際そのシフトレジスタはデータ分割の場合には第1
メモリセルにてデータ入力側を有し、各メモリセルに対
して並列出力側を有し、また、データ統合(まとめ)の
場合には各メモリセルに対して並列入力側を有し且最後
のメモリセルにてデータ出力側を有する。ただ注意すべ
きは送信側におけるシフトレジスタのシフト方向及び速
度が受信側におけるシフト方向及び速度と一致するよう
にすることである。
X 1 、MX21 、MX22.MX31、MX32
.MX4は最も簡単な場合はシフトレジスタから成り、
その際そのシフトレジスタはデータ分割の場合には第1
メモリセルにてデータ入力側を有し、各メモリセルに対
して並列出力側を有し、また、データ統合(まとめ)の
場合には各メモリセルに対して並列入力側を有し且最後
のメモリセルにてデータ出力側を有する。ただ注意すべ
きは送信側におけるシフトレジスタのシフト方向及び速
度が受信側におけるシフト方向及び速度と一致するよう
にすることである。
差動エンコーダ、たたみ込みエンコーダ、パンクチュア
リング回路のようなすべてのコーディング段がIC回路
、例えば0MO3技術で実現される。
リング回路のようなすべてのコーディング段がIC回路
、例えば0MO3技術で実現される。
たたみ込みデコーダの適正に識別された位相関係につい
ての情報をできるだけ迅速に他のたたみ込みデコーダに
伝送するため、たたみ込みデコーダFDI・・・・・・
FD6間にデータ交換バスBUSが設けられている(第
1図)。たたみ込み(コンボリューション)デコーダは
それの距離(特性量)−計算段により誤った位相状態を
検出する。その際、位相不明瞭性(あいまい度)ないし
不整合性−補正段にて任意のスイッチが機能せしめられ
る。或時定数を以て、距離特性量の大きさ(値)が集中
(集積)するが否がか観測される。そのような集中が起
こらない場合には当該距離特性量の集中(集積)が観測
され得るようになる迄別のスイッチが機能せしめられる
。そのような観測がなされると、デコーダは当該の直前
の距離特性量の生起に相関する位相不整合性−補正状態
(信号)を出力する。位相不整合性−補正は従来技術(
公知技術水準)、例えば米国特許第4660214号又
はそこに述べられている参考文献により行われ得る。
ての情報をできるだけ迅速に他のたたみ込みデコーダに
伝送するため、たたみ込みデコーダFDI・・・・・・
FD6間にデータ交換バスBUSが設けられている(第
1図)。たたみ込み(コンボリューション)デコーダは
それの距離(特性量)−計算段により誤った位相状態を
検出する。その際、位相不明瞭性(あいまい度)ないし
不整合性−補正段にて任意のスイッチが機能せしめられ
る。或時定数を以て、距離特性量の大きさ(値)が集中
(集積)するが否がか観測される。そのような集中が起
こらない場合には当該距離特性量の集中(集積)が観測
され得るようになる迄別のスイッチが機能せしめられる
。そのような観測がなされると、デコーダは当該の直前
の距離特性量の生起に相関する位相不整合性−補正状態
(信号)を出力する。位相不整合性−補正は従来技術(
公知技術水準)、例えば米国特許第4660214号又
はそこに述べられている参考文献により行われ得る。
本発明の開示は1987年9月1lrIに出願されたド
イツ連邦共和国特許出願第P3730547.6号明細
書に開示された対象技術に係わるものであり、それの内
容は全体は本明細書中に採用されている。
イツ連邦共和国特許出願第P3730547.6号明細
書に開示された対象技術に係わるものであり、それの内
容は全体は本明細書中に採用されている。
なお明らかなように、本発明の上述の記載は容易に種々
の変更、適合され得るものであり、請求範囲の等何物、
等価技術の範囲内のものとして適用され得る。
の変更、適合され得るものであり、請求範囲の等何物、
等価技術の範囲内のものとして適用され得る。
発明の効果
本発明によれば固定したデータ伝送フォーマットにも拘
束されずかつ付加情報を必要としない技術手段として冒
頭に述べた形式の方法及び装置を実現でき、ヒツトエラ
ーは従来のTDR8Sシステムにおけるよりわずかであ
り、特別な同期化手段が必要でなく、ノード同期化が必
要でないようにし得、−層迅速な同期化が行われ得る。
束されずかつ付加情報を必要としない技術手段として冒
頭に述べた形式の方法及び装置を実現でき、ヒツトエラ
ーは従来のTDR8Sシステムにおけるよりわずかであ
り、特別な同期化手段が必要でなく、ノード同期化が必
要でないようにし得、−層迅速な同期化が行われ得る。
第1図は本発明の方法を実施する構成のブロック接続図
、第2図は差動エンコーダの構成図、第3図は差動エン
コーダの構成図、第4図は並列パンクチュアリング用の
構成例のブロック接続図、第4a図はデータ再配置用装
置構成図、第5図は直列パンクチュアリング用の構成例
のブロック接続図、第6図はデパンクチュアリング回路
のブロック接続図である。 MXI・・・デマルチプレクサ、DC1〜DC6・・・
差動エンコーダ、FCl−Fe2・・・たたみ込み(コ
ンボリューション)エンコーダ、PP1〜PP6・・・
コードパンクチコアリング(間引き)回路
、第2図は差動エンコーダの構成図、第3図は差動エン
コーダの構成図、第4図は並列パンクチュアリング用の
構成例のブロック接続図、第4a図はデータ再配置用装
置構成図、第5図は直列パンクチュアリング用の構成例
のブロック接続図、第6図はデパンクチュアリング回路
のブロック接続図である。 MXI・・・デマルチプレクサ、DC1〜DC6・・・
差動エンコーダ、FCl−Fe2・・・たたみ込み(コ
ンボリューション)エンコーダ、PP1〜PP6・・・
コードパンクチコアリング(間引き)回路
Claims (1)
- 【特許請求の範囲】 1、入力データ流の処理方法において、下記のステップ
を備え、即ち、 上記入力データ流を、当該入力データ流より緩慢な処理
速度を有する複数の部分(サブ)データ流に分けるステ
ップ; 上記部分データ流を別個に差動コード化するステップ; この差動コード化の過程の後、当該差動コード化された
部分データ流を別個にたたみ込み(コンボリューション
)コード化するステップ; 上記のたたみ込みコード化後、前記のたたみ込みコード
化ステップにて得られた当該の差動−、たたみ込み−コ
ード化されたデータの別個の部分データ流すべてを、少
なくとも2つの伝送用位相成分の各々にまとめるステッ
プ; 上記の2つの伝送用位相成分にまとめるステップの後、
当該のまとめられた部分データ流の少なくとも2つの位
相成分を1つのチャネルにて伝送するステップ; 上記チャネルからの伝送された位相成分を受信し、当該
の受信された位相成分各々のデータすべてを利用して上
記部分データ流すべてをたたみ込み(コンボリューショ
ン)デコーディングするステップを備えることを特徴と
するデータの処理方法。 2、前記の送信のステップの前に、上記の差動−、たた
み込み−コード化された部分データ流をパンクチュアリ
ングし、前記の受信ステップの後に当該部分データ流を
相応してデパンクチュアリングするステップを有する請
求項1記載の方法。 3、上記のパンクチュアリング及びデパンクチュアリン
グのステップを並列処理によって行う請求項2記載の方
法。 4、前記の受信のステップの後、当該の受信された位相
成分の各々を夫々の部分データ流に分けるステップ; 上記の(分離された)別個の部分データ流をたたみ込み
デコーディングするステップを有し該デコーディングス
テップは各々の位相成分から部分データ流を共にたたみ
込みデコーディングするステップを含み、その際当該た
たみ込みデコーディングされた部分データ流の各々が当
該位相成分すべてからのデータの夫々の組合わせないし
まとまりから成るように上記のたたみ込みデコーディン
グはなされるようにした請求項3記載の方法。 5、1つの入力データ流から複数部分データ流を形成す
るための第1デマルチプレクサと、夫々の部分データ流
を差動コード化するための、夫々が各々のデータ流に用
いられる複数の差動エンコーダとを有し、該差動エンコ
ーダは上記の第1デマルチプレクサに接続されており、 更に各部分データ流の差動コード化データをたたみ込み
コード化するための、夫々が各々の部分データ流に用い
られる複数のたたみ込み(コンボリューション)エンコ
ーダを有し、該エンコーダは前記差動エンコーダに接続
されており、 たたみ込みコード化された部分データ流から位相成分を
形成するための、少なくとも2つの第2のマクチプレク
サ装置を有し該第2マクチプレクサ装置は前記の複数の
たたみ込みエンコーダに接続されており、その際当該位
相成分の各々がすべてのたたみ込みコード化された部分
データ流から合成されるように上記接続構成がなされて
いることを特徴とするデータ処理システム。 6、前記の少なくとも2つの第2のマクチプレクサ装置
によって形成された位相成分を送信するための装置と、 上記の送信装置によって送信された位相成分を受信する
ための装置と、各々の受信された位相成分を複数の部分
データ流へ分割するための少なくとも2つの第3のマク
チプレクサと、位相成分すべてに対し相応の部分データ
流をたたみ込みデコーディングするための複数のたたみ
込みデコーダ装置とを有し、該デコーダ装置は夫々、前
記第3マクチプレクサ装置の各々に接続されており、 その際前記第3のマクチプレクサ装置の各々から当該部
分データ流の1つの相応のものを受信するように上記の
接続構成がなされており、上記のたたみ込みデコーディ
ングされた部分データ流を差動デコーディングするため
の複数の差動デコーダ装置を有し該差動デコーダ装置は
複数のたたみ込みデコーダ装置に接続されており、 更に、上記のたたみ込みデコーディングされ、差動デコ
ーディングされた部分データ流をまとめるための第4の
マクチプレクサ装置を有する請求項5記載のシステム。 7、各たたみ込みエンコーダに夫々接続されている並列
パンクチュアリング回路が設けられている請求項6記載
のシステム。 8、前記各たたみ込みデコーダの入力側に夫々接続され
た複数の並列デパンクチュアリング回路が設けられてい
る請求項6記載のシステム。 9、前記たたみ込みデコーダの1つから他のすべての前
記たたみ込みコーダへ適正に検出された位相位置、状態
を伝送するための、前記たたみ込みデコーダ間に接続さ
れたデータバス(BUS)を有する請求項8記載のシス
テム。 10、前記たたみ込みデコーダの1つから他のすべての
前記たたみ込みデコーダへ適正に検出された位相位置、
状態を伝送するためのデータバス装置は前記たたみ込み
エンコーダ間に接続されている請求項6記載のシステム
。 11、複数の並列デパンクチュアリング回路を有し該回
路は夫々前記各たたみ込みデコーダの入力側に接続され
ている請求項6記載のシステム。 12、各々が前記たたみ込みエンコーダの夫々に接続さ
れている複数の並列パンクチュアリング回路を有する請
求項5記載のシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3730547.6 | 1987-09-11 | ||
DE19873730547 DE3730547A1 (de) | 1987-09-11 | 1987-09-11 | Verfahren zur aufbereitung von daten |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01114229A true JPH01114229A (ja) | 1989-05-02 |
Family
ID=6335795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63226723A Pending JPH01114229A (ja) | 1987-09-11 | 1988-09-12 | データの処理方法及びシステム |
Country Status (5)
Country | Link |
---|---|
US (1) | US4939734A (ja) |
EP (1) | EP0306713B1 (ja) |
JP (1) | JPH01114229A (ja) |
CA (1) | CA1295432C (ja) |
DE (2) | DE3730547A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5157671A (en) * | 1990-05-29 | 1992-10-20 | Space Systems/Loral, Inc. | Semi-systolic architecture for decoding error-correcting codes |
US5402447A (en) * | 1993-03-05 | 1995-03-28 | Motorola, Inc. | Speech decoding in a zero BER environment |
FR2716588B1 (fr) * | 1994-02-18 | 1996-03-29 | Alcatel Telspace | Système de codage convolutionnel et de décodage de viterbi transparent aux sauts de phase de pi et pi/2, applicable notamment aux transmissions AMRT. |
US5790566A (en) * | 1994-08-31 | 1998-08-04 | Hughes Electronics | Method and device for depuncturing data |
US5566189A (en) * | 1994-08-31 | 1996-10-15 | Hughes Aircraft Co. | Method and device for puncturing data |
US5652795A (en) * | 1994-11-14 | 1997-07-29 | Hughes Electronics | Method and apparatus for an adapter card providing conditional access in a communication system |
US5668820A (en) * | 1995-01-23 | 1997-09-16 | Ericsson Inc. | Digital communication system having a punctured convolutional coding system and method |
DE19524556A1 (de) * | 1995-07-06 | 1997-01-16 | Bosch Gmbh Robert | Faltungsencoder sowie Faltungsdecoder |
GB2308044B (en) * | 1995-10-02 | 2000-03-15 | Motorola Ltd | Method of decoding punctured codes and apparatus therefor |
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