JPH01112434A - Microcomputer - Google Patents

Abstract

PURPOSE:To improve test efficiency by providing a selecting circuit to switch the register address signal of an accumulator and a general purpose register and a general purpose output port address signal with a test signal and to output either of them. CONSTITUTION:When a test signal input port PT 1 is at a low level and a selecting circuit S2 selects a port address signal PAA, data operation-processed at a logical operation circuit ALU 3 are stored only in an accumulator ACC 5. When the PT 1 becomes a high level and the circuit S2 selects a register and address signal AA, while the data operation-processed at the ALU 3 are stored in the ACC 5, the data are simultaneously outputted to a general purpose output port PA 6 and latched. Thus, by inputting a test signal to be the latter mode, an arithmetic result in a microcomputer can be confirmed from an external part through the PA 6 simultaneously with the operation.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特にグログラム
ＲＯＭを内蔵し演算機能のテスト回路を有するシングル
チップのマイクロコンピュータに関する。− 〔従来の技術〕 従来、グログラムＲＯＭを内蔵するクングルチ、グマイ
クロコンピュータは、通常プログラム銘ＲＯＭのインス
トラクク、ン・データに基づく動作を実行する。このよ
うなシングルチ、グマイクロコンビ、−夕の内部ファン
クション動作ヲテストする手段としては、通常特定の汎
用入力ポートを介し外部よシ任意のインストラクション
拳データを挿入し実行するテスト・モードを有している
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microcomputer, and more particularly to a single-chip microcomputer having a built-in programmable ROM and a test circuit for arithmetic functions. - [Prior Art] Conventionally, a microcomputer with a built-in program ROM normally executes operations based on instructions and data in the program ROM. As a means to test the internal function operation of such a single-chip, microcombi, etc., it usually has a test mode in which arbitrary instruction data is inserted and executed from the outside through a specific general-purpose input port. There is.

かかるマイクロコンピュータの論理演算回路のテストに
ついて考えると、通常演算結果は特殊なレジスタである
ア午島ムレータに格納されるため、前記テスト・モード
にて演算機能の確認をする場合、従来のシングルチップ
・マイクロコンビュータでは、前記アキュムＶ−夕の内
容を汎用用カポ−）Ｋ出力させるインストラクションを
演算インストラクションに続いて実行させる必要がある
。Considering the testing of logic operation circuits of such microcomputers, the operation results are usually stored in a special register, Aojima Muleta, so when checking the operation function in the test mode, it is necessary to - In the microcomputer, it is necessary to execute an instruction for outputting the contents of the above-mentioned accumulator (V) for general use, following the calculation instruction.

第４図は従来のクングルチ、グマイクロコンピュータの
演算回路を含む部分的なプロ、り回路図である。FIG. 4 is a partial professional circuit diagram including the arithmetic circuit of a conventional Kungurchi microcomputer.

第４図に示すように、データ・バス４上に出力されたデ
ータは論理演算回路（ＡＬＵ）３によシ演算処理を施し
た後、再びデータ・バス４を介し制御信号ＡＡによシア
午ユムレータ（Ａｃｃ）５にう、チされる。従って、前
記演算の結果を確認するためには、アキームＶ−タ（Ａ
ｃｃ）５の格納データを読み出し、再びデータ・バス４
を介して汎用用カポ−）　（ＰＡ〜ＰＣ）６ａ〜６ｃの
いずれかに出力する必要がある。尚、７．８は汎用レジ
スタであり、ＨＡ、ＬＡは共にレジスタ・アドレス信号
、ＰＡＡ−ＰＣＡは共罠ポート・アドレス信号を表わす
。As shown in FIG. 4, the data output on the data bus 4 is subjected to arithmetic processing by the logic operation circuit (ALU) 3, and then is sent back via the data bus 4 to the control signal AA. Accumulator (Acc) 5 is hit. Therefore, in order to check the result of the above operation, Akeem V-ta (A
cc) 5 is read, and data bus 4 is read again.
It is necessary to output it to any one of the general-purpose capo (PA to PC) 6a to 6c via the . Note that 7.8 is a general-purpose register, HA and LA both represent register address signals, and PAA-PCA represents a common trap port address signal.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のマイクロコンピュータは、各種演算の実
行結果を確認する際、演算によシアキュムレータに格納
されたデータを毎回汎用出力ポートに出力するインスト
ラクションを実行する必要があり、このためマイクロコ
ンピュータの演算機能のテストに時間がかかるという欠
点がある。In the conventional microcomputers mentioned above, when checking the execution results of various calculations, it is necessary to execute an instruction to output the data stored in the serial accumulator by the calculation to the general-purpose output port each time. The disadvantage is that it takes time to test the functionality.

本発明の目的は、演算機能のテストを効率化したマイク
ロコンピュータを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a microcomputer that allows efficient testing of arithmetic functions.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のマイクロコンビエータは、論理演算回路と、こ
の論理演算回路で演算処理を施した結果を格納するレジ
スタと、このレジスタの内容ヲ出力する汎用出力ポート
と、前記ｆａ理演算回路および前記レジスタ並びに前記
汎用出力ポート間のデータの転送を行なうデーターパス
と、前記レジスタのアドレスを示しデータのう、チター
を行なうレジスタ・アドレス信号と前記汎用出力ポート
のアドレスを示すポート・アドレス信号とのうち一方を
選択し、この選択された信号によシ前記汎用出力ポート
Ｑデータ・う、チ制却を行なう選択回路と、この選択回
路の切り換え制御を行なうテスト信号を発生するテスト
信号発生回路とを有して構成される。The micro combinator of the present invention includes a logic operation circuit, a register that stores the result of arithmetic processing performed by the logic operation circuit, a general-purpose output port that outputs the contents of this register, and the fa logic operation circuit and the register. and a data path that transfers data between the general-purpose output ports; a register address signal that indicates the address of the register and performs data titration; and a port address signal that indicates the address of the general-purpose output port. and a selection circuit that selects and controls the general-purpose output port Q data/Q based on the selected signal, and a test signal generation circuit that generates a test signal that controls switching of this selection circuit. It is composed of

〔実施例〕〔Example〕

次に１本発明の実施例について図面を参照して説明する
。Next, an embodiment of the present invention will be described with reference to the drawings.

第１図は本発明の第一の実画例を示すマイクロコンピュ
ータのブロック回路図である。FIG. 1 is a block circuit diagram of a microcomputer showing a first practical example of the present invention.

第１図に示すように、かかるマイクロコンピュータは、
論理演算回路（ＡＬＵ）３で演算処理した結果をデータ
・バス４を介して格納するレジスタであり且りレジスタ
・アドレス信号ＡＡによシラッチされるアキュムレータ
（Ａｃｃ）５と、前記レジスタ・アドレス信号ＡＡおよ
びポート・アドレス信号ＰＡＡのうち一方の信号をテス
ト信号入力ポート（ＰＴ）１からのテスト信号によシ選
択ターし、汎用用カポ−）（ＰＡ）６のデータ・ラッチ
信号として出力する選択回路（Ｓ）２とを有している。As shown in FIG. 1, such a microcomputer is
an accumulator (Acc) 5 which is a register that stores the result of arithmetic processing in the logic operation circuit (ALU) 3 via a data bus 4 and is latched by the register address signal AA; and the register address signal AA. and a selection circuit that selects one signal of the port address signal PAA according to the test signal from the test signal input port (PT) 1 and outputs it as a data latch signal of the general-purpose capo (PA) 6. (S)2.

ここで、前記テスト信号は特定な入カポ−）（ＰＴ）１
よ多入力される信号であり、この信号レベルが高レベル
か低レベルかくよりレジスタ・アドレス信号ＡＡあるい
はポート番アドレス信号ＰＡＡのいずれかが選択される
。Here, the test signal is a specific input capacitor (PT)1
This signal is often input, and depending on whether the signal level is high or low, either the register address signal AA or the port number address signal PAA is selected.

まず、テスト信号入力ポート（ＰＴ）１が低レベルで且
つ選択回路（ｓ）２がポート・アドレス信号ＦＡＡを選
択しているとすると、論理演算回路η（ＡＬＵ）３で演
算処理されたデータはデータ会バス４を介して従来と同
様にレジスタとしてのアキュムレータ（Ａｃｃ）５にの
み格納される。First, assuming that the test signal input port (PT) 1 is at a low level and the selection circuit (s) 2 selects the port address signal FAA, the data processed by the logic operation circuit η (ALU) 3 is The data is stored only in an accumulator (Acc) 5 as a register via the data bus 4 as in the conventional case.

次に、テスト信号入カポ−）（ＰＴ）１が高レベルにな
り且つ選択回路（Ｓ）２がレジスタ・アドレス信号ＡＡ
を選択した場合、論理演算回路（ＡＬＵ）３で演算処理
されたデータはアキュムレータ（Ａｃｃ）５に格納され
ると同時に、汎用用カポ−）（ＰＡ）６にもデータ会バ
ス４を介して出力されう、チされる。Next, the test signal input capacitor (PT)1 becomes high level and the selection circuit (S)2 selects the register address signal AA.
is selected, the data processed by the logical operation circuit (ALU) 3 is stored in the accumulator (Acc) 5, and at the same time is output to the general-purpose capo (PA) 6 via the data communication bus 4. It's going to be done, it's going to be done.

このように、後者のモードとなるべくテスト信号をテス
ト信号入力ポート１から入力することにより、マイクロ
コンピュータ内部での演算結果を演算と同時に汎用出力
ポート（ＰＡ）６を介し外部より確認することが可能に
なる。従って、内部レジスタ格納データを外部モニター
することＫよシ、マイクロコンピュータのテスト効率を
向上させることができる。In this way, by inputting the test signal from the test signal input port 1 in the latter mode, it is possible to check the calculation results inside the microcomputer simultaneously with the calculation from the outside via the general-purpose output port (PA) 6. become. Therefore, the efficiency of testing the microcomputer can be improved by externally monitoring the data stored in the internal registers.

第２図は本発明の第二の実施例を示すマイクロコンピュ
ータのプロ、り回路図である。FIG. 2 is a professional circuit diagram of a microcomputer showing a second embodiment of the present invention.

第２図に示すように１本実施例は、アキ為ムレータ（Ａ
ｃｃ）５用の選択回路（８１）２ａと、アキュムレータ
（Ａｃｃ）５以外の汎用レジスター７および汎用レジス
タ１ＬＪ８も選択回路（８２，８３）２ｂ、２ｃとを有
することにより、汎用出力ポートロａ〜６Ｃに於けるモ
ニターを可能としている。As shown in FIG.
By having a selection circuit (81) 2a for cc) 5, and selection circuits (82, 83) 2b and 2c for general-purpose register 7 and general-purpose register 1LJ8 other than accumulator (Acc) 5, general-purpose output ports a to 6C This makes it possible to monitor the

すなわち、テスト信号入力ポート１からのテスト信号が
藁レベルの時、選択回路（Ｓ２　）２ｂはレジスタ・ア
ドレス信号ＨＡを選択することで、また選択回路（８３
）２ｃはレジスタ・アドレス信号ＬＡを選択することで
、論理演算回路３からデータ・バス４を介して演算結果
を格納する際、汎用出力ポート（ＰＢ）６ｂ及び汎用出
力ポートｄ（ＰＣ）６ｃは前記汎用レジスター７及び汎
用レジスタ山８へのデータ格納と同時にそれぞれのデー
タをラッチすることにな）、外部からのモニターが可能
となる。That is, when the test signal from the test signal input port 1 is at a straw level, the selection circuit (S2) 2b selects the register address signal HA, and also selects the selection circuit (83).
) 2c selects the register address signal LA, and when storing the operation result from the logic operation circuit 3 via the data bus 4, the general-purpose output port (PB) 6b and the general-purpose output port d (PC) 6c By latching the data at the same time as storing the data in the general-purpose register 7 and the general-purpose register pile 8), external monitoring becomes possible.

第３図は不発明の第三の実施例を示すマイクロコンピュ
ータのプロ、り回路図である。FIG. 3 is a professional circuit diagram of a microcomputer showing a third embodiment of the invention.

′Ｍ３図に示すように、本実施例は選択回路（８１〜８
３）２ａ〜２ｃの制−用テスト信号の発生を行なう回路
として、テスト用レジスタ（ＴＲ）９をマイクロコンピ
ュータ内部に有しているものである。従って、あらかじ
めテスト用レジスタ（’ｌ’Ｒ）９にデータをセ、トシ
ておくことにより、各レジスタ格納データの汎用用カポ
−）（ＰＡ−ＰＣ）６８〜６Ｃを介してのモニターがｃ
ＩＴ　ＮＵ　Ｋなる。これにより、マイクロ・コンピュ
ータのテストを効率よく行うことかでざる。' As shown in Figure M3, this embodiment has selection circuits (81 to 8
3) A test register (TR) 9 is provided inside the microcomputer as a circuit for generating control test signals 2a to 2c. Therefore, by setting and storing data in the test register ('l'R) 9 in advance, the data stored in each register can be monitored via the general-purpose capo (PA-PC) 68 to 6C.
IT NU K becomes. This makes it possible to test microcomputers more efficiently.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明のマイクロコンピュータは
アキュムレータと、汎用レジスタのレジスタ・アドレス
信号と汎用出力ポート・アドレス信号とをテスト信号圧
よシ切り換えて出力する選択回路とを具備することによ
り、選択回路の出力信号で汎用出力ポートのラッチ制−
を行わせ、且つ論理演算回路にて演算処理した結果等を
含む内部レジスタ格納データを前記汎用出力ポート（６
ａ〜６ｃ）を介して外部モニターすることができ、マイ
クロコンピュータのテストの効率をよシー層向上させる
ことができるという効果がある。As explained above, the microcomputer of the present invention includes an accumulator and a selection circuit that switches and outputs the register address signal of the general-purpose register and the general-purpose output port address signal according to the test signal pressure, so that the microcomputer can select Latch control of general-purpose output ports using circuit output signals
, and the data stored in the internal registers, including the results of the arithmetic processing in the logical operation circuit, are sent to the general-purpose output port (6).
A to 6c) can be used for external monitoring, which has the effect of significantly improving the efficiency of microcomputer testing.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第一の実施例を示すマイクロコンピュ
ータのブロック回路図、第２図は本発明の第二の実施例
を示すマイクロコンピュータのブロック回路図、第３図
は本発明の第三の実施例を示スマイクロコンピュータの
ブロック回路図、第４図は従来のマイクロコンピュータ
のブロック回路図である。 １・・・・・・テスト信号入力ポート、２．２ａ〜２Ｃ
・・・・・・選択回路、３・・・・・・論理演算回路、
４・・・・・・データ・バス、５・・・・・・アキュム
レータ、６．６ａ〜６Ｃ・・・・・・汎用出力ポート、
７．８・・・・・・汎用レジスタ、９・・・・・・テス
ト用レジスタ。 代理人　弁理士　　内　原　　　晋 ＡＡ　ＡＡ 搾　ＩＩ！１ グ　２１！ＩFIG. 1 is a block circuit diagram of a microcomputer showing a first embodiment of the invention, FIG. 2 is a block circuit diagram of a microcomputer showing a second embodiment of the invention, and FIG. 3 is a block circuit diagram of a microcomputer showing a second embodiment of the invention. FIG. 4 is a block circuit diagram of a conventional microcomputer showing three embodiments. 1...Test signal input port, 2.2a to 2C
...Selection circuit, 3...Logic operation circuit,
4...Data bus, 5...Accumulator, 6.6a-6C...General-purpose output port,
7.8...General-purpose register, 9...Test register. Agent Patent Attorney Susumu Uchihara AA AA Shibori II! 1 gu 21! I

Claims (1)

【特許請求の範囲】[Claims] 論理演算回路と、この論理演算回路で演算処理を施した
結果を格納するレジスタと、このレジスタの内容を出力
する汎用出力ポートと、前記論理演算回路および前記レ
ジスタ並びに前記汎用出力ポート間のデータの転送を行
なうデータ・バスと、前記レジスタのアドレスを示しデ
ータのラッチ制御を行なうレジスタ・アドレス信号と前
記汎用出力ポートのアドレスを示すポート・アドレス信
号とのうちの一方を選択し、この選択された信号により
前記汎用出力ポートのデータ・ラッチ制御を行なう選択
回路と、この選択回路の切り換え制御を行なうテスト信
号を発生するテスト信号発生回路とを有することを特徴
とするマイクロコンピュータ。A logic operation circuit, a register that stores the result of arithmetic processing performed by the logic operation circuit, a general-purpose output port that outputs the contents of this register, and a data exchange between the logic operation circuit, the register, and the general-purpose output port. A data bus to be transferred, a register address signal indicating the address of the register and controlling the data latch, and a port address signal indicating the address of the general-purpose output port are selected, and the selected one is selected. A microcomputer comprising: a selection circuit that performs data latch control of the general-purpose output port using a signal; and a test signal generation circuit that generates a test signal that performs switching control of the selection circuit.