JPH01112433A - Data checking system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
少な（とも、複数個の装置（ＣＰＵ、 ＩＯＰ等）と、
記憶制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから
構成されるデータ処理装置において、該複数個の装置か
ら主記憶装置（ＭＳＵ）への書き込みを、バイト単位の
データ有効識別子であるバイトマークの値に従って行う
ときの該書き込みデータに対するチェック方式に関し、
記憶制御部（ＭＣＵ）での高集積化回路の端子数の削減
とデータチェック回路のＭ単化を図ることを目的とし、
データ処理装置の記憶制御部で各装置から送出されてき
た該バイトマークが“ｌｏに対応するバイトデータに対
しては正規のデータチェックを行い、該バイトマークが
０゛に対応するバイトデータに対しては、固定パターン
を生成して、各装置からの入力データと入れ替える手段
を設けて、以降での該書き込みデータに対するチェック
を該バイトマークに依存しないように構成する。[Detailed Description of the Invention] [Summary]
In a data processing device composed of a storage control unit (MCU) and a main storage unit (MSU), writing from the plurality of devices to the main storage unit (MSU) is performed using a byte that is a data valid identifier in units of bytes. Regarding the check method for the written data when performing according to the value of the mark, the data processing device The storage control unit performs a regular data check on the byte data sent from each device whose byte mark corresponds to ``lo'', and performs a regular data check on the byte data whose byte mark corresponds to 0゛. Means for generating a fixed pattern and replacing it with input data from each device is provided so that subsequent checks on the written data do not depend on the byte mark.
本発明は、少なくとも、複数個の装置（ＣＰＵ、ＩＯＰ
等）と、記憶制御部（ＭＣ１ｌ）と、主記憶装置（ＭＳ
Ｕ）とから構成されるデータ処理装置において、該複数
個の装置から主記憶装置（ＭＳＵ）への書き込みを、バ
イト単位にデータ有効識別子であるバイトマー、りの値
に従って行うときの該書き込みデータに対するチェック
方式に関する。The present invention provides at least a plurality of devices (CPU, IOP
etc.), the storage control unit (MC1l), and the main storage device (MS
U), when writing data from the plurality of devices to the main storage unit (MSU) in units of bytes according to the value of the byte mark, which is a data valid identifier, Regarding the check method.
最近の論理回路の高集積化動向に伴い、該高集積化され
る論理ブロックでの端子数を削減することが要求される
ようになってきている。With the recent trend toward higher integration of logic circuits, there has been a demand for reducing the number of terminals in logic blocks that are highly integrated.
一般に、バイトアドレスのデータ処理装置においては、
主記憶装置（ＭＳＵ）に対するアクセス回数を削減して
、装置全体の処理能力を向上させる為に複数バイト （
例えば、８バイト）を１語としてメモリアクセスを行う
構成をとり、アクセスの単位であるバイトデータの有効
性を示すのに、バイトマークを該データに付加し、該バ
イトマークが１１１であるバイトデータに対してのみデ
ータチェック、例えば、パリティチェックを行って、上
記１語を単位として、該バイトマークが１′のバイトの
みの書き込みを行っている。Generally, in a byte address data processing device,
Multiple bytes (
For example, in a configuration in which memory access is performed using 8 bytes) as one word, a byte mark is added to the data to indicate the validity of the byte data that is the unit of access, and the byte mark is 111. A data check, for example, a parity check, is performed only on the data, and only the byte whose byte mark is 1' is written in each word.
従って、各装置からのデータを記憶制御部（肛Ｕ）を介
して主記憶装置（ＭＳＵ）に書き込みを行う場合には、
例えば、該記憶制御部（ＭＣＵ）の入出力部、及び主記
憶装置（ＭＳＵ）の入力部において、該バイトマークが
°ｌ°のバイトデータを識別してデータチェックを行う
ために、各段階でのチェック回路に対してバイトマーク
を入力する必要があり、関連論理ブロックの高集積化を
妨げる要因となっていた。Therefore, when writing data from each device to the main storage unit (MSU) via the storage control unit (U),
For example, in the input/output section of the memory control unit (MCU) and the input section of the main storage unit (MSU), in order to identify byte data with the byte mark of °l° and perform a data check, It was necessary to input a byte mark to the check circuit, which hindered the high integration of related logic blocks.
従って、このようなバイトマークを必要としないデータ
チェック方式が必要とされるようになってきた。Therefore, there is a need for a data check method that does not require such byte marks.
尚、主記憶装置（ＭＳＵ）からのデータの読み出しに関
しては、バイトアドレスで読み出しを行うので、書き込
みの場合にように、バイトマークを用いる必要がなく、
上記のような問題は発生しない。Note that when reading data from the main storage unit (MSU), reading is performed using byte addresses, so there is no need to use byte marks as in the case of writing.
The above problem does not occur.
〔従来の技術と発明が解決しようとする問題点〕第２図
は従来のデータチェック方式を説明する図である。
゛
中央処理装置（ＣＰＵ Ｏ，Ｌ） ｔ、チャネルプロセ
ッサ（ＩＯＰ） ２等の複数個の各装置から主記憶装置
（ＭＳＵ） ４に対して記憶制御部（１’ｌｃυ）３を
介してデータの書き込みを行う場合、各装置１．２から
は、書き込みデータ（例えば８バイト）、及びそのデー
タ置（ＭＳＵ） ４に送出される。[Prior art and problems to be solved by the invention] FIG. 2 is a diagram illustrating a conventional data check method.
゛Data is transferred from each of the plurality of devices such as the central processing unit (CPU O, L) t, channel processor (IOP) 2, etc. to the main storage unit (MSU) 4 via the storage control unit (1'lcυ) 3. When writing, each device 1.2 sends write data (for example 8 bytes) and its data unit (MSU) 4.
このときの従来のデータチェック方式は、該各装置１，
２から送られてきたバイトマークが“１°のところのバ
イト位置のデータのみを、パリティチェック回路（ＰＣ
）Ａ ３１ａでチェックし、バイトマークが“０°のと
ころのバイト位置のデータはチェックをしないで、送ら
れてきたデータ１語（８バイト）をその優生記憶装置（
ＭＳＵ） ４に送出し、主記憶袋［（ＭＳＩＪ）におい
て該バイトマークが°１′のバイトデータのみを書き込
んでいた。The conventional data check method at this time is that each device 1,
The parity check circuit (PC
)A 31a, and without checking the data at the byte position where the byte mark is "0°," one word (8 bytes) of the sent data is stored in its eugenic memory device (
MSU) 4, and only the byte data whose byte mark is 1' was written in the main memory bag [(MSIJ).
従って、記憶制御部（ＭＣＵ） ３から主記憶装置（Ｍ
ＳＵ）４にデータを送出するデータアウトレジスタ（Ｄ
ＯＲ） ３３．及び主記憶装置（ＭＳＵ） ４内のデー
タインレジスタ（ＤＩＲ） ４１において、該バイトマ
ークが１°のデータをチェックする必要があり、上記デ
ータアウトレジスタ（ＤＯＲ） ３３．及びデータイン
レジスタ（ＤＩＲ） ４１に対応して設けられているバ
イトマークアウトレジスタ（ＢＭＯＲ） ３４．及びバ
イトマークインレジスタ（ＢＭＩＲ） ４２からも、バ
イトマークをパリティチェック回路（ＰＣ）Ｂ、Ｃ３３
ａ、４１ａに入力しており、該パリティチェック回路（
ＰＣ）Ｂ、Ｃ３３ａ。Therefore, from the memory control unit (MCU) 3 to the main memory (M
Data out register (D
OR) 33. In the data-in register (DIR) 41 in the main storage unit (MSU) 4, it is necessary to check the data whose byte mark is 1°, and in the data-out register (DOR) 33. and a byte mark-out register (BMOR) provided corresponding to the data-in register (DIR) 41 34. And byte mark in register (BMIR) 42, parity check circuit (PC) B, C33
a, 41a, and the parity check circuit (
PC) B, C33a.
４１ａの構成が複雑になると共に、該レジスタ周辺の高
集積化を行う際に、該バイトマークの為に入力端子数が
増加して該高集積化を妨げる要因になると云う問題があ
った。There is a problem in that the configuration of 41a becomes complicated, and when the area around the register is highly integrated, the number of input terminals increases due to the byte mark, which becomes a factor that hinders the high integration.
本発明は上記従来の欠点に鑑み、少なくとも、複数個の
装置（ＣＰＵ、 ＩＯＰ等）と、記憶制御部（ＭＣＵ）
と、主記憶装置（ＭＳＵ）とから構成されるデータ処理
装置において、該複数個の装置から主記憶装置（ＭＳＵ
）への書き込みを、バイト単位のデータ有効識別子であ
るバイトマークの値に従って行うときの該書き込みデー
タに対するチェック部の高集積化時の端子数の削減とデ
ータチェック回路の簡単化を図る為のデータチェック方
式を提供することを目的とするものである。 。In view of the above conventional drawbacks, the present invention provides at least a plurality of devices (CPU, IOP, etc.) and a storage control unit (MCU).
and a main storage unit (MSU).
) is written in accordance with the value of the byte mark, which is a data validity identifier in bytes. Data for reducing the number of terminals and simplifying the data check circuit when the check unit is highly integrated. The purpose is to provide a checking method. .
上記問題点は下記の如くに構成されたデータチェック方
式によって解決される。The above problem is solved by a data check method configured as follows.
少なくとも、複数個の装置（ＣＰＵ、ＩＯＰ等）と、記
憶制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから構
成されるデータ処理装置において、
該複数個の装置から主記憶装置（ＭＳＵ）への書き込み
を、バイト単位のデータ有効識別子であるバイトマーク
の値に従って行うときの該書き込みデータに対するチェ
ック方式であって、
上記記憶制御部（ＭＣＵ）で各装置から送出されてきた
該バイトマークが”■”に対応するバイトデータに対し
ては正規のデータチェックを行い、該バイトマークが“
０°に対応するバイトデータに対しては、固定パターン
を生成して、各装置からの入力データと入れ替える手段
を設けて、
以降での該書き込みデータに対するチェックを該バイト
マークに依存しないように構成する。In a data processing device consisting of at least a plurality of devices (CPU, IOP, etc.), a memory control unit (MCU), and a main storage unit (MSU), from the plurality of devices to the main storage unit (MSU) This is a check method for the written data when writing is performed according to the value of the byte mark, which is a data validity identifier in byte units, and the byte mark sent from each device in the memory control unit (MCU) is checked. A regular data check is performed on the byte data corresponding to "■", and the byte mark is "
For the byte data corresponding to 0°, a means is provided to generate a fixed pattern and replace it with the input data from each device, so that subsequent checks on the written data do not depend on the byte mark. do.
即ち、本発明によれば、複数個の装置（ＣＰＵ、 ＩＯ
Ｐ等）と、記憶制御部（ＭＣ［Ｉ）と、主記憶装置（Ｍ
ＳＵ）とから構成されるデータ処理装置において、中央
処理装置（ＣＰｔｌ） 、チャネルプロセッサ（ＩＯＰ
）等の各装置からの書き込みデータ、及びバイトマーク
を記憶制御部（ＭＣＵ）で受けたところにおいて、バイ
トマークインレジスタ（ＢＭＩＲ）の値が１′のところ
のバイト位置のデータをチェックし、該バイトマークイ
ンレジスタ（ＢＭＩＲ）の値が“‘０’のところのバイ
ト位置のデータは、パリティ保証回路で、該書き込みデ
ータ、及びパリティビットを、例えば、全“１″として
挿入するようにしたものであるので、該記憶制御部（Ｍ
ＣＵ）の出口、及び主記憶装置（ＭＳＵ）の入口でのデ
ータチェックがバイトマークの値によらなくなり、該デ
ータチェック回路が簡単になると共に、関連論理ブロッ
クに対する入力端子数が減少して高集積化が容易になる
と云う効果がある。That is, according to the present invention, a plurality of devices (CPU, IO
P, etc.), the memory control unit (MC[I), and the main memory (M
In a data processing device consisting of a central processing unit (CPtl), a channel processor (IOP),
), etc., and the byte mark are received by the memory control unit (MCU), the data at the byte position where the value of the byte mark in register (BMIR) is 1' is checked, and the corresponding The data at the byte position where the value of the byte mark-in register (BMIR) is "0" is inserted by the parity guarantee circuit as the write data and parity bit, for example, as all "1". Therefore, the storage control unit (M
The data check at the exit of the CU (CU) and the entrance of the main storage unit (MSU) no longer depends on the value of the byte mark, which simplifies the data check circuit and reduces the number of input terminals for related logic blocks, allowing for high integration. This has the effect of making it easier to
。 以下本発明の実施例を図面によって詳述する。 . Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例をブロック図で示した図であ
り、記憶制御部（ＭＣＵ） ３内に設けられているパリ
ティ保証回路３７が本発明を実施するのに必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。FIG. 1 is a block diagram showing an embodiment of the present invention, and a parity guarantee circuit 37 provided in a memory control unit (MCU) 3 is a necessary means for implementing the present invention. . Note that the same reference numerals indicate the same objects throughout the figures.
以下、該第１図によって、本発明のデータチェック方式
を説明する。The data check method of the present invention will be explained below with reference to FIG.
本データ処理装置においては、主記憶装置（ＭＳＵ）の
１語は、例えば、８バイトで構成されているので、該デ
ータに付加されて各装置（ＣＰＵ Ｏ，１，１０Ｐ）
１．２から送られてくるバイトマークは８ビツトで、そ
れぞれ、データインレジスタ（ＤＩＲ） ３１゜バイト
マークインレジスタ（ＢＭＩＲ） ３２にセットされた
後、それぞれスタック形式のバッファ（ＢＵＦＦＥＲ）
３５．３６にキューイングされ、書き込みアドレスに
よって決まる主記憶装置（ＭＳＵ） ４の各バンクに対
応するデータアウトレジスタ（００１？） ３１に先入
れ先出しくＦＩＦＯ）の形式で読み出され、例えば、パ
リティチェックを受けて、主記憶装置（ＭＳＵ） ４の
データインレジスタ（ＤＩＲ） ４１に入力され、該バ
イトマークが１”のバイトデータのみが書き込まれる。In this data processing device, one word in the main storage unit (MSU) consists of, for example, 8 bytes, so it is added to the data and stored in each device (CPU O, 1, 10P).
1. The byte marks sent from 2 are 8 bits, and each is set to 31° byte mark in register (BMIR), 31° byte mark in register (BMIR), and then to a stacked buffer (BUFFER).
Data out registers (001?) corresponding to each bank of the main memory unit (MSU) 4 are queued at 35 and 36 and determined by the write address. In response, the data is input to the data-in register (DIR) 41 of the main storage unit (MSU) 4, and only byte data whose byte mark is 1'' is written.
このとき、本発明においては、記憶制御部（ＭＣＵ）
３が各装置１．２からの書き込みデータ、及びバイトマ
ークを、それぞれ、データインレジスタ（Ｄｌｌ？）
３１．バイトマークインレジスタ（Ｂ旧Ｒ）３２で受け
た時点において、バイトマークが‘１’の所のバイト位
置のデータは、例えば、パリティチェック回路（ＰＣ）
Ａ ３１ａでパリティチェックが行われ、正常であると
、上記バッファ（ＢＵＦＦＥＲ） ３５に書き込まれる
が、該バイトマークが“０°の所のバイト位置のデータ
については、パリティ保証回路３７において、８亥デー
タ、及びパリティビットを、例えば、全゛１°として、
パリティを保証したデータを該バッファ（ＢＵＦＦＥＲ
） ３５に書き・込むように動作させる。At this time, in the present invention, the memory control unit (MCU)
3 stores the write data and byte mark from each device 1.2 in the data-in register (Dll?), respectively.
31. At the time when the byte mark-in register (B old R) 32 receives the data, the data at the byte position where the byte mark is '1' is processed by the parity check circuit (PC), for example.
A parity check is performed in A 31a, and if it is normal, it is written to the buffer (BUFFER) 35, but for the data at the byte position where the byte mark is "0°", the parity guarantee circuit 37 checks the For example, if the data and parity bits are all 1°,
Data with guaranteed parity is transferred to the buffer (BUFFER).
) Write to 35.
この結果、該記憶制御部（ＭＣＵ） ３の出口に設けら
れているデータアウトレジスタ（ＤＯＲ） ３３．及び
主記憶装置（ＭＳＵ） ４の人力に設けられているデー
タインレジスタ（ＤＩＲ） ４１においては、パリティ
チェック回路（ＰＣ）Ｂ、Ｃ３３ａ、４１ａにおいて、
該バイトマークの値に関係なく常時データチェック （
例えば、本例ではパリティチェック）を行えばよいよう
になり、該データアウトレジスタ（ＤＯＲ） ３３゜及
びデータインレジスタ（ＤＩＲ） ４１に対するパリテ
ィチェック回路（ＰＣ）Ｂ、Ｃ３３ａ、４１ａはバイト
マークを必要とせず、その構成が簡単化できることにな
る。As a result, the data out register (DOR) 33 provided at the exit of the memory control unit (MCU) 3. and in the data-in register (DIR) 41 provided in the main storage unit (MSU) 4, in the parity check circuit (PC) B, C33a, 41a,
Constant data check regardless of the value of the byte mark (
For example, in this example, parity check circuits (PC) B, C33a, and 41a for data out register (DOR) 33° and data in register (DIR) 41 require byte marks. This means that the configuration can be simplified without having to do this.
この為、該バイトデータが通る論理回路の高集積化に際
しては、従来方式に比較してバイトマーク（８ビツト）
を必要としないだけ端子数が削減でき、該高集積化が容
易となる。Therefore, when increasing the integration of logic circuits through which the byte data passes, byte marks (8 bits) are required compared to the conventional method.
The number of terminals can be reduced by eliminating the need for , making it easy to achieve high integration.
このように、本発明は、少なくとも、複数個の装置（Ｃ
ＰＵ、 ＩＯＰ等）と、記憶制御部（ＭＣＵ）と、主記
憶装置（ＭＳＵ）とから構成されるデータ処理装置にお
いて、該複数個の装置から主記憶装置（ＭＳＵ）への書
き込みを、バイト単位のデータ有効識別子であるバイト
マークの値に従って行う際に、各装置からのデータ、及
びバイトマークを記憶制御部（ＭＣＯ）で受は取った所
で、バイトマークが°１°のデータに対しては従来と同
じパリティチェックを行うが、＝亥バイトマークが０°
のデータに対しては、該データ、及びパリティビットを
、例えば、全１１１とするような固定パターンでパリテ
ィを保証して次段に送出し、以後でのパリティチェック
はバイトマークの値に関係なく常時行えるようにした所
に特徴がある。Thus, the present invention provides at least a plurality of devices (C
In a data processing device consisting of a storage control unit (MCU), and a main storage unit (MSU) (PU, IOP, etc.), writes from the plurality of devices to the main storage unit (MSU) are performed in byte units. When data is received from each device and the byte mark is received by the memory control unit (MCO), the data with the byte mark of °1° is performs the same parity check as before, but the = bog byte mark is 0°
For data, the data and parity bits are sent to the next stage with parity guaranteed using a fixed pattern such as a total of 111, and subsequent parity checks are performed regardless of the value of the byte mark. Its unique feature is that it can be done all the time.
以上、詳細に説明したように、本発明のデータチェック
方式は、複数個の装置（ＣＰＵ、 ＩＯＰ等）と、記憶
制御部（ＭＣＵ）と、主記憶装置（ＭＳＵ）とから構成
されるデータ処理装置において、中央処理装置（ＣＰＵ
） 、チャネルプロセッサ（ＩＯＰ）等の各装置からの
書き込みデータ、及びバイトマークを記憶制御部（ＭＣ
Ｕ）で受けたところにおいて、バイトマークインレジス
タ（８旧Ｒ）の値が１°のところのバイト位置のデータ
をチェックし、該バイトマークインレジスタ（ＢＭＩＲ
）の値が°‘０’のところのバイト位置のデータは、パ
リティ保証回路で、該書き込みデータ、及びパリティビ
ットを、例えば、全“ｌ゛として挿入するようにしたも
のであるので、該記憶制御部（１’１ｃＩｊ）の出口、
及び主記憶装置 （１’１ｓｔｌ）の入口でのデータチ
ェックがバイトマークによらなくなり、該データチェッ
ク回路が簡単になると共に、関連論理ブロックに対する
入力端子数が減少して高集積化が容易になると云う効果
がある。As explained in detail above, the data check method of the present invention is a data processing system that is composed of a plurality of devices (CPU, IOP, etc.), a storage control unit (MCU), and a main storage unit (MSU). In the device, the central processing unit (CPU
), write data from each device such as a channel processor (IOP), and byte marks are sent to the memory control unit (MC).
When received at U), the value of the byte mark-in register (8 old R) checks the data at the byte position of 1°, and the value of the byte mark-in register (BMIR) is checked.
), the write data and parity bits are inserted as all "l" in the parity guarantee circuit, so the data in the byte position where the value of Exit of control unit (1'1cIj),
The data check at the entrance of the main memory (1'1stl) is no longer based on byte marks, the data check circuit is simplified, and the number of input terminals for related logic blocks is reduced, making it easier to achieve high integration. There is an effect.
第１図は本発明の一実施例をブロック図で示した図。
第２図は従来のデータチェック方式を説明する図。
である。
図面において、
１は中央処理装置（ＣＰ［ＩＯ，１） 。
２はチャネルプロセッサ（ＩＯＰ）。
３は記憶制御部（ＭＣＵ） 。
３１．４１はデータインレジスタ（ＤＩＲ）。
３２．４２はバイトマークインレジスタ（ＢＭＩＲ）。
３３はデータアウトレジスタ（ＤＯＲ） 。
３４はバイトマークアウトレジスタ（ＢＭＯＲ） 。
３５．３６はハラ７ ア（ＢＵＦ Ｆ ＨＲ） ＋３１
ａ、３３ａ、４１ａはパリティチェック回路（ＰＣ）Ａ
、Ｂ、Ｃ。
３７はパリティ保証回路。
をそれぞれ示す。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a diagram explaining a conventional data check method. It is. In the drawings, 1 is a central processing unit (CP[IO, 1). 2 is a channel processor (IOP). 3 is a memory control unit (MCU). 31.41 is a data in register (DIR). 32.42 is a byte mark-in register (BMIR). 33 is a data out register (DOR). 34 is a byte markout register (BMOR). 35.36 is Hala 7 A (BUF F HR) +31
a, 33a, 41a are parity check circuits (PC) A
,B,C. 37 is a parity guarantee circuit. are shown respectively.
Claims (1)
ＭＣＵ）（３）と、主記憶装置（ＭＳＵ）（４）とから
構成されるデータ処理装置において、 該複数個の装置（１、２）から主記憶装置（ＭＳＵ）（
４）への書き込みを、バイト単位のデータ有効識別子で
あるバイトマークの値に従って行うときの該書き込みデ
ータに対するチェック方式であって、上記記憶制御部（
ＭＣＵ）（３）で各装置（１、２）から送出されてきた
該バイトマークが‘１’に対応するバイトデータに対し
ては正規のデータチェックを行い、該バイトマークが‘
０’に対応するバイトデータに対しては、固定パターン
を生成して、各装置（１、２）からの入力データと入れ
替える手段（３７）を設けて、 以降での該書き込みデータに対するチェックを該バイト
マークに依存しないようにしたことを特徴とするデータ
チェック方式。[Claims] At least a plurality of devices (1, 2) and a storage control unit (
In a data processing device consisting of a main storage unit (MSU) (4) and a main storage unit (MSU) (4), the main storage unit (MSU) (
4) is a check method for the written data when writing to the storage controller (
MCU) (3) performs a regular data check on the byte data sent from each device (1, 2) whose byte mark corresponds to '1', and confirms that the byte mark is '1'.
For the byte data corresponding to 0', means (37) is provided to generate a fixed pattern and replace it with the input data from each device (1, 2), so that subsequent checks on the written data are performed accordingly. A data check method that is characterized by not relying on bite marks.
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|---|---|---|---|
| JP62271311A JPH0766338B2 (en) | 1987-10-27 | 1987-10-27 | Memory controller |
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|---|---|
| JPH01112433A true JPH01112433A (en) | 1989-05-01 |
| JPH0766338B2 JPH0766338B2 (en) | 1995-07-19 |
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Family Applications (1)
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| JP62271311A Expired - Fee Related JPH0766338B2 (en) | 1987-10-27 | 1987-10-27 | Memory controller |
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|---|---|
| JP (1) | JPH0766338B2 (en) |
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- 1987-10-27 JP JP62271311A patent/JPH0766338B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171543U (en) * | 1982-05-10 | 1983-11-16 | オムロン株式会社 | code input device |
| JPS58200352A (en) * | 1982-05-17 | 1983-11-21 | Toshiba Corp | Diagnostic system of arithmetic option hardware |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766338B2 (en) | 1995-07-19 |
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