JPH01109267A - Narrow pulse width detecting circuit - Google Patents
Narrow pulse width detecting circuitInfo
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- JPH01109267A JPH01109267A JP26565787A JP26565787A JPH01109267A JP H01109267 A JPH01109267 A JP H01109267A JP 26565787 A JP26565787 A JP 26565787A JP 26565787 A JP26565787 A JP 26565787A JP H01109267 A JPH01109267 A JP H01109267A
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- 230000001960 triggered effect Effects 0.000 claims abstract 2
- 238000001514 detection method Methods 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000005070 sampling Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、幅の狭いパルスを検出する回路に闇し、特
にデジタルオシロスコープに用いて好適な狭パルス幅検
出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a circuit for detecting narrow pulse widths, and particularly to a narrow pulse width detection circuit suitable for use in a digital oscilloscope.
〈従来技術〉
デジタル回路では、タイミングミスや雑音の為に生じる
不必要な幅の狭いパルスのために誤動作することがある
。従って、このような幅の狭いパルスを検出することは
誤動作の原因究明等で必要になる。このようなパルスを
検出する１１ｍ１ｔとしてデジタルオシロスコープがあ
るが、デジタルオシロスコープは波形を観測する信号を
サンプリングし、デジタル信号に変換して処理するもの
であり、幅の狭いパルスが抜けやすいという欠点がある
。<Prior Art> Digital circuits may malfunction due to unnecessary narrow pulses caused by timing errors or noise. Therefore, it is necessary to detect such narrow pulses in order to investigate the cause of malfunctions. There is a digital oscilloscope that detects such pulses, but digital oscilloscopes sample the waveform observation signal, convert it to a digital signal, and process it, so they have the disadvantage that narrow pulses are easily missed. .
そのため、幅の狭いパルスを確実に検出して処理するこ
とは重要なことである。Therefore, it is important to reliably detect and process narrow pulses.
幅の狭いパルスを検出する回路の一例を第３図に示す。An example of a circuit for detecting narrow pulses is shown in FIG.
第３図（Ａ）において、入力パルス信号ＩＮは直接にワ
ンショットマルチバイブレータ１に、およびインバータ
２を介してＤ型フリップフロップ３のり０ツク端子に入
力される。またワンショットマルチバイブレータ１の出
力ＱはＤ型フリップ７０シブ３のデータ端子りに入力さ
れる。In FIG. 3(A), the input pulse signal IN is input directly to the one-shot multivibrator 1 and via the inverter 2 to the zero terminal of the D-type flip-flop 3. Further, the output Q of the one-shot multivibrator 1 is inputted to the data terminal of the D-type flip 70 SIB 3.
動作を（Ｂ）に示す。ワンショットマルチバイブレータ
１は入力パルス信号の立上がりに同期して一定幅ＴＶの
パルスを出力する。入力パルス信号がこのパルス幅ＴＭ
Ｉより広い■ではＯ型フリップフロップ３の出力ＯＵＴ
は低レベルのままであるが、Ｔｗより狭い■ではＤ−型
フリップフロップ３はワンショットマルチバイブレータ
２の出力Ｑをラッチし、その出力００丁は高レベルに変
化する。The operation is shown in (B). The one-shot multivibrator 1 outputs a constant width TV pulse in synchronization with the rise of the input pulse signal. The input pulse signal has this pulse width TM
If ■ is wider than I, the output of O-type flip-flop 3 is OUT.
remains at a low level, but at 2 which is narrower than Tw, the D-type flip-flop 3 latches the output Q of the one-shot multivibrator 2, and its output 00 changes to a high level.
この様にして所定幅より狭いパルスのみ検出できる。In this way, only pulses narrower than a predetermined width can be detected.
第４図に他の狭パルス幅検出回路の例を示す。FIG. 4 shows an example of another narrow pulse width detection circuit.
第４図（Ａ）において、４は発振器であり、入力パルス
信号ＩＮが高レベルのときのみ所定の周期のパルスを発
娠する。この発振器４の出力Ｏ８Ｃはダウンカウンタ５
のクロック端子に入力−されカウントダウンされる。入
力パルス信号ＩＮの反転信号はまたダウンカウンタ５の
ロード端子りに入力され、入力パルス信号の立ち上がり
により設定値がセットされる。ダウンカウンタ５がダウ
ンカウントされ、その出力がゼロになるとターミナルカ
ウント端子ＴＯが低レベルになる。このＴＯはＤ型フリ
ップフロップ６により検出される。幅の広い入力パルス
の時は■のようにＴＣが低レベルになり、これによりＤ
型フリップフロップの出力ＯＵＴは低レベルになるが、
幅の狭い入力パルス信号の時は■のようにＴＯが低レベ
ルにならず、従ってＤ型フリップフロップ６の出力は高
レベルになる。この様にして幅の狭いパルスのみ検出で
きる。In FIG. 4(A), 4 is an oscillator, which generates a pulse of a predetermined period only when the input pulse signal IN is at a high level. The output O8C of this oscillator 4 is the down counter 5
The clock is input to the clock terminal of the clock and counted down. The inverted signal of the input pulse signal IN is also input to the load terminal of the down counter 5, and the set value is set by the rising edge of the input pulse signal. When the down counter 5 counts down and its output reaches zero, the terminal count terminal TO becomes low level. This TO is detected by the D-type flip-flop 6. When the input pulse is wide, TC becomes low level as shown in ■, which causes D
The output OUT of the type flip-flop becomes a low level, but
When the width of the input pulse signal is narrow, TO does not go to a low level as shown in (2), and therefore the output of the D-type flip-flop 6 goes to a high level. In this way, only narrow pulses can be detected.
〈発明が解決すべき１２１ｍ点〉
しかしながら、この様な狭パルス幅検出回路には次のよ
うな問題点がある。第３図の回路はワンショットマルチ
バイブレータ１の出力パルス幅ＴｗはコンデンサＣおよ
び抵抗Ｒの値によって変化するので、ｇ度、湿度あるい
は経年変化のためにＴｗがばらつき、正確に検出できな
いという欠点があり、またＴＶを変える為にはコンデン
サＣおよび抵抗Ｒの値を変えなければならないという欠
点があった。<121m point to be solved by the invention> However, such a narrow pulse width detection circuit has the following problems. The circuit shown in Fig. 3 has the disadvantage that the output pulse width Tw of the one-shot multivibrator 1 changes depending on the values of the capacitor C and the resistor R, so Tw varies due to temperature, humidity, or aging, making it impossible to detect accurately. However, there was also the drawback that in order to change the TV, the values of the capacitor C and the resistor R had to be changed.
第４図の回路はダウンカウンタ５に入力する設定値を変
えることにより検出できるパルス幅を変えることはでき
るが、正確に測定する為には発振器４の出力Ｏ８Ｃの周
波数を高くしなければならず、製作調整が困難であると
いう欠点があまた。In the circuit shown in Fig. 4, the detectable pulse width can be changed by changing the set value input to the down counter 5, but in order to measure accurately, the frequency of the output O8C of the oscillator 4 must be increased. Another drawback is that manufacturing adjustments are difficult.
〈発明の目的〉
この発明の目的は、簡単な構成で正確に狭パルス幅のパ
ルスを検出できる狭パルス幅検出回路を提供することに
ある。<Object of the Invention> An object of the present invention is to provide a narrow pulse width detection circuit that can accurately detect narrow pulse width pulses with a simple configuration.
く問題点を解決するための手段〉
前記間ｍ点を解決するために本発明では、入力パルス信
号を遅延素子で遅延し、この遅延した出力または前記入
力パルス信号のいずれかを選択部によって選択する。そ
してこの選択部の出力により比較時間発生部をトリガし
、パルス検出部により前記入力パルス信号の後端で前記
比較時間発生部の出力を検出すると共に前記比較時間発
生部の出力で前記選択部を制御するようにしたものであ
る。Means for Solving Problems> In order to solve the above-described problem of m points, the present invention delays an input pulse signal with a delay element, and selects either the delayed output or the input pulse signal by a selection section. do. The output of the selection section triggers the comparison time generation section, and the pulse detection section detects the output of the comparison time generation section at the rear end of the input pulse signal, and the output of the comparison time generation section triggers the selection section. It was designed to be controlled.
〈実施例〉
第１．図に本発明に係る狭パルス幅検出回路の一実施例
を示す。第１図において、１０は遅延素子であり、入力
パルス信号ＩＮが入力される。この遅延素子１０は外部
から与えられるデータにより、遅延時間を変えることが
できるものである。１１は選択部であり、２つのＡＮＤ
ゲート１１１．１１２およびＯＲゲート１１３から構成
されている。<Example> 1st. The figure shows an embodiment of a narrow pulse width detection circuit according to the present invention. In FIG. 1, 10 is a delay element to which an input pulse signal IN is input. This delay element 10 can change the delay time according to data given from the outside. 11 is a selection section, which selects two AND
It consists of gates 111, 112 and an OR gate 113.
ＡＮＤゲート１１１の一方の入力には遅延素子１０の出
力が入力され、へＮＤゲート１１２の一方の入力には入
力パルス信号ＩＮが入力される。ＡＮＤゲート１１１．
１１２の出力はＯＲゲート１１３に入力される。なお、
ＡＮＤゲート１１１の遅延素子１０の出力が入力される
側でない方の入力は反転入力になっている。１２は比較
時間発生部であるＤ型フリップフロップであり、そのり
Ｏツク端子には選択７Ｊ１１の出力が入力される。Ｄ型
フリップフロップ１２の反転出力Ｑ′はそのデータ端子
りおよびＡＮＤゲート１１１および１１２の他方の入力
に入力される。１３は狭パルス検出部であり、Ｄ型フリ
ップ７０ツブ１３１、遅延素子１３２、インバータ１３
３から構成されている。Ｄ型フリップフロップ１３１の
データ端子りにはＤ型フリップフロップ１２の非反転出
力Ｑが入力され。その非反転出力は出力ＯＵＴとして取
出される。入力パルス信号ＩＮは遅延素子１３２に入力
され、この遅延素子１３２の出力はインバータ１３３で
反転されてＤ型フリップフロップ１３１のクロック端子
に入力される。The output of the delay element 10 is input to one input of the AND gate 111, and the input pulse signal IN is input to one input of the ND gate 112. AND gate 111.
The output of 112 is input to OR gate 113. In addition,
The input of the AND gate 111 other than the side to which the output of the delay element 10 is input is an inverting input. Reference numeral 12 denotes a D-type flip-flop which is a comparison time generating section, and the output of selection 7J11 is input to its O-sock terminal. The inverted output Q' of D-type flip-flop 12 is input to its data terminal and to the other inputs of AND gates 111 and 112. 13 is a narrow pulse detection section, which includes a D-type flip 70 tube 131, a delay element 132, and an inverter 13.
It consists of 3. The non-inverted output Q of the D-type flip-flop 12 is input to the data terminal of the D-type flip-flop 131. Its non-inverted output is taken out as the output OUT. The input pulse signal IN is input to a delay element 132, and the output of this delay element 132 is inverted by an inverter 133 and input to a clock terminal of a D-type flip-flop 131.
次にこの実施例の動作を第２図タイムチャートに基づい
て説明する。遅延素子１０の出力は入力パルス信号ＩＮ
からＴ＋たけ遅延される。Ｄ型フリップ７０ツブ１２の
出力Ｑは最初低レベルになっているとする。そのため、
選択部１１は入力パルス信Ｊ’３１ Ｎを選択する。時
刻■で入力パルス信号ＩＮが立ち上がると、この信号は
Ｏ型フリップ７０ツブ１２をトリガし、その出力を反転
させる。Next, the operation of this embodiment will be explained based on the time chart of FIG. The output of the delay element 10 is the input pulse signal IN
is delayed by T+. It is assumed that the output Q of the D-type flip 70 tube 12 is initially at a low level. Therefore,
The selection unit 11 selects the input pulse signal J'31N. When the input pulse signal IN rises at time ■, this signal triggers the O-type flip 70 knob 12 and inverts its output.
すると選択部１１は遅延素子１０側を選択するようにな
る。そのため、選択１１１の出力は入力パルス信号ＩＮ
の立ち上がりに同期して幅の狭いパルスを出力する。同
様にして遅延素子１０により遅延させられた信号の立も
上がりにより、時刻■でＤＰ！！！フリップ７０ツブ１
２は再度反転され、また選択部１１の出力は幅の狭いパ
ルスを出力する。Then, the selection unit 11 selects the delay element 10 side. Therefore, the output of selection 111 is the input pulse signal IN
Outputs a narrow pulse in synchronization with the rising edge of . Similarly, due to the rise of the signal delayed by the delay element 10, DP! at time ■! ! ! flip 70 tube 1
2 is inverted again, and the output of the selection section 11 outputs a narrow pulse.
すなわち、Ｄ型フリップフロップ１２の出力Ｑは遅延素
子１０の遅延時ＩＩＩ Ｔ ＋の間だけ高レベルになる
。一方入力パルス信号ＴＮは遅延素子１３２によりて選
択部１１、Ｄ型フリップフ０ツブ１２による遅延分が補
償され、またインバータ１３３により反転されてＤ型フ
リップ７０ツブ１３１のクロック端子に入力される。従
って、Ｄ型フリップ７０ツブ１３１は入力パルス信号Ｉ
Ｎの立ち下がり■に同期してＤＩフリップフロップ１２
の出力Ｑをサンプリングする。この例では入力パルス信
号ＩＮのパルス幅は遅延素子１０の遅延時間Ｔ１より長
いので１．Ｏ！：！フリップフロツブ１３１の出力ＯＵ
Ｔは低レベルのままである。同様にして時刻■と時刻■
の間でＯ型フリップフＯツブ１２の出力Ｑは高レベルに
なり、入力パルス信＠ＩＮが立ち下がる時刻［株］でこ
の出力Ｑをサンプリングする。この例では入力パルス信
号ＩＮのパルス幅が遅延素子１０４の遅延時間Ｔ＋より
狭いので、Ｄ型フリップフロップ１３１の出力０ＬＩＴ
は時刻［株］で高レベルになる。このようにして入力パ
ルス信号のバ、ルス幅が遅延素子１０の遅延時間Ｔ、よ
り短いもののみを検出することができる。遅延素子１０
の遅延時間は、この遅延素子１０に入力されるデータに
よって可変することができるので、検出する上限パルス
幅を任意に設定することができる。That is, the output Q of the D-type flip-flop 12 is at a high level only during the delay time III T + of the delay element 10. On the other hand, the input pulse signal TN is compensated for by the selection section 11 and the D-type flip-flop 12 by the delay element 132, and is inverted by the inverter 133 and input to the clock terminal of the D-type flip-flop 70-tube 131. Therefore, the D-type flip 70 knob 131 receives the input pulse signal I
DI flip-flop 12 synchronizes with the falling edge of N.
Sample the output Q of . In this example, the pulse width of the input pulse signal IN is longer than the delay time T1 of the delay element 10, so 1. O! :! Output OU of flip-flop 131
T remains at a low level. Similarly, time■ and time■
During this time, the output Q of the O-type flip-flop 12 becomes high level, and this output Q is sampled at the time when the input pulse signal @IN falls. In this example, since the pulse width of the input pulse signal IN is narrower than the delay time T+ of the delay element 104, the output of the D-type flip-flop 131 is 0LIT.
becomes high level at time [stock]. In this way, only input pulse signals whose pulse width is shorter than the delay time T of the delay element 10 can be detected. Delay element 10
Since the delay time can be varied depending on the data input to the delay element 10, the upper limit pulse width to be detected can be arbitrarily set.
なお、この実施例では遅延索子１０として遅延時間を可
変できるものを用いたが、検出する上限パルス幅が固定
である場合は遅延時間が固定の遅延素子を用いてもよい
。In this embodiment, a variable delay element is used as the delay element 10, but if the upper limit pulse width to be detected is fixed, a delay element with a fixed delay time may be used.
また、この実施例では選択部としてＡＮＤゲートとＯＲ
ゲートで構成されたものを用いたが、他の構成でもよい
。また、比較時Ｒ１１発生部および狭パルス検出部もＤ
型フリップ７０ツブに限定されることはなく、同じ動作
をするものであれば他の構成でもよい。In addition, in this embodiment, an AND gate and an OR gate are used as the selection section.
Although a structure composed of gates was used, other structures may be used. Also, during comparison, the R11 generating section and the narrow pulse detecting section are also D
The present invention is not limited to the mold flip 70 tube, and other configurations may be used as long as they perform the same operation.
〈発明の効果〉
以上実施例に基づいて具体的に説明したように、この発
明では入力パルス信号とそれを遅延素子で遅延した信号
とを交互に選択部で選択して遅延時間と同じ幅のパルス
を作り、このパルスを入力パルス信号の立ち下がりでサ
ンプリングするようにした。そのため、検出するパルス
幅の上限を遅延素子の遅延時間で決定することができる
ので、正確に決定でき、また上限を変化させることも容
易にできるという効果がある。<Effects of the Invention> As specifically explained based on the embodiments above, in the present invention, the input pulse signal and the signal delayed by the delay element are alternately selected by the selection section, and the input pulse signal and the signal delayed by the delay element are alternately selected, and the width of the input pulse signal is the same as the delay time. A pulse is created and this pulse is sampled at the falling edge of the input pulse signal. Therefore, since the upper limit of the pulse width to be detected can be determined by the delay time of the delay element, the upper limit can be accurately determined and the upper limit can be easily changed.
また、遅延素子は一般に分布定数素子であるので周囲温
度などの影響を受けにクク、検出するパルス幅の上限が
安定になるという効果もある。Further, since the delay element is generally a distributed constant element, it is not affected by the ambient temperature, etc., and has the effect that the upper limit of the pulse width to be detected becomes stable.
第１図は本発明に係る狭パルス幅検出回路の一実施例を
示す構成図、第２図は動作を示すタイムチャート、第３
図および第４図は従来の秋パルス幅検出回路の構成を示
す構成図である。
１０．１３２−・・遅延素子、１１・・・選択部、１２
゜１３１・・・Ｄ型フリップ７０ツブ、１３・・・狭パ
ルス検出部、ＩＮ・・・入力パルス信号。
第 ｌ 図
第２図
ＣＢ）
■ ＠FIG. 1 is a configuration diagram showing an embodiment of a narrow pulse width detection circuit according to the present invention, FIG. 2 is a time chart showing the operation, and FIG.
4 are block diagrams showing the structure of a conventional fall pulse width detection circuit. 10.132--delay element, 11... selection section, 12
゜131...D-type flip 70 tube, 13...Narrow pulse detection section, IN...Input pulse signal. Figure l Figure 2 CB) ■ @
Claims (1)
の出力または前記入力パルス信号のいずれかを選択する
選択部と、この選択部の出力によりトリガされる比較時
間発生部と、この比較時間発生部の出力および前記入力
パルス信号が入力され前記入力パルス信号の後端で前記
比較時間発生部の出力を検出するパルス検出部とを有し
、前記比較時間発生部の出力で前記選択部を制御するこ
とを特徴とする狭パルス幅検出回路。a delay element to which an input pulse signal is input; a selection section for selecting either the output of the delay element or the input pulse signal; a comparison time generation section triggered by the output of the selection section; and a comparison time generation section. and a pulse detection section that receives the input pulse signal and detects the output of the comparison time generation section at the rear end of the input pulse signal, and controls the selection section with the output of the comparison time generation section. A narrow pulse width detection circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26565787A JPH01109267A (en) | 1987-10-21 | 1987-10-21 | Narrow pulse width detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26565787A JPH01109267A (en) | 1987-10-21 | 1987-10-21 | Narrow pulse width detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109267A true JPH01109267A (en) | 1989-04-26 |
Family
ID=17420178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26565787A Pending JPH01109267A (en) | 1987-10-21 | 1987-10-21 | Narrow pulse width detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109267A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51119268A (en) * | 1974-12-11 | 1976-10-19 | Ebauches Sa | Control device for electronic clock |
| JPS5330857A (en) * | 1976-09-03 | 1978-03-23 | Mitsubishi Electric Corp | Signal change detector circuit |
-
1987
- 1987-10-21 JP JP26565787A patent/JPH01109267A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51119268A (en) * | 1974-12-11 | 1976-10-19 | Ebauches Sa | Control device for electronic clock |
| JPS5330857A (en) * | 1976-09-03 | 1978-03-23 | Mitsubishi Electric Corp | Signal change detector circuit |
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