JPH01108622A - 電流制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は電流制御回路、より具体的に言えば、小さな電
圧変化を生じる直流電圧源から、制御された電流を発生
するための回路に関する。本発明は、電界効果トランジ
スタ（ＦＥＴ）技術に特に好適である。

Ｂ、従来の技術及び解決しようとする問題点供給電位の
増加によって、電流が増加する回路は、従来技術で容易
に得ることが出来た。しかし電位が上昇し、または降下
している供給電位の下で、電流を減少し、また１よ増加
するよう制御する回路、あるいは、電流を一定に維持す
るよう制御する回路は簡単には得られなかった。

Ｃ０問題点を解決するための手段 本発明は、電圧が変動する直流電位供給源から、制御さ
れた電流を発生する回路を与える。本発明に従った特定
の装置は、例えば、上昇する供給電圧の下で、電流が減
少するよう制御する回路であり、あるいは、上昇する供
給電圧の下で、一定電流を流すよう制御する回路である
。

本発明の回路によって、制御された電流は、それら自身
が電圧供給源から発生された２つの異なった電流の間の
差異として取り出される。これらの異なった各電流は、
直流電圧源の電圧変動によって変化されるが、その変化
の度合は、使用されているトランジスタの特性に依存し
ている。本発明に従って、半導体デバイスの特性を母金
に選択することによって、電源電圧の上昇（例えば）に
よる一方の電流の増加の度合を、他方の電流の増加の度
合と同じか、または大きいか、または小さくすることが
出来る。これらの電流それ自身は、電圧供給源から発生
されるので、２つの電流の間の差異として発生され、制
御される電流は、必要に応じて、増加させるか、または
同じに留まらせるか、または減少させることが出来る。

実際上、供給電位源が上昇した場合、上昇する電流は、
月並な技術で容易に得られるから、本発明の最も重要な
応用は、上昇する電圧源の下にあって、減少する電流を
発生させるか、または、上昇する電圧源の下にあって、
一定電流を発生させることにある。

従って、入力制御電圧によって決められる電流を発生す
るための本発明の電流制御回路は、電位を限定する第１
の電圧供給母線及び第２の電圧供給母線を有する直流電
位供給源と、上記第１の母線から、または第１の母線へ
の第１電流を制御するための第１の母線に接続された第
１の手段を持ち、その電流の大きさは、上記制御電圧に
よって決められることと、 上記第２の母線から、または第２の母線への第２電流を
制御するための第２の母線に接続された第２の手段を持
ち、その大きさは、上記制御電圧によって決定されるが
、然し、上記第１電流の値とは異なった値であることと
、 上記第１の母線へ、または第１の母線から流れる第８の
電流を流するために、第１の母線に接続された第３の手
段と、 第２電流を形成するように、第１電流と第３電流が合計
されるように、３つの手段が互いに接続されていること
と、 直流電圧供給源の電圧増加による第１電流の増加が、第
２電流の増加と同じか、またはそれを上廻るようにした
ことにより、第３電流は、変化されないか、または減少
されるような配列を持つことと、 で構成される。

供給直流電圧の上昇は、上記の第１電流の値を増加させ
、この電流の増加は上記第２電流の値と等しくし、これ
により、上記第３の電流が一定に留まるようにすること
が望ましい。この配列は、本発明の最も簡単な実施例で
ある。

その代案として、第３電流は、供給直流電圧に応答して
減少し、そして、第４電流を流す第４デバイスを、第３
デバイスと鏡像関係配列に接続し、そして、第３電流の
減少による第４電流への影響−４＝ を、供給直流電圧の増加による第４電流の影響によって
バランスさせることによって、この第４電流を供給電位
について不変であるようにさせることがある。これは、
出力電流がこの第４電流となり、これが第２電流を代表
せず、そして必要に応じて、第１、第２及び第８電流を
制御する回路の動作を混乱させることなく電流模写をす
ることが出来る。

上記第１の手段は、第１、第２及び第３の能動デバイス
の組合せと、入力制御電圧に印加するための上記第１の
デバイスに接続された入力とを含み、これにより、上記
入力制御電圧によって決められる値の入力電流が上記第
１のデバイスに発生され、そして、上記入力端子を上記
第１電流として、上記第３のデバイス中に鏡像化するよ
うに、上記第２のデバイスは、上記第１のデバイス及び
上記第３のデバイスに接続されていることが好ましい。

これは、バッファ手段、又はレベル変換手段を用いるこ
となく、制御電圧が第１の能動デバイスの制御入力に接
続することが出来るので、制御電圧による出力電流の制
御を容易にする。

代案として、第１の手段は、第１、第２及び第８の能動
デバイスと、入力制御電圧を印加するために、上記第１
のデバイスに接続された入力とを含み、更に、複数個の
電流増幅鏡像化回路を構成するデバイスの組合せによる
付加的なデバイスを含んでおり、これにより、入力制御
電圧によって決められる入力電流の値が、第１のデバイ
ス中に発生され、その入力電流は、上記第１電流を形成
するために、電流増幅鏡像化回路（ａｍｐｌｉｆｙｉｎ
ｇｃｕｒｒｅｎｔ　ｍ１ｒｒｏｒ）によって増幅され、
これにより入力電流の小さな増加が上記第１電流に大き
な増加を発生させる。この技術によって、第１の電流は
、ただ１つの電子デバイスによって直接に制御されるこ
とはないが、その代りに、小さな入力電流に従属する。

この入力電流は小さいので、この電流を制御するデバイ
ス（好ましくはＦＥＴ”）は、大きな物理的寸法を持つ
ことが出来る。これらのデバイスを製造する際には、固
有の製造上のバラツキがあるので、大きなデバイスは、
小さなデバイスに比べて、より正確な精度（公称寸法と
の比率）を達成することが出来る。従って、通過する電
流は所定の値に対してより正確に制御することが出来る
。

Ｄ、実施例 第１図は本発明の簡単な第１の実施例の回路を示してい
る。この回路において、Ｐチャンネル電界効果トランジ
スタ（ＰＦＥＴ）１０，１２．１４のすべてのソース電
極は、直流電位源Ｖｄｄの正電圧供給母線に接続されて
いる。Ｎチャンネル電界効果トランジスタ（ＮＦＥＴ）
１１．１３のソース電極は、接地電位のようなより低い
電圧源の電圧母線に接続されている。Ｖｄｄは、通常、
５ボルトのレベルにある。ＦＥＴ１０及び１１は、ＦＥ
Ｔ１２及び１３と同様に、直列に接続されている。

ＦＥＴ１０及び１２は、ＦＥＴＩＩ及び１３と同様に共
通ゲート接続を持っている。入力端子（１／ｐ）は、Ｆ
ＢＴＩＩ及び１８の共通ゲート接続に接続されている。

ＦＥＴ１４は、既に述べたような正の電圧源と、ＦＥＴ
１２及び１３の間にあるノード２２との闇に接続されて
いる。ＦＥＴ　１０及び１４のゲートは、ダイオードと
して作用するように、夫々のドレインに接続されている
。

ＦＥＴ１０及び１１の間のノード２０の電位は、ダイオ
ード効果によって、Ｖｄｄ以下のほぼ一定電圧にある。

ＰＦＥＴＩＯを経て降下する電圧の大きさは、デバイス
の物理的特性、即ち幅、長さ及びドーパント密度に依存
する（本明細書において、述語、「長さ」とは、デバイ
スが形成されている基板の面上で測定されたソースから
ドレインまでの距離を意味し、そして、「幅」とは、ソ
ースの長さ方向と直交する方向の寸法を意味する。通常
のＦＥＴデバイスは長さ寸法よりも大きな幅寸法を有し
ている）。この実施例において、物理的パラメータは、
約１．５ボルトの電圧降下を与えるように選択されてい
るので、ノード２０は、接地電位よりも約３．５ボルト
だけ高い電圧を持っている。この電位は、ＦＥＴｌ０１
１１を通る電流が変化すると、その名目の電圧値に関し
て僅かに上下する。ＰＦＥＴＩＯと直列に接続されてい
るＮＦＥＴＩＩを通る電流は、入力端子１　／　ｐに印
加されている入力制御電圧Ｖｃによって制御される。

制御電圧が増加すると、ＦＥＴｌ０，１１を通る電流１
１は増加する。ノード２０の電位は、はぼ−定であるが
、実際は、極めて僅がだけ降下する。

同様に、ノード２２の電位は、ＰＦＥＴ１４によって与
えられた等価ダイオードを通る電圧降下によって、主と
して制御される。

ＰＦＥＴＩＯ１１２，１４は、はぼ同じ物理的及び電気
的特性を持つように選ばれている。従って、ＦＥＴｌ０
及び１４がダイオード構成だから、ノード２２の電位は
、ノード２０の電圧に極めて近い値にある。図示された
回路は、単一の半導体基体上で製造され、従って、３つ
のすべてのデバイスは、同じ処理工程で同一の処理条件
で処理されるので、これら３つのＰＦＥＴの特性の近似
性は、容易に達成することが出来る。この回路がディス
クリート・デバイスとして構成される場合は、サンプリ
ングなどの技術によって、デバイスの近似性を保証する
必要がある。ノード２２の電圧は、ノー）’２０の電圧
とほぼ同じであり、そしてＰＦＥＴ１２は、ＰＦＥＴＩ
Ｏと物理的に近似し・ているから、ＰＦＥＴ１２を通る
電流はＰＦＥＴＩＯを通る電流とほぼ同じである。

ＮＦＥＴ１３を通る電流Ｉ２は、それ自身の物理的及び
電気的特性、ゲート・ソース電位Ｖｇｓ及びドレイン・
ソース電位Ｖｄｓによって決められる。

ＮＦＥＴ１３のＶｇｓ電位は、ＮＦＥＴＩＩのＶｇｓ電
位、即ち印加制御電圧Ｖｅに等しい。ノード２０及び２
２の電位は、同じなので、ＮＦＥＴ１３のＶｄｓ電圧は
ＮＦＥＴＩＩのドレイン対ソース電圧とほぼ同じである
。然しながら、ＮＦＥＴ１３は、その物理的寸法を母金
に選択することによって、ＮＦＥＴＩＩとは明らかに異
なった電気的特性を持つように作られる。この特定の実
施例において、ＮＦＥＴ１３はＮＦＥＴＩＩよりも大き
な幅と、大きな長さとを有し、そしてまた、Ｎ　Ｆ　Ｅ
　Ｔ　ｉ　３はより大きな幅対長さ比を持たせである。

この相対的な寸法は、ＮＦＥＴ１１及びＮＦＥＴ１３が
第２図に示された特性を示すように選択される。

図示された曲線の上部領域において（即ち「飽和領域」
において）、２つのデバイスは同じ傾斜を持っているが
、Ｎ　Ｆ　Ｆ、Ｔ　１３の曲線は、ＮＦＥＴ１１の曲線
よりも本質的に高い電流レベルにある。

従って、第２図から理解し得るように、デバイスの破壊
が生じる電圧（非常に高電圧なので図示し得ない）と最
小電圧Ｖ　ｍ　ｉ　ｎとの間の任意のＶｄｄの値におい
て、ＮＦＥＴ１３を通って流れる電流Ｉ２は、ＮＦＥＴ
１’ｌを通って流れる電流■１よりも一定値だけ超えた
大きさを持っている。然しながら、ＮＦＥＴ１１を通る
電流は、ＰＦＥＴ１２を通る電流とほぼ等しいことは既
に示した通りである。ＮＦＥＴ１３の電流Ｉ２と、ＰＦ
ＥＴ１２の電流■１との間　　−の差異は、ＰＦＥＴ１
４で供給される。ＮＦＥＴ１１及びＮＦＥＴ１３のデバ
イス特性の平行にされた直線部分によって、ＰＦＥＴ１
４によって供給される電流Ｉ３は、供給電圧の変化とは
無関係に、一定値（１２−１１）である。この回路配列
におけるＰＦＥＴ１４の特性は、第２図に示されている
。

従って、本発明のこの特定の実施例は、印加された制御
電圧Ｖｅに応答して、出力電流Ｉ３を与え、出力電流■
３の値は制御電圧Ｖｃの値によって決められるが、供給
電圧の変動には無関係であるという重要な利点を有して
いる。

上述の実施例は、制御電流の出力がただ１つしかなかっ
た。然しながら、ある場合には、多くの定電流源を設け
ることが必要である。更に、上述の実施例の回路によっ
て発生される電流は、ノード２２を流れなければならな
いから、この回路を実際の回路に応用することは困難が
あるかめしれない。これら２つの問題は、第３図に示し
た第２実施例によって解決される。

第３図に示した実施例において、ＰＦＥＴ１４は、出力
電流を供給するために直接には使用されない。その代り
に、電流鏡像化回路（ｃｕｒｒｅｎｔｍｉｒｒｏｒ）と
して動作するように、ノード２２に接続されたゲート電
極を持ち、供給電位ｖｄｄに跨がって接続された付加的
なＰＦＥＴ１５及び１６が設けられる。この手段によっ
て、ＰＦＥＴ１４を流れる電流Ｉ３は、ＰＦＥＴ１５及
び１６の出力に模写（ｒｅｐｌ　１ｃａｔｅ）されるこ
とになる。当業者には容易に理解されるように、この技
術は、所望の回路設計要件を満たすのに必要な出力電流
を模写するために、２つのＦＢＴのみに限定されること
なく、任意の数の付加的ＦＥＴデバイスに拡張すること
が出来る。

然しながら、これには問題がある。若し、ＰＦＥＴ１４
を通る電流が、供給電位の増加（第１図の実施例と同様
な）に応答して、一定に留まったとすると、ノード２２
の電位は、供給電位と全く同じ大きさで増加することに
なる。その結果、ＰＦＥＴ１５及び１６は、増加したソ
ース・ドレイン電圧の下で、且つ変化しないソース・ゲ
ート電゛圧の下にあるから、それらのＰＦＥＴを通る電
流は増加する。従って、月並な鏡像化技術を使用して、
ＰＦＥＴ１５及び１６を通る一定電流を与えるためには
、以下に述べるような回路の修正を施す必要がある。即
ち、供給電位の増加に単純に追従する電圧増加以上の予
め決められた電圧増加が、供給電圧の増加によって、ノ
ード２２に発生されるような回路に修正する必要がある
。これは、供給電位の増加に応答して制御される値によ
って、ＰＦＥＴ１４を通る電流を減少するように、回路
条件を適合させることによって達成される。

これを達成し、第４図に示した特性をＮＦＥＴ１１及び
１３に与えるために、ＮＦＥＴＩＩ及び１３として使う
デバイスは、第１図の実施例に用１　いられたＭＦＥＴ
デバイスとは若干異なった製造工程が取られる。図示さ
れたように飽和領域の傾斜を増加させるために、ＮＦＥ
ＴＩＩの幅を縮め、長さを小さくするような製造方法を
用いる。ＰＦＥＴ１４中の電流は、ＮＦＥＴ１３の電流
からＰＦＥＴ１２の電流（ＮＦＥＴＩＩ中の電流に等し
い電流）を差し引いた電流に等しくなるように拘束され
るので、上述の製造方法は、転じて、供給電位の増加の
下で電流が減少するＰＦＥＴ１４の特性（第４図参照）
を生じる。

ＰＦＥＴ１４の電流は、供給電位の上昇によって減少す
るので、ＰＦＥＴ１４のソース・ドレイン電圧は、増加
した供給電位によって、僅かに降下しなければならず、
従って、ノード２２の電位は、供給電位の増加よりも僅
かに大きく増加する（逆の場合、供給電圧の減少よりも
僅かに大きく減少する）ことになる。若し、ノード２２
の電位が、供給電位と完全に同じ大きさだけ変化したと
すれば、ＰＦＥＴ１５及び１６を通る電流は、既に説明
したように、ソース・ドレイン電圧の増加によって、増
加した供給電位に伴って増加する。

然しながら、ノード２２の電位は、供給電位の変化より
も僅かに大きく変化するから、ＰＦＥＴＩ５及び１６の
実効抵抗は、供給電位が上昇したとき、一定のコレクタ
電流を維持することが出来るように、変化される。何故
ならば、ＰＦＥＴ１５．１６のドレイン・ソース電圧の
上昇は、ソース・ゲート電圧Ｖｓｇの降下によって代償
されるからである。これは、ＰＦＥＴ１５、または１６
の特性を示す第５図、特に、供給電位Ｖｄｄの関数とし
て、Ｖｓｇの４つの異なった値（即ち、供給電位からノ
ード２２への４つの電位）に対して、ソース・ドレイン
電流１ｓｄを示す第５図を参照することによって、より
良く理解することが出来る。第５図から、Ｖｓｇを一定
にして、Ｖｄｄを増加すると、Ｉｓｄは増加するが、然
し、第５図に示されているように、Ｉｓｄは減少したＶ
ｓｇによって減少されるから、Ｖｄｄが上昇したとき、
Ｉｓｄを僅かに減少すると、一定のＩｓｄを得ることが
出来る。

第８図の実施例には、未だ弱点がある。第２図に示した
特性を持つデバイス１１、特に第４図に示した特性を持
つデバイスを製造するためには、ＮＦＥＴデバイス１１
の長さを、１ミクロン程度の非常に短い寸法にする必要
がある。この程度の長さを持つデバイスを製造すること
は可能であるけれども、製造上のバラツキを少なくする
ために、この長さを正確に制御することに問題がある。

この長さのバラツキは、デバイス特性に好ましくない変
化を生じるので、所望のデバイスが製造されたことを保
証するために、製造された回路を個々に検査しなければ
ならない。これのプロシージャは、費用がかかり過ぎ、
且つ無駄が多い。

これに代わるアプローチが第６図に示されている。これ
は、第３図に示した回路に対して、以下に説明する電流
増幅鏡像化回路（ａｍｐｌｉｆｙｉｎｇｃｕｒｒｅｎｔ
　ｍ１ｒｒｏｒ）として機能するＦＥＴ３０乃至３３を
更に追加したものである。

ＦＥＴｌ０は、ダイオード構成、即ち上述の実施例と同
様にゲートとドレインとを接続した構成を持っている。

従って、それは、電流とは殆ど無関係のソース対ドレイ
ンの電圧降下を持っている。

このデバイスは、その電圧降下を、名目供給電位Ｖｄｄ
（５ボルト）の半分よりも実質的に小さい電圧に等しい
電圧降下（約１．５ボルト）を持たせるために、デバイ
スの幅、長さ及びドーパント濃度を母金に選択すること
によって作られる。また、同様な手段によって、ダイオ
ード構成に接続されているＮＦ、ＥＴに跨がる。電位を
、名目電圧値Ｖｄｄの半分以下の値に設定する。

ＦＥＴｌ０及び３０を考察すると、それらのデバイスは
、Ｖｄｄの半分以下のＰＦＥＴＩＱの飽和電圧によって
決められる電圧と全く同じソース・ゲート電圧を持って
いる。然しながら、ＰＦＥＴ８０の電流は、デバイス３
０のソース・ドレイン電圧がデバイス１０のそれよりも
大きいので（それは、Ｖｄｄの半分よりも小さい電圧に
比較してＶｄｄの半分よりも大きいので）、ＰＦＥＴＩ
Ｏの電流よりも大きい。若し、Ｖｄｄが増加したならば
、デバイス１０に跨がる電位は、顕著に増加しないけれ
ども、デバイス３０に跨がる電位は、殆どＶｄｄの増加
と同じに増加する。その結果デバイス３０の電流は、Ｐ
ＦＥＴＩＯの電流に比べて相対的に増加する。

然しながら、デバイス１０の電流は、ドレイン・ソース
電圧が増加したデバイス１１によって制御されるから、
ＰＦＥＴＩＯの電流は増加する。これは、ＰＦＥＴＩＯ
のソース・ゲート電圧を僅かに増加させ、そして、ＰＦ
ＥＴｌｏ及び３０の両方は、同じソース対ゲート電圧を
持っているから、この増加は、ＰＦＥＴ３０に反射され
る。上述の効果と組合わされた全体としての効果によっ
て、Ｖｄｄの増加は、ＰＦＥＴＩＯ及びＮＦＥＴＩＩの
電流を増加させ、そしてＰＦＥＴ、３０及びＮＦＥＴ３
１に、より大きな電流の増加を惹起する。ＰＦＥＴＩＯ
の電流は、ＰＦＥＴ３０の電流として増幅され且つ鏡像
化されるので、デバイス１１．１０と、デバイス３０．
３１の組合せは、電流増幅鏡像化回路を与える。同様に
、デバイス３０．３１及び３３．３２との組合せは他の
電流増幅鏡像化回路を与える。

同様なメカニズムによって、デバイス３０及び　　“３
１中の電流が、ＮＦＥＴ３３及びＰＦＩＥＴ３２に反射
され、増幅されて、この原理が繰り返される。従って、
ＰＦＥＴ３２の電流は、ＰＦＥＴＩ２に反射され、そし
て、第３図の実施例の動作と同じ動作を行う。

電流増幅鏡像化回路を使用することは、回路全体の動作
に影響するＰＦＥＴＩＩの初期電流が、通常必要とする
電流の大きさよりも小さくなり、これにより、ＰＦＥＴ
ｌｌは、より大きな長さを持つことが出来、従って、製
造がより容易になることを意味する。

第６図の実施例において用いられるデバイスの一１９＝ 幅及び長さをミクロン単位で示すと、以下のようになる
。

デバイス　　　　幅　　　　　　　長さ１１　　　　　
　３．５　　　　　２．５１２　　　　　　４　　　　
　　　１、５１４　　　　　　４　　　　　　　１．５
１５　　　　　　５　　　　　　　１、５１６　　　　
　　５　　　　　　　１、５３１　　　　　　３、５　
　　　　２．５８２　　　　　　４　　　　　　　１、
５８３　　　　　　３、５　　　　　２．５デバイス１
３は、第２図に示した特性を与えるために、回路中の他
のデバイスよりも逼かに大きいことが、この表から理解
出来る。

説明してきたどの実施例においても、変化する電圧Ｖｅ
によるＮＦＥＴ１１の電流の変化の割合は、ＮＦＥＴ１
３のそれよりも小さいから、制御された電流の振幅は、
デバイス１１及び１３のゲートに印加されるＶｃの値に
従属する。然りながら、Ｖｄｄの変化により変化する電
流を制御するこの方法は、Ｖｃの変化によっては変化さ
れない。Ｖｅを制御するメカニズムは示していないが、
任意の公知の適当な技術を使用することが出来る。

本発明は、供給電位Ｖｄｄの変化とは無関係であり、制
御電圧Ｖｃの値に従属する電流を発生する回路を主とし
て説明した。然しながら、若し、増加する供給電位によ
って減少する電流を与えるような特性が必要ならば、図
示された３つの実施例の任意のものを使って、適当な幅
、長さ及びドーパント濃度を持つＦＥＴデバイスを選択
することによって、増加する供給電位によって減少する
電流を与えるための回路を作ることは、当業者には容易
に行うことが出来る。

Ｅ９発明の効果 本発明は、電位が上昇し、または降下している直流供給
電位の下で、電流を減少し、または増加するよう制御す
る回路、あるいは、電流を一定に維持するよう制御する
半導体集積回路を与える。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路図、第２図は本発明
の第１実施例に用いられるある種のデバイスの電気的特
性を示すグラフ、第３図は本発明の第２実施例の回路図
、第４図は本発明の第２実施例に用いられるある種のデ
バイスの電気的特性を示すグラフ、第５図はＶｓｇとＶ
ｄｄの関係を示すグラフ、第６図は本発明の第８実施例
の回路図である。 １０．１２．１４・・・・Ｐチャンネル電界効果トラン
ジスタ（ＰＦＥＴ）、１１．１３・・・・Ｎチャンネル
電界効果トランジスタ（ＮＦＩＥＴ）、２０．２２・・
・・ノード、Ｖｄｄ・・・・直流供給電位、Ｖｃ・・・
・制御入力電圧。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション

Claims (1)

1. 【特許請求の範囲】 第１の電圧供給母線及び第２の電圧供給母線を有し、両
   母線間に電位を供給する直流電位供給源と、 上記第１の電圧供給母線に接続され、入力制御電圧によ
   って決まる大きさの第１の電流を流す第１の手段と、 上記第２の電圧供給母線に接続され、上記入力制御電圧
   によって大きさが決まるが上記第１の電流とは異なった
   大きさの第２の電流を流す第２の手段と、 上記第１の電圧供給母線に接続され、第３の電流を流す
   第３の手段と、 上記第１の電流及び上記第３の電流の和が上記第２の電
   流の大きさとなるように相互に接続する手段とを備え、 上記直流電位供給源の電位が増大したとき生じる上記第
   １の電流の増加が、上記第２の電流の増加に等しいか又
   は上廻るようにすることによって上記第３の電流の大き
   さが変らないか又は減少するようにした、電流制御回路
   。