JPH01106671A - 画像処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 不発明はファクシミリ装置やディジタル複写装置におい
て、写真などの中間調画像データと文字画像データが混
在する画像データを拡大・縮小処理する画像処理回路に
関する。

（ロ）従来の技術 ファクシミリ装置等の画像データ上衣り扱う装置におい
ては、デジタルデータとして呆持さｎている画像データ
をデータ処理により拡大ＩＩ縮小可能であることが望ま
しく、そのための回路が種々提案さｎている。

二値化された画像データを拡大・縮小するには、拡大時
には、主走査方向に拡大率に応じて直前（或いは直後）
の画素′ｆｔ＃入し、副走査方向に、直前（或いは直後
］のラインを同時に挿入して行ない、縮小時には、主走
査方向に縮小率に応じて画素を間引き、副走査方向にラ
インを間引いて行なうことができる。

一方、ファクシミリ装置等では原稿画像が単純な白・黒
の画像ではなく、中間調を有する写真であるような場合
にもそのｌｖ調を表現し得る方法としてデイザ処理が実
用化さｎている。

ところで、デイザ処理はデイプと呼ばｎる所足のランダ
ム雑音をパターン化したディザパターンを基準にして画
像データｔ−階調化する処理であるが、このデイプ処理
を施した画像データを拡大・縮小処理を同時に行うとデ
ィザパターンが崩ｎるという問題がある。たとえば第２
図に示す如き４×４ドツトのマトリックスを１６段階（
４ビツト〕に階調化したのＢａｙｅｒ型のディザパター
ンで処理し念ｙｇ３図に示す如き画像データを１．５倍
に拡大すると第４図に示す如き画像データが得らｎ１ま
た乙に縮小すると第５図に示す如き画像データが得らｎ
る。

しかしこの場合、いずｎの例でも８２図に示した基準の
ディザパターンが拡大ａ縮小後の第３図及び第４図の１
像データにおいては崩ｎてしまりていて、画像表示され
た場合には非常に不自然な画像になってしまう。

そこで、不願出願人は、特願昭６１−３０４９１６号公
報に示すように、中面調画像を読取る時に、デイプ処理
を行ないながら変倍処理を行なう回路を先に提案してい
る。この回路は、拡大時、挿入画素に対してはデイブー
値ｔ−１画素分進め、挿入ラインに対してはデイプ閾値
を１ライン分進めてデイプ処理をする。そして、縮小で
は、間引画素或いは間引きライン処墳時にデイプ閾値を
更新しないで置くようにしたものでるる。

し９　発明が解決しようとする問題点 ところが、写真・文字混在原稿を前記方法で変倍すると
次の急白により画質劣化を生じる。まず、混在原稿を単
純二値化して、二値画像に対する変倍法を施せば、写真
部分の階調が再現できない。また同原稿に対しデイプ処
理をしながら変倍を行うと、文字部もデイプ化さｎ鮮明
さがなくなる。

本発明は上述し友問題点を解決するためになされたもの
であフ、比較的簡単な回路構成にて、中間調画像と文字
画像データの混在する画像データの拡大・縮小回路の提
供全目的とする。

に）問題点を解決するための手段 本発明は、各１パルスについて１画素を読取るための第
１のクロックに対して、拡大晦縮小率に応じた数の゛第
２のクロックを発生するクロック発生回路と、複数ライ
ンのディザパターンを格納したディザメモリと、現在読
取シ処理中のラインの画像データとｎ記ディザメモリに
記憶されているディザパターンの今回出力されるべきラ
インのデータとが入力さｎ１両者の比較結果を出力する
椀ライン用コンパレータと、現在読取り処理中のライン
の画像データと前記ディザメモリに記憶されているディ
ザパターンの次回出力されるべきラインのデータとが入
力され、両者の比較ｔ１果を出力する次ライン用コンパ
レータと、前記第２のりひツクに同期して、前記机ライ
ン用コンパレータの出力′ｔ″ａｄ［する現ライン用ラ
インメモリと、前記第２のクロックに同期して、前記次
ライン用コンパレータの出力を記憶する次ライン用ライ
ンメモリと、ｌＩＩ記第２のクロックに同期して、前記
両ラインメモリによるデータの記憶のためのアドレス及
びデイザメモリから両コンパレータに出力さｎるディザ
パターンの各１ライン中のデータのアドレスｔ−更新発
生するアドレスカウンタＪ−ｓ　ｔＲ取り処理中の画像
データが中間調画像か文字画像かを識別する識別回路と
、画像データを単純２値化する単純２値化用コンパレー
タと、前記現ライン用コンパレータ出力とＨ記２値化用
コンパレータの出力の一方を選択し現ライン用ラインメ
モリの入力とする現ライン用切換回路と、前記次ライン
用コンパレータ出力と！１ｆｆ５２値化用コンパレータ
の出力の一方を選択し次ライン用ラインメモリの入力と
する次ライン用切遺回路と、前記識別回路の職別結果が
文字画像である場合には、両切換回路を２値化用コンパ
レータの出力を選択し、中間Ｉ！Ｉ１画像である場合に
、現ライン用および次ライン用コンパレータの出力を選
択するよう動作させる手段と、を備え、設定された拡大
・縮小率に応じて前記デイザメモリに与えらｎるアドレ
スを変更することにより、拡大時には次回出力されるべ
きラインのデータｔ−記憶させ、拡大率に応じて不足す
るラインを前記次ライン用ラインメモリの記憶内容にて
補い、縮小時には縮小率に応じて余剰になるラインを前
記現ライン用ラインメモリからの１ライン分の出力を間
引くことにより、読取つた画像データの拡大・縮小を行
うことｔ−特徴とする。

（ホ）作　用 画＠！を識別する識別回路の識別結果によって、処理す
る画像データが中間調であると判別された場合、切替回
路に前述の現ライン及び次ライン用コンパレータ出力を
選択し、変倍率に対応した第２クロツクによりて、現ラ
イン及び次ライン用ラインメモリに書き込まｎる。

また、処理中の＃Ｊ索が２値画像であると判定されると
、２値化用コンパレータの出力が同様にして両ラインメ
モリに省き込まｎる。

このように画像識別結果に従って、画像データが中間調
の場合は中間ｖ４画像用変倍出力が、２値画像の場合は
２値画像用変倍出力がラインメモリに入力さｎ良好な変
倍＃Ｊ質が得られる。

（へ）実施例 以下、本発明をその夾施例を示す図面に基づいて詳述す
る。

第１図は本発明に係る画像処理回路のＳ成を示すブロッ
ク図である。

なお、以下の夾施例ではディザパターンは４×４ドツト
のマトリックスとする。

図中ＣＩ、には図示しないイメージセンチ等の読取装置
により原稿画像を読取るための基準の５１！１のクロッ
クを示し、この基準クロックＣＬＫの各ｌクロックにつ
いて各１画素の読取）が行わｎる。

この基準クロックＣＬＫはクロックタイミング発生回路
（２）及びＡ／Ｄコンバータ（１）に与えらｎている。

Ａ／Ｄコンバータ（１）は、上述の図示しない読取装置
にて原稿画像を読取った筐列のアナログの電気信号をデ
ジタルの多値データに変換する。そしテコのＡ／Ｄコン
バータ（１）にてデジタル信号に変換された画像データ
は１画素相当分を１単位として順次、後述する中間調画
像か文字画像かを識別する識別回路−へ与えられると共
に、遅延回路（９）へ与えられる。この遅ｇ７ｇロ路（
９）は本実施例では、４ｆｆみ取りクロック分遅延さｎ
る。この遅延は不冥施例の識別回路四での判定が４クロ
ツク遅ｎるのを調整するえめである。遅ｊｇ回路（９）
で遅延された画像データは、順次現ライン用コンパレー
タ（５）、次ライン用コンパレータ（６）及び単純２値
化コンパレータα３に与えらｎる。

ディザメモリ（４）には前述のＭ２因に示した如き４Ｘ
４ドツトのディザパターンが予め格納さｎている。そし
て、両コンパレータ（５Ｊ、　（６）にはディデメそり
（４）からそれぞれディザパターンのデータが与えられ
るが、現ライン用コンパレータ（５）には上位４ビツト
にて現ライン、Ｂｐち現在読取３中のラインに対応して
今回出力されるべきディザパターンのラインのデータが
、次ライン用コンパレータ（６）には下位４ビツトにて
その次のディザパターンのラインのデータが与えらｎる
。

単＃Ｉ！２に他用コンパレータ（１２１は、入力さｎる
画信号ｆｔｒｆｒ足の２値化駒値によりて単純２値化す
る。

ディザメモリ（４）に与えｎる４ビツトの信号の円の上
位２ビツトにて４ラインの円の１ラインが、下位２ビツ
トにて１ライン中の円の１データがそｎぞｎ指示さｎる
。

なおこのデイザメモリ（４）に与えらｎる下位ビットに
は後述するアドレスカウンタ（３）の下位２ピッ）　Ａ
　Ｏ、Ａ　ｌが、上位２ビツトには拡大・縮小を指示す
る２ビツトの信号ＤＬＯ，ＤＬＬがそｎぞｎ入力されて
いる。

クロックタイミング発生回路（２７は、基準クロックＣ
ＬＫのパルス数に対して拡大・縮小率に対応した第２０
クロツク（以下、書込みクロックＷＣＬＫ）ｉ発生し、
アドレスカウンタ（３）のクロック端子及び現ライン用
ラインメモリ（力及び次ライン用ラインメモリ（８）の
ライトイネーブル端子ＷＥにそｎぞｎ与えらｎている。

アドレス力クンタ（３）はクロックタイミング発生回路
（２）から与えらｎる書込みクロックＷＣＬＫに同期し
てその上位ピッ）Ａ２〜Ａｌｌとして両ラインメモｙ　
（７）（８）のデータの記憶アドレスｋ１ｍ久更新発生
して両ラインメモリ（７）、（８３に与える。またアド
レスカウンタ（３）は、前述の如く、その下位ビットＡ
Ｏ〜Ａ１としてディザメモリ（４）の下位アドレスに１
ライン中のデータｔ−指示するアドレスを順次更新発生
して与える。

両ラインメモリ（７）、（８）はそｎ−ｆ：ｎアドレス
カウンタ（３）から与えらｎるアドレスに従りて現ライ
ン用切換回路■及び次ライン用切換回路σＤによりて選
択されたコンパレータ（５）、（６）または（１２１の
出力である画像データを記憶するが、その記憶タイミン
グはクロックタイミング発生回路（２）から発生される
書込みクロックＷＣＬＫに同期している。これらの両ラ
インメモリ（７）、（８）の出力はｌライン単位で図示
しないページメモリ等に出力さｎる。

中間調・文字データを識別する識別回路■は、単画素識
別回路（１３１、連続画素識別回路Ｉ％識別タイミング
発生回路（１５１，アドレス発生回路＋１６１１前ライ
ン（複数）識別結果メモリ（１７）、識別用グー）（ｔ
８）よシ成る。

本実施例では、１ライン処理中に４画素単位で中１′１
ａｖ４か否かを判定する。４画素中に連続して３画素以
上の中間調画素が在ると、連続画素識別回路α４はその
４画素ブロックを中間調であると判断し、判定ビットを
１１“にして、識別結果メモリσηにその結果を書込む
。識別結果メモリαつには現ラインの直前数ライン分の
職別結果が蓄積されている。識別グー）Ｑ８では現ライ
ンの識別結果と直前数ライン（本実施例では直前の２ラ
イン）の対応する画素ブロックの識別結果との論理積が
とらｎ、その結果が最終的な識別結果として出力さｎる
。つまシ、任意のｉｉ！ｉｉ索ブロッタブロック、副走
査方向に２ライン前から中間調が連続する時、最終的な
識別結果も中間調となる。こｎは２値画像で文字等のエ
ッチを読んだ場合、イメージセンチの受光部にエッチが
掛って、中間調と見なさｎることかあるのを防ぐためで
ある。単一素識別回路α場は、現在読み取っている画素
が中間論であるか否かｔ−画官号レベルによって判定す
る回路である。

識別タイミング発生回路は、読み取フクロツクに同期し
た識別処理用のタイミング信号を発生し、アドレス発主
回路田は識別結果メモリｕ７）の７ドレスを発生する。

遅延されたデジタル画信号は現ライン用コンパレータ（
５）、次ライン用コンパレータ（６）、単１４２値他用
コンパレータ側に入力さｎる。現ライン用コンパレータ
（５）では現在読み取り中のラインに対応したデイプ閾
値パターンがディザメモリ（４）より入力され、こｎと
デジタル画信号が比較さｎて現ラインのデイプ処理が行
わｎる。久ライン用コンパレータ（６）では、現在のラ
インよ〕ｌライン進んだデイプ閾値パターンがディザメ
モリ（４）より入力さｎ、こｎとデジタル画信号が比穀
さｎてデイプ処理が行わｎる。この次ライン用コンパレ
ータの出力は拡大時、挿入ライン用データとして利用さ
れる。

ディザメモリからのデイプ閾値の読み出しは、ｌライン
処理中では変倍率に応じたクロック′ＷＣＬＫ’に同期
して行なわｎ、ライン間でのデイプ閾値パターンの更新
は図示しないマイクロコンピュータのポートから出力さ
ｎるアドレス信号ＤＬＯ１ＤＬＩによりて成さｎる。主
走査方向では′″ＷＣＩ、に’に同期してデイプ閾値が
読み出さｎるのであるから、画素が間引かｎた場合はグ
イデー値は更新さｎず、画素が挿入された場合には挿入
画素に対して新しいデイプ閾値が与えらｎる。

つま夛、変倍後の１ｉｌｊ索に対してデイプ閾値の１飛
び′或は１重複“が起らない。

副走査方向では、通常読み取シラインが新しくなるとデ
イプ閾値もｌライン分更新さｎ１拡大時に挿入フィンが
ある時はデイプ閾値は２フィン分更新され、縮小時に間
引きラインの箇所では更新さｎない。りま）変倍後の画
像に対してデイプ閾値パターンのライン間での１飛びｌ
或は１重複〜は起らない。

このようにして本笑施例では変倍画像の階調が正しく床
持される。現ライン用コンパレータ（５）の出力と単純
２値化用コンパレータα２の出力とは現ライン用切替回
路［相］に入力されて、識別用ゲート賭からの識別結果
に従りて選択さｎ、変倍率に応じた″ＷＣＬＫ＃に同期
して現ライン用ラインメモ９（７）Ｋ書込まれる。識別
結果が中間調の場合には、現ライン用コンパレータ（５
）の出力が、２値画像の場合には単純２値化用コンパレ
ータ＠の出力が選択される。つｔシ、中間調画像の部分
は階調が正しく呆持された変倍ダイデＩｍ像ゲータが、
２値画像の部分は変倍２値画像データが現ライン用ライ
ンメモｙ（７）に書込まれる。

次ライン用コンパレータ（６）と単純２値化コンパレー
タ（１４との出力も現ライン用と同様に、次ライン用切
替回路αＤで選択さｎ次ライン用ラインメモリ（８３Ｋ
書込ｉｎる。次ライン用ラインメモリ（８）の同各は拡
大時の挿入ラインとして利用さｎる、クロックタイミン
グ発生回路（２）は読み取りクロックから変倍率に応じ
た変倍クロック−ｗｃｈＫ”ｔ−作る。一定時関門で 変倍率−Ｉ変倍クロック数／Ｉｆｆみ取シクロツク数が
成立する。

アドレスカウンタ（３）は’ＷＣＬＫ＃に同期してデイ
プメモ９　（４）、現ライン用ラインメモリ（７）及び
次ライン用りインメモ９　（８）のアドレスを発生する
。

（ト］発明の効果 読み取り処理中の画素が中間調画像のものであると識別
した場合は中ｒＩａ調用の変倍処理出力を選択し、２値
画像のものであると識別した場合は２値画像用の変倍処
理出力を選択することで、中間調・２値混在原稿を階ｌ
１ｌＹｔ床持しつつ鮮明に変倍することができる。

【図面の簡単な説明】

第１図は本発明の画像処理回路の構成を示すブロック図
、第２図はディザパターンを示す模式図、第３図ないし
帛５図は従来技術によルディデパターンを拡大・縮小し
た場合の状態を示す模式図である。 ＣＬＫ・・・基準クロック、ＷＣＬＫ・・・書込みクロ
ック、（１）・・・ム／Ｄコンバータ、（２）・・・ク
ロックタイミング発生回路、（３」・・・アドレスカウ
ンタ、（４）・・・ディザメモリ、（５］・・・現ライ
ン用コンパレータ、（６）・・・次ライン用コンパレー
タ、（７）・・・現ライン用ラインメモ！１％（８）・
・・次ライン用ラインメモリ、叫・・・現ライン用切替
回路、［ｌｌＪ・・・次ライン用切替回路、αか・・単
純２値化コンパレータ、■・・・識別回路。

Claims (1)

【特許請求の範囲】
1. （１）中間調画像と文字画像を判別し、選択的にディザ
   処理を行なうと共に、画像データを拡大・縮小する画像
   処理回路であって、 各１パルスについて１画素を読取るための第１のクロッ
   クに対して、拡大・縮小率に応じた数の第２のクロック
   を発生するクロック発生回路と、複数ラインのディザパ
   ターンを格納したディザメモリと、 現在読取り処理中のラインの画像データと前記デイザメ
   モリに記憶されているディザパターンの今回出力される
   べきラインのデータとが入力され、両者の比較結果を出
   力する現ライン用コンパレータと、 現在読取り処理中のラインの画像データと前記デイザメ
   モリに記憶されているディザパターンの次回出力される
   べきラインのデータとが入力され、両者の比較結果を出
   力する次ライン用コンパレータと、 前記第２のクロックに同期して、前記現ライン用コンパ
   レータの出力を記憶する現ライン用ラインメモリと、 前記第２のクロックに同期して、前記次ライン用コンパ
   レータの出力を記憶する次ライン用ラインメモリと、 前記第２のクロックに同期して、前記両ラインメモリに
   よるデータの記憶のためのアドレス及びディザメモリか
   ら両コンパレータに出力されるデイザパターンの各１ラ
   イン中のデータのアドレスを更新発生するアドレスカウ
   ンタと、 読取り処理中の画像データが中間調画像か文字画像かを
   識別する識別回路と、 画像データを単純２値化する単純２値化用コンパレータ
   と、前記現ライン用コンパレータ出力と前記２値化用コ
   ンパレータの出力の一方を選択し現ライン用ラインメモ
   リの入力とする現ライン用切換回路と、 前記次ライン用コンパレータ出力と前記２値化用コンパ
   レータの出力の一方を選択し次ライン用ラインメモリの
   入力とする次ライン用切換回路と、前記識別回路の識別
   結果が文字画像である場合には、両切換回路を２値化用
   コンパレータの出力を選択し、中間調画像である場合に
   、現ライン用および次ライン用コンパレータの出力を選
   択するよう動作させる手段と、を備え、 設定された拡大・縮小率に応じて前記デイザメモリに与
   えられるアドレスを変更することにより、拡大時には次
   回出力されるべきラインのデータを記憶させ、拡大率に
   応じて不足するラインを前記次ライン用ラインメモリの
   記憶内容にて補い、縮小時には縮小率に応じて余剰にな
   るラインを前記現ライン用ラインメモリからの１ライン
   分の出力を間引くことにより、読取つた画像データの拡
   大・縮小を行うことを特徴とする画像処理回路。