JP7507973B2 - 表示装置 - Google Patents

Description

本発明は、表示パネルの表示領域に配置された複数の画素にビデオ信号を供給するために、前記表示領域の周りに配置された額縁領域に実装された半導体チップを備えた表示装置に関する。

液晶パネルの液晶表示部に配置された複数の液晶表示画素にビデオ信号を供給するために、液晶表示部の周りに配置された額縁領域に実装された半導体チップを備えた表示装置が知られている（特許文献１）。この半導体チップの下には垂直駆動回路が配置されている。

日本国特開2002-72233号公報

表示領域に配置された複数の画素のそれぞれに一つずつ配置することが必要なビデオ保護回路等の回路を、表示パネル上に搭載される半導体チップ（ＣＯＰ、Chip On Plastic）の下に配置しようとすると、以下の問題が発生する。

ＣＯＰの裏面側には多数のＣＯＰ端子が形成されている。このＣＯＰ端子が存在する位置にはＣＯＰ端子と接合するパネル端子が配置されるので、上記回路を配置することはできない。このため、ＣＯＰの裏面のＣＯＰ端子が存在しない領域が狭い場合は、上記回路を配置する領域が狭くなってしまい、上記回路の配置が困難になるという問題が生じる。

本発明の一態様は、表示領域に配置された複数の画素のそれぞれに一つずつ配置することが必要な回路を表示パネルに適切に配置することができる表示装置を提供することを目的とする。

上記課題を解決するために本発明の一態様に係る表示装置は、表示パネルの複数の画素が形成される表示領域の周りに配置された額縁領域に実装された半導体チップと、前記額縁領域に形成された周辺回路とを備え、前記周辺回路が、前記半導体チップと前記表示領域との間に形成されるチップ外分割回路と、前記半導体チップの下に形成されるチップ下分割回路とを含む。

本発明の一態様によれば、表示領域に配置された複数の画素のそれぞれに一つずつ配置することが必要な回路を表示パネルに適切に配置することができる。

実施形態１に係る表示装置の要部平面図である。 上記表示装置に設けられた画素とパネル端子部とビデオ保護回路との配置関係を示す模式図である。 上記表示装置の断面図である。 上記ビデオ保護回路に設けられた高電源接続部及び低電源接続部の配置関係を示す模式図である。 上記ビデオ保護回路に設けられた高電源接続部及び低電源接続部の回路図である。 比較例に係るビデオ保護回路の回路図である。 上記比較例に係るビデオ保護回路の動作を説明するための回路図である。 上記比較例に係るビデオ保護回路の他の動作を説明するための回路図である。 上記ビデオ保護回路と上記比較例に係るビデオ保護回路との間の関係を説明するための図である。 実施形態２に係る表示装置の要部平面図である。 上記表示装置に設けられた画素とパネル端子部とパネル検査回路との配置関係を示す模式図である。 上記パネル検査回路に設けられた第１発光色検査回路、第２発光色検査回路、及び第３発光色検査回路の配置関係を示す模式図である。 上記表示装置の断面図である。 上記表示装置に設けられた第１副画素、第２副画素、及び第３副画素の配置関係を示す模式図である。 上記第１発光色検査回路、第２発光色検査回路、及び第３発光色検査回路の回路図である。 比較例に係るパネル検査回路の回路図である。

（実施形態１）
図１は実施形態１に係る表示装置１の要部平面図である。図２は表示装置１に設けられた画素とパネル端子部９とビデオ保護回路３との配置関係を示す模式図である。図３は表示装置１の断面図である。

表示装置１は、表示パネル６の表示領域７に配置された複数の画素にビデオ信号を供給するために、表示領域７の周りに配置された額縁領域８に実装された半導体チップ２と、額縁領域８に半導体チップ２が実装される前の表示領域７の画素を保護するために、額縁領域８に形成されたビデオ保護回路３（周辺回路）とを備える。

ビデオ保護回路３は、半導体チップ２と表示領域７との間に形成される低電源接続部４（ビデオ保護回路、第１電位回路、チップ外分割回路、周辺回路）と、半導体チップ２の下に形成される高電源接続部５（ビデオ保護回路、第２電位回路、チップ下分割回路、周辺回路）とを含む。低電源接続部４は、第１電位を有する低電源（第１電位電源）に接続される。高電源接続部５は、第１電位よりも高い第２電位を有する高電源（第２電位電源）に接続される。

半導体チップ２は、表示領域７の反対側に形成された複数の入力端子２４と、表示領域７側に形成された複数の出力端子２５とを、表示パネル６と対向する下面に有する。複数の入力端子２４は、半導体チップ２の長手方向に相当するＸ方向に沿って配列される。複数の出力端子２５は、半導体チップ２の長手方向に相当するＸ方向に沿って配列される。表示パネル６は、半導体チップ２の複数の入力端子２４及び出力端子２５のそれぞれが接合されるパネル端子部９を有する。

パネル端子部９は、半導体チップ２の入力端子２４に入力信号を供給するための入力端子部１２と、半導体チップ２の出力端子２５から出力されるビデオ信号を受け取るための出力端子部１３とを有する。入力端子部１２と出力端子部１３との間に高電源接続部５が配置される。

出力端子部１３は、赤色光を発光する画素に対応するビデオ信号を半導体チップ２から受け取るためにＸ方向に沿って配列された複数のパネル端子１４Ｒと、緑色光を発光する画素に対応するビデオ信号を受け取るためにＸ方向に沿って配列された複数のパネル端子１４Ｇと、青色光を発光する画素に対応するビデオ信号を受け取るためにＸ方向に沿って配列された複数のパネル端子１４Ｂとを含む。複数のパネル端子１４Ｒ、複数のパネル端子１４Ｇ、及び複数のパネル端子１４Ｂは、互いに斜め方向に配列される千鳥配列に従って配列される。

ビデオ保護回路３は、パネル端子１４Ｒ、パネル端子１４Ｇ、又はパネル端子１４Ｂを通じて侵入する静電気から表示領域７の及び上記画素を制御するための画素回路を保護するために設けられる。

図４はビデオ保護回路３に設けられた高電源接続部５及び低電源接続部４の配置関係を示す模式図である。

低電源接続部４には、低電源接続回路１５Ｒ・１５Ｇ・１５Ｂ（ビデオ保護回路、第１電位回路、チップ外分割回路、周辺回路）がＸ方向に沿ってこの順番に繰り返し配列されている。これらの低電源接続回路１５Ｒ・１５Ｇ・１５Ｂは、低電源に結合された共通の低電源線１８に接続される。

低電源接続回路１５Ｒは、表示領域７の赤色光を発光する画素及び上記画素を制御するための画素回路に接続される。低電源接続回路１５Ｇは、緑色光を発光する画素及び上記画素を制御するための画素回路に接続される。低電源接続回路１５Ｂは、青色光を発光する画素及び上記画素を制御するための画素回路に接続される。

高電源接続部５には、高電源接続回路１６Ｒ・１６Ｇ・１６Ｂ（ビデオ保護回路、第２電位回路、チップ下分割回路、周辺回路）がＸ方向に沿ってこの順番に繰り返し配列されている。これらの高電源接続回路１６Ｒ・１６Ｇ・１６Ｂは、高電源に結合された共通の高電源線１７に接続される。

パネル端子１４Ｒは、半導体チップ２の外に配置された低電源接続回路１５Ｒに配線Ｂを介して接続され、及び、半導体チップ２の下に配置された高電源接続回路１６Ｒに配線Ｃを介して接続される。そして、低電源接続回路１５Ｒが、表示領域７の赤色光を発光するための画素に配線Ａを介して接続される。

パネル端子１４Ｇも同様に、低電源接続回路１５Ｇに配線Ｂを介して接続され、及び、高電源接続回路１６Ｇに配線Ｃを介して接続される。そして、低電源接続回路１５Ｇが、表示領域７の緑色光を発光するための画素に配線Ａを介して接続される。パネル端子１４Ｂも同様に、低電源接続回路１５Ｂに配線Ｂを介して接続され、及び、高電源接続回路１６Ｇに配線Ｃを介して接続される。そして、低電源接続回路１５Ｂが、表示領域７の青色光を発光するための画素に配線Ａを介して接続される。

入力端子部１２と出力端子部１３と高電源接続部５とは、半導体チップ２の下の領域Ｒ３に配置される。低電源接続部４と表示領域７とは、半導体チップ２の外の領域Ｒ４に配置される。

図５はビデオ保護回路３に設けられた高電源接続部５及び低電源接続部４の回路図である。

ビデオ保護回路３は、高電源接続部５及び低電源接続部４に分割されている。高電源接続部５は、半導体チップ２の下の入力端子部１２と出力端子部１３との間に配置される。低電源接続部４は、出力端子部１３と表示領域７との間に配置される。

低電源接続部４は、配線Ｂの長さによりその電気抵抗値が規定される保護抵抗Ｒ１と、低電源接続回路１５Ｒ・１５Ｇ・１５Ｂとを含む。高電源接続部５は、配線Ｃの長さによりその電気抵抗値が規定される保護抵抗Ｒ２と、高電源接続回路１６Ｒ・１６Ｇ・１６Ｂとを含む。

図６は比較例に係るビデオ保護回路９３の回路図である。ビデオ保護回路９３は、パネル端子１４Ｒ・１４Ｇ・１４Ｂに一端が接続された保護抵抗Ｒと、保護抵抗Ｒの他端と高電源とに接続された高電源接続回路１６Ｒ・１６Ｇ・１６Ｂと、保護抵抗Ｒの他端と低電源とに接続された低電源接続回路１５Ｒ・１５Ｇ・１５Ｂとを備える。そして、表示領域７の画素が保護抵抗Ｒの他端に接続される。

このように、比較例に係るビデオ保護回路９３は、高電源接続回路と低電源接続回路とが一体となっており、半導体チップ２と表示領域７との間に設けられる。

図７はビデオ保護回路９３の動作を説明するための回路図である。図８はビデオ保護回路９３の他の動作を説明するための回路図である。

パネル端子１４Ｒ・１４Ｇ・１４Ｂを通じて＋２００Ｖの静電気が侵入すると、侵入した静電気は、図７の矢印Ａ１に示すように、保護抵抗Ｒと高電源接続回路１６Ｒ・１６Ｇ・１６Ｂとを通って高電源に流れる。このため、表示領域７の回路、画素が上記静電気から保護される。そして、－２００Ｖの静電気がパネル端子１４Ｒ・１４Ｇ・１４Ｂを通じて侵入すると、侵入した静電気は、図８の矢印Ａ２に示すように、保護抵抗Ｒと低電源接続回路１５Ｒ・１５Ｇ・１５Ｂとを通って低電源に流れる。このため、やはり、表示領域７の回路、画素が上記静電気から保護される。保護抵抗Ｒの抵抗値は大きい方が静電気に対する耐圧が向上する。

図９はビデオ保護回路３と比較例に係るビデオ保護回路９３との間の関係を説明するための図である。

ビデオ保護回路９３は、出力端子部１３と表示領域７との間に配置されることが好ましいが、そうすると額縁領域８が広くなるという問題が存在する。そこで、半導体チップ２の下に配置しようとすると、入力端子部１２と出力端子部１３との間の領域の広さに余裕が無い場合、ビデオ保護回路９３を一括して配置することができないという課題が発生する。

本実施形態に係るビデオ保護回路３は、半導体チップ２の下の領域の広さに余裕が無いために比較例に係るビデオ保護回路９３を一括して配置することができない場合であっても、低電源接続部４と高電源接続部５とに分割して、半導体チップ２の下には高電源接続部５を配置し、低電源接続部４は半導体チップ２の外側に配置する。

低電源接続部４と高電源接続部５とにビデオ保護回路９３を分割することにより、ビデオ端子（信号）別で分割するよりも、ビデオ保護回路３の低電源接続部４と高電源接続部５とをより小さくレイアウトすることができる。その理由の一つとしては、低電源接続部４と高電源接続部５とのそれぞれの回路で、各電源につながる電源ライン（低電源線１８、高電源線１７）を１種類（１本）に少なくすることができることが挙げられる。

実際にパネル端子１４Ｒ・１４Ｇ・１４Ｂから静電気が侵入した場合、低電源線１８、高電源線１７に流すことで、他の回路や画素へ静電気が入ることを防ぐことがビデオ保護回路３の目的である。このため、低電源線１８、高電源線１７の配線幅はできるだけ広くして抵抗を小さくしておくことが望まれる。このため、低電源線１８、高電源線１７の本数を少なくすることは、低電源線１８、高電源線１７の配線幅を広くすることに大きく貢献することができる。

低電源接続部４と高電源接続部５とをより小さくレイアウトすることができると、小さい配置領域に収めることができるとともに、出力端子部１３からの距離が長くなるので保護抵抗Ｒ１・Ｒ２を大きくすることができ、ビデオ保護回路３の耐圧を向上させることができる。

パネル端子１４Ｒ・１４Ｇ・１４Ｂを通じて侵入する頻度の高い静電気が高電源側の静電気か低電源側の静電気かが予め判明している製造工程であれば、頻度の高い方に対応する低電源接続部４と高電源接続部５との一方をパネル端子１４Ｒ・１４Ｇ・１４Ｂからより遠い半導体チップ２の外側に配置し、頻度の低い方に対応する低電源接続部４と高電源接続部５との他方をパネル端子１４Ｒ・１４Ｇ・１４Ｂからより近い半導体チップ２の下に配置してもよい。これにより、低電源接続部４及び高電源接続部５の耐圧が向上する。

例えば、図２及び図３に示すように、高電源接続部５を半導体チップ２の下に配置し、低電源接続部４を半導体チップ２の外に配置すると、高電源接続部５側の保護抵抗Ｒ２よりも低電源接続部４側の保護抵抗Ｒ１の方を大きくすることができる。もし、製造工程の環境等から、低電源側の静電気が発生する傾向があることが予め判明している場合、低電源接続部４の方を半導体チップ２の外側に配置した方が、耐圧としては向上する。

ビデオ保護回路３を低電源接続部４と高電源接続部５とに分割すると、半導体チップ２の下の高電源接続部５の回路幅Ｄ２は、分割しない場合よりも狭くなる。このため、パネル端子部９の出力端子部１３と高電源接続部５との間の距離Ｄ１を長くすることができる。従って、出力端子部１３のパネル端子１４Ｒ・１４Ｇ・１４Ｂと高電源接続部５の高電源接続回路１６Ｒ・１６Ｇ・１６Ｂとの間の保護抵抗Ｒ２をより大きくすることができ、高電源接続部５の耐圧を良好に向上させることができる。

半導体チップ２が小さいため、又は、薄膜トランジスタで構成されたビデオ保護回路３等の周辺回路が大きいため、薄膜トランジスタで構成された周辺回路を半導体チップ２と重ねて配置することができない場合、薄膜トランジスタで構成された周辺回路を分割して、分割した一部を半導体チップ２と重ねて配置し、残りは半導体チップ２と重ならない位置に配置することが考えられる。その際、ビデオ保護回路３を、ビデオ端子（信号）別で分割するのではなく、高電源側につながる回路と低電源側につながる回路とで分割する。これにより、回路を小さくレイアウトすることが可能になる。

高電源接続回路１６Ｒ・１６Ｇ・１６Ｂ（周辺回路素子）は、出力端子部１３と入力端子部１２との間の距離Ｄ３に応じて、互いに斜め方向に配列される千鳥配列に従って配列されてもよい。

表示領域７に配列される画素は、自発光表示素子であり、ＯＬＥＤ（有機発光ダイオード、Organic Light Emitting Diode）であることが好ましいが、液晶表示素子でも同様の効果が得られる。

なお、低電源接続部４を半導体チップ２の下に配置し、高電源接続部５を半導体チップ２と表示領域７との間に配置しても同様の効果が得られる。

（実施形態２）
図１０は実施形態２に係る表示装置１Ａの要部平面図である。図１１は表示装置１Ａに設けられた画素とパネル端子部９とパネル検査回路１９との配置関係を示す模式図である。図１２はパネル検査回路１９に設けられた第１発光色検査回路２０、第２発光色検査回路２１、及び第３発光色検査回路２２の配置関係を示す模式図である。図１３は表示装置１Ａの断面図である。図１４は表示装置１Ａに設けられた第１副画素２３Ｒ、第２副画素２３Ｇ、及び第３副画素２３Ｂの配置関係を示す模式図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。

表示装置１Ａは、表示パネル６の表示領域７に配置された複数の画素にビデオ信号を供給するために、表示領域７の周りに配置された額縁領域８に実装された半導体チップ２と、額縁領域８に半導体チップ２が実装される前の表示領域７の画素を検査するために、額縁領域８に形成されたパネル検査回路１９（周辺回路）とを備える。

パネル検査回路１９は、半導体チップ２が実装される前の画素の動作を検査するための信号を画素及び上記画素を制御するための画素回路に供給する。

表示領域７に配置された各画素は、赤色（第１発光色）の光を発光するための第１副画素２３Ｒと、緑色（第２発光色）の光を発光するための第２副画素２３Ｇと、青色（第３発光色）の光を発光するための第３副画素２３Ｂとを含む。第１副画素２３Ｒ、第２副画素２３Ｇ、及び第３副画素２３Ｂは、図１４に示すように、ＳＰＲ（サブピクセルレンダリング、Subpixel rendering）でＲＢ／Ｇの構成に従って配列される。第１副画素２３Ｒの数と第３副画素２３Ｂの数との合計は第２副画素２３Ｇの数に対応する。

パネル検査回路１９は、第１副画素２３Ｒの動作を検査するための第１データ信号を第１副画素２３Ｒに供給する第１発光色検査回路２０（パネル検査回路、周辺回路）と、第２副画素２３Ｇの動作を検査するための第２データ信号を第２副画素２３Ｇに供給する第２発光色検査回路２１（パネル検査回路、周辺回路）と、第３副画素２３Ｂの動作を検査するための第３データ信号を第３副画素２３Ｂに供給する第３発光色検査回路２２（パネル検査回路、周辺回路）とを含む。

第１発光色検査回路２０と第３発光色検査回路２２とは、半導体チップ２と表示領域７との間に配置される。第２発光色検査回路２１は、半導体チップ２の下の出力端子部１３と入力端子部１２との間に配置される。

第１発光色検査回路２０と第３発光色検査回路２２とは、半導体チップ２の外にＸ方向に沿って交互に複数個配列される。第１発光色検査回路２０に第１データ信号を供給するための供給線Ｔ＿ＤＡＴＡ（Ｒ）が、複数の第１発光色検査回路２０に対して共通に設けられる。そして、第３発光色検査回路２２に第３データ信号を供給するための供給線Ｔ＿ＤＡＴＡ（Ｂ）が、複数の第３発光色検査回路２２に対して共通に設けられる。

第２発光色検査回路２１は、半導体チップ２の下にＸ方向に沿って複数個配列される。第２発光色検査回路２１に第２データ信号を供給するための供給線Ｔ＿ＤＡＴＡ（Ｇ）が、複数の第２発光色検査回路２１に対して共通に設けられる。

複数のパネル端子１４Ｒ、複数のパネル端子１４Ｇ、及び複数のパネル端子１４Ｂは、互いに斜め方向に配列される千鳥配列に従って配列される。

パネル端子１４Ｒは第１発光色検査回路２０と接続される。第１発光色検査回路２０は、表示領域７に配置された第１副画素２３Ｒと接続される。パネル端子１４Ｂは第３発光色検査回路２２と接続される。第３発光色検査回路２２は、表示領域７に配置された第３副画素２３Ｂと接続される。

パネル端子１４Ｇは、第２発光色検査回路２１と、表示領域７に配置された第２副画素２３Ｇとに接続される。

第２発光色検査回路２１（周辺回路素子）は、出力端子部１３と入力端子部１２との間の距離Ｄ３に応じて、互いに斜め方向に配列される千鳥配列に従って配列されてもよい。

図１５は第１発光色検査回路２０、第２発光色検査回路２１、及び第３発光色検査回路２２の回路図である。図１６は比較例に係るパネル検査回路８９の回路図である。

パネル検査回路１９は、半導体チップ２の外でＸ方向に沿って交互に配列された第１発光色検査回路２０及び第３発光色検査回路２２と、半導体チップ２の下でＸ方向に沿って配列された第２発光色検査回路２１とを含む。比較例に係るパネル検査回路８９は、Ｘ方向に沿って配列された第１発光色検査回路２０と第２発光色検査回路２１と第３発光色検査回路２２とを含む。半導体チップ２を実装する前の状態で、配線ＴＳＭＰにトランジスタがオンする信号を入力すると、各データラインＴ＿ＤＡＴＡ（Ｒ）・Ｔ＿ＤＡＴＡ（Ｇ）・Ｔ＿ＤＡＴＡ（Ｂ）にビデオ信号が入力されて、表示領域７に配置された第１副画素２３Ｒ、第２副画素２３Ｇ、及び第３副画素２３Ｂでの表示が可能になり、第１副画素２３Ｒ、第２副画素２３Ｇ、及び第３副画素２３Ｂの検査が可能になる。

半導体チップ２の下の領域に余裕が無いために、パネル検査回路８９の全体が半導体チップ２の下に一括して配置することができない場合、パネル検査回路１９のように、対応する副画素の発光色別に分割して配置する。即ち、パネル検査回路１９は、赤色を発光する第１副画素２３Ｒに対応する第１発光色検査回路２０と、青色を発光する第３副画素２３Ｂに対応する第３発光色検査回路２２とを半導体チップ２の外の半導体チップ２と表示領域７との間に配置する。そして、パネル検査回路１９は、緑色を発光する第２副画素２３Ｇに対応する第２発光色検査回路２１を半導体チップ２の下に配置する。

表示パネル６の表示領域７には、赤色光を発光する第１副画素２３Ｒと緑色光を発光する第２副画素２３Ｇと青色光を発光する第３副画素２３Ｂとが、図１４に示すように配列されている。第１副画素２３Ｒ、第２副画素２３Ｇ、及び第３副画素２３Ｂは、第１副画素２３Ｒの数と第３副画素２３Ｂの数との合計が第２副画素２３Ｇの数に対応するように配列されている。

第１発光色検査回路２０と第２発光色検査回路２１と第３発光色検査回路２２とは、第１副画素２３Ｒ、第２副画素２３Ｇ、及び第３副画素２３Ｂと整合するように、第１発光色検査回路２０と第３発光色検査回路２２の数の合計が第２発光色検査回路２１の数に対応するように配列される。このため、半導体チップ２の下の第２発光色検査回路２１の数と、半導体チップ２の外の第１発光色検査回路２０と第３発光色検査回路２２の数の合計とをほぼ同数にすることができる。

このように、パネル検査回路１９を、ＲＢ画素側とＧ画素側とで分割すると、ビデオ端子(信号)別で分割するよりも、パネル検査回路１９をより小さくレイアウトすることができる。その理由の一つとしては、ＲＢ画素側とＧ画素側とでテストビデオ信号供給配線が１種類にできることである。

偶数番目のビデオ端子(信号)と奇数番目のビデオ端子(信号)とでパネル検査回路１９を分割すると、偶数番目側と奇数番目側との双方にＲＧＢの３種類のテストビデオ信号供給配線が必要になるので、パネル検査回路１９をより小さくレイアウトすることができない。

ＲＢ画素側とＧ画素側とのそれぞれのパネル検査回路で、パネル検査を行う場合、特にＡＣ信号を入力する場合はテストビデオ信号の配線幅はできるだけ広く、抵抗を小さくしておくことが望まれる。そのため、テストビデオ信号供給配線の本数を少なくすることは、配線幅を広くすることに大きく寄与することができる。

また、特に、図１４に示す例のように、ＳＰＲ（サブピクセルレンダリング、Subpixel rendering）でＲＢ／Ｇの場合、検査時に第２副画素２３ＧにはほとんどＤＣのような信号を入力すればよく、この場合は第２副画素２３Ｇのテストビデオライン幅はそれほど広くしなくてもよく、第２副画素２３Ｇ画素側の検査回路幅はより狭くできる。そのため、半導体チップ２の下には第２副画素２３Ｇに対応する第２発光色検査回路２１を配置する方が望ましい。

パネル検査回路１９もビデオ保護回路３のように静電気を逃がすことができる要素もあるため、ビデオ保護回路３と同じような効果が期待できる。

半導体チップ２の下に回路幅の狭いパネル検査回路１９の第２発光色検査回路２１を配置する効果としては、第２発光色検査回路２１の回路幅Ｄ２を比較例よりも狭くすることができるため、出力端子部１３からパネル検査回路１９の第２発光色検査回路２１までの距離Ｄ１をより長く確保できることがある。パネル端子１４Ｇからパネル検査回路１９の第２発光色検査回路２１までの距離を長く確保することで、パネル端子１４Ｇから第２発光色検査回路２１までの抵抗をより大きくすることができ、より耐圧が向上すると想定される。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１ 表示装置
２ 半導体チップ
３ ビデオ保護回路（周辺回路）
４ 低電源接続部（ビデオ保護回路、第１電位回路、チップ外分割回路、周辺回路）
５ 高電源接続部（ビデオ保護回路、第２電位回路、チップ下分割回路、周辺回路）
６ 表示パネル
７ 表示領域
８ 額縁領域
９ パネル端子部
１２ 入力端子部
１３ 出力端子部
１４Ｒ パネル端子
１４Ｇ パネル端子
１４Ｂ パネル端子
１５Ｒ 低電源接続回路（ビデオ保護回路、第１電位回路、チップ外分割回路、周辺回路）
１５Ｇ 低電源接続回路（ビデオ保護回路、第１電位回路、チップ外分割回路、周辺回路）
１５Ｂ 低電源接続回路（ビデオ保護回路、第１電位回路、チップ外分割回路、周辺回路）
１６Ｒ 高電源接続回路（ビデオ保護回路、第２電位回路、チップ下分割回路、周辺回路、周辺回路素子）
１６Ｇ 高電源接続回路（ビデオ保護回路、第２電位回路、チップ下分割回路、周辺回路、周辺回路素子）
１６Ｂ 高電源接続回路（ビデオ保護回路、第２電位回路、チップ下分割回路、周辺回路、周辺回路素子）
１９ パネル検査回路（周辺回路）
２０ 第１発光色検査回路（パネル検査回路、周辺回路）
２１ 第２発光色検査回路（パネル検査回路、周辺回路、周辺回路素子）
２２ 第３発光色検査回路（パネル検査回路、周辺回路）
２３Ｒ 第１副画素
２３Ｇ 第２副画素
２３Ｂ 第３副画素
２４ 入力端子
２５ 出力端子

Claims (12)

1. 表示パネルの複数の画素が形成される表示領域の周りに配置された額縁領域に実装された半導体チップと、
   前記額縁領域に形成された周辺回路とを備え、
   前記周辺回路が、前記半導体チップと前記表示領域との間に形成されるチップ外分割回路と、前記半導体チップの下に形成されるチップ下分割回路とを含み、
   前記表示パネルは、前記半導体チップの複数の出力端子のそれぞれが接合される複数のパネル端子を有し、
   前記周辺回路が、前記パネル端子を通じて侵入する静電気から前記画素を保護するためのビデオ保護回路である表示装置。
2. 前記半導体チップが、前記半導体チップの長手方向に沿って配列された複数の入力端子と、前記長手方向に沿って配列された複数の出力端子とを含み、
   前記周辺回路が、前記表示パネル上に薄膜トランジスタで構成され、
   前記チップ外分割回路は、前記額縁領域であって、前記出力端子の配列と前記表示領域との間の領域に形成され、
   前記チップ下分割回路は、前記額縁領域であって、前記入力端子の配列と前記出力端子の配列との間の領域に形成される請求項１に記載の表示装置。
3. 前記画素を制御するための画素回路をさらに備え、
   前記チップ外分割回路と前記チップ下分割回路とは、同一材料により同一層に形成された薄膜トランジスタを含み、前記画素回路を保護又は検査する請求項１又は２に記載の表示装置。
4. 前記ビデオ保護回路が、第１電位を有する第１電位電源に接続される第１電位回路と、前記第１電位よりも高い第２電位を有する第２電位電源に接続される第２電位回路とを含み、
   前記チップ外分割回路が前記第１電位回路と前記第２電位回路との何れか一方を含み、
   前記チップ下分割回路が前記第１電位回路と前記第２電位回路との他方を含む請求項１～３のいずれかに記載の表示装置。
5. 前記パネル端子と前記チップ下分割回路とを接続する配線と、
   前記パネル端子と前記チップ外分割回路及び前記画素とを接続する配線とをさらに備える請求項１～３のいずれかに記載の表示装置。
6. 前記第１電位回路が、前記複数のパネル端子に対応して複数配置され、
   前記第１電位電源は、前記複数の第１電位回路に対して共通に設けられる請求項４に記載の表示装置。
7. 表示パネルの複数の画素が形成される表示領域の周りに配置された額縁領域に実装された半導体チップと、
   前記額縁領域に形成された周辺回路とを備え、
   前記周辺回路が、前記半導体チップと前記表示領域との間に形成されるチップ外分割回路と、前記半導体チップの下に形成されるチップ下分割回路とを含み、
   前記周辺回路が、前記半導体チップが実装される前の前記画素の動作を検査するための信号を前記画素に供給するパネル検査回路であり、
   前記画素が、第１発光色の光を発光するための第１副画素と、第２発光色の光を発光するための第２副画素とを含み、
   前記パネル検査回路が、前記第１副画素の動作を検査するための第１データ信号を前記第１副画素に供給する第１発光色検査回路と、前記第２副画素の動作を検査するための第２データ信号を前記第２副画素に供給する第２発光色検査回路とを含み、
   前記チップ外分割回路が前記第１発光色検査回路を含み、
   前記チップ下分割回路が前記第２発光色検査回路を含む表示装置。
8. 前記画素が、第３発光色の光を発光するための第３副画素をさらに含み、
   前記パネル検査回路が、前記第３副画素の動作を検査するための第３データ信号を前記第３副画素に供給する第３発光色検査回路をさらに含み、
   前記チップ外分割回路が前記第３発光色検査回路をさらに含む請求項７に記載の表示装置。
9. 前記第１発光色の光が赤色光を含み、
   前記第２発光色の光が緑色光を含み、
   前記第３発光色の光が青色光を含み、
   前記画素に含まれる前記第１副画素の数と前記第３副画素の数との合計が前記第２副画素の数に対応する請求項８に記載の表示装置。
10. 前記表示パネルは、前記半導体チップの複数の出力端子のそれぞれが接合される複数のパネル端子を有し、
    前記第１発光色検査回路が、前記複数のパネル端子に対応して複数配置され、
    前記複数の第１発光色検査回路に前記第１データ信号を供給するための供給線が、前記複数の第１発光色検査回路に対して共通に設けられる請求項９に記載の表示装置。
11. 前記表示パネルは、前記半導体チップの複数の出力端子のそれぞれが接合される複数のパネル端子を有し、
    前記複数のパネル端子は、互いに斜め方向に配列される千鳥配列に従って配列され、
    前記周辺回路は、前記複数のパネル端子のそれぞれに対応するように前記千鳥配列に従って配列された複数の周辺回路素子を有する請求項１から１０の何れか一項に記載の表示装置。
12. 前記画素が、自発光表示素子又は液晶表示素子を含む請求項１から１１の何れか一項に記載の表示装置。

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