JP7505612B2 - Electro-optical device and electronic equipment - Google Patents
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Description
本発明は、電気光学装置及び電子機器に関する。 The present invention relates to an electro-optical device and an electronic device.
近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いて画像を表示する電気光学装置が各種提案されている。この電気光学装置では、表示すべき画像の画素に対応して、発光素子やトランジスター等を含む画素回路が設けられる。具体的には、表示すべき画像の画素に対応した複数の画素回路がマトリクス状に設けられるとともに、複数の画素回路を駆動するために、各行に走査線等の制御線が設けられる構成が一般的である。（例えば特許文献１参照）。 In recent years, various electro-optical devices have been proposed that display images using light-emitting elements such as organic light-emitting diodes (hereinafter referred to as "OLEDs"). In these electro-optical devices, pixel circuits including light-emitting elements and transistors are provided in correspondence with the pixels of the image to be displayed. Specifically, a common configuration is one in which a plurality of pixel circuits corresponding to the pixels of the image to be displayed are arranged in a matrix, and control lines such as scanning lines are provided in each row to drive the plurality of pixel circuits. (See, for example, Patent Document 1).
ところで、近年、電気光学装置に対して、表示サイズの小型化や表示の高精細化が要求されることが多い。この場合には、画素回路を高密度で配置するために、制御線の狭ピッチ化が必要となる。
本発明は上述した事情に鑑みてなされたものであり、その目的の一つは、複数の走査線を含む複数の制御線の高密度での配線を実現し、表示の高精細化または表示サイズの小型化を実現することである。
In recent years, there has been a growing demand for electro-optical devices with smaller display sizes and higher display definition, which requires narrower pitches of control lines in order to arrange pixel circuits at high density.
The present invention has been made in consideration of the above-mentioned circumstances, and one of its objectives is to realize high-density wiring of a plurality of control lines, including a plurality of scanning lines, thereby achieving a high-definition display or a smaller display size.
上記目的を達成するために本発明に係る電気光学装置は、走査線と、前記走査線と交差するデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素回路と、を備え、前記画素回路は、駆動トランジスターと、ゲートが前記走査線に電気的に接続された書込トランジスターと、前記データ線と前記書込トランジスターとを介して供給されるデータ信号に応じた電荷を保持する第１保持容量と、前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、を有し、前記画素回路が形成される基板の面に垂直な方向から見たときに、前記走査線と、前記駆動トランジスターのゲートとが重なる、ことを特徴とする。
この発明によれば、走査線を駆動トランジスターのゲート上に配線するため、走査線が駆動トランジスターのゲートと交差しないように配線する場合に比べて、走査線を設ける際のスペース的な制約が緩和される。これにより、走査線の狭ピッチ化、配線の高密度化が可能となる。すなわち、本発明によれば、複数の画素回路をより高密度に配置することができ、表示の高精細化及び表示サイズの小型化が可能になる。なお、本発明において、書込トランジスターは、例えば、駆動トランジスターのゲートとデータ線との間に電気的に接続されるものであってもよい。
In order to achieve the above-mentioned object, an electro-optical device according to the present invention comprises a scanning line, a data line intersecting the scanning line, and a pixel circuit provided corresponding to the intersection of the scanning line and the data line, wherein the pixel circuit comprises a drive transistor, a write transistor whose gate is electrically connected to the scanning line, a first storage capacitor that stores a charge corresponding to a data signal supplied via the data line and the write transistor, and a light-emitting element that emits light with a luminance corresponding to the magnitude of a current supplied via the drive transistor, and is characterized in that when viewed from a direction perpendicular to a surface of a substrate on which the pixel circuit is formed, the scanning line and the gate of the drive transistor overlap.
According to this invention, since the scanning lines are wired on the gates of the driving transistors, the spatial constraints in providing the scanning lines are alleviated compared to the case where the scanning lines are wired so as not to intersect with the gates of the driving transistors. This allows the scanning lines to be arranged at a narrower pitch and with a higher wiring density. That is, according to the invention, a plurality of pixel circuits can be arranged at a higher density, enabling a higher resolution display and a smaller display size. In the invention, the write transistor may be electrically connected between the gate of the driving transistor and the data line, for example.
また、本発明に係る電気光学装置は、走査線を含む１以上の制御線と、前記走査線と交差するデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素回路と、を備え、前記画素回路は、駆動トランジスターと、ゲートが前記走査線に電気的に接続された書込トランジスターと、前記データ線と前記書込トランジスターとを介して供給されるデータ信号に応じた電荷を保持する第１保持容量と、前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、を有し、前記１以上の制御線には、前記画素回路が形成される基板の面に垂直な方向から見たときに、前記駆動トランジスターのゲートと重なる制御線が含まれる、ことを特徴とする。
この発明によれば、制御線を駆動トランジスターのゲート上に配線するため、制御線が駆動トランジスターのゲートと交差しないように配線する場合に比べて、制御線を設ける際のスペース的な制約が緩和される。これにより、制御線の狭ピッチ化、配線の高密度化が可能となる。すなわち、本発明によれば、複数の画素回路をより高密度に配置することができ、表示の高精細化及び表示サイズの小型化が可能になる。
Moreover, an electro-optical device according to the present invention comprises one or more control lines including a scanning line, a data line intersecting the scanning line, and a pixel circuit provided corresponding to the intersection of the scanning line and the data line, the pixel circuit having a drive transistor, a write transistor having a gate electrically connected to the scanning line, a first storage capacitor that stores a charge corresponding to a data signal supplied via the data line and the write transistor, and a light-emitting element that emits light with a luminance corresponding to the magnitude of a current supplied via the drive transistor, and the one or more control lines include a control line that overlaps with the gate of the drive transistor when viewed from a direction perpendicular to a surface of a substrate on which the pixel circuit is formed.
According to this invention, since the control lines are wired on the gates of the drive transistors, spatial constraints when providing the control lines are alleviated compared to when the control lines are wired so as not to intersect with the gates of the drive transistors. This makes it possible to narrow the pitch of the control lines and increase the wiring density. In other words, according to the invention, multiple pixel circuits can be arranged at a higher density, enabling higher resolution display and smaller display size.
また、上述した電気光学装置は、前記画素回路の動作を制御する走査線駆動回路をさらに備え、前記書込トランジスターは、前記走査線駆動回路が前記走査線に第１電位を供給する場合にオンし、前記走査線駆動回路が前記走査線に第２電位を供給する場合にオフし、前記基板の前記画素回路が形成される面に垂直な方向から見たとき、前記走査線と前記駆動トランジスターのゲートとは重なり、前記走査線駆動回路が、前記走査線に供給する電位を、前記第２電位から前記第１電位に切り替える期間を第１切替期間とし、前記走査線駆動回路が、前記走査線に供給する電位を、前記第１電位から前記第２電位に切り替える期間を第２切替期間としたとき、前記第２切替期間の時間長は、前記第１切替期間の時間長よりも長い、ことが好ましい。 The electro-optical device described above further includes a scanning line drive circuit that controls the operation of the pixel circuit, and the write transistor is turned on when the scanning line drive circuit supplies a first potential to the scanning line and turned off when the scanning line drive circuit supplies a second potential to the scanning line, and when viewed from a direction perpendicular to the surface of the substrate on which the pixel circuit is formed, the scanning line and the gate of the drive transistor overlap, and when a first switching period is defined as a period during which the scanning line drive circuit switches the potential supplied to the scanning line from the second potential to the first potential, and a second switching period is defined as a period during which the scanning line drive circuit switches the potential supplied to the scanning line from the first potential to the second potential, the duration of the second switching period is preferably longer than the duration of the first switching period.
駆動トランジスターのゲートと走査線とが平面視して交差する場合、駆動トランジスターのゲートと走査線との間には容量が寄生する。そして、走査線の電位が急激に変動する場合、当該電位変動の影響が駆動トランジスターのゲートに及び、駆動トランジスターのゲートの電位が変化する。
駆動トランジスターは、書込トランジスターがオフする際に決定されたゲート・ソース間の電圧に応じた大きさの電流を発光素子に供給し、発光素子は、当該電流の大きさに応じた輝度で発光する。従って、書込トランジスターがオフする際に（すなわち、発光素子の輝度を規定する電圧に定められた後に）、駆動トランジスターのゲートの電位が変化すると、発光素子は規定された輝度とは異なる輝度で発光してしまい、電気光学装置の表示品質が低下する。
これに対して本発明に係る走査線駆動回路は、書込トランジスターがオフする際の走査線の電位の変化を、オンする際の電位変化に比べて緩やかに変化させる。これにより、書込トランジスターがオフする際の走査線の電位変動が、駆動トランジスターのゲートに伝播することを防止し、規定された輝度で発光素子が発光することを可能とする。すなわち、本発明に係る電気光学装置によれば、表示品位を劣化させることなく、制御線の狭ピッチ化を実現することができる。
When the gate of the driving transistor and the scanning line intersect in a plan view, a parasitic capacitance occurs between the gate of the driving transistor and the scanning line. When the potential of the scanning line fluctuates suddenly, the potential fluctuation affects the gate of the driving transistor, causing a change in the potential of the gate of the driving transistor.
The drive transistor supplies a current to the light-emitting element, the magnitude of which corresponds to the gate-source voltage determined when the write transistor is turned off, and the light-emitting element emits light at a luminance corresponding to the magnitude of the current. Therefore, if the gate potential of the drive transistor changes when the write transistor is turned off (i.e., after the luminance of the light-emitting element is set to a voltage that determines the luminance of the light-emitting element), the light-emitting element emits light at a luminance different from the determined luminance, thereby degrading the display quality of the electro-optical device.
In contrast, the scanning line driving circuit of the present invention changes the potential of the scanning line more slowly when the write transistor is turned off than when it is turned on. This prevents the potential fluctuation of the scanning line when the write transistor is turned off from propagating to the gate of the driving transistor, allowing the light-emitting element to emit light at a specified brightness. In other words, the electro-optical device of the present invention can achieve a narrower pitch of the control lines without degrading the display quality.
また、前記画素回路は、前記駆動トランジスターのゲート及びドレインの間に電気的に接続された第１スイッチングトランジスターを備え、前記１以上の制御線は、前記第１スイッチングトランジスターのゲートに電気的に接続される第１制御線を含んでもよい。
この場合、前記第１スイッチングトランジスターは、前記走査線駆動回路が前記第１制御線に第１電位を供給する場合にオンし、前記走査線駆動回路が前記第１制御線に第２電位を供給する場合にオフし、前記基板の前記画素回路が形成される面に垂直な方向から見たとき、前記第１制御線と前記駆動トランジスターのゲートとは重なり、前記走査線駆動回路が、前記第１制御線に供給する電位を、前記第２電位から前記第１電位に切り替える期間を第３切替期間とし、前記走査線駆動回路が、前記第１制御線に供給する電位を、前記第１電位から前記第２電位に切り替える期間を第４切替期間としたとき、前記第４切替期間の時間長は、前記第３切替期間の時間長よりも長い、ことが好ましい。
The pixel circuit may also include a first switching transistor electrically connected between the gate and drain of the drive transistor, and the one or more control lines may include a first control line electrically connected to the gate of the first switching transistor.
In this case, it is preferable that the first switching transistor is turned on when the scanning line drive circuit supplies a first potential to the first control line and is turned off when the scanning line drive circuit supplies a second potential to the first control line, the first control line and the gate of the drive transistor overlap when viewed from a direction perpendicular to the surface of the substrate on which the pixel circuits are formed, and when a period during which the scanning line drive circuit switches the potential supplied to the first control line from the second potential to the first potential is defined as a third switching period and a period during which the scanning line drive circuit switches the potential supplied to the first control line from the first potential to the second potential is defined as a fourth switching period, the duration of the fourth switching period is longer than the duration of the third switching period.
駆動トランジスターのゲートと第１スイッチングトランジスターとが平面視して交差する場合、駆動トランジスターのゲートと第１制御線との間には容量が寄生する。そして、第１制御線の電位が急激に変動する場合、当該電位変動の影響が駆動トランジスターのゲートに及び、駆動トランジスターのゲートの電位が変化する。
ところで、第１スイッチングトランジスターがオンする場合、駆動トランジスターのゲート及びソースが電気的に接続され、駆動トランジスターのゲート・ソース間の電圧が、画素回路毎の閾値電圧のばらつきを補償した値に定められる。従って、第１スイッチングトランジスターがオフする際に（すなわち、閾値補償がなされた後に）、駆動トランジスターのゲートの電位が変化すると、画素回路毎の駆動トランジスターの閾値電圧のばらつきを補償できなくなり、表示の一様性が損なわれる。
これに対してこの態様に係る走査線駆動回路は、第１スイッチングトランジスターがオフする際の第１制御線の電位の変化を、オンする際の電位の変化に比べて緩やかに変化させる。これにより、第１スイッチングトランジスターがオフする際の第１制御線の電位変動が、駆動トランジスターのゲートに伝播することを防止し、駆動トランジスターのゲートの電位が、閾値補償がされた電位から変化することを防止する。すなわち、本発明に係る電気光学装置によれば、駆動トランジスターのゲートの上に第１制御線を配置した場合であっても、表示の一様性を損なうような表示ムラの発生等を防止することができるため、電気光学装置の小型化及び表示の高精細化と、高品位の表示との両立が可能となる。
When the gate of the drive transistor and the first switching transistor intersect in a plan view, a parasitic capacitance occurs between the gate of the drive transistor and the first control line, and when the potential of the first control line fluctuates suddenly, the potential fluctuation affects the gate of the drive transistor, causing a change in the potential of the gate of the drive transistor.
When the first switching transistor is turned on, the gate and source of the drive transistor are electrically connected, and the voltage between the gate and source of the drive transistor is set to a value that compensates for the variation in the threshold voltage of each pixel circuit. Therefore, if the potential of the gate of the drive transistor changes when the first switching transistor is turned off (i.e., after the threshold compensation is performed), the variation in the threshold voltage of the drive transistor for each pixel circuit cannot be compensated for, and the uniformity of the display is impaired.
In contrast, the scanning line driving circuit according to this embodiment changes the potential of the first control line more slowly when the first switching transistor is turned off than when the first switching transistor is turned on. This prevents the potential fluctuation of the first control line when the first switching transistor is turned off from propagating to the gate of the driving transistor, and prevents the potential of the gate of the driving transistor from changing from the threshold-compensated potential. In other words, according to the electro-optical device according to the present invention, even if the first control line is disposed above the gate of the driving transistor, it is possible to prevent the occurrence of display unevenness that impairs the uniformity of the display, and therefore it is possible to achieve both miniaturization of the electro-optical device, high resolution display, and high quality display.
また、前記画素回路は、前記駆動トランジスターと前記発光素子との間に電気的に接続された第２スイッチングトランジスターを備え、前記１以上の制御線は、前記第２スイッチングトランジスターのゲートに電気的に接続される第２制御線を含んでもよい。
この場合、前記第２スイッチングトランジスターは、前記走査線駆動回路が前記第２制御線に第１電位を供給する場合にオンし、前記走査線駆動回路が前記第２制御線に第２電位を供給する場合にオフし、前記基板の前記画素回路が形成される面に垂直な方向から見たとき、前記第２制御線と前記駆動トランジスターのゲートとは重なり、前記走査線駆動回路が、前記第２制御線に供給する電位を、前記第２電位から前記第１電位に切り替える期間を第５切替期間とし、前記走査線駆動回路が、前記第２制御線に供給する電位を、前記第１電位から前記第２電位に切り替える期間を第６切替期間としたとき、前記第５切替期間の時間長は、前記第６切替期間の時間長よりも長い、ことが好ましい。
この態様によれば、第２スイッチングトランジスターがオンする際に第２制御線に生じる電位変動が、駆動トランジスターのゲートに伝播することを防止することが可能となる。これにより、表示品位を劣化させることなく、制御線の狭ピッチ化を実現することができる。
The pixel circuit may also include a second switching transistor electrically connected between the driving transistor and the light-emitting element, and the one or more control lines may include a second control line electrically connected to a gate of the second switching transistor.
In this case, it is preferable that the second switching transistor is turned on when the scanning line drive circuit supplies a first potential to the second control line and is turned off when the scanning line drive circuit supplies a second potential to the second control line, the second control line and the gate of the drive transistor overlap when viewed from a direction perpendicular to the surface of the substrate on which the pixel circuits are formed, and when a period during which the scanning line drive circuit switches the potential supplied to the second control line from the second potential to the first potential is defined as a fifth switching period and a period during which the scanning line drive circuit switches the potential supplied to the second control line from the first potential to the second potential is defined as a sixth switching period, the duration of the fifth switching period is longer than the duration of the sixth switching period.
According to this aspect, it is possible to prevent the potential fluctuation occurring in the second control line when the second switching transistor is turned on from propagating to the gate of the drive transistor, thereby realizing a narrower pitch of the control lines without deteriorating the display quality.
また、前記画素回路は、所定のリセット電位が供給される給電線と前記発光素子との間に電気的に接続された第３スイッチングトランジスターを備え、前記１以上の制御線は、前記第３スイッチングトランジスターのゲートに電気的に接続される第３制御線を含んでもよい。
この場合、前記第３スイッチングトランジスターは、前記走査線駆動回路が前記第３制御線に第１電位を供給する場合にオンし、前記走査線駆動回路が前記第３制御線に第２電位を供給する場合にオフし、前記基板の前記画素回路が形成される面に垂直な方向から見たとき、前記第３制御線と前記駆動トランジスターのゲートとは重なり、前記走査線駆動回路が、前記第３制御線に供給する電位を、前記第２電位から前記第１電位に切り替える期間を第７切替期間とし、前記走査線駆動回路が、前記第３制御線に供給する電位を、前記第１電位から前記第２電位に切り替える期間を第８切替期間としたとき、前記第８切替期間の時間長は、前記第７切替期間の時間長よりも長い、ことが好ましい。
この態様によれば、第３スイッチングトランジスターがオフする際に第３制御線に生じる電位変動が、駆動トランジスターのゲートに伝播することを防止することが可能となる。これにより、表示品位を劣化させることなく、制御線の狭ピッチ化を実現することができる。
The pixel circuit may also include a third switching transistor electrically connected between a power supply line to which a predetermined reset potential is supplied and the light-emitting element, and the one or more control lines may include a third control line electrically connected to a gate of the third switching transistor.
In this case, it is preferable that the third switching transistor is turned on when the scanning line drive circuit supplies a first potential to the third control line and is turned off when the scanning line drive circuit supplies a second potential to the third control line, the third control line and the gate of the drive transistor overlap when viewed from a direction perpendicular to the surface of the substrate on which the pixel circuits are formed, and when a period during which the scanning line drive circuit switches the potential supplied to the third control line from the second potential to the first potential is defined as a seventh switching period and a period during which the scanning line drive circuit switches the potential supplied to the third control line from the first potential to the second potential is defined as an eighth switching period, the duration of the eighth switching period is longer than the duration of the seventh switching period.
According to this aspect, it is possible to prevent the potential fluctuation occurring in the third control line when the third switching transistor is turned off from propagating to the gate of the drive transistor, thereby realizing a narrower pitch of the control lines without deteriorating the display quality.
また、上述した電気光学装置は、前記データ線に電気的に接続されるデータ線駆動回路と、前記走査線駆動回路及び前記データ線駆動回路の動作を制御する制御回路と、前記データ線に対応して設けられ前記データ線の電位を保持する第２保持容量と、を備え、前記データ線駆動回路は、前記制御回路から所定の初期電位が供給される第１電位線と、前記制御回路から基準電位が供給される第２電位線と、前記データ線に対応して設けられるレベルシフト回路と、を具備し、前記レベルシフト回路は、一方の電極が前記データ線に電気的に接続される第３保持容量と、前記第３保持容量の一方の電極及び前記第１電位線の間に電気的に接続された第１トランジスターと、前記第３保持容量の他方の電極及び前記第２電位線の間に電気的に接続された第２トランジスターと、を備え、第１期間において、前記制御回路は、前記第１トランジスターをオン状態に維持し、前記第１期間が終了後に開始される第２期間において、前記走査線駆動回路は、前記書込トランジスターをオン状態に維持し、前記制御回路は、前記第１トランジスターをオフ状態に維持するとともに、前記第２トランジスターをオン状態に維持し、前記第２期間が終了後に開始される第３期間において、前記走査線駆動回路は、前記書込トランジスターをオン状態に維持し、前記制御回路は、前記第１トランジスター及び前記第２トランジスターをオフ状態に維持し、前記第３保持容量の他方の電極には、前記発光素子の輝度を規定する画像信号に基づく電位が供給される、ことが好ましい。 The electro-optical device described above includes a data line driving circuit electrically connected to the data line, a control circuit for controlling the operation of the scanning line driving circuit and the data line driving circuit, and a second holding capacitance provided corresponding to the data line and holding the potential of the data line, the data line driving circuit including a first potential line to which a predetermined initial potential is supplied from the control circuit, a second potential line to which a reference potential is supplied from the control circuit, and a level shift circuit provided corresponding to the data line, the level shift circuit including a third holding capacitance having one electrode electrically connected to the data line, a first transistor electrically connected between one electrode of the third holding capacitance and the first potential line, and a second holding capacitance provided corresponding to the data line and holding the potential of the data line. and a second transistor electrically connected to the first transistor, and during a first period, the control circuit maintains the first transistor in an on state, and during a second period that starts after the first period ends, the scanning line driving circuit maintains the write transistor in an on state, and the control circuit maintains the first transistor in an off state and the second transistor in an on state, and during a third period that starts after the second period ends, the scanning line driving circuit maintains the write transistor in an on state, and the control circuit maintains the first transistor and the second transistor in an off state, and the other electrode of the third holding capacitance is preferably supplied with a potential based on an image signal that specifies the luminance of the light-emitting element.
この発明によれば、データ線は、第２保持容量と、第３保持容量とに接続され、第３保持容量の他方の電極には、発光素子の輝度を規定する画像信号に基づく電位が供給される。従って、データ線の電位の変動幅は、第３保持容量の他方の電極に供給される電位の変動幅を、第２保持容量及び第３保持容量の容量比に応じて圧縮した幅となる。すなわち、データ線の電位の変動範囲は、画像信号に基づいた電位の変動範囲に比べて狭められる。これにより、画像信号を細かい精度で刻まなくても、駆動トランジスターのゲートの電位を細かい精度で設定することが可能となる。従って、電流を発光素子に対して精度良く供給することができ、高品位の表示が可能となる。また、データ線の電位変化幅を小さく抑えることができるため、データ線の電位変動に起因するクロストークやムラ等の発生を防止することが可能となる。 According to this invention, the data line is connected to the second storage capacitor and the third storage capacitor, and the other electrode of the third storage capacitor is supplied with a potential based on an image signal that determines the luminance of the light-emitting element. Therefore, the fluctuation range of the potential of the data line is a range obtained by compressing the fluctuation range of the potential supplied to the other electrode of the third storage capacitor according to the capacitance ratio of the second storage capacitor and the third storage capacitor. In other words, the fluctuation range of the potential of the data line is narrower than the fluctuation range of the potential based on the image signal. This makes it possible to set the potential of the gate of the drive transistor with high precision without having to record the image signal with high precision. Therefore, it is possible to supply a current to the light-emitting element with high precision, and a high-quality display is possible. In addition, since the fluctuation range of the potential of the data line can be kept small, it is possible to prevent the occurrence of crosstalk, unevenness, etc. caused by the potential fluctuation of the data line.
なお、本発明に係る電気光学装置は、第３保持容量の一方の電極より、データ線を介して、第１保持容量及び第２保持容量に電荷を供給することにより、駆動トランジスターのゲートの電位を決定する。具体的には、駆動トランジスターのゲートの電位は、第１保持容量の容量値、第２保持容量の容量値、及び、第１保持容量及び第２保持容量に対して第３保持容量が供給する電荷量により定められる。仮に、電気光学装置が第２保持容量を備えない場合、駆動トランジスターのゲートの電位は、第１保持容量の容量値と、第３保持容量が供給する電荷により定められる。よって、第１保持容量の容量値が、半導体プロセスの誤差に起因した画素回路毎の相対的なばらつきを有する場合、駆動トランジスターのゲートの電位も画素回路毎にばらつく。この場合、表示ムラが発生し、表示品質が低下する。
これに対して、本発明は、データ線の電位を保持する第２保持容量を備える。第２保持容量は、データ線の各々に対応して設けられるため、画素回路内に設けられる第１保持容量に比べて、大面積の電極を有するように構成することができる。従って、第２保持容量は、第１保持容量に比べて、半導体プロセスの誤差に起因した容量値の相対的なばらつきが小さい。これにより、画素回路毎に駆動トランジスターのゲートの電位がばらつくことを防止することが可能となり、表示ムラの発生を防止した高品位の表示が可能となる。
In addition, the electro-optical device according to the present invention determines the gate potential of the driving transistor by supplying charges to the first and second storage capacitors from one electrode of the third storage capacitor via the data line. Specifically, the gate potential of the driving transistor is determined by the capacitance value of the first storage capacitor, the capacitance value of the second storage capacitor, and the amount of charge supplied by the third storage capacitor to the first and second storage capacitors. If the electro-optical device does not include the second storage capacitor, the gate potential of the driving transistor is determined by the capacitance value of the first storage capacitor and the charge supplied by the third storage capacitor. Therefore, if the capacitance value of the first storage capacitor has a relative variation for each pixel circuit due to an error in the semiconductor process, the gate potential of the driving transistor also varies for each pixel circuit. In this case, display unevenness occurs and the display quality is reduced.
In contrast, the present invention includes a second storage capacitor that stores the potential of the data line. The second storage capacitor is provided corresponding to each data line, and therefore can be configured to have an electrode with a larger area than the first storage capacitor provided in the pixel circuit. Therefore, the second storage capacitor has a smaller relative variation in capacitance value due to semiconductor process errors than the first storage capacitor. This makes it possible to prevent the potential of the gate of the drive transistor from varying for each pixel circuit, and enables a high-quality display that prevents the occurrence of display unevenness.
また、前記レベルシフト回路は、第４保持容量を備え、前記第１期間の開始から前記第３期間の開始までの期間のうち少なくとも一部において、前記第４保持容量の一方の電極に前記画像信号の示す電位が供給され、前記第３期間において、前記第４保持容量の一方の電極が前記第３保持容量の他方の電極に電気的に接続される、ことが好ましい。 It is also preferable that the level shift circuit includes a fourth holding capacitance, and during at least a portion of the period from the start of the first period to the start of the third period, a potential indicated by the image signal is supplied to one electrode of the fourth holding capacitance, and during the third period, one electrode of the fourth holding capacitance is electrically connected to the other electrode of the third holding capacitance.
この発明によれば、第１期間及び第２期間において、画像信号が第４保持容量の一方の電極に供給され、一時的に保持されたうえで、第３期間において、第３保持容量を介して駆動トランジスターのゲートに供給される。
仮に、電気光学装置が第４保持容量を備えない場合、駆動トランジスターのゲートに対する画像信号の示す電位を供給する動作の全てを、第３期間において行わなければならず、第３期間を十分に長く設定する必要がある。
これに対して本発明は、第１期間及び第２期間において、画像信号の供給動作と、データ線等の初期化動作とを並行して行うため、１水平走査期間に実行すべき動作についての時間的な制約を緩和することができる。これにより、画像信号の供給動作の低速化が可能になるとともに、データ線等の初期化を行う期間を十分に確保することが可能となる。
また、この発明によれば、画像信号に基づいた電位の変動の大きさを、第１保持容量、第２保持容量、及び、第３保持容量に加えて、第４保持容量を用いて圧縮するため、発光素子に対して電流を細かい精度で供給することが可能となる。
According to this invention, during the first and second periods, an image signal is supplied to one electrode of the fourth retention capacitor, temporarily held therein, and then during the third period, supplied to the gate of the driving transistor via the third retention capacitor.
If the electro-optical device does not include a fourth storage capacitor, all operations for supplying the potential indicated by the image signal to the gate of the driving transistor must be performed during the third period, and the third period must be set to be sufficiently long.
In contrast, in the present invention, the image signal supply operation and the data line initialization operation are performed in parallel during the first and second periods, and therefore the time constraints on the operations to be performed during one horizontal scanning period can be alleviated, making it possible to slow down the image signal supply operation and ensure a sufficient period for initializing the data lines, etc.
Furthermore, according to the present invention, the magnitude of the fluctuation in potential based on the image signal is compressed using a fourth holding capacitance in addition to the first holding capacitance, the second holding capacitance, and the third holding capacitance, making it possible to supply current to the light-emitting element with high precision.
また、前記走査線駆動回路は、前記第２期間において、前記第１スイッチングトランジスターをオン状態に維持し、前記第２期間以外の期間において、前記第１スイッチングトランジスターをオフ状態に維持し、前記第１期間、前記第２期間、及び、前記第３期間において、前記第３スイッチングトランジスターをオン状態に維持するとともに、前記第２スイッチングトランジスターをオフ状態に維持する、ことが好ましい。 It is also preferable that the scanning line driving circuit maintains the first switching transistor in an ON state during the second period, maintains the first switching transistor in an OFF state during periods other than the second period, and maintains the third switching transistor in an ON state and the second switching transistor in an OFF state during the first period, the second period, and the third period.
この発明によれば、第２期間において第１スイッチングトランジスターをオン状態とすることにより、駆動トランジスターのゲートの電位を、駆動トランジスターの閾値電圧に対応した電位とすることができ、画素回路毎の駆動トランジスターの閾値電圧のばらつきを補償することが可能となる。
また、この発明によれば、第１期間～第３期間において第３スイッチングトランジスターをオン状態とすることにより、発光素子に寄生する容量の保持電圧の影響を抑えることができる。
According to this invention, by turning on the first switching transistor in the second period, the potential of the gate of the drive transistor can be set to a potential corresponding to the threshold voltage of the drive transistor, making it possible to compensate for variations in the threshold voltage of the drive transistor for each pixel circuit.
Also, according to the present invention, by turning on the third switching transistor in the first to third periods, it is possible to suppress the influence of the holding voltage of the capacitance parasitic to the light emitting element.
なお、本発明は、電気光学装置のほか、当該電気光学装置を有する電子機器として概念することも可能である。電子機器としては、典型的にはヘッドマウント・ディスプレイ（ＨＭＤ）や電子ビューファイダーのなどの表示装置が挙げられる。 In addition to the electro-optical device, the present invention can also be conceptualized as an electronic device having the electro-optical device. Typical examples of electronic devices include display devices such as head-mounted displays (HMDs) and electronic viewfinders.
以下、本発明を実施するための形態について図面を参照して説明する。 Below, the embodiment of the present invention will be described with reference to the drawings.
＜実施形態＞
図１は、本発明の実施形態に係る電気光学装置１の構成を示す斜視図である。電気光学装置１は、例えばヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。
図１に示すように、電気光学装置１は、表示パネル２と、表示パネル２の動作を制御する制御回路３とを備える。表示パネル２は、複数の画素回路と、当該画素回路を駆動する駆動回路とを備える。本実施形態において、表示パネル２が備える複数の画素回路及び駆動回路は、シリコン基板に形成され、画素回路には、発光素子の一例であるＯＬＥＤが用いられる。また、表示パネル２は、例えば、表示部で開口する枠状のケース８２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板８４の一端が接続される。
ＦＰＣ基板８４には、半導体チップの制御回路３が、ＣＯＦ（Chip On Film）技術によって実装されるとともに、複数の端子８６が設けられて、図示省略された上位回路に接続される。
<Embodiment>
1 is a perspective view showing a configuration of an electro-
1, the electro-
The
図２は、実施形態に係る電気光学装置１の構成を示すブロック図である。上述のとおり、電気光学装置１は、表示パネル２と、制御回路３とを備える。
制御回路３には、図示省略された上位回路よりデジタルの画像データＶideoが同期信号に同期して供給される。ここで、画像データＶideoとは、表示パネル２（厳密には、後述する表示部１００）で表示すべき画像の画素の階調レベルを例えば８ビットで規定するデータである。また、同期信号とは、垂直同期信号、水平同期信号、及び、ドットクロック信号を含む信号である。
制御回路３は、同期信号に基づいて、各種制御信号を生成し、これを表示パネル２に対して供給する。具体的には、制御回路３は、表示パネル２に対して、制御信号Ｃtrと、負論理の制御信号／Ｇiniと、正論理の制御信号Ｇrefと、正論理の制御信号Ｇcplと、これと論理反転の関係にある負論理の制御信号／Ｇcplと、制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)と、これらの信号に対して論理反転の関係にある制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)と、を供給する。ここで、制御信号Ｃtrとは、パルス信号や、クロック信号、イネーブル信号など、複数の信号を含む信号である。なお、制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)を、制御信号Ｓelと総称し、制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)を、制御信号／Ｓelと総称する場合がある。
また、制御回路３は、表示パネル２に対して、各種電位を供給する。具体的には、制御回路３は、表示パネル２に対して、所定のリセット電位Ｖorst、所定の初期電位Ｖini、所定の基準電位Ｖref等を供給する。
さらに、制御回路３は、画像データＶideoに基づいて、アナログの画像信号Ｖidを生成する。
具体的には、制御回路３には、画像信号Ｖidの示す電位、及び、表示パネル２が備える発光素子（後述するＯＬＥＤ１３０）の輝度を対応付けて記憶したルックアップテーブルが設けられる。そして、制御回路３は、当該ルックアップテーブルを参照することで、画像データＶideoに規定される発光素子の輝度に対応した電位を示す画像信号Ｖidを生成し、これを表示パネル２に対して供給する。
2 is a block diagram showing the configuration of the electro-
Digital image data Video is supplied to the
The
Furthermore, the
Furthermore, the
Specifically, the
図２に示すように、表示パネル２は、表示部１００と、これを駆動する駆動回路（データ線駆動回路１０及び走査線駆動回路２０）とを備える。
表示部１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に配列されている。詳細には、表示部１００において、ｍ行の走査線１２が図において横方向（Ｘ方向）に延在して設けられ、また、３列毎にグループ化された（３ｎ）列のデータ線１４が図において縦方向（Ｙ方向）に延在し、かつ、各走査線１２と互いに電気的な絶縁を保って設けられている。そして、ｍ行の走査線１２と（３ｎ）列のデータ線１４との交差部に対応して画素回路１１０が設けられている。このため、本実施形態において画素回路１１０は、縦ｍ行×横（３ｎ）列でマトリクス状に配列されている。
As shown in FIG. 2, the
In the
ここで、ｍ、ｎは、いずれも自然数である。走査線１２及び画素回路１１０のマトリクスのうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ－１）、ｍ行と呼ぶ場合がある。同様にデータ線１４及び画素回路１１０のマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３ｎ－１）、（３ｎ）列と呼ぶ場合がある。また、データ線１４のグループを一般化して説明するために、１以上ｎ以下の整数ｊを用いると、左から数えてｊ番目のグループには、（３ｊ－２）列目、（３ｊ－１）列目及び（３ｊ）列目のデータ線１４が属している、ということになる。
なお、同一行の走査線１２と同一グループに属する３列のデータ線１４との交差に対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応して、これらの３画素が表示すべきカラー画像の１ドットを表現する。すなわち、本実施形態では、ＲＧＢに対応したＯＬＥＤの発光によって１ドットのカラーを加法混色で表現する構成となっている。
Here, m and n are both natural numbers. In order to distinguish the rows of the matrix of the
The three
また、図２に示すように、表示部１００において、（３ｎ）列の給電線１６が、縦方向に延在し、かつ、各走査線１２と互いに電気的な絶縁を保って設けられる。各給電線１６には、所定のリセット電位Ｖorstが共通に給電されている。ここで、給電線１６の列を区別するために、図において左から順に１、２、３、…、（３ｎ）、（３ｎ＋１）列目の給電線１６と呼ぶ場合がある。１列目～（３ｎ）列目の給電線１６の各々は、１列目～（３ｎ）列目のデータ線１４の各々に対応して設けられる。
また、表示パネル２には、１列目～（３ｎ）列目のデータ線１４の各々に対応して、（３ｎ）個の保持容量５０が設けられる。保持容量５０は２つの電極を有する。保持容量５０の一方の電極はデータ線１４に接続され、他方の電極は給電線１６に接続される。すなわち、保持容量５０は、データ線１４の電位を保持する第２保持容量として機能する。なお、保持容量５０は、互いに隣り合う給電線１６及びデータ線１４が絶縁体（誘電体）を挟持することで形成されることが好ましい。この場合、互いに隣り合う給電線１６とデータ線１４との間の距離は、必要とされる大きさの容量が得られるように定められる。なお、以下では、保持容量５０の容量値をＣdtと表記する。
図２において、保持容量５０は、表示部１００の外側に設けられているが、これはあくまでも等価回路であり、表示部１００の内側に設けてもよい。また、保持容量５０は、表示部１００の内側から外側にわたって設けられてもよい。
2, in the
The
2, the
走査線駆動回路２０は、フレームの期間にわたって走査線１２を１行毎に順番に走査するための走査信号Gwrを、制御信号Ｃtrにしたがって生成する。ここで、１、２、３、…、ｍ行目の走査線１２に供給される走査信号Gwrを、それぞれＧwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)と表記している。
なお、走査線駆動回路２０は、走査信号Ｇwr(1)～Ｇwr(m)のほかにも、当該走査信号Gwrに同期した各種制御信号を行毎に生成して表示部１００に供給するが、図２においては図示を省略している。また、フレームの期間とは、電気光学装置１が１カット（コマ）分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の８．３ミリ秒の期間である。
The scanning
In addition to the scanning signals Gwr(1) to Gwr(m), the scanning
データ線駆動回路１０は、（３ｎ）列のデータ線１４の各々と１対１に対応して設けられる（３ｎ）個のレベルシフト回路ＬＳ、各グループを構成する３列のデータ線１４毎に設けられるｎ個のデマルチプレクサＤＭ、及び、データ信号供給回路７０を備える。
データ信号供給回路７０は、制御回路３より供給される画像信号Ｖidと制御信号Ｃtrとに基づいて、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(n)を生成する。すなわち、データ信号供給回路７０は、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(n)を時分割多重した画像信号Ｖidに基づいて、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(n)を生成する。そして、データ信号供給回路７０は、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(n)を、１、２、…、ｎ番目のグループに対応するデマルチプレクサＤＭに対して、それぞれ供給する。また、データ信号Ｖd(1)～Ｖd(n)が取り得る電位の最高値をＶmaxとし、最低値をＶminとする。
The data line driving circuit 10 includes (3n) level shift circuits LS provided in one-to-one correspondence with each of the (3n) columns of
The data signal supply circuit 70 generates data signals Vd(1), Vd(2), ..., Vd(n) based on the image signal Vid and the control signal Ctr supplied from the
図３は、デマルチプレクサＤＭとレベルシフト回路ＬＳとの構成を説明するための回路図である。なお、図３は、ｊ番目のグループに属するデマルチプレクサＤＭと、当該デマルチプレクサＤＭに接続された３個のレベルシフト回路ＬＳとを、代表的に表している。なお、以下では、ｊ番目のグループに属するデマルチプレクサＤＭを、ＤＭ(j)と表記する場合がある。 Figure 3 is a circuit diagram for explaining the configuration of the demultiplexer DM and the level shift circuit LS. Note that Figure 3 representatively shows a demultiplexer DM belonging to the jth group and three level shift circuits LS connected to the demultiplexer DM. Note that hereinafter, the demultiplexer DM belonging to the jth group may be written as DM(j).
以下では、図２に加えて図３を参照しながら、デマルチプレクサＤＭ及びレベルシフト回路ＬＳの構成について説明する。
図３に示すように、デマルチプレクサＤＭは、列毎に設けられたトランスミッションゲート３４の集合体であり、各グループを構成する３列に、データ信号を順番に供給するものである。ここで、ｊ番目のグループに属する（３ｊ－２）、（３ｊ－１）、（３ｊ）列に対応したトランスミッションゲート３４の入力端は互いに共通接続されて、その共通端子にそれぞれデータ信号Ｖd(j)が供給される。ｊ番目のグループにおいて左端列である（３ｊ－２）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(1)がＨレベルであるとき（制御信号／Ｓel(1)がＬレベルであるとき）にオン（導通）する。同様に、ｊ番目のグループにおいて中央列である（３ｊ－１）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(2)がＨレベルであるとき（制御信号／Ｓel(2)がＬレベルであるとき）にオンし、ｊ番目のグループにおいて右端列である（３ｊ）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(3)がＨレベルであるとき（制御信号／Ｓel(3)がＬレベルであるとき）にオンする。
The configurations of the demultiplexer DM and the level shift circuit LS will be described below with reference to FIG. 3 in addition to FIG.
As shown in Fig. 3, the demultiplexer DM is a group of
レベルシフト回路ＬＳは、保持容量４１、保持容量４４、ＰチャネルＭＯＳ型のトランジスター４５（第１トランジスター）、ＮチャネルＭＯＳ型のトランジスター４３（第２トランジスター）、及び、トランスミッションゲート４２の組を列毎に有し、各列のトランスミッションゲート３４の出力端から出力されるデータ信号の電位をシフトするものである。
ここで、保持容量４４は２つの電極を有する。保持容量４４の一方の電極は、対応する列のデータ線１４と、トランジスター４５のソースまたはドレインの一方とに、電気的に接続される。また、保持容量４４の他方の電極は、トランスミッションゲート４２の出力端と、トランジスター４３のソースまたはドレインの一方とに、ノードｈ1を介して電気的に接続される。すなわち、保持容量４４は、一方の電極がデータ線１４に電気的に接続された第３保持容量として機能する。なお、保持容量４４の容量値をＣrf1とする。
The level shift circuit LS has a set of a holding
Here, the
各列のトランジスター４５のソースまたはドレインの他方は、給電線６１（第１電位線）に電気的に接続される。また、制御回路３は、各列のトランジスター４５のゲートに対して、制御信号／Ｇiniを共通に供給する。このため、トランジスター４５は、保持容量４４の一方の電極（及びデータ線１４）と給電線６１とを制御信号／ＧiniがＬレベルのときに電気的に接続し、制御信号／ＧiniがＨレベルのときに電気的に非接続とする。なお、給電線６１には、制御回路３から所定の初期電位Ｖiniが供給される。
各列のトランジスター４３のソースまたはドレインの他方は、給電線６２（第２電位線）に電気的に接続される。また、制御回路３は、各列のトランジスター４３のゲートに対して、制御信号Ｇrefを共通に供給する。このため、トランジスター４３は、保持容量４４の他方の電極及びノードｈ1と、給電線６２とを、制御信号ＧrefがＨレベルのときに電気的に接続し、制御信号ＧrefがＬレベルのときに電気的に非接続とする。なお、給電線６２には、制御回路３から基準電位Ｖrefが供給される。
The other of the source or drain of the
The other of the source or drain of the
保持容量４１は２つの電極を有する。保持容量４１の一方の電極は、ノードｈ2を介してトランスミッションゲート４２の入力端に電気的に接続される。また、トランスミッションゲート４２の出力端は、ノードｈ1を介して、保持容量４４の他方の電極に電気的に接続される。
制御回路３は、各列のトランスミッションゲート４２に対して、制御信号Ｇcpl及び制御信号／Ｇcplを共通に供給する。このため、各列のトランスミッションゲート４２は、制御信号ＧcplがＨレベルであるとき（制御信号／ＧcplがＬレベルであるとき）に一斉にオンする。
各列の保持容量４１の一方の電極は、ノードｈ2を介して、トランスミッションゲート３４の出力端、及び、トランスミッションゲート４２の入力端に電気的に接続される。そして、トランスミッションゲート３４がオンした際、保持容量４１の一方の電極には、トランスミッションゲート３４の出力端を介してデータ信号Ｖd(j)が供給される。すなわち、保持容量４１は、一方の電極にデータ信号Ｖd(j)が供給される第４保持容量として機能する。また、各列の保持容量４１の他方の電極は、固定電位である電位Ｖssが供給される給電線６３に共通に接続される。ここで、電位Ｖssは、論理信号である走査信号や制御信号のＬレベルに相当するものであってもよい。なお、保持容量４１の容量値をＣrf2とする。
The
The
One electrode of the
図４を参照して画素回路１１０について説明する。各画素回路１１０については電気的にみれば互いに同一構成なので、ここでは、ｉ行目に位置し、且つ、ｊ番目のグループのうち左端列の（３ｊ－２）列目に位置する、ｉ行（３ｊ－２）列の画素回路１１０を例にとって説明する。なお、ｉは、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。
The
図４に示されるように、画素回路１１０は、ＰチャネルＭＯＳ型のトランジスター１２１～１２５と、ＯＬＥＤ１３０と、保持容量１３２とを含む。この画素回路１１０には、走査信号Ｇwr(i)、制御信号Ｇcmp(i)、Ｇel(i)、Ｇorst(i)が供給される。ここで、走査信号Ｇwr(i)、制御信号Ｇcmp(i)、Ｇel(i)、Ｇorst(i)は、それぞれｉ行目に対応して走査線駆動回路２０によって供給されるものである。
なお、図２では図示省略したが、表示パネル２（表示部１００）には、図２において横方向（Ｘ方向）に延在するｍ行の制御線１４３（第１制御線）、横方向に延在するｍ行の制御線１４４（第２制御線）、及び、横方向に延在するｍ行の制御線１４５（第３制御線）が設けられる。そして、走査線駆動回路２０は、１、２、３、…、ｍ行目の制御線１４３に対して、それぞれ、制御信号Ｇcmp(1)、Ｇcmp(2)、Ｇcmp(3)、…、Ｇcmp(m)を供給し、１、２、３、…、ｍ行目の制御線１４４に対して、それぞれ、制御信号Ｇel(1)、Ｇel(2)、Ｇel(3)、…、Ｇel(m)を供給し、１、２、３、…、ｍ行目の制御線１４５に対して、それぞれ、制御信号Ｇorst(1)、Ｇorst(2)、Ｇorst(3)、…、Ｇorst(m)を供給する。すなわち、走査線駆動回路２０は、ｉ行目に位置する（３ｎ）個の画素回路に対して、走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)を、それぞれ、ｉ行目の走査線１２、制御線１４３、１４４、１４５を介して、共通に供給する。以下では、走査線１２、制御線１４３、制御線１４４、及び、制御線１４５を、「制御線」と総称する場合がある。すなわち、本実施形態に係る表示パネル２には、各行に、走査線１２を含む４本の制御線が設けられる。
4, the
Although not shown in FIG. 2, the display panel 2 (display unit 100) is provided with m rows of control lines 143 (first control lines) extending horizontally (X direction) in FIG. 2, m rows of control lines 144 (second control lines) extending horizontally, and m rows of control lines 145 (third control lines) extending horizontally. The scanning
トランジスター１２２は、ゲートがｉ行目の走査線１２に電気的に接続され、ソースまたはドレインの一方が（３ｊ－２）列目のデータ線１４に電気的に接続されている。また、保持容量１３２は２つの電極を有する。トランジスター１２２は、ソースまたはドレインの他方が、トランジスター１２１のゲートと、保持容量１３２の一方の電極と、トランジスター１２３のソースまたはドレインの一方とに、それぞれ電気的に接続されている。すなわち、トランジスター１２２は、トランジスター１２１のゲートとデータ線１４との間に電気的に接続され、トランジスター１２１のゲートとデータ線１４との間の電気的な接続を制御する書込トランジスターとして機能する。なお、以下において、トランジスター１２１のゲート、トランジスター１２２のソースまたはドレインの他方、トランジスター１２３のソースまたはドレインの一方、及び、保持容量１３２の一方の電極を電気的に接続する配線を、（トランジスター１２１の）ゲートノードｇと称する場合がある。
トランジスター１２１は、ソースが給電線１１６に電気的に接続され、ドレインがトランジスター１２３のソースまたはドレインの他方と、トランジスター１２４のソースとにそれぞれ電気的に接続されている。ここで、給電線１１６には、画素回路１１０において電源の高位側となる電位Ｖelが給電される。このトランジスター１２１は、トランジスター１２１のゲート及びソース間の電圧に応じた電流を流す駆動トランジスターとして機能する。
トランジスター１２３は、ゲートが制御線１４３に電気的に接続され、制御信号Ｇcmp(i)が供給される。このトランジスター１２３は、トランジスター１２１のゲート及びドレインの間の電気的な接続を制御する、第１スイッチングトランジスターとして機能する。
トランジスター１２４は、ゲートが制御線１４４に電気的に接続され、制御信号Ｇel(i)が供給される。また、トランジスター１２４は、ドレインがトランジスター１２５のソースとＯＬＥＤ１３０のアノード１３０ａとにそれぞれ電気的に接続されている。このトランジスター１２４は、トランジスター１２１のドレインと、ＯＬＥＤ１３０のアノードとの間の電気的な接続を制御する、第２スイッチングトランジスターとして機能する。
トランジスター１２５は、ゲートが制御線１４５に電気的に接続され、制御信号Ｇorst(i)が供給される。また、トランジスター１２５のドレインは（３ｊ－２）列目の給電線１６に電気的に接続されてリセット電位Ｖorstに保たれている。このトランジスター１２５は、給電線１６と、ＯＬＥＤ１３０のアノード１３０ａとの間の電気的な接続を制御する第３スイッチングトランジスターとして機能する。
本実施形態において表示パネル２はシリコン基板に形成されるので、トランジスター１２１～１２５の基板電位については電位Ｖelとしている。
なお、上記におけるトランジスター１２１～１２５のソース、ドレインはトランジスター１２１～１２５のチャネル型、電位の関係に応じて入れ替わってもよい。また、トランジスターは薄膜トランジスターであっても電界効果トランジスターであってもよい。
The gate of the
The source of the
The
The
The
In this embodiment, since the
The sources and drains of the
保持容量１３２は、一方の電極がトランジスター１２１のゲートに電気的に接続され、他方の電極が給電線１１６に電気的に接続される。このため、保持容量１３２は、トランジスター１２１のゲート・ソース間の電圧を保持する第１保持容量として機能する。なお、保持容量１３２の容量値をＣpixと表記する。このとき、保持容量５０の容量値Ｃdtと、保持容量４４の容量値Ｃrf1と、保持容量１３２の容量値Ｃpixとは、
Ｃdt＞Ｃrf1＞＞Ｃpix
となるように設定される。すなわち、ＣdtはＣrf1よりも大きく、ＣpixはＣdt及びＣrf1よりも十分に小さくなるように設定される。なお、保持容量１３２としては、トランジスター１２１のゲートノードｇに寄生する容量を用いても良いし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いても良い。
One electrode of the
Cdt>Crf1>>Cpix
That is, Cdt is set to be larger than Crf1, and Cpix is set to be sufficiently smaller than Cdt and Crf1. Note that, as the
ＯＬＥＤ１３０のアノード１３０ａは、画素回路１１０毎に個別に設けられる画素電極である。これに対して、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたって共通に設けられる共通電極１１８であり、画素回路１１０において電源の低位側となる電位Ｖctに保たれている。ＯＬＥＤ１３０は、上記シリコン基板において、アノード１３０ａと光透過性を有するカソードとで白色有機ＥＬ層を挟持した素子である。そして、ＯＬＥＤ１３０の出射側（カソード側）にはＲＧＢのいずれかに対応したカラーフィルターが重ねられる。
このようなＯＬＥＤ１３０において、アノード１３０ａからカソードに電流が流れると、アノード１３０ａから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード１３０ａ）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構成となっている。
The
In such an
次に、画素回路１１０の構造について、図５及び図６を参照して説明する。
図５は、ｉ行（３ｊ－２）列の画素回路１１０の構成を示す平面図である。この、図５は、トップエミッション構造の画素回路１１０を観察側から平面視した場合の配線構造を示しているが、簡略化のために、ＯＬＥＤ１３０のアノード１３０ａ以降に形成される構造体を省略している。また、図６は、図５におけるＥ－ｅ線で切断した部分断面図である。図６においては、ＯＬＥＤ１３０のアノード１３０ａまでを示し、以降の構造体を省略している。なお、図５及び図６では、各層、各部材、各領域などを認識可能な大きさとするために、縮尺を異ならせている場合がある。
Next, the structure of the
FIG. 5 is a plan view showing the configuration of the
図６に示すように、画素回路１１０を構成する各要素は、シリコン基板１５０上に形成される。本実施形態では、シリコン基板１５０としてＰ型半導体基板を用いる。シリコン基板１５０には、ほぼ全面にわたってＮウェル１６０が形成されている。なお、図５においては、平面視したときに、トランジスター１２１～１２５の設けられる領域を容易に把握できるように、Ｎウェル１６０のうち、トランジスター１２１～１２５の設けられる領域及びその近傍のみを、ハッチングを付して示している。
Ｎウェル１６０には、Ｎ型拡散層（図示せず）を介して電位Ｖelが給電される。このため、トランジスター１２１～１２５の基板電位は電位Ｖelとなっている。
As shown in Fig. 6, each element constituting the
A potential Vel is supplied to the N-well 160 via an N-type diffusion layer (not shown), so that the substrate potential of the
図５及び図６に示すように、Ｎウェル１６０の表面にイオンをドープすることにより、複数のＰ型拡散層が形成される。具体的には、Ｎウェル１６０の表面には、画素回路１１０毎に、９つのＰ型拡散層Ｐ１～Ｐ９が形成される。これら、Ｐ型拡散層Ｐ１～Ｐ９は、トランジスター１２１～１２５のソースまたはドレインとして機能する。また、Ｎウェル１６０及びＰ型拡散層Ｐ１～Ｐ９の表面には、ゲート絶縁層Ｌ０が形成され、ゲート絶縁層Ｌ０の表面にはゲート電極Ｇ１～Ｇ５が、パターニングによって形成される。これら、ゲート電極Ｇ１～Ｇ５は、それぞれトランジスター１２１～１２５のゲートとして機能する。
As shown in Figures 5 and 6, multiple P-type diffusion layers are formed by doping ions on the surface of the N-
図５に示されるように、トランジスター１２１は、ゲート電極Ｇ１、Ｐ型拡散層Ｐ１、及び、Ｐ型拡散層Ｐ２を有する。このうち、Ｐ型拡散層Ｐ１は、トランジスター１２１のソースとして機能し、Ｐ型拡散層Ｐ２は、トランジスター１２１のドレインとして機能する。
また、トランジスター１２２は、ゲート電極Ｇ２、Ｐ型拡散層Ｐ３、及びＰ型拡散層Ｐ４を有する。このうち、Ｐ型拡散層Ｐ３は、トランジスター１２２のソースまたはドレインの一方として機能し、Ｐ型拡散層Ｐ４は、トランジスター１２２のソースまたはドレインの他方として機能する。
トランジスター１２３は、ゲート電極Ｇ３、Ｐ型拡散層Ｐ４、及びＰ型拡散層Ｐ５を有する。このうち、Ｐ型拡散層Ｐ４は、トランジスター１２３のソースまたはドレインの一方として機能し、Ｐ型拡散層Ｐ５は、トランジスター１２３のソースまたはドレインの他方として機能する。すなわち、Ｐ型拡散層Ｐ４は、トランジスター１２２のソースまたはドレインの他方として機能するとともに、トランジスター１２３のソースまたはドレインの一方として機能する。
トランジスター１２４は、ゲート電極Ｇ４、Ｐ型拡散層Ｐ６、及びＰ型拡散層Ｐ７を有する。このうち、Ｐ型拡散層Ｐ６は、トランジスター１２４のソースとして機能し、Ｐ型拡散層Ｐ７は、トランジスター１２４のドレインとして機能する。
なお、本実施形態では、トランジスター１２１のドレイン、トランジスター１２３のソースまたはドレインの他方、及び、トランジスター１２４のソースを、それぞれ個別のＰ型拡散層Ｐ２、Ｐ５、及びＰ６で構成しているが、単一のＰ型拡散層で構成してもよい。この場合、後述する中継ノードＮ１３を設けなくてもよい。
トランジスター１２５は、ゲート電極Ｇ５、Ｐ型拡散層Ｐ８、及びＰ型拡散層Ｐ９を有する。このうち、Ｐ型拡散層Ｐ８は、トランジスター１２５のソースとして機能し、Ｐ型拡散層Ｐ９は、トランジスター１２５のドレインとして機能する。
5, the
The
The
The
In this embodiment, the drain of the
The
図６に示すように、ゲート電極Ｇ１～Ｇ５及びゲート絶縁層Ｌ０を覆うように、第１層間絶縁層Ｌ１が形成される。
第１層間絶縁層Ｌ１の表面には、アルミニウム等の導電性の配線層をパターニングすることにより、行毎に、走査線１２、給電線１１６、及び、制御線１４３～１４５がそれぞれ形成されるとともに、画素回路１１０毎に、中継ノードＮ１１～Ｎ１６、及び、分岐部１１６ａがそれぞれ形成される。なお、これら第１層間絶縁層Ｌ１の表面に形成される配線層を、第１配線層と総称する場合がある。
As shown in FIG. 6, a first interlayer insulating layer L1 is formed so as to cover the gate electrodes G1 to G5 and the gate insulating layer L0.
On the surface of the first interlayer insulating layer L1, a conductive wiring layer made of aluminum or the like is patterned to form the
図５に示すように、給電線１１６は、Ｙ軸方向と交差するＸ方向に延在するとともに、画素回路１１０毎にＹ方向に分岐した部分（分岐部１１６ａ）を有する。分岐部１１６ａは、平面視したとき（すなわち、シリコン基板１５０の画素回路１１０が配置された面に垂直な方向から画素回路１１０を見たとき）、分岐部１１６ａの一部とＰ型拡散層Ｐ１とが互いに重なり合うように設けられる。また、図５及び図６に示すように、分岐部１１６ａは、第１層間絶縁層Ｌ１を貫通するコンタクトホールＨａ１を介して、Ｐ型拡散層Ｐ１に電気的に接続される。なお、図５において、コンタクトホールは、異種の配線層同士が重なる部分で「□」印に「×」印を付した部分として示している。
5, the
図５に示すように、走査線１２は、Ｘ方向に延在するとともに、平面視したとき、ゲート電極Ｇ１及びゲート電極Ｇ２と交差するように設けられる。すなわち、平面視したとき、走査線１２の少なくとも一部とゲート電極Ｇ１の少なくとも一部とは重なる。また、走査線１２は、コンタクトホールＨａ５を介して、ゲート電極Ｇ２に電気的に接続される。
制御線１４３は、Ｘ方向に延在するとともに、平面視したとき、ゲート電極Ｇ１及びゲート電極Ｇ３と交差するように設けられる。また、制御線１４３は、コンタクトホールＨａ７を介して、ゲート電極Ｇ３に電気的に接続される。
制御線１４４は、Ｘ方向に延在するとともに、平面視したとき、ゲート電極Ｇ４と交差するように設けられ、コンタクトホールＨａ１０を介して、ゲート電極Ｇ４に電気的に接続される。制御線１４５は、Ｘ方向に延在するとともに、平面視したとき、ゲート電極Ｇ５と交差するように設けられ、コンタクトホールＨａ１４を介して、ゲート電極Ｇ５に電気的に接続される。
5, the
The
The
図５及び図６に示すように、中継ノードＮ１１は、コンタクトホールＨａ２を介してゲート電極Ｇ１に電気的に接続されるとともに、コンタクトホールＨａ６を介してＰ型拡散層Ｐ４に電気的に接続される。すなわち、中継ノードＮ１１は、トランジスター１２１のゲート、トランジスター１２２のソースまたはドレインの他方、及び、トランジスター１２３のソースまたはドレインの一方を電気的に接続するゲートノードｇに相当する。
中継ノードＮ１６は、平面視したときに、中継ノードＮ１６とゲート電極Ｇ１の一部とが互いに重なるように設けられる。そして、中継ノードＮ１６とゲート電極Ｇ１とが第１層間絶縁層Ｌ１を挟持することにより、保持容量１３２が形成される。すなわち、ゲート電極Ｇ１は、保持容量１３２の一方の電極に相当し、中継ノードＮ１６は、保持容量１３２の他方の電極に相当する。
中継ノードＮ１２は、コンタクトホールＨａ４を介してＰ型拡散層Ｐ３に電気的に接続される。中継ノードＮ１３は、コンタクトホールＨａ３を介してＰ型拡散層Ｐ２に電気的に接続されるとともに、コンタクトホールＨａ８を介してＰ型拡散層Ｐ５に電気的に接続され、コンタクトホールＨａ９を介してＰ型拡散層Ｐ６に電気的に接続される。中継ノードＮ１４は、コンタクトホールＨａ１１を介してＰ型拡散層Ｐ７に電気的に接続されるとともに、コンタクトホールＨａ１２を介してＰ型拡散層Ｐ８に電気的に接続される。中継ノードＮ１５は、コンタクトホールＨａ１３を介してＰ型拡散層Ｐ９に電気的に接続される。
5 and 6, the relay node N11 is electrically connected to the gate electrode G1 through the contact hole Ha2, and is also electrically connected to the P-type diffusion layer P4 through the contact hole Ha6. That is, the relay node N11 corresponds to a gate node g that electrically connects the gate of the
The relay node N16 is provided such that a portion of the relay node N16 and the gate electrode G1 overlap each other in a plan view. The relay node N16 and the gate electrode G1 sandwich the first interlayer insulating layer L1 to form a
The relay node N12 is electrically connected to the P-type diffusion layer P3 via a contact hole Ha4. The relay node N13 is electrically connected to the P-type diffusion layer P2 via a contact hole Ha3, electrically connected to the P-type diffusion layer P5 via a contact hole Ha8, and electrically connected to the P-type diffusion layer P6 via a contact hole Ha9. The relay node N14 is electrically connected to the P-type diffusion layer P7 via a contact hole Ha11, and electrically connected to the P-type diffusion layer P8 via a contact hole Ha12. The relay node N15 is electrically connected to the P-type diffusion layer P9 via a contact hole Ha13.
図６に示すように、第１配線層および第１層間絶縁層Ｌ１を覆うように、第２層間絶縁層Ｌ２が形成される。
第２層間絶縁層Ｌ２の表面には、アルミニウム等の導電性の配線層をパターニングすることにより、列毎に、データ線１４、及び、給電線１６がそれぞれ形成されるとともに、画素回路１１０毎に、中継ノードＮ２１、Ｎ２２がそれぞれ形成される。なお、これら第２層間絶縁層Ｌ２の表面に形成される配線層を、第２配線層と総称する場合がある。
図５に示すように、データ線１４は、コンタクトホールＨｂ２を介して、中継ノードＮ１２に電気的に接続される。これにより、Ｐ型拡散層Ｐ３は、中継ノードＮ１２を介して、データ線１４に電気的に接続される。給電線１６は、コンタクトホールＨｂ３を介して、中継ノードＮ１５に電気的に接続される。これにより、Ｐ型拡散層Ｐ９は、中継ノードＮ１５を介して、給電線１６に電気的に接続される。中継ノードＮ２１は、コンタクトホールＨｂ１を介して給電線１１６に電気的に接続されるとともに、コンタクトホールＨｂ４を介して中継ノードＮ１６（保持容量１３２の他方の電極）に電気的に接続される。これにより、中継ノードＮ１６は、中継ノードＮ２１を介して給電線１１６に電気的に接続され、電位Ｖelに保たれる。
また、図６に示すように、中継ノードＮ２２は、コンタクトホールＨｂ５を介して中継ノードＮ１４に電気的に接続される。
As shown in FIG. 6, a second interlayer insulating layer L2 is formed so as to cover the first wiring layer and the first interlayer insulating layer L1.
On the surface of the second interlayer insulating layer L2, a conductive wiring layer made of aluminum or the like is patterned to form
5, the
As shown in FIG. 6, the relay node N22 is electrically connected to the relay node N14 via a contact hole Hb5.
図６に示すように、第２配線層および第２層間絶縁層Ｌ２を覆うように、第３層間絶縁層Ｌ３が形成される。
第３層間絶縁層Ｌ３の表面には、アルミニウムやＩＴＯ（Indium Tin Oxide）などの導電性を有する配線層をパターニングすることによって、ＯＬＥＤ１３０のアノード１３０ａが形成される。ＯＬＥＤ１３０のアノード１３０ａは、画素回路１１０毎に個別の画素電極であり、第３層間絶縁層Ｌ３を貫通するコンタクトホールＨｃ１を介して中継ノードＮ２２に接続される。すなわち、ＯＬＥＤ１３０のアノード１３０ａは、中継ノードＮ２２、及び、中継ノードＮ１４を介して、Ｐ型拡散層Ｐ７（つまり、トランジスター１２４のドレイン）およびＰ型拡散層Ｐ８（つまり、トランジスター１２５のソース）に電気的に接続される。
また、図示は省略するが、ＯＬＥＤ１３０のアノード１３０ａの上には、画素回路１１０毎に区分けされて、有機ＥＬ材料からなる発光層が積層される。そして、発光層の上には、複数の画素回路１１０の全てにわたって共通の透明電極であるカソード（共通電極１１８）が設けられる。すなわち、ＯＬＥＤ１３０は、互いに対向するアノードとカソードとで発光層を挟持し、アノードから共通電極１１８に向かって流れる電流に応じた輝度にて発光する。ＯＬＥＤ１３０が発する光のうち、シリコン基板１５０とは反対方向（すなわち、図６において上方向）に向かう光が、観察者に映像として視認される（トップエミッション構造）。このほかにも、発光層を大気から遮断するための封止材などが設けられるが、説明は省略する。
As shown in FIG. 6, a third interlayer insulating layer L3 is formed so as to cover the second wiring layer and the second interlayer insulating layer L2.
On the surface of the third interlayer insulating layer L3, a conductive wiring layer such as aluminum or ITO (Indium Tin Oxide) is patterned to form the
Although not shown, a light-emitting layer made of an organic EL material is laminated on the
＜実施形態の動作＞
図７を参照して電気光学装置１の動作について説明する。図７は、電気光学装置１における各部の動作を説明するためのタイミングチャートである。この図に示されるように、走査線駆動回路２０は、走査信号Ｇwr(1)～Ｇwr(m)を順次Ｌレベルに切り替えて、１フレームの期間において１～ｍ行目の走査線１２を１水平走査期間（Ｈ）毎に順番に走査する。１水平走査期間（Ｈ）での動作は、各行の画素回路１１０にわたって共通である。そこで以下については、ｉ行目が水平走査される走査期間において、特にｉ行（３ｊ－２）列の画素回路１１０について着目して動作を説明する。
<Operation of the embodiment>
The operation of the electro-
本実施形態ではｉ行目の走査期間は、大別すると、図７において（ｂ）で示される初期化期間と（ｃ）で示される補償期間と（ｄ）で示される書込期間とに分けられる。そして、（ｄ）の書込期間の後、（ａ）で示される発光期間となり、１フレームの期間経過後に再びｉ行目の走査期間に至る。このため、時間の順でいえば、（発光期間）→初期化期間→補償期間→書込期間→（発光期間）というサイクルの繰り返しとなる。
なお、図７において、ｉ行目に対し１行前の（ｉ－１）行目に対応する走査信号Ｇwr(i-1)、制御信号Ｇel(i-1)、Ｇcmp(i-1)、Ｇorst(i-1)の各々については、ｉ行目に対応する走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)よりも、それぞれ時間的に１水平走査期間（Ｈ）だけ時間的に先行した波形となる。
In this embodiment, the scanning period of the i-th row is roughly divided into an initialization period shown in FIG. 7 (b), a compensation period shown in FIG. 7 (c), and a writing period shown in FIG. 7 (d). After the writing period shown in FIG. 7 (d), the light emission period shown in FIG. 7 (a) begins, and after one frame period has elapsed, the scanning period of the i-th row begins again. Therefore, in terms of time, the cycle is repeated as follows: (light emission period) → initialization period → compensation period → writing period → (light emission period).
In addition, in FIG. 7, the scanning signal Gwr(i-1), control signal Gel(i-1), Gcmp(i-1), and Gorst(i-1) corresponding to the (i-1) row immediately preceding the i-th row each have a waveform that temporally precedes the scanning signal Gwr(i), control signal Gel(i), Gcmp(i), and Gorst(i) corresponding to the i-th row by one horizontal scanning period (H).
＜発光期間＞
説明の便宜上、初期化期間の前提となる発光期間から説明する。ｉ行目の発光期間において、走査線駆動回路２０は、ｉ行目の走査線１２に所定の第２電位Ｖ２を供給し、ｉ行目の制御線１４４に所定の第１電位Ｖ１を供給し、ｉ行目の制御線１４３に第２電位Ｖ２を供給し、ｉ行目の制御線１４５に第２電位Ｖ２を供給する。なお、本実施形態では、第１電位Ｖ１は、第２電位Ｖ２よりも低く設定される。例えば、第１電位Ｖ１は、制御回路３が供給する制御信号（制御信号Ｇref等）のＬレベルに相当するものであればよく、第２電位ＶＨは、制御回路３が供給する制御信号のＨレベルに相当するものであればよい。すなわち、図７に示されるように、ｉ行目の発光期間において、走査信号Ｇwr(i)はＨレベルに設定され、制御信号Ｇel(i)はＬレベルに設定され、制御信号Ｇcmp(i)はＨレベルに設定され、制御信号Ｇorst(i)はＨレベルに設定される。
このため、図８に示されるようにｉ行（３ｊ－２）列の画素回路１１０においては、トランジスター１２４がオンする一方、トランジスター１２２、１２３、１２５がオフする。したがって、トランジスター１２１は、ゲート・ソース間の電圧Ｖgsに応じた電流ＩdsをＯＬＥＤ１３０に供給する。後述するように、本実施形態において発光期間での電圧Ｖgsは、データ信号の電位をレベルシフトした値である。このため、ＯＬＥＤ１３０には、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。
<Light Emitting Period>
For convenience of explanation, the light emission period, which is a premise of the initialization period, will be described first. In the light emission period of the i-th row, the scanning
8, in the
なお、ｉ行目の発光期間は、ｉ行目以外が水平走査される期間であるから、データ線１４の電位は適宜変動する。ただし、ｉ行目の画素回路１１０において、トランジスター１２２がオフしているので、ここでは、データ線１４の電位変動を考慮していない。また、図８においては、発光期間における動作説明で重要となる経路を太線で示している。
Note that the light emission period of the i-th row is a period during which rows other than the i-th row are horizontally scanned, so the potential of the
＜初期化期間＞
次にｉ行目の走査期間に至ると、まず、第１期間として（ｂ）の初期化期間が開始する。
ｉ行目の初期化期間において、走査線駆動回路２０は、図７に示されるように、ｉ行目の走査線１２に第２電位Ｖ２を供給して走査信号Ｇwr(i)をＨレベルに設定し、ｉ行目の制御線１４４に第２電位Ｖ２を供給して制御信号Ｇel(i)をＨレベルに設定し、ｉ行目の制御線１４３に第２電位Ｖ２を供給して制御信号Ｇcmp(i)をＨレベルに設定し、ｉ行目の制御線１４５に第１電位Ｖ１を供給して制御信号Ｇorst(i)をＬレベルに設定する。このため、ｉ行（３ｊ－２）列の画素回路１１０において、トランジスター１２４がオフし、トランジスター１２５がオンする。これによってＯＬＥＤ１３０に供給される電流の経路が遮断されるとともに、ＯＬＥＤ１３０のアノード１３０ａがリセット電位Ｖorstに設定される。
ＯＬＥＤ１３０は、上述したようにアノード１３０ａとカソードとで有機ＥＬ層を挟持した構成であるので、アノード・カソードの間には容量が並列に寄生する。発光期間においてＯＬＥＤ１３０に電流が流れていたときに、当該ＯＬＥＤ１３０のアノード・カソード間の両端電圧がアノード・カソード間に並列に寄生した容量によって保持されるが、この保持電圧は、トランジスター１２５のオンによってリセットされる。このため、本実施形態では、後の発光期間においてＯＬＥＤ１３０に再び電流が流れるときに、アノード・カソード間に並列に寄生した容量で保持されている電圧の影響を受けにくくなる。
<Initialization period>
Next, when the scanning period for the i-th row is reached, the initialization period (b) starts as the first period.
7, in the initialization period of the i-th row, the scanning
As described above, the
詳細には、例えば高輝度の表示状態から低輝度の表示状態に転じるときに、リセットしない構成であると、輝度が高い（大電流が流れた）ときの高電圧が保持されてしまうので、次に、小電流を流そうとしても、過剰な電流が流れてしまって、低輝度の表示状態にさせることができなくなる。これに対して、本実施形態では、トランジスター１２５のオンによってＯＬＥＤ１３０のアノード１３０ａの電位がリセットされるので、低輝度側の再現性が高められることになる。なお、本実施形態において、リセット電位Ｖorstについては、当該リセット電位Ｖorstと共通電極１１８の電位Ｖctとの差がＯＬＥＤ１３０の発光閾値電圧を下回るように設定される。このため、初期化期間（次に説明する補償期間及び書込期間）において、ＯＬＥＤ１３０はオフ（非発光）状態となる。
In detail, for example, if the configuration is not reset when switching from a high-luminance display state to a low-luminance display state, the high voltage when the luminance is high (a large current flows) is maintained, so that even if a small current is next attempted to flow, an excessive current flows, making it impossible to switch to a low-luminance display state. In contrast, in this embodiment, the potential of the
一方、ｉ行目の初期化期間において、制御回路３は、図７に示されるように、制御信号／ＧiniをＬレベルに、制御信号ＧrefをＨレベルに、制御信号ＧcplをＬレベルに、それぞれ設定する。このため、トランジスター４３及びトランジスター４５がオンした状態となる。これにより、保持容量４４の一方の電極と給電線６１とが電気的に接続され、保持容量４４の一方の電極（及びデータ線１４）は初期電位Ｖiniに初期化される。また、保持容量４４の他方の電極と給電線６２とが電気的に接続され、保持容量４４の他方の電極（及びノードｈ1）は基準電位Ｖrefに初期化される。
本実施形態において初期電位Ｖiniは、（Ｖel－Ｖini）がトランジスター１２１の閾値電圧｜Ｖth｜よりも大きくなるように設定される。なお、トランジスター１２１はＰチャネル型であるので、ソースの電位を基準とした閾値電圧Ｖthは負である。そこで、高低関係の説明で混乱が生じるのを防ぐために、閾値電圧については、絶対値の｜Ｖth｜で表し、大小関係で規定することにする。
On the other hand, in the initialization period of the i-th row, the
In this embodiment, the initial potential Vini is set so that (Vel-Vini) is greater than the threshold voltage |Vth| of the
図７に示されるように、データ信号供給回路７０は、ｉ行目の走査期間の開始された後、書込期間が開始されるまでの期間において、各デマルチプレクサＤＭ(1)、ＤＭ(2)、…、ＤＭ(n)、に対して、それぞれデータ信号Ｖd(1)、Ｖd(2)、…、Ｖd(n)、を供給する。すなわち、データ信号供給回路７０は、ｊ番目のグループでいえば、データ信号Ｖd(j)を順番に、ｉ行（３ｊ－２）列、ｉ行（３ｊ－１）列、ｉ行（３ｊ）列の画素の階調レベルに応じた電位に切り替える。
一方、制御回路３は、データ信号の電位の切り替えに合わせて制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)を順番に排他的にＨレベルとする。これによって、各デマルチプレクサＤＭに設けられる３つのトランスミッションゲート３４がそれぞれ左端列、中央列、右端列の順番でオンする。
ここで、初期化期間において、ｊ番目のグループに属する左端列のトランスミッションゲート３４が制御信号Ｓel(1)によってオンする場合、データ信号Ｖd(j)が保持容量４１の一方の電極に供給されるので、当該データ信号Ｖd(j)は、保持容量４１によって保持される。
7, during the period from the start of the scanning period for the i-th row until the start of the writing period, the data signal supply circuit 70 supplies data signals Vd(1), Vd(2), ..., Vd(n) to each of the demultiplexers DM(1), DM(2), ..., DM(n), respectively. That is, the data signal supply circuit 70 switches the data signal Vd(j) in the j-th group to potentials corresponding to the gradation levels of the pixels in the i-th row (3j-2) column, the i-th row (3j-1) column, and the i-th row (3j) column, in that order.
Meanwhile, the
Here, during the initialization period, when the
＜補償期間＞
ｉ行目の走査期間では、次に第２期間として（ｃ）の補償期間となる。ｉ行目の補償期間において、制御回路３は、図７に示されるように、制御信号／ＧiniをＨレベルに、制御信号ＧrefをＨレベルに、制御信号ＧcplをＬレベルに、それぞれ設定する。このため、トランジスター４３はオンした状態となる一方、トランジスター４５はオフした状態となる。これにより、保持容量４４の他方の電極と給電線６２とが電気的に接続され、ノードｈ1が基準電位Ｖrefに設定される。
<Coverage period>
In the scanning period of the i-th row, the second period is the compensation period (c). In the compensation period of the i-th row, the
また、補償期間において、ｊ番目のグループに属する左端列のトランスミッションゲート３４が制御信号Ｓel(1)によってオンする場合、データ信号Ｖd(j)が保持容量４１の一方の電極に供給される。
なお、すでに初期化期間において、ｊ番目のグループに属する左端列のトランスミッションゲート３４が制御信号Ｓel(1)によってオンした場合には、補償期間において、当該トランスミッションゲート３４はオンすることはないが、左端列のトランスミッションゲート３４がオンした際に供給されたデータ信号Ｖd(j)は、保持容量４１によって保持される。
Furthermore, during the compensation period, when the
It should be noted that if the
また、ｉ行目の補償期間において、走査線駆動回路２０は、図７に示されるように、ｉ行目の走査線１２に第１電位Ｖ１を供給して走査信号Ｇwr(i)をＬレベルに設定し、ｉ行目の制御線１４４に第２電位Ｖ２を供給して制御信号Ｇel(i)をＨレベルに設定し、ｉ行目の制御線１４３に第１電位Ｖ１を供給して制御信号Ｇcmp(i)をＬレベルに設定し、ｉ行目の制御線１４５に第１電位Ｖ１を供給して制御信号Ｇorst(i)をＬレベルに設定する。このため、トランジスター１２３がオンするので、トランジスター１２１はダイオード接続となる。これにより、トランジスター１２１にはドレイン電流が流れて、ゲートノードｇ及びデータ線１４を充電する。詳細には、電流が、給電線１１６→トランジスター１２１→トランジスター１２３→トランジスター１２２→（３ｊ－２）列目のデータ線１４という経路で流れる。従って、トランジスター１２１のオンによって互いに接続状態にあるデータ線１４及びゲートノードｇは、初期電位Ｖiniから上昇する。ただし、上記経路に流れる電流は、ゲートノードｇが電位（Ｖel－｜Ｖth｜）に近づくにつれて流れにくくなるので、補償期間の終了に至るまでに、データ線１４及びゲートノードｇは電位（Ｖel－｜Ｖth｜）で飽和する。
したがって、保持容量１３２は、補償期間の終了時には、トランジスター１２１の閾値電圧｜Ｖth｜を保持することになる。なお、以下では、補償期間終了時のゲートノードｇの電位（Ｖel－｜Ｖth｜）を、電位Ｖpと表記する場合がある。
7, the scanning
Therefore, at the end of the compensation period, the
走査線駆動回路２０は、補償期間が終了すると、制御線１４３に供給する電位を、第１電位Ｖ１から第２電位Ｖ２に切り替えることで、制御信号Ｇcmp(i)をＬレベルからＨレベルに変更する。これにより、トランジスター１２１のダイオード接続が解除される。
なお、走査線駆動回路２０は、制御信号Ｇcmp(i)がＬレベルからＨレベルに変化する際の波形を、ＨレベルからＬレベルに変化する際の波形に比べて緩やかにするように、制御線１４３に供給する電位を切り替える。すなわち、図７に示すように、走査線駆動回路２０が、制御線１４３に供給する電位を第２電位Ｖ２から第１電位Ｖ１へと切り替える期間を第３切替期間Ｔ３とし、第１電位Ｖ１から第２電位Ｖ２へと切り替える期間を第４切替期間Ｔ４とする。このとき、走査線駆動回路２０は、第４切替期間Ｔ４の時間長が、第３切替期間Ｔ３の時間長に比べて十分に長くなるように、制御線１４３に供給する電位を変化させる。
When the compensation period ends, the scanning
The scanning
上述したように、平面視したときに、制御線１４３とゲート電極Ｇ１（トランジスター１２１のゲート）とは交差する。そのため、制御線１４３とゲート電極Ｇ１との間には、寄生容量が存在する。従って、仮に、第４切替期間Ｔ４の時間長を、第３切替期間Ｔ３の時間長と同程度に短くし、制御信号Ｇcmp(i)を急激にＬレベルからＨレベルに立ち上げた場合、制御線１４３における制御信号Ｇcmp(i)の高周波成分の影響を受け、ゲート電極Ｇ１の電位が変化する。
詳細は後述するが、補償期間の終了時において、ゲートノードｇの電位（ゲート電極Ｇ１の電位）は、画素回路１１０毎のトランジスター１２１の閾値電圧のばらつきを補償した電位に定められる。しかし、補償期間の終了後にゲートノードｇの電位が変化する場合、画素回路１１０毎の閾値電圧のばらつきを補償できなくなくなるため、表示画面の一様性を損なうような表示ムラが発生するという問題が顕著になる。
これに対して本実施形態では、第４切替期間Ｔ４の時間長を、第３切替期間Ｔ３の時間長に十分に長くして、制御信号Ｇcmp(i)がＬレベルからＨレベルに変化する際の波形を緩やかな波形とすることにより、制御線１４３の電位変動が、ゲートノードｇ（ゲート電極Ｇ１）に伝播することを防止する。これにより、画素回路１１０毎の閾値電圧のばらつきを補償し、表示の一様性を担保した高品位の表示が可能となる。
As described above, the
Although details will be described later, at the end of the compensation period, the potential of the gate node g (the potential of the gate electrode G1) is set to a potential that compensates for the variation in the threshold voltage of the
In contrast, in this embodiment, the time length of the fourth switching period T4 is made sufficiently longer than the time length of the third switching period T3, and the waveform of the control signal Gcmp(i) when it changes from L level to H level is made gentle, thereby preventing the potential fluctuation of the
なお、実際には、第３切替期間Ｔ３の時間長は、「０」と看做すことができる程度に十分に短い。すなわち、制御信号Ｇcmp(i)がＨレベルからＬレベルに立ち下がる際の波形は、例えば、制御信号ＧrefがＨレベルからＬレベルに立ち下がる際の波形と等しくしてもよい。但し、図７においては、説明の便宜上、第３切替期間Ｔ３を図示するために、制御信号Ｇcmp(i)の立ち下がりの波形を、実際の波形に比べて緩やかな波形として記載している。 In practice, the duration of the third switching period T3 is sufficiently short that it can be considered to be "0". In other words, the waveform of the control signal Gcmp(i) when it falls from H level to L level may be equal to the waveform of the control signal Gref when it falls from H level to L level, for example. However, in FIG. 7, for the sake of convenience, the falling waveform of the control signal Gcmp(i) is depicted as a more gradual waveform than the actual waveform in order to illustrate the third switching period T3.
また、制御回路３は、補償期間が終了すると、制御信号ＧrefをＨレベルからＬレベルに変更するので、トランジスター４３がオフする。このため、（３ｊ－２）列目のデータ線１４からｉ行（３ｊ－２）列の画素回路１１０におけるゲートノードｇに至るまでの経路は、フローティング状態になるものの、当該経路の電位は、保持容量５０、１３２によって（Ｖel－｜Ｖth｜）に維持される。
When the compensation period ends, the
＜書込期間＞
初期化期間の後、第３期間として（ｄ）の書込期間に至る。ｉ行目の書込期間において、走査線駆動回路２０は、図７に示されるように、ｉ行目の走査線１２に第１電位Ｖ１を供給して走査信号Ｇwr(i)をＬレベルに設定し、ｉ行目の制御線１４４に第２電位Ｖ２を供給して制御信号Ｇel(i)をＨレベルに設定し、ｉ行目の制御線１４３に第２電位Ｖ２を供給して制御信号Ｇcmp(i)をＨレベルに設定し、ｉ行目の制御線１４５に第１電位Ｖ１を供給して制御信号Ｇorst(i)をＬレベルに設定する。これにより、トランジスター１２１のダイオード接続が解除される。
<Writing period>
After the initialization period, the third period is the writing period (d). In the writing period of the i-th row, the scanning
また、ｉ行目の書込期間において、制御回路３は、図７に示されるように、制御信号／ＧiniをＨレベルに、制御信号ＧrefをＬレベルに、制御信号ＧcplをＨレベルに、それぞれ設定する。このため、トランスミッションゲート４２がオンするので、保持容量４１に保持されたデータ信号Ｖd(j)が、ノードｈ1を介して保持容量４４の他方の電極に供給される。これにより、ノードｈ1及び保持容量４４の他方の電極は、補償期間における基準電位Ｖrefから変化する。このときのノードｈ1の電位変化量をΔＶhと表す。また、書込期間におけるノードｈ1の電位（Ｖref＋ΔＶh）を、電位Ｖhと表す場合がある。
なお、ノードｈ1の電位が基準電位Ｖrefから電位ＶhにΔＶhだけ変化した場合、ゲートノードｇ及びデータ線１４の電位も、補償期間において設定された電位Ｖp ＝（Ｖel－｜Ｖth｜）から変化する。このときのゲートノードｇの電位変化量をΔＶgと表す。また、書込期間におけるゲートノードｇの電位（Ｖp＋ΔＶg）を、電位Ｖgateと表す場合がある。
7, in the writing period of the i-th row, the
When the potential of the node h1 changes by ΔVh from the reference potential Vref to the potential Vh, the potentials of the gate node g and the
以下では、図９を参照しつつ、書込期間の開始前後における、ゲートノードｇ及びノードｈ1の電位の変化について詳述する。
図９（Ａ）は、書込期間の開始前後における、ノードｈ1及びゲートノードｇの電位変化について説明するための説明図である。この図において、（Ａ－１）は、書込期間開始前におけるノードｈ1及びゲートノードｇの電位を表しており、（Ａ－２）は、書込期間開始後（すなわち、トランスミッションゲート４２がオンした後）におけるノードｈ1及びゲートノードｇの電位について表している。なお、補償期間及び書込期間において、保持容量５０及び保持容量１３２は電気的に並列に接続されるため、保持容量５０及び保持容量１３２の合成容量５０１の容量値Ｃ0は、以下の式（１）で表される。
Ｃ0＝Ｃpix＋Ｃdt ……（１）
In the following, the changes in the potentials of the gate node g and the node h1 before and after the start of the writing period will be described in detail with reference to FIG.
9A is an explanatory diagram for explaining the potential changes of the node h1 and the gate node g before and after the start of the write period. In this figure, (A-1) shows the potentials of the node h1 and the gate node g before the start of the write period, and (A-2) shows the potentials of the node h1 and the gate node g after the start of the write period (i.e., after the
C0 = Cpix + Cdt ... (1)
書込期間の開始前において合成容量５０１に蓄積されている電荷をＱ0aとし、書込期間の開始後において合成容量５０１に蓄積されている電荷をＱ0bとすると、書込期間の開始前後において、合成容量５０１から流出する電荷（Ｑ0a－Ｑ0b）は、以下の式（２）で表される。同様に、書込期間の開始前において、保持容量４４に蓄積されている電荷をＱ1aとし、書込期間の開始後において保持容量４４に蓄積されている電荷をＱ1bとすると、書込期間の開始前後において、保持容量４４に流入する電荷（Ｑ1b－Ｑ1a）は、以下の式（３）で表される。書込期間の開始前後において、合成容量５０１から流出する電荷と、保持容量４４に流入する電荷とは等しいため、以下の式（４）が成立する。
Ｑ0a－Ｑ0b ＝ Ｃ0*（Ｖp－Ｖgate） ……（２）
Ｑ1b－Ｑ1a ＝ Ｃrf1*｛（Ｖgate－Ｖh）－（Ｖp－Ｖref）｝ ……（３）
Ｑ0a－Ｑ0b ＝ Ｑ1b－Ｑ1a ……（４）
If the charge stored in the combined capacitance 501 before the start of the write period is Q0a and the charge stored in the combined capacitance 501 after the start of the write period is Q0b, the charge (Q0a-Q0b) flowing out of the combined capacitance 501 before and after the start of the write period is expressed by the following formula (2). Similarly, if the charge stored in the holding
Q0a-Q0b = C0*(Vp-Vgate) ... (2)
Q1b-Q1a=Crf1*{(Vgate-Vh)-(Vp-Vref)} ... (3)
Q0a-Q0b = Q1b-Q1a ... (4)
式（２）～式（４）より、書込期間におけるゲートノードｇの電位Ｖgateを算出することができる。具体的には、電位Ｖgateは以下の式（５）で表される。
Ｖgate ＝ ｛Ｃrf1／（Ｃrf1＋Ｃ0）｝*｛Ｖh－Ｖref｝＋Ｖp ……（５）
The potential Vgate of the gate node g during the writing period can be calculated from the formulas (2) to (4). Specifically, the potential Vgate is expressed by the following formula (5).
Vgate = {Crf1/(Crf1+C0)} * {Vh-Vref} + Vp ... (5)
ここで、以下の式（６）に示す容量比ｋ1を導入する。このとき、書込期間におけるゲートノードｇの電位Ｖgateは容量比ｋ1を用いて以下の式（７）で表すことができ、書込期間の開始前後におけるゲートノードｇの電位変化量ΔＶgは容量比ｋ1を用いて以下の式（８）で表すことができる。
ｋ1 ＝ Ｃrf1／（Ｃrf1＋Ｃdt＋Ｃpix） ……（６）
Ｖgate ＝ ｋ1*（Ｖh－Ｖref）＋Ｖp
＝ ｋ1*ΔＶh＋Ｖp ……（７）
ΔＶg ＝ Ｖgate－Ｖp
＝ ｋ1*ΔＶh ……（８）
Here, a capacitance ratio k1 shown in the following formula (6) is introduced. At this time, the potential Vgate of the gate node g during the writing period can be expressed by the following formula (7) using the capacitance ratio k1, and the potential change amount ΔVg of the gate node g before and after the start of the writing period can be expressed by the following formula (8) using the capacitance ratio k1.
k1 = Crf1 / (Crf1 + Cdt + Cpix) ... (6)
Vgate = k1 * (Vh - Vref) + Vp
= k1 * ΔVh + Vp … (7)
ΔVg = Vgate - Vp
= k1 * ΔVh … (8)
このように、書込期間において、ゲートノードｇの電位は、補償期間における電位Ｖｐ＝（Ｖel－｜Ｖth｜）から、ノードｈ1の電位変化量ΔＶhに容量比ｋ1を乗じた値（ｋ1*ΔＶh）だけ上昇方向にシフトした電位Ｖgate＝（Ｖel－｜Ｖth｜＋ｋ1・ΔＶh）に変化する。このとき、トランジスター１２１の電圧Ｖgsの絶対値｜Ｖgs｜は、以下の式（９）に示されるように、閾値電圧｜Ｖth｜からゲートノードｇの電位上昇分を減じた値となる。
｜Ｖgs｜ ＝ ｜Ｖth｜－ｋ1*ΔＶh ……（９）
In this way, during the write period, the potential of the gate node g changes from the potential Vp=(Vel-|Vth|) during the compensation period to a potential Vgate=(Vel-|Vth|+k1·ΔVh) which is shifted upward by the value (k1*ΔVh) obtained by multiplying the amount of potential change ΔVh of the node h1 by the capacitance ratio k1. At this time, the absolute value |Vgs| of the voltage Vgs of the
|Vgs| = |Vth| -k1 * ΔVh ... (9)
図９（Ｂ）は、書込期間の開始前後における、ノードｈ1及びノードｈ2の電位変化について説明するための説明図である。この図において、（Ｂ－１）は、書込期間開始前におけるノードｈ1及びノードｈ2の電位を表しており、（Ｂ－２）は、書込期間開始後（すなわち、トランスミッションゲート４２がオンした後）におけるノードｈ1及びノードｈ2の電位について表している。なお、補償期間及び書込期間において、保持容量５０及び保持容量１３２の合成容量５０１と保持容量４１とは電気的に直列に接続されるため、保持容量５０、保持容量１３２及び、保持容量４４の合成容量５０２の容量値Ｃ1は、以下の式（１０）で表される。
Ｃ1 ＝ （Ｃ0*Ｃrf1）／（Ｃ0＋Ｃrf1） ……（１０）
9B is an explanatory diagram for explaining the potential changes of the nodes h1 and h2 before and after the start of the write period. In this figure, (B-1) shows the potentials of the nodes h1 and h2 before the start of the write period, and (B-2) shows the potentials of the nodes h1 and h2 after the start of the write period (i.e., after the
C1 = (C0 * Crf1) / (C0 + Crf1) ... (10)
書込期間の開始前において合成容量５０２に蓄積されている電荷をＱ1cとし、書込期間の開始後において合成容量５０２に蓄積されている電荷をＱ1dとすると、書込期間の開始前後において合成容量５０２から流出する電荷（Ｑ1c－Ｑ1d）は、以下の式（１１）で表される。同様に、書込期間の開始前において保持容量４１に蓄積されている電荷をＱ2cとし、書込期間の開始後において保持容量４１に蓄積されている電荷をＱ2dとすると、書込期間の開始前後において保持容量４１に流入する電荷（Ｑ2d－Ｑ2c）は、以下の式（１２）で表される。書込期間の開始前後において、合成容量５０２から流出する電荷と、保持容量４１に流入する電荷とは等しいため、以下の式（１３）が成立する。
Ｑ1c－Ｑ1d ＝ Ｃ1*｛Ｖref－Ｖh｝ ……（１１）
Ｑ2d－Ｑ2c ＝ Ｃrf2*｛Ｖh－Ｖd(j)｝ ……（１２）
Ｑ1c－Ｑ1d ＝ Ｑ2d－Ｑ2c ……（１３）
If the charge stored in the combined capacitance 502 before the start of the write period is Q1c and the charge stored in the combined capacitance 502 after the start of the write period is Q1d, the charge (Q1c-Q1d) flowing out of the combined capacitance 502 before and after the start of the write period is expressed by the following formula (11). Similarly, if the charge stored in the holding
Q1c-Q1d = C1*{Vref-Vh} ... (11)
Q2d-Q2c = Crf2*{Vh-Vd(j)} ... (12)
Q1c-Q1d = Q2d-Q2c … (13)
従って、式（１１）～式（１３）より、書込期間におけるノードｈ1の電位Ｖhを算出することができる。具体的には、電位Ｖhは以下の式（１４）で表される。また、ノードｈ1における電位変化量ΔＶhは、以下の式（１５）で表される。
Ｖh ＝ ｛Ｃ1／（Ｃ1＋Ｃrf2）｝*（Ｖref）
＋ ｛Ｃrf2／（Ｃ1＋Ｃrf2）｝*｛Ｖd(j)｝ ……（１４）
ΔＶh ＝ Ｖh－Ｖref
＝ ｛Ｃrf2／（Ｃ1＋Ｃrf2）｝*｛Ｖd(j)－Ｖref｝ ……（１５）
Therefore, the potential Vh of the node h1 during the writing period can be calculated from equations (11) to (13). Specifically, the potential Vh is expressed by the following equation (14). Moreover, the amount of potential change ΔVh at the node h1 is expressed by the following equation (15).
Vh = {C1/(C1+Crf2)}*(Vref)
+ {Crf2/(C1+Crf2)}*{Vd(j)} ... (14)
ΔVh = Vh - Vref
= {Crf2/(C1+Crf2)}*{Vd(j)-Vref} ... (15)
ここで、以下の式（１６）に示す容量比ｋ2を導入すると、電位変化量ΔＶhは、以下の式（１７）で表すこともできる。
ｋ2 ＝ Ｃrf2／（Ｃ1＋Ｃrf2） ……（１６）
ΔＶh ＝ ｋ2*｛Ｖd(j)－Ｖref｝ ……（１７）
Here, when the capacitance ratio k2 shown in the following equation (16) is introduced, the amount of potential change ΔVh can also be expressed by the following equation (17).
k2 = Crf2 / (C1 + Crf2) ... (16)
ΔVh = k2 * {Vd(j) - Vref} ... (17)
書込期間におけるゲートノードｇの電位Ｖgateは、式（７）に対して式（１７）を代入することで、以下の式（１８）により表すことができる。よって、書込期間の開始前後におけるゲート電極Ｇの電位変化量ΔＶgは、以下の式（１９）により表すことができる。
Ｖgate ＝ ｋ1*ｋ2*｛Ｖd(j)－Ｖref｝＋Ｖp ……（１８）
ΔＶg ＝ ｋ1*ｋ2*｛Ｖd(j)－Ｖref｝ ……（１９）
The potential Vgate of the gate node g during the writing period can be expressed by the following formula (18) by substituting formula (17) into formula (7). Therefore, the potential change amount ΔVg of the gate electrode G before and after the start of the writing period can be expressed by the following formula (19).
Vgate = k1 * k2 * {Vd(j) - Vref} + Vp ... (18)
ΔVg = k1 * k2 * {Vd(j) - Vref} ... (19)
このように、ノードｈ1の電位は、データ信号Ｖd(j)の示す電位を基準電位Ｖrefによりシフトさせ、これを、容量比ｋ2により圧縮した値ΔＶhだけ変化する。これにより、ゲートノードｇの電位Ｖgateは、ノードｈ1の電位変化量ΔＶhをさらに容量比ｋ1で圧縮した値だけ変化する。すなわち、書込期間におけるゲートノードｇの電位Ｖgateは、式（１８）に示したように、データ信号Ｖd(j)を基準電位Ｖrefによりシフトさせ、且つ、当該シフトした電位に対して、容量値Ｃdt、Ｃrf1、Ｃrf2、Ｃpixに基づいて定められる容量比ｋ3＝ｋ1*ｋ2を乗じることで圧縮した電位が供給される。 In this way, the potential of node h1 changes by a value ΔVh obtained by shifting the potential indicated by data signal Vd(j) by reference potential Vref and compressing it by capacitance ratio k2. As a result, the potential Vgate of gate node g changes by a value obtained by further compressing the amount of potential change ΔVh of node h1 by capacitance ratio k1. That is, as shown in equation (18), the potential Vgate of gate node g during the write period is supplied with a compressed potential by shifting data signal Vd(j) by reference potential Vref and multiplying the shifted potential by capacitance ratio k3 = k1 * k2 determined based on capacitance values Cdt, Crf1, Crf2, and Cpix.
図１０は、書込期間におけるデータ信号Ｖd(j)の電位とゲートノードｇの電位Ｖgateとの関係を示す図である。制御回路３から供給される画像信号Ｖidに基づいて生成されるデータ信号Ｖd(j)は、上述したように画素の階調レベルに応じて最小値Ｖminから最大値Ｖmaxまでの電位範囲を取り得る。そして、上述したように、データ信号Ｖd(j)を基準電位Ｖrefによりシフトし、且つ、容量比ｋ3により圧縮した電位Ｖgateが、ゲートノードｇに書き込まれる。このとき、ゲートノードｇの電位範囲ΔＶgateは、以下の式（２０）に示すように、データ信号の電位範囲ΔＶdata（＝Ｖmax－Ｖmin）に容量比ｋ3を乗じた値に圧縮される。
ΔＶgate ＝ ｋ3*ΔＶdata ……（２０）
10 is a diagram showing the relationship between the potential of the data signal Vd(j) and the potential Vgate of the gate node g during the writing period. The data signal Vd(j) generated based on the image signal Vid supplied from the
ΔVgate = k3 * ΔVdata ... (20)
また、ゲートノードｇの電位範囲ΔＶgateを、データ信号の電位範囲ΔＶdataに対してどの方向にどれだけシフトさせるかについては、式（１８）からも明らかなように、電位Ｖp（＝Ｖel－｜Ｖth｜）と基準電位Ｖrefとに基づいて定めることができる。 Furthermore, as is clear from equation (18), the direction and amount by which the potential range ΔVgate of the gate node g is shifted relative to the potential range ΔVdata of the data signal can be determined based on the potential Vp (=Vel-|Vth|) and the reference potential Vref.
走査線駆動回路２０は、書込期間の終了後、走査線１２に供給する電位を、第１電位Ｖ１から第２電位Ｖ２に切り替えることで、走査信号Gwr(i)をＬレベルからＨレベルに変更する。これにより、トランジスター１２２がオフするため、ゲートノードｇの電位は、電位Ｖgate＝［｛Ｖel－｜Ｖth｜｝＋ｋ3・｛Ｖd(j)－Ｖref｝］に維持される。
なお、走査線駆動回路２０は、走査信号Ｇwr(i)がＬレベルからＨレベルに変化する際の波形をＨレベルからＬレベルに変化する際の波形に比べて緩やかにするように、走査線１２に供給する電位を切り替える。すなわち、図７に示すように、走査線駆動回路２０が、走査線１２に供給する電位を第２電位Ｖ２から第１電位Ｖ１へと切り替える期間を第１切替期間Ｔ１とし、第１電位Ｖ１から第２電位Ｖ２へと切り替える期間を、第２切替期間Ｔ２とする。このとき、走査線駆動回路２０は、第２切替期間Ｔ２の時間長が、第１切替期間Ｔ１の時間長に比べて十分に長くなるように、走査線１２に供給する電位を変化させる。
After the writing period ends, the scanning
The scanning
上述したように、平面視したときに、走査線１２とゲート電極Ｇ１（トランジスター１２１のゲート）とは交差する。そのため、走査線１２とゲート電極Ｇ１との間には、寄生容量が存在する。従って、仮に、第２切替期間Ｔ２の時間長を、第１切替期間Ｔ１の時間長と同程度に短くし、走査信号Ｇwr(i)を急激にＬレベルからＨレベルに立ち上げた場合、走査線１２における走査信号Ｇwr(i)の高周波成分の影響を受け、ゲート電極Ｇ１の電位が変化する。
上述のとおり、書込期間の終了時において、ゲートノードｇの電位（ゲート電極Ｇ１の電位）は、ＯＬＥＤ１３０の輝度を規定するデータ信号Ｖd(j)（画像信号Ｖid）に基づく電位Ｖgateに定められる。しかし、書込期間の終了後にゲートノードｇの電位が変化する場合、ゲートノードｇの電位は、データ信号Ｖd(j)に基づいて定められる電位Ｖgateとは異なる電位となる。この場合、各画素は、画像信号Ｖidの規定する階調とは異なる階調を表示することになり、表示品質が低下する。
これに対して本実施形態では、第２切替期間Ｔ２の時間長を、第１切替期間Ｔ１の時間長に十分に長くして、走査信号Ｇwr(i)がＬレベルからＨレベルに変化する際の波形を緩やかな波形とすることにより、走査線１２の電位変動が、ゲートノードｇ（ゲート電極Ｇ１）に伝播することを防止する。これにより、各画素は、画像信号Ｖidの規定する階調を正確に表示することが可能となり、高品位の表示が可能となる。
As described above, the
As described above, at the end of the writing period, the potential of the gate node g (the potential of the gate electrode G1) is determined to be the potential Vgate based on the data signal Vd(j) (image signal Vid) that defines the luminance of the
In contrast, in this embodiment, the time length of the second switching period T2 is made sufficiently longer than the time length of the first switching period T1, and the waveform of the scanning signal Gwr(i) when it changes from L level to H level is made to be a gentle waveform, thereby preventing the potential fluctuation of the
なお、実際には、第１切替期間Ｔ１の時間長は、「０」と看做すことができる程度に十分に短い。すなわち、走査信号Ｇwr(i)がＨレベルからＬレベルに立ち下がる際の波形は、例えば、制御信号ＧrefがＨレベルからＬレベルに立ち下がる際の波形と等しくしてもよい。但し、図７においては、説明の便宜上、第１切替期間Ｔ１を図示するために、走査信号Ｇwr(i)の立ち下がりの波形が、実際に比べて十分に緩やかになるように記載している。 In reality, the duration of the first switching period T1 is short enough to be considered to be "0". In other words, the waveform of the scanning signal Gwr(i) when it falls from H level to L level may be equal to the waveform of the control signal Gref when it falls from H level to L level, for example. However, in FIG. 7, for the sake of convenience, the falling waveform of the scanning signal Gwr(i) is depicted to be sufficiently gentler than in reality in order to illustrate the first switching period T1.
＜発光期間＞
ｉ行目の書込期間の終了した後、発光期間が開始される。本実施形態では、ｉ行目の書込期間の終了した後、１水平走査期間の間をおいて発光期間が開始される。発光期間において、走査線駆動回路２０は、上述したように、走査信号Ｇwr(i)をＨレベルに設定するため、トランジスター１２２がオフし、ゲートノードｇは、電位Ｖgate＝［｛Ｖel－｜Ｖth｜｝＋ｋ3・｛Ｖd(j)－Ｖref｝］に維持される。また、発光期間において、走査線駆動回路２０は、制御信号Ｇel(i)をＬレベルに設定するので、ｉ行（３ｊ－２）列の画素回路１１０において、トランジスター１２４がオンする。ゲート・ソース間の電圧Ｖgsは、［｜Ｖth｜－ｋ3・｛Ｖd(j)－Ｖref｝］であるから、ＯＬＥＤ１３０には、先の図８に示したように、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。
このような動作は、ｉ行目の走査期間において、（３ｊ－２）列目の画素回路１１０以外のｉ行目の他の画素回路１１０においても時間的に並列して実行される。さらに、このようなｉ行目の動作は、実際には、１フレームの期間において１、２、３、…、（ｍ－１）、ｍ行目の順番で実行されるとともに、フレーム毎に繰り返される。
<Light Emitting Period>
After the writing period of the i-th row is completed, the light emission period is started. In this embodiment, after the writing period of the i-th row is completed, the light emission period is started after one horizontal scanning period. During the light emission period, the scanning
Such an operation is executed in parallel in time in the
＜実施形態の効果＞
本実施形態によれば、平面視したときに、走査線１２及び制御線１４３が、トランジスター１２１のゲート（ゲート電極Ｇ１）と交差する位置に設けられる。このため、走査線１２及び制御線１４３がトランジスター１２１のゲートと交差しないように設けられる場合に比べて、Ｘ方向に延在する複数の制御線（走査線１２、制御線１４３、１４４、１４５）を高密度に配線することができ、制御線の狭ピッチ化が可能となる。すなわち、本実施形態によれば、制御線を高密度に配線することにより、画素回路１１０の狭ピッチ化を可能とし、これにより電気光学装置１（表示部１００）の小型化及び表示の高精細化が可能となる。
Effects of the embodiment
According to this embodiment, the
本実施形態によれば、走査線駆動回路２０は、走査信号Ｇwr(i)がＬレベルからＨレベルに変化する際の波形を、ＨレベルからＬレベルに変化する際の波形に比べて緩やかになるように、走査線１２に供給する電位を変化させる。これにより、平面視したときに走査線１２とトランジスター１２１のゲートとが交差する場合であっても、走査信号Ｇwr(i)の電位変動がトランジスター１２１のゲートに伝播することを防止することができるため、各画素が画像信号Ｖidの規定する階調を正確に表示することができる。
According to this embodiment, the scanning
本実施形態によれば、走査線駆動回路２０は、制御信号Ｇcmp(i)がＬレベルからＨレベルに変化する際の波形を、ＨレベルからＬレベルに変化する際の波形に比べて緩やかになるように、制御線１４３に供給する電位を変化させる。これにより、平面視したときに制御線１４３とトランジスター１２１のゲートとが交差する場合であっても、制御信号Ｇcmp(i)の電位変動がトランジスター１２１のゲートに伝播することを防止することができるため、表示の一様性を担保した高品位の表示が可能となる。
According to this embodiment, the scanning
本実施形態によれば、ゲートノードｇにおける電位範囲ΔＶgateは、データ信号の電位範囲ΔＶdataに対し狭められるので、データ信号を細かい精度で刻まなくても、階調レベルを反映した電圧を、トランジスター１２１のゲート・ソース間に印加することができる。このため、画素回路１１０においてトランジスター１２１のゲート・ソース間の電圧Ｖgsの変化に対しＯＬＥＤ１３０に流れる微小電流が相対的に大きく変化する場合であっても、ＯＬＥＤ１３０に供給する電流を精度良く制御することが可能になる。
According to this embodiment, the potential range ΔVgate at the gate node g is narrowed relative to the potential range ΔVdata of the data signal, so a voltage reflecting the gradation level can be applied between the gate and source of the
また、図４において破線で示されるようにデータ線１４と画素回路１１０におけるゲートノードｇとの間には容量Ｃprsが寄生する場合がある。この場合、データ線１４の電位変化幅が大きいと、当該容量Ｃprsを介してゲートノードｇに伝播し、いわゆるクロストークやムラなどが発生して表示品位を低下させてしまう。当該容量Ｃprsの影響は、画素回路１１０が微細化されたときに顕著に現れる。
これに対して、本実施形態においては、データ線１４の電位変化範囲についても、データ信号の電位範囲ΔＶdataに対し狭められるので、容量Ｃprsを介した影響を抑えることができる。
4, a capacitance Cprs may be parasitic between the
In contrast to this, in this embodiment, the potential change range of the
また、本実施形態によれば、トランジスター１２１によってＯＬＥＤ１３０に供給される電流Ｉdsは、閾値電圧の影響が相殺される。このため、本実施形態によれば、トランジスター１２１の閾値電圧が画素回路１１０毎にばらついても、そのばらつきが補償されて、階調レベルに応じた電流がＯＬＥＤ１３０に供給されるので、表示画面の一様性を損なうような表示ムラの発生を抑えられる結果、高品位の表示が可能になる。
In addition, according to this embodiment, the influence of the threshold voltage is offset for the current Ids supplied to the
この相殺について図１１を参照して説明する。この図に示されるように、トランジスター１２１は、ＯＬＥＤ１３０に供給する微小電流を制御するために、弱反転領域（サブスレッショルド領域）で動作する。
図において、Ａは閾値電圧｜Ｖth｜が大きいトランジスターにおけるゲート電位と当該トランジスターの供給する電流との関係を示し、Ｂは閾値電圧｜Ｖth｜が小さいトランジスターにおけるゲート電位と当該トランジスターの供給する電流との関係を示している。なお、図１１において、ゲート・ソース間の電圧Ｖgsは、実線と電位Ｖelとの差である。また、図１１において、縦スケールの電流は、ソースからドレインに向かう方向を負（下）とした対数で示されている。
補償期間においてゲートノードｇは、初期電位Ｖiniから電位（Ｖel－｜Ｖth｜）となる。このため、実線Ａにより表される閾値電圧｜Ｖth｜が大きいトランジスターは、動作点がＳからＡａに移動する一方、実線Ｂにより表される閾値電圧｜Ｖth｜が小さいトランジスターは、動作点がＳからＢａに移動する。
次に、２つのトランジスターが属する画素回路１１０へのデータ信号の電位が同じ場合、つまり同じ階調レベルが指定された場合に、書込期間においては、動作点Ａａ、Ｂａからの電位シフト量は、ともに同じｋ1・ΔＶhである。このため、実線Ａにより表されるトランジスターについては動作点がＡａからＡｂに移動し、実線Ｂにより表されるトランジスターについては動作点がＢａからＢｂに移動するが、電位シフト後の動作点における電流は、当該２つのトランジスターともに、ほぼ同じＩdsで揃うことになる。
This cancellation will be explained with reference to Fig. 11. As shown in this figure, the
In the figure, A shows the relationship between the gate potential of a transistor with a large threshold voltage |Vth| and the current supplied by the transistor, and B shows the relationship between the gate potential of a transistor with a small threshold voltage |Vth| and the current supplied by the transistor. In Fig. 11, the gate-source voltage Vgs is the difference between the solid line and the potential Vel. In Fig. 11, the current on the vertical scale is shown in logarithm with the direction from source to drain being negative (downward).
During the compensation period, the gate node g changes from the initial potential Vini to a potential (Vel-|Vth|). Therefore, the operating point of a transistor with a large threshold voltage |Vth| represented by the solid line A moves from S to Aa, while the operating point of a transistor with a small threshold voltage |Vth| represented by the solid line B moves from S to Ba.
Next, when the potential of the data signal to the
本実施形態によれば、制御回路３からデマルチプレクサＤＭを介して供給されるデータ信号を、保持容量４１に保持させる動作が、初期化期間から補償期間までにわたって実行される。すなわち、本実施形態によれば、初期化期間においてアノード１３０ａの電位をリセット電位Ｖorstに初期化する動作と、データ信号を保持容量４１に保持させる動作とが、並行して実行されるとともに、補償期間においてトランジスター１２１の閾値電圧のばらつき補償する動作と、データ信号を保持容量４１に保持させる動作とが、並行して実行される。このため、１水平走査期間に実行すべき動作について時間的な制約を緩和することができ、データ信号供給回路７０におけるデータ信号の供給動作を低速化することができる。
According to this embodiment, the operation of storing the data signal supplied from the
＜変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を、適宜に組み合わせることもできる。
<Modification>
The present invention is not limited to the above-described embodiment, and various modifications are possible, for example, as described below. In addition, one or more of the modified aspects described below may be arbitrarily selected and appropriately combined.
＜変形例１＞
上述した実施形態では、各画素回路１１０は、平面視したときに、走査線１２及び制御線１４３と、ゲート電極Ｇ１とが交差する構成であったが、走査線１２及び制御線１４３の他に、制御線１４４がゲート電極Ｇ１と交差する構成であってもよい。
図１２は、変形例１に係る画素回路１１０の構成を示す平面図である。変形例１に係る画素回路１１０は、平面視したときに制御線１４４とゲート電極Ｇ１とが交差する点と、制御線１４４が画素回路１１０毎にＹ方向に分岐した分岐部１４２ａを有する点とを除き、図５に示した実施形態に係る画素回路１１０と同様に構成される。
この構成によれば、制御線１４４がトランジスター１２１のゲートと交差しないように設けられる場合に比べて、Ｘ方向に延在する複数の制御線（走査線１２、制御線１４３、１４４、１４５）を高密度に配線することができ、制御線の狭ピッチ化が可能となる。これにより電気光学装置（表示部）の小型化及び表示の高精細化が可能となる。
<
In the above-described embodiment, each
Fig. 12 is a plan view showing a configuration of a
According to this configuration, the multiple control lines (scanning
また、制御線１４４とゲート電極Ｇ１とが交差する場合、走査線駆動回路２０は、制御信号Ｇel(i)がＨレベルからＬレベルに変化する際の波形が、ＬレベルからＨレベルに変化する際の波形に比べて緩やかになるように、制御線１４４に供給する電位を切り替えてもよい。
図１３は変形例１に係る電気光学装置の動作を説明するためのタイミングチャートである。図１３に示すように、変形例１に係る走査線駆動回路２０は、制御線１４４に供給する電位を第２電位Ｖ２から第１電位Ｖ１へと切り替える第５切替期間Ｔ５の時間長が、第１電位Ｖ１から第２電位Ｖ２へと切り替える第６切替期間Ｔ６の時間長に比べて十分に長くなるように、制御線１４４に供給する電位を変化させる。
上述のとおり、ゲート電極Ｇ１（トランジスター１２１のゲートノードｇ）の電位は、第５切替期間Ｔ５に先行する書込期間において、ＯＬＥＤ１３０の輝度を規定する電位Ｖgateに定められる。従って、第５切替期間Ｔ５において、制御線１４４の電位が急激に変化し、当該電位変動がゲート電極Ｇ１に伝播する場合、各画素は画像信号Ｖidの規定する階調を正確に表示できない。
これに対して、変形例１に係る走査線駆動回路２０は、第５切替期間Ｔ５の時間長を、第６切替期間Ｔ６の時間長に十分に長くして、制御信号Ｇel(i)がＨレベルからＬレベルに変化する際の波形を緩やかな波形とすることにより、制御線１４４の電位変動が、ゲートノードｇ（ゲート電極Ｇ１）に伝播することを防止する。これにより、各画素は、画像信号Ｖidの規定する階調を正確に表示することが可能となり、高品位の表示が可能となる。
In addition, when the
Fig. 13 is a timing chart for explaining the operation of the electro-optical device according to
As described above, the potential of the gate electrode G1 (gate node g of the transistor 121) is set to the potential Vgate that determines the luminance of the
In contrast, the scanning
＜変形例２＞
上述した実施形態では、各画素回路１１０は、平面視したときに、走査線１２及び制御線１４３と、ゲート電極Ｇ１とが交差する構成であったが、走査線１２及び制御線１４３の他に、制御線１４５がゲート電極Ｇ１と交差する構成であってもよい。
図１４は、変形例２に係る画素回路１１０の構成を示す平面図である。変形例２に係る画素回路１１０は、平面視したときに制御線１４５とゲート電極Ｇ１とが交差する点と、制御線１４５が画素回路１１０毎にＹ方向に分岐した分岐部１４５ａを有する点とを除き、図５に示した実施形態に係る画素回路１１０と同様に構成される。
この構成によれば、制御線１４５がトランジスター１２１のゲートと交差しないように設けられる場合に比べて、Ｘ方向に延在する複数の制御線（走査線１２、制御線１４３、１４４、１４５）を高密度に配線することができ、制御線の狭ピッチ化が可能となる。これにより電気光学装置（表示部）の小型化及び表示の高精細化が可能となる。
また、制御線１４５とゲート電極Ｇ１とが交差する場合、走査線駆動回路２０は、図１５に示すように、制御信号Ｇorst(i)がＬレベルからＨレベルに変化する際の波形が、ＨレベルからＬレベルに変化する際の波形に比べて緩やかになるように、制御線１４５に供給する電位を切り替えてもよい。
図１５は変形例２に係る電気光学装置の動作を説明するためのタイミングチャートである。
図１５に示すように、変形例２に係る走査線駆動回路２０は、制御線１４５に供給する電位を第１電位Ｖ１から第２電位Ｖ２へと切り替える第８切替期間Ｔ８の時間長が、第２電位Ｖ２から第１電位Ｖ１へと切り替える第７切替期間Ｔ７の時間長に比べて十分に長くなるように、制御線１４５に供給する電位を変化させる。この場合、トランジスター１２１のゲートノードｇ（ゲート電極Ｇ１）の電位が、ＯＬＥＤ１３０の輝度を規定する電位Ｖgateに確定した後において、制御線１４５に電位変動がゲート電極Ｇ１に伝播することを防止し、各画素が、画像信号Ｖidの規定する階調を正確に表示することを可能とする。
<
In the above-described embodiment, each
Fig. 14 is a plan view showing a configuration of a
According to this configuration, the multiple control lines (scanning
In addition, when the
FIG. 15 is a timing chart for explaining the operation of the electro-optical device according to the second modification.
15, the scanning
＜変形例３＞
上述した実施形態及び変形例では、各画素回路１１０は、トランジスター１２１～１２５、ＯＬＥＤ１３０、及び、保持容量１３２を備えるものであったが、画素回路１１０は、少なくとも、トランジスター１２１、トランジスター１２２、及び、ＯＬＥＤ１３０を備えるものであればよい。この場合、表示部１００は、上述した実施形態及び変形例において表示部１００に設けられたＸ方向に延在する複数の制御線（走査線１２、制御線１４３、１４４、１４５）のうち、変形例３の画素回路１１０が備えるトランジスターに対応する制御線のみを、各行に設けられるものであればよい。すなわち、変形例３に係る表示部１００には、各行において、走査線１２を含む１以上の制御線が設けられるものであればよい。例えば、各画素回路１１０が、トランジスター１２１、トランジスター１２２、ＯＬＥＤ１３０、及び、保持容量１３２を備える場合、各行に対応する制御線として、走査線１２のみが設けられることになる。また、各画素回路１１０は、トランジスター１２１～１２５以外のトランジスターを備えてもよく、この場合、表示部１００には、当該トランジスターに対応する制御線が設けられてもよい。
各行において走査線１２を含む１以上の制御線が設けられる場合、各行に設けられたＸ方向に延在する１以上の制御線のうちの少なくとも１本の制御線が、平面視してトランジスター１２１のゲートノードｇ（ゲート電極Ｇ１）と交差するように設けられる。これにより、Ｘ方向に延在する制御線を高密度に配線することができ、電気光学装置（表示部）の小型化及び表示の高精細化が可能となる。
さらに、走査線駆動回路２０は、各行に設けられる１以上制御線のうち、平面視してゲート電極Ｇ１と交差する少なくとも１本の制御線の電位を、補償期間の終了時から次の走査期間の開始時までの間に変化させる場合には、当該電位変化の波形を緩やかなものにすることが好ましい。例えば、ゲート電極Ｇ１と走査線１２とが交差する場合は、走査線駆動回路２０は、走査線１２に供給する電位を第１電位Ｖ１から第２電位Ｖ２へと切り替える第２切替期間Ｔ２の時間長を、第２電位Ｖ２から第１電位Ｖ１へと切り替える第１切替期間Ｔ１の時間長に比べて、十分に長くなるように、走査線１２に供給する電位を変化させればよい。これにより、ゲート電極Ｇ１と交差する制御線の電位変化が、ゲート電極Ｇ１に伝播することを防止することができ、各画素は、画像信号Ｖidの規定する階調を正確に表示することが可能となる。
<
In the above-described embodiment and modification, each
When one or more control lines including the
Furthermore, when the scanning
なお、走査線駆動回路２０は、平面視してゲート電極Ｇ１と交差しない制御線の電位を、電位を補償期間の終了時から次の走査期間の開始時までの間に変化させる場合にも、当該電位変化の波形を緩やかなものにしてもよい。制御線がゲート電極Ｇ１と交差しない場合であっても、当該制御線とゲート電極Ｇ１との間に寄生容量が存在する場合がある。従って、当該制御線の電位が変化する際の波形を緩やかなものにすることにより、当該制御線の電位変化がゲート電極Ｇ１に伝播することを防止することが可能となるからである。
The scanning
＜変形例４＞
上述した実施形態及び変形例では、各レベルシフト回路ＬＳは、保持容量４１、保持容量４４、トランジスター４５、トランジスター４３、及び、トランスミッションゲート４２を備えるものであったが、レベルシフト回路ＬＳは、少なくとも、保持容量４４、トランジスター４３、及び、トランジスター４５を備えるものであればよい。この場合、データ信号供給回路７０及びデマルチプレクサＤＭは、書込期間において、保持容量４４の他方の電極にデータ信号Ｖd(j)を供給すればよい。
レベルシフト回路ＬＳが保持容量４１を備えない場合であっても、保持容量４４の他方の電極に供給されるデータ信号Ｖd(j)は、容量比ｋ1により圧縮されたうえでゲートノードｇに供給される。これにより、データ信号を細かい精度で刻まなくても、駆動トランジスターのゲートノードの電位を細かい精度で設定することが可能となるため、電流を発光素子に対して精度良く供給することができ、高品位の表示が可能となる。
<
In the above-described embodiment and modified example, each level shift circuit LS includes the holding
Even if the level shift circuit LS does not include the
＜変形例５＞
上述した実施形態及び変形例では、データ線駆動回路１０は、レベルシフト回路ＬＳ、デマルチプレクサＤＭ、及び、データ信号供給回路７０を備えるものであったが、データ線駆動回路１０は、少なくともデータ信号供給回路７０を備えるものであればよい。この場合、データ線駆動回路１０は、ゲートノードｇに直接データ信号Ｖd(j)を供給する。
さらに、上述した実施形態及び変形例では、表示パネル２は、各列に保持容量５０を備えたが、これを備えずに構成されても良い。
<
In the above-described embodiment and modified example, the data line driving circuit 10 includes the level shift circuit LS, the demultiplexer DM, and the data signal supply circuit 70, but the data line driving circuit 10 may include at least the data signal supply circuit 70. In this case, the data line driving circuit 10 directly supplies the data signal Vd(j) to the gate node g.
Furthermore, in the above-described embodiment and modified example, the
＜変形例６＞
上述した実施形態及び変形例において、制御回路３と表示パネル２とは別体としたが、制御回路３と表示パネル２とを同一の基板上に形成してもよい。例えば、制御回路３を、表示部１００、データ線駆動回路１０、走査線駆動回路２０等とともに、シリコン基板に集積化しても良い。
<Modification 6>
In the above-described embodiment and modified example, the
＜変形例７＞
上述した実施形態及び変形例では、電気光学装置１をシリコン基板に集積した構成としたが、他の半導体基板に集積した構成しても良い。例えば、ＳＯＩ基板であってもよい。また、ポリシリコンプロセスを適用してガラス基板等に形成しても良い。いずれにしても、本発明は、画素回路１１０が微細化されて、トランジスター１２１において、ゲート電圧Ｖgsの変化に対しドレイン電流が指数関数的に大きく変化する構成に有効である。
また、画素回路の微細化を必要としない場合に、本発明を適用してもよい。
<
In the above-described embodiment and modified example, the electro-
Furthermore, the present invention may be applied to cases where miniaturization of pixel circuits is not required.
＜変形例８＞
上述した実施形態及び変形例では、データ線１４を３列毎にグループ化するとともに、各グループにおいてデータ線１４を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数は、「２」以上「３ｎ」以下の所定数であればよい。例えば、グループを構成するデータ線数は、「２」であっても良いし、「４」以上であっても良い。
また、グループ化せずに、すなわちデマルチプレクサＤＭを用いないで各列のデータ線１４にデータ信号を一斉に線順次で供給する構成でも良い。
<Modification 8>
In the above-described embodiment and modified example, the data lines 14 are grouped in groups of three columns, and the data lines 14 in each group are selected in order to supply data signals, but the number of data lines constituting a group may be a predetermined number between "2" and "3n." For example, the number of data lines constituting a group may be "2," or may be "4" or more.
Also, a configuration may be used in which data signals are simultaneously supplied line-sequentially to the data lines 14 of each column without grouping, that is, without using a demultiplexer DM.
＜変形例９＞
上述した実施形態及び変形例では、画素回路１１０におけるトランジスター１２１～１２５をＰチャネル型で統一したが、Ｎチャネル型で統一しても良い。また、Ｐチャネル型及びＮチャネル型を適宜組み合わせても良い。
例えば、トランジスター１２１～１２５をＮチャネル型で統一する場合、上述した実施形態及び変形例における、データ信号Ｖd(j)とは、正負が逆転した電位を、各画素回路１１０に供給すればよい。また、この場合、トランジスター１２１～１２５のソース及びドレインは、上述した実施形態及び変形例とは逆転した関係となる。
また、上述した実施形態及び変形例では、トランジスター４５をＰチャネル型とし、トランジスター４３をＮチャネル型としたが、Ｐチャネル型またはＮチャネル型で統一してもよい。トランジスター４５をＮチャネル型とし、トランジスター４３をＰチャネル型としてもよい。
また、上述した実施形態及び変形例では、各トランジスターはＭＯＳ型のトランジスターとしたが、薄膜トランジスターであってもよい。
<Modification 9>
In the above-described embodiment and modified examples, the
For example, when the
In the above-described embodiment and modified examples, the
In the above-described embodiment and modified examples, each transistor is a MOS type transistor, but it may be a thin film transistor.
＜変形例１０＞
上述した実施形態及び変形例では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）など、電流に応じた輝度で発光するものであれば良い。
<Modification 10>
In the above-described embodiment and modified example, an OLED, which is a light-emitting element, has been exemplified as an electro-optical element. However, any element that emits light with a luminance according to a current, such as an inorganic light-emitting diode or an LED (Light Emitting Diode), may be used.
＜応用例＞
次に、実施形態等や応用例に係る電気光学装置１を適用した電子機器について説明する。電気光学装置１は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
<Application Examples>
Next, an electronic device to which the electro-
図１６は、ヘッドマウント・ディスプレイの外観を示す図であり、図１７は、その光学的な構成を示す図である。
まず、図１６に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図１７に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１Ｌと右眼用の電気光学装置１Ｒとが設けられる。
電気光学装置１Ｌの画像表示面は、図１７において左側となるように配置している。これによって電気光学装置１Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
電気光学装置１Ｒの画像表示面は、電気光学装置１Ｌとは反対の右側となるように配置している。これによって電気光学装置１Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
FIG. 16 is a diagram showing the appearance of a head mounted display, and FIG. 17 is a diagram showing its optical configuration.
First, as shown in Fig. 16, the head mounted
The image display surface of the electro-optical device 1L is disposed on the left side in Fig. 17. As a result, the image displayed by the electro-optical device 1L is emitted in the 9 o'clock direction in the figure via the
The image display surface of the electro-
この構成において、ヘッドマウント・ディスプレイ３００の装着者は、電気光学装置１Ｌ、１Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１Ｌに表示させ、右眼用画像を電気光学装置１Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。
In this configuration, a person wearing the head mounted
Furthermore, in this head-mounted
なお、電気光学装置１については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。
The electro-
１…電気光学装置、２…表示パネル、３…制御回路、１０…データ線駆動回路、１２…走査線、１４…データ線、１６…給電線、２０…走査線駆動回路、４１、４４、５０…保持容量、１００…表示部、１１０…画素回路、１２１～１２５…トランジスター、１３０…ＯＬＥＤ、１３２…保持容量、１４３、１４４、１４５…制御線、１５０…シリコン基板、ＬＳ…レベルシフト回路、ＤＭ…デマルチプレクサ。 1...electro-optical device, 2...display panel, 3...control circuit, 10...data line driving circuit, 12...scanning line, 14...data line, 16...power supply line, 20...scanning line driving circuit, 41, 44, 50...storage capacitance, 100...display section, 110...pixel circuit, 121-125...transistor, 130...OLED, 132...storage capacitance, 143, 144, 145...control line, 150...silicon substrate, LS...level shift circuit, DM...demultiplexer.
Claims (4)
前記給電線から供給される電流に応じて発光する発光素子と、
第１方向に沿って延在するデータ線と、
前記第１方向と交差する第２方向に沿って延在する走査線と、
前記第２方向に沿って延在する制御線と、
保持容量と、
前記保持容量と電気的に接続された第１ゲート電極を備え、前記保持容量が保持する電圧に応じて、前記発光素子に供給される前記電流を制御する第１トランジスターと、
前記制御線と電気的に接続された第２ゲート電極を備え、前記制御線から供給される制御信号に応じて、前記発光素子に供給される前記電流を遮断する第２トランジスターと、
前記走査線と電気的に接続された第３ゲート電極を備え、前記データ線と前記第１ゲート電極とを電気的に接続する第３トランジスターと、
前記第２ゲート電極と前記制御線とを電気的に接続するための第１コンタクトホールを有する絶縁層と、
を備え、
前記制御線および前記第１コンタクトホールは、平面視で、前記第２ゲート電極と重なる
ことを特徴とする電気光学装置。 A power supply line;
a light-emitting element that emits light in response to a current supplied from the power supply line;
A data line extending along a first direction;
a scanning line extending along a second direction intersecting the first direction;
A control line extending along the second direction ;
A holding capacity;
a first transistor including a first gate electrode electrically connected to the storage capacitor, the first transistor controlling the current supplied to the light emitting element in response to a voltage stored in the storage capacitor;
a second transistor including a second gate electrode electrically connected to the control line, the second transistor cutting off the current supplied to the light emitting element in response to a control signal supplied from the control line;
a third transistor including a third gate electrode electrically connected to the scanning line, the third transistor electrically connecting the data line and the first gate electrode;
an insulating layer having a first contact hole for electrically connecting the second gate electrode and the control line;
Equipped with
the control line and the first contact hole overlap with the second gate electrode in a plan view.
前記第２トランジスターは、前記第１方向に沿って配置されたドレイン及びソースを備え、
前記第３トランジスターは、前記第１方向に沿って配置されたドレイン及びソースを備える
ことを特徴とする請求項１に記載の電気光学装置。 The first transistor includes a drain and a source disposed along the first direction,
the second transistor includes a drain and a source disposed along the first direction;
The electro-optical device according to claim 1 , wherein the third transistor has a drain and a source arranged along the first direction.
ことを特徴とする請求項１または２に記載の電気光学装置。 The electro-optical device according to claim 1 , wherein the power supply line extends along the second direction.
An electronic device comprising the electro-optical device according to claim 1 .
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-
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