JP7505523B2 - Semiconductor Device - Google Patents

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この発明は、半導体装置に関する。 This invention relates to a semiconductor device.

従来、パワーデバイスに用いられるＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造の半導体装置（以下、ＭＯＳ型半導体装置とする）として、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造を有する装置が公知である。このトレンチゲート構造のＭＯＳ型半導体装置では、一般的に、高耐圧化と低オン抵抗化とがトレードオフの関係にある。このようなトレードオフの関係を改善したＭＯＳ型半導体装置として、ＭＯＳゲートを埋め込んだトレンチの底部（ドレイン側端部）を囲むように設けられた、ドリフト層と異なる導電型のフローティング領域を備えた装置が提案されている（例えば、下記特許文献１参照。）。 Conventionally, as a semiconductor device (hereinafter referred to as a MOS type semiconductor device) with a MOS gate (insulated gate made of metal-oxide-semiconductor) structure used in a power device, a device having a trench gate structure in which a MOS gate is embedded in a trench formed in a semiconductor substrate is known. In a MOS type semiconductor device with this trench gate structure, there is generally a trade-off between high breakdown voltage and low on-resistance. As a MOS type semiconductor device that improves this trade-off, a device has been proposed that includes a floating region of a different conductivity type from the drift layer, which is provided to surround the bottom (drain side end) of the trench in which the MOS gate is embedded (see, for example, Patent Document 1 below).

従来のＭＯＳ型半導体装置の構造について説明する。図６は、従来の半導体装置の要部の構造を示す断面図である。図６には、オン状態のときに電流が流れる活性領域に配置される単位セル（素子の機能単位）構造を示す。図６は、下記特許文献１の図１に相当する。図６に示すように、従来の半導体装置１００は、ｎ-型ドリフト層１０２の第１主面側にＭＯＳゲート構造を備え、第２主面側にｎ+型ドレイン層１０１を備える。ＭＯＳゲート構造は、ｐ-型ベース領域１０３、ｎ+型ソース領域１０４、トレンチ１０５、堆積絶縁層１０６、ゲート絶縁膜１０７およびゲート電極１０８からなる。ｎ+型ソース領域１０４は、ｐ-型ベース領域１０３の内部に選択的に設けられている。 The structure of a conventional MOS type semiconductor device will be described. FIG. 6 is a cross-sectional view showing the structure of a main part of a conventional semiconductor device. FIG. 6 shows a unit cell (functional unit of an element) structure arranged in an active region through which current flows when in an on-state. FIG. 6 corresponds to FIG. 1 of the following Patent Document 1. As shown in FIG. 6, a conventional semiconductor device 100 has a MOS gate structure on the first main surface side of an n - type drift layer 102, and an n + type drain layer 101 on the second main surface side. The MOS gate structure is composed of a p - type base region 103, an n + type source region 104, a trench 105, a deposited insulating layer 106, a gate insulating film 107, and a gate electrode 108. The n + type source region 104 is selectively provided inside the p - type base region 103.

トレンチ１０５は、深さ方向にｎ+型ソース領域１０４およびｐ-型ベース領域１０３を貫通してｎ-型ドリフト層１０２に達する。堆積絶縁層１０６は、トレンチ１０５のドレイン側に埋め込まれている。ゲート電極１０８は、トレンチ１０５の内部において堆積絶縁層１０６の上（ソース側）に設けられている。ゲート電極１０８は、トレンチ１０５の側壁に設けられたゲート絶縁膜１０７を挟んでｐ-型ベース領域１０３およびｎ+型ソース領域１０４に対向する。ｎ-型ドリフト層１０２の内部には、フローティング状態のｐ型拡散領域（以下、ｐ型埋め込み領域とする）１０９が設けられている。トレンチ１０５の底部は、ｐ型埋め込み領域１０９の内部に位置する。符号１１０，１１１はそれぞれソース電極およびドレイン電極である。 The trench 105 penetrates the n + type source region 104 and the p - type base region 103 in the depth direction to reach the n - type drift layer 102. The deposited insulating layer 106 is embedded on the drain side of the trench 105. The gate electrode 108 is provided on the deposited insulating layer 106 (on the source side) inside the trench 105. The gate electrode 108 faces the p - type base region 103 and the n + type source region 104 across a gate insulating film 107 provided on the side wall of the trench 105. A floating p-type diffusion region (hereinafter referred to as a p-type embedded region) 109 is provided inside the n - type drift layer 102. The bottom of the trench 105 is located inside the p-type embedded region 109. Reference numerals 110 and 111 denote a source electrode and a drain electrode, respectively.

従来の半導体装置１００は、ｎ-型ドリフト層１０２の内部にフローティング状態のｐ型埋め込み領域１０９を備えた構造（以下，フローティング構造とする）とすることで，次の特性を有する。ゲート電圧を印加しない（または負のゲート電圧を印加した）オフ状態では、ｎ-型ドリフト層１０２の内部に、ｐ-型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合１２１から空乏層（不図示）が広がる。この空乏層がｐ型埋め込み領域１０９にまで到達することでｐ型埋め込み領域１０９がパンチスルー状態となり、ｐ-型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合１２１からｐ型埋め込み領域１０９までの電位が固定される。また、ｎ-型ドリフト層１０２の内部には、ｐ型埋め込み領域１０９とｎ-型ドリフト層１０２との間のｐｎ接合１２２からも空乏層（不図示）が広がる。 The conventional semiconductor device 100 has the following characteristics by having a structure (hereinafter, referred to as a floating structure) including a floating p-type buried region 109 inside the n -type drift layer 102. In an off state where no gate voltage is applied (or a negative gate voltage is applied), a depletion layer (not shown) spreads inside the n -type drift layer 102 from a pn junction 121 between the p -type base region 103 and the n -type drift layer 102. When this depletion layer reaches the p-type buried region 109, the p-type buried region 109 is in a punch-through state, and the potential from the pn junction 121 between the p -type base region 103 and the n -type drift layer 102 to the p - type buried region 109 is fixed. In addition, a depletion layer (not shown) spreads inside the n -type drift layer 102 from a pn junction 122 between the p-type buried region 109 and the n -type drift layer 102.

このようにｐ-型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合１２１から空乏層が広がることで当該ｐｎ接合１２１付近が電界強度のピークとなる。さらに、ｐ型埋め込み領域１０９とｎ-型ドリフト層１０２との間のｐｎ接合１２２から空乏層が広がることで当該ｐｎ接合１２２付近にも電界強度のピークが形成される。すなわち、電界強度のピークを２箇所に分散させることができる。このため、電界強度の最大ピーク値を低減させることができ、高耐圧化を図ることができる。また、高耐圧を確保することができるため、ｎ-型ドリフト層１０２の不純物濃度を高くして低オン抵抗化を図ることができる。このようなフローティング構造のメカニズムについて、電界強度分布の算出結果が詳細に開示されている（例えば、下記特許文献２参照。）。 In this way, the depletion layer spreads from the pn junction 121 between the p - type base region 103 and the n - type drift layer 102, and the vicinity of the pn junction 121 becomes the peak of the electric field strength. Furthermore, the depletion layer spreads from the pn junction 122 between the p-type buried region 109 and the n - type drift layer 102, and the peak of the electric field strength is also formed near the pn junction 122. That is, the peak of the electric field strength can be distributed to two places. Therefore, the maximum peak value of the electric field strength can be reduced, and a high breakdown voltage can be achieved. In addition, since a high breakdown voltage can be ensured, the impurity concentration of the n - type drift layer 102 can be increased to achieve a low on-resistance. Regarding the mechanism of such a floating structure, the calculation results of the electric field strength distribution are disclosed in detail (for example, see Patent Document 2 below).

例えばインバータ回路等に用いられる通常のＭＯＳ型半導体装置では、一般的に、ゲート電圧Ｖｇによって半導体装置のオン・オフを制御することでドレイン電圧Ｖｄが変化する。図７は、従来の半導体装置の電圧波形を示す特性図である。具体的には、図７に示すように、閾値電圧以上のゲート電圧Ｖｇを印加したオン状態（以下、第１状態Ａとする）では、ｎ-型ドリフト層に空乏層が広がっていないため、ドレイン電圧Ｖｄは低く、低オン抵抗の状態で動作する。一方、ゲート電圧Ｖｇを印加せずにオフ状態を維持している間（以下、第２状態Ｂとする）は、ｎ-型ドリフト層に空乏層が広がった状態（高オン抵抗の状態）となり、ドレイン電圧Ｖｄが高い状態で維持される。すなわち、空乏層の広がりによってドレイン－ソース間の耐圧が保持された状態となる。そして、オフ状態から再度オン状態に移行されることで（以下、第３状態Ｃとする）、第２状態のときに広がっていた空乏層の幅が狭くなるため、再度、低オン抵抗の状態で動作する。その後、第２状態Ｂと第３状態Ｃとが交互に繰り返される。このように、通常のＭＯＳ型半導体装置（フローティング構造でないＭＯＳ型半導体装置）では、第２状態Ｂのときに、ｎ-型ドリフト層の内部にｐ-型ベース領域とｎ-型ドリフト層との間のｐｎ接合から空乏層が広がる。そして、第２状態Ｂのときにｐ-型ベース領域とｎ-型ドリフト層との間のｐｎ接合から広がった空乏層の幅は、第３状態Ｃのときにｐ-型ベース領域からｎ-型ドリフト層へのホール（正孔）の供給により即時に狭くなる。 For example, in a normal MOS semiconductor device used in an inverter circuit or the like, the drain voltage Vd generally changes by controlling the on/off of the semiconductor device with the gate voltage Vg. FIG. 7 is a characteristic diagram showing the voltage waveform of a conventional semiconductor device. Specifically, as shown in FIG. 7, in an on state where a gate voltage Vg equal to or higher than the threshold voltage is applied (hereinafter referred to as a first state A), the depletion layer does not spread in the n - type drift layer, so the drain voltage Vd is low and the device operates in a low on-resistance state. On the other hand, while the off state is maintained without applying the gate voltage Vg (hereinafter referred to as a second state B), the depletion layer spreads in the n - type drift layer (high on-resistance state), and the drain voltage Vd is maintained in a high state. That is, the drain-source breakdown voltage is maintained by the spread of the depletion layer. Then, by transitioning from the off state to the on state again (hereinafter referred to as a third state C), the width of the depletion layer that spread in the second state narrows, so the device operates again in a low on-resistance state. After that, the second state B and the third state C are alternately repeated. Thus, in a normal MOS semiconductor device (a MOS semiconductor device without a floating structure), a depletion layer spreads from the pn junction between the p - type base region and the n-type drift layer into the n - type drift layer in the second state B. Then, the width of the depletion layer that spreads from the pn junction between the p - type base region and the n - type drift layer in the second state B is instantly narrowed in the third state C by the supply of holes (positive holes) from the p - type base region to the n - type drift layer.

しかしながら、図６に示す従来のフローティング構造の半導体装置１００では、通常のＭＯＳ型半導体装置と比較して、第３状態Ｃのときに高オン抵抗の状態から低オン抵抗の状態に戻りにくい。その理由は、次の通りである。従来の半導体装置１００では、第２状態Ｂのときに、ｐ-型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合１２１と、ｐ型埋め込み領域１０９とｎ-型ドリフト層１０２との間のｐｎ接合１２２との２箇所から空乏層が広がる。そして、第３状態Ｃのときに、ソース電極１１０に接続されたｐ-型ベース領域１０３には外部からホールが供給されるが、ｐ型埋め込み領域１０９はフローティング状態であるため、ｐ型埋め込み領域１０９には外部からホールの供給は行われない。このため、第３状態Ｃのときに、ｐ型埋め込み領域１０９自身からのホールの供給だけでは、ｐ型埋め込み領域１０９のドレイン側に広がった空乏層の幅を狭くするための十分なホールの量を短時間で補うことができない。すなわち、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が足りず、ｐ型埋め込み領域１０９のドレイン側にまで広がった空乏層の幅が再び狭くなるまでには時間がかかる。その結果、図７に点線で示すように、第３状態Ｃのときにドレイン電圧Ｖｄが徐々に低くなって最低値に達する。このため、即時に低オン抵抗の状態に戻らず、過渡的なオン抵抗特性に悪影響が生じる。特に、チップサイズが大きい場合、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が多くなるため、チップサイズが大きくなるほどホールの供給に遅れが生じる。一般的には、オン抵抗特性に悪影響が生じるチップサイズは数ｍｍ角以上程度である。 However, in the conventional semiconductor device 100 with the floating structure shown in FIG. 6, it is difficult to return from a high on-resistance state to a low on-resistance state in the third state C compared to a normal MOS type semiconductor device. The reason is as follows. In the conventional semiconductor device 100, in the second state B, the depletion layer spreads from two places, the pn junction 121 between the p - type base region 103 and the n - type drift layer 102, and the pn junction 122 between the p - type buried region 109 and the n-type drift layer 102. Then, in the third state C, holes are supplied from the outside to the p - type base region 103 connected to the source electrode 110, but since the p-type buried region 109 is in a floating state, holes are not supplied from the outside to the p-type buried region 109. Therefore, in the third state C, the supply of holes from the p-type buried region 109 itself alone cannot compensate for a sufficient amount of holes in a short time to narrow the width of the depletion layer that has spread to the drain side of the p-type buried region 109. That is, the amount of holes to be supplied to narrow the width of the depletion layer in the third state C is insufficient, and it takes time for the width of the depletion layer that has spread to the drain side of the p-type buried region 109 to narrow again. As a result, as shown by the dotted line in FIG. 7, the drain voltage Vd gradually decreases and reaches a minimum value in the third state C. Therefore, the device does not immediately return to a low on-resistance state, and the transient on-resistance characteristics are adversely affected. In particular, when the chip size is large, the amount of holes to be supplied to narrow the width of the depletion layer in the third state C increases, and the larger the chip size, the more delay there is in the supply of holes. In general, the chip size that adversely affects the on-resistance characteristics is about several mm square or more.

また、従来のフローティング構造の別の装置として、トレンチの側壁に設けられたゲート絶縁膜に沿って、かつｐ-型ベース領域とフローティング状態のｐ型拡散領域（ｐ型埋め込み領域）とを連結するように設けられ、オン状態のときにフローティング状態のｐ型拡散領域へのホール供給路となるｐ--型拡散領域を備えた装置が提案されている（例えば、下記特許文献３参照。）。 As another conventional floating structure device, a device has been proposed that includes a p-type diffusion region that is provided along a gate insulating film provided on the side wall of a trench and that connects a p - type base region to a floating p-type diffusion region (p-type buried region), and that serves as a hole supply path to the floating p - type diffusion region when in the on state (see, for example, Patent Document 3 below).

下記特許文献３に示す構造について説明する。図８は、従来の半導体装置の別の一例の構造を示す断面図である。図８には、直線状の平面形状を有するトレンチ１０５に埋め込んだゲート電極１０８をトレンチ１０５の長手方向に平行に切断した断面構造を示す。図８は、下記特許文献３の図４に相当する。図８に示す従来の半導体装置２００が図６に示す従来の半導体装置１００と異なる点は、ｎ-型ドリフト層１０２の内部にｐ--型拡散領域１１２が設けられている点である。ｐ--型拡散領域１１２は、堆積絶縁層１０６の、トレンチ１０５側壁の部分に沿って設けられ、ｐ-型ベース領域１０３とｐ型埋め込み領域１０９とを連結する。 The structure shown in the following Patent Document 3 will be described. FIG. 8 is a cross-sectional view showing the structure of another example of a conventional semiconductor device. FIG. 8 shows a cross-sectional structure in which a gate electrode 108 embedded in a trench 105 having a linear planar shape is cut parallel to the longitudinal direction of the trench 105. FIG. 8 corresponds to FIG. 4 of the following Patent Document 3. The conventional semiconductor device 200 shown in FIG. 8 is different from the conventional semiconductor device 100 shown in FIG. 6 in that a p - type diffusion region 112 is provided inside the n - type drift layer 102. The p - type diffusion region 112 is provided along the side wall of the trench 105 in the deposited insulating layer 106, and connects the p - type base region 103 and the p-type buried region 109.

ｐ--型拡散領域１１２は、不純物濃度が極めて低く、ｎ-型ドリフト層１０２との間のｐｎ接合から広がる空乏層により超高抵抗な領域となる。このため、オフ状態のときには、ｐ型埋め込み領域１０９は、図６に示す従来の半導体装置１００（下記特許文献１，２）と同様にフローティング状態となる。したがって、上述したフローティング構造と同様に、ドレイン－ソース間の耐圧が保持された状態となり、高耐圧化を図ることができる。一方、オン状態のときには、ｐ--型拡散領域１１２によってｐ型埋め込み領域１０９がソース電位に固定されることで、ｐ型埋め込み領域１０９からｎ-型ドリフト層１０２へホールが供給される。したがって、オン状態のときに供給されるホールの量を増やすことができる。 The p - type diffusion region 112 has an extremely low impurity concentration, and becomes an ultra-high resistance region due to a depletion layer spreading from the pn junction with the n - type drift layer 102. Therefore, in the off state, the p-type buried region 109 is in a floating state similar to the conventional semiconductor device 100 shown in FIG. 6 (Patent Documents 1 and 2 below). Therefore, similar to the above-mentioned floating structure, the drain-source breakdown voltage is maintained, and a high breakdown voltage can be achieved. On the other hand, in the on state, the p - type buried region 109 is fixed to the source potential by the p-type diffusion region 112, and holes are supplied from the p-type buried region 109 to the n - type drift layer 102. Therefore, the amount of holes supplied in the on state can be increased.

図８において、符号１１５～１１９は、それぞれ、終端構造部２０２のトレンチ、堆積絶縁層、ゲート絶縁膜、ゲート電極およびｐ型埋め込み領域である。終端構造部２０２のトレンチ１１５、堆積絶縁層１１６、ゲート絶縁膜１１７、ゲート電極１１８およびｐ型埋め込み領域１１９は、活性領域２０１のトレンチ１０５、堆積絶縁層１０６、ゲート絶縁膜１０７、ゲート電極１０８およびｐ型埋め込み領域１０９と同様の構造を有する。ゲート電極１１８は最も活性領域２０１側のトレンチ１１５に設けられ、その他のトレンチ１１５には堆積絶縁層１１６が埋め込まれている。終端構造部２０２は、活性領域２０１の周囲を囲み、ｎ-型ドリフト層１０２の第１主面側の電界を緩和し耐圧を保持する領域である。 8, reference numerals 115 to 119 respectively denote the trench, the deposited insulating layer, the gate insulating film, the gate electrode, and the p-type buried region of the termination structure 202. The trench 115, the deposited insulating layer 116, the gate insulating film 117, the gate electrode 118, and the p-type buried region 119 of the termination structure 202 have the same structure as the trench 105, the deposited insulating layer 106, the gate insulating film 107, the gate electrode 108, and the p-type buried region 109 of the active region 201. The gate electrode 118 is provided in the trench 115 closest to the active region 201, and the deposited insulating layer 116 is buried in the other trenches 115. The termination structure 202 is a region that surrounds the active region 201 and relieves the electric field on the first main surface side of the n - type drift layer 102 and maintains a breakdown voltage.

特開２００５－１４２２４３号公報JP 2005-142243 A 特開平９－１９１１０９号公報Japanese Patent Application Laid-Open No. 9-191109 特開２００７－２４２８５２号公報JP 2007-242852 A

しかしながら、上記特許文献１，２には、トレンチ１０５の底部付近の電界強度を低下させることはできるが、オン状態のときに少数キャリア（ホール）の引き抜きを防止することについて記載されていない。また、上記特許文献１，２を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの伝導度変調効果を利用したデバイスに適用したとしても、伝導度変調効果は向上されない。また、上記特許文献３では、ＩＧＢＴなどの伝導度変調効果を利用したデバイスに適用した場合、オン状態のときにソース電位に固定されたｐ型埋め込み領域１０９からホールが引き抜かれる。このため、伝導度変調が起こりにくくなり、オン抵抗特性が悪化するという問題がある。 However, although the above-mentioned Patent Documents 1 and 2 can reduce the electric field strength near the bottom of the trench 105, they do not mention preventing the extraction of minority carriers (holes) in the on-state. In addition, even if the above-mentioned Patent Documents 1 and 2 are applied to a device that uses the conductivity modulation effect, such as an insulated gate bipolar transistor (IGBT), the conductivity modulation effect is not improved. In addition, in the above-mentioned Patent Document 3, when applied to a device that uses the conductivity modulation effect, such as an IGBT, holes are extracted from the p-type buried region 109 fixed to the source potential in the on-state. This makes it difficult for conductivity modulation to occur, resulting in a problem of deterioration of the on-resistance characteristics.

この発明は、上述した従来技術による問題点を解消するため、オン抵抗特性を向上させることができる半導体装置を提供することを目的とする。 The purpose of this invention is to provide a semiconductor device that can improve the on-resistance characteristics in order to solve the problems of the conventional technology described above.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型のドリフト層の第１主面側に、第２導電型のベース領域が設けられている。前記ベース領域の内部に、第１導電型のエミッタ領域が選択的に設けられている。前記エミッタ領域は、前記ドリフト層よりも高不純物濃度である。トレンチは、前記エミッタ領域および前記ベース領域を貫通して前記ドリフト層に達する。前記トレンチの底部に、第１の厚さを有する絶縁層が設けられている。前記トレンチの側壁に、第２の厚さを有するゲート絶縁膜が設けられている。前記ゲート絶縁膜の内側であって前記絶縁層の上に、ゲート電極が設けられている。ゲートトレンチ部は、前記絶縁層、前記ゲート絶縁膜および前記ゲート電極を有する。エミッタ電極は、層間絶縁膜によって前記ゲート電極から絶縁されている。隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く、第２導電型の高濃度領域が設けられている。前記高濃度領域は、前記ベース領域よりも高不純物濃度である。前記高濃度領域と接するように、第１導電型のブロッキング領域が設けられている。前記ブロッキング領域は、前記ドリフト層よりも高不純物濃度である。前記エミッタ領域および前記高濃度領域は、前記エミッタ電極に接続されている。前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられている。前記高濃度領域は、前記エミッタ領域および前記ベース領域を貫通して、前記エミッタ領域および前記ベース領域に接し、前記ブロッキング領域に達している。 In order to solve the above-mentioned problems and achieve the object of the present invention, the semiconductor device according to the present invention has the following features. A base region of a second conductivity type is provided on the first main surface side of a drift layer of a first conductivity type. An emitter region of a first conductivity type is selectively provided inside the base region. The emitter region has a higher impurity concentration than the drift layer. A trench penetrates the emitter region and the base region to reach the drift layer. An insulating layer having a first thickness is provided on the bottom of the trench. A gate insulating film having a second thickness is provided on the side wall of the trench. A gate electrode is provided inside the gate insulating film and on the insulating layer. A gate trench portion has the insulating layer, the gate insulating film, and the gate electrode. The emitter electrode is insulated from the gate electrode by an interlayer insulating film. A high concentration region of a second conductivity type is provided between adjacent gate trench portions, deeper toward the second main surface side of the drift layer than the bottom of the trench. The high concentration region has a higher impurity concentration than the base region. A blocking region of a first conductivity type is provided so as to contact the high concentration region. The blocking region has a higher impurity concentration than the drift layer. The emitter region and the high concentration region are connected to the emitter electrode . The blocking region is provided at a position deeper than the bottom of the trench on the second main surface side of the drift layer. The high concentration region penetrates the emitter region and the base region, contacts the emitter region and the base region, and reaches the blocking region.

また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト層の前記第２主面側に設けられた、前記ベース領域よりも高不純物濃度の第２導電型のコレクタ層と、前記コレクタ層に接するコレクタ電極と、を備えることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, it further comprises a collector layer of a second conductivity type having a higher impurity concentration than the base region, which is provided on the second main surface side of the drift layer, and a collector electrode in contact with the collector layer.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型のドリフト層の第１主面側に、第２導電型のベース領域が設けられている。前記ベース領域の内部に、第１導電型のソース領域が選択的に設けられている。前記ソース領域は、前記ドリフト層よりも高不純物濃度である。トレンチは、前記ソース領域および前記ベース領域を貫通して前記ドリフト層に達する。前記トレンチの底部に、第１の厚さを有する絶縁層が設けられている。前記トレンチの側壁に、第２の厚さを有するゲート絶縁膜が設けられている。前記ゲート絶縁膜の内側であって前記絶縁層の上に、ゲート電極が設けられている。ゲートトレンチ部は、前記絶縁層、前記ゲート絶縁膜および前記ゲート電極を有する。ソース電極は、層間絶縁膜によって前記ゲート電極から絶縁されている。隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く、第２導電型の高濃度領域が設けられている。前記高濃度領域は、前記ベース領域よりも高不純物濃度である。前記高濃度領域と接するように、第１導電型のブロッキング領域が設けられている。前記ブロッキング領域は、前記ドリフト層よりも高不純物濃度である。前記ソース領域および前記高濃度領域は、前記ソース電極に接続されている。前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられている。前記高濃度領域は、前記ソース領域および前記ベース領域を貫通して、前記ソース領域および前記ベース領域に接し、前記ブロッキング領域に達している。 In order to solve the above-mentioned problems and achieve the object of the present invention, the semiconductor device according to the present invention has the following features. A base region of a second conductivity type is provided on the first main surface side of a drift layer of a first conductivity type. A source region of a first conductivity type is selectively provided inside the base region. The source region has a higher impurity concentration than the drift layer. A trench penetrates the source region and the base region to reach the drift layer. An insulating layer having a first thickness is provided at the bottom of the trench. A gate insulating film having a second thickness is provided on the side wall of the trench. A gate electrode is provided inside the gate insulating film and on the insulating layer. A gate trench portion has the insulating layer, the gate insulating film, and the gate electrode. The source electrode is insulated from the gate electrode by an interlayer insulating film. A high concentration region of a second conductivity type is provided between adjacent gate trench portions, deeper toward the second main surface side of the drift layer than the bottom of the trench. The high concentration region has a higher impurity concentration than the base region. A blocking region of a first conductivity type is provided so as to contact the high concentration region. The blocking region has a higher impurity concentration than the drift layer. The source region and the high concentration region are connected to the source electrode. The blocking region is provided at a position deeper on the second main surface side of the drift layer than the bottom of the trench. The high concentration region penetrates the source region and the base region, contacts the source region and the base region, and reaches the blocking region.

また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト層の前記第２主面側に設けられた、前記ベース領域よりも高不純物濃度の第２導電型のドレイン層と、前記ドレイン層に接するドレイン電極と、を備えることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, it further comprises a drain layer of a second conductivity type having a higher impurity concentration than the base region, which is provided on the second main surface side of the drift layer, and a drain electrode in contact with the drain layer.

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層の前記第１の厚さは、前記ゲート絶縁膜の前記第２の厚さよりも厚いことを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the first thickness of the insulating layer is thicker than the second thickness of the gate insulating film.

また、この発明にかかる半導体装置は、上述した発明において、前記ゲート絶縁膜の前記第２の厚さは、５０ｎｍ以上２００ｎｍ以下であることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the second thickness of the gate insulating film is 50 nm or more and 200 nm or less.

また、この発明にかかる半導体装置は、上述した発明において、前記高濃度領域は、前記ドリフト層との間に前記第１主面と直交するｐｎ接合面を形成するカラム領域であることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the high concentration region is a column region that forms a pn junction surface between the drift layer and the column region and that is perpendicular to the first main surface.

また、この発明にかかる半導体装置は、上述した発明において、前記ブロッキング領域は、前記ドリフト層の内部に設けられている。前記ドリフト層は、エピタキシャル層であることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the blocking region is provided inside the drift layer. The drift layer is an epitaxial layer.

また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト層は、１００μｍ以上１５０μｍ以下の厚さを有することを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the drift layer has a thickness of 100 μm or more and 150 μm or less.

また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト層は、１×１０14／ｃｍ3以上１×１０16／ｃｍ3以下の不純物濃度を有することを特徴とする。 In the semiconductor device according to the present invention, in the above-mentioned invention, the drift layer has an impurity concentration of 1×10 14 /cm 3 or more and 1×10 16 /cm 3 or less.

また、この発明にかかる半導体装置は、上述した発明において、前記ベース領域は、１×１０15／ｃｍ3以上１×１０17／ｃｍ3以下の不純物濃度を有することを特徴とする。 In the semiconductor device according to the present invention, in the above-mentioned invention, the base region has an impurity concentration of 1×10 15 /cm 3 or more and 1×10 17 /cm 3 or less.

また、この発明にかかる半導体装置は、上述した発明において、前記高濃度領域は、前記ゲートトレンチ部から離れて設けられていることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the high concentration region is provided away from the gate trench portion.

また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト層は、前記トレンチの底部を囲んでいることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the drift layer surrounds the bottom of the trench.

また、この発明にかかる半導体装置は、上述した発明において、前記ベース領域は、前記ゲート電極に対向する部分にチャネルが形成される領域があることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the base region has a region in which a channel is formed in a portion facing the gate electrode.

上述した発明によれば、高濃度領域とドリフト層との間のｐｎ接合に電界を集中させることができるため、トレンチ底部の絶縁層付近の電界強度を低下させることができ、オン抵抗と耐圧とのトレードオフ関係を向上させることができる。 According to the above-mentioned invention, the electric field can be concentrated at the pn junction between the high concentration region and the drift layer, so that the electric field strength near the insulating layer at the bottom of the trench can be reduced, improving the trade-off relationship between on-resistance and breakdown voltage.

本発明にかかる半導体装置によれば、オン抵抗特性を向上させることができるという効果を奏する。 The semiconductor device according to the present invention has the effect of improving the on-resistance characteristics.

実施の形態１にかかる半導体装置の構造を示す断面図である。1 is a cross-sectional view showing a structure of a semiconductor device according to a first embodiment; 実施の形態２にかかる半導体装置の構造を示す断面図である。FIG. 11 is a cross-sectional view showing a structure of a semiconductor device according to a second embodiment. 実施の形態３にかかる半導体装置の構造を示す断面図である。FIG. 11 is a cross-sectional view showing a structure of a semiconductor device according to a third embodiment. 実施の形態４にかかる半導体装置の構造を示す断面図である。FIG. 11 is a cross-sectional view showing a structure of a semiconductor device according to a fourth embodiment. 実施の形態５にかかる半導体装置の構造を示す断面図である。FIG. 13 is a cross-sectional view showing a structure of a semiconductor device according to a fifth embodiment. 従来の半導体装置の要部の構造を示す断面図である。FIG. 1 is a cross-sectional view showing a structure of a main part of a conventional semiconductor device. 従来の半導体装置の電圧波形を示す特性図である。FIG. 11 is a characteristic diagram showing a voltage waveform of a conventional semiconductor device. 従来の半導体装置の別の一例の構造を示す断面図である。FIG. 11 is a cross-sectional view showing the structure of another example of a conventional semiconductor device.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Below, with reference to the attached drawings, a preferred embodiment of the semiconductor device according to the present invention will be described in detail. In this specification and the attached drawings, in layers and regions marked with n or p, electrons or holes, respectively, are the majority carriers. In addition, + and - marked with n or p, respectively, indicate a higher impurity concentration and a lower impurity concentration than layers or regions not marked with that letter. In the following description of the embodiment and the attached drawings, similar configurations are marked with the same reference numerals, and duplicate explanations will be omitted.

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、実施の形態１にかかる半導体装置のオフ状態における断面構造を示す。オフ状態とは、半導体装置が動作しない状態であり、ゲート電圧を少なくとも０Ｖ以下にした状態（ゲート電極にゲート電圧を印加しないまたは負のゲート電圧を印加した状態）である。オン状態とは、半導体装置が動作する状態であり、ゲート電圧を閾値電圧以上とした状態である（ゲート電圧≧閾値電圧）。図１に示すように、実施の形態１にかかる半導体装置において、ｎ-型ドリフト層（半導体層）２の第１主面側には、トレンチゲート構造のＭＯＳゲート構造が設けられている。ＭＯＳゲート構造は、ｐ-型ベース領域（第１半導体領域）３、ｎ+型エミッタ領域（第２半導体領域）４、トレンチ５、堆積絶縁層（絶縁層）６、ゲート絶縁膜７およびゲート電極８からなる。 (Embodiment 1)
The structure of the semiconductor device according to the first embodiment will be described. FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment. FIG. 1 shows the cross-sectional structure of the semiconductor device according to the first embodiment in the off state. The off state is a state in which the semiconductor device does not operate, and the gate voltage is at least 0 V or less (a state in which no gate voltage is applied to the gate electrode or a negative gate voltage is applied). The on state is a state in which the semiconductor device operates, and the gate voltage is a threshold voltage or more (gate voltage ≧ threshold voltage). As shown in FIG. 1, in the semiconductor device according to the first embodiment, a MOS gate structure having a trench gate structure is provided on the first main surface side of the n - type drift layer (semiconductor layer) 2. The MOS gate structure is composed of a p - type base region (first semiconductor region) 3, an n + type emitter region (second semiconductor region) 4, a trench 5, a deposited insulating layer (insulating layer) 6, a gate insulating film 7, and a gate electrode 8.

ｎ-型ドリフト層２の第２主面側には、ｐ+型コレクタ層（第４半導体領域）１が設けられている。ｐ+型コレクタ層１は、ｎ-型ドリフト層２の第２主面の表面層に例えばイオン注入によって形成した拡散領域であってもよいし、実施の形態１にかかる半導体装置を作製（製造）するために用意したｐ+型出発基板（半導体チップ）で構成されていてもよい。ｐ+型コレクタ層１をｐ+型出発基板とする場合、ｎ-型ドリフト層２は、ｐ+型コレクタ層１となるｐ+型出発基板の例えばおもて面に堆積したエピタキシャル層である。ｐ-型ベース領域３は、ｎ-型ドリフト層２の第１主面側に設けられている。ｐ-型ベース領域３は、ｎ-型ドリフト層２の第１主面に堆積したエピタキシャル層であってもよいし、ｎ-型ドリフト層２の第１主面の表面層に例えばイオン注入によって形成された拡散領域であってもよい。 A p + -type collector layer (fourth semiconductor region) 1 is provided on the second main surface side of the n -type drift layer 2. The p + -type collector layer 1 may be a diffusion region formed, for example, by ion implantation in the surface layer of the second main surface of the n -type drift layer 2, or may be composed of a p + -type starting substrate (semiconductor chip) prepared for fabricating (manufacturing) the semiconductor device according to the first embodiment. When the p + -type collector layer 1 is a p + -type starting substrate, the n -type drift layer 2 is an epitaxial layer deposited, for example, on the front surface of the p + -type starting substrate that becomes the p + -type collector layer 1. The p -type base region 3 is provided on the first main surface side of the n -type drift layer 2. The p -type base region 3 may be an epitaxial layer deposited on the first main surface of the n -type drift layer 2, or may be a diffusion region formed, for example, by ion implantation in the surface layer of the first main surface of the n -type drift layer 2.

ｐ-型ベース領域３の不純物濃度は、低くするほど閾値電圧が低くなるが、ゲート電圧を少なくとも０Ｖ以下にしたときに、ｐ-型ベース領域３の、ゲート電極８に対向する部分にチャネル（ｎ型の反転層）が形成されない（オン状態にならない）程度に低いことが好ましい。ｎ+型エミッタ領域４は、ｐ-型ベース領域３の内部に選択的に設けられている。ｎ+型エミッタ領域４は、エピタキシャル層であってもよいし、例えばイオン注入によって形成された拡散領域であってもよい。トレンチ５は、ｎ+型エミッタ領域４およびｐ-型ベース領域３を貫通してｎ-型ドリフト層２に達する。堆積絶縁層６は、トレンチ５の内部のコレクタ側に設けられている。すなわち、堆積絶縁層６は、トレンチ５の底部（コレクタ側端部）に埋め込まれている。 The lower the impurity concentration of the p -type base region 3, the lower the threshold voltage becomes, but it is preferable that the impurity concentration is low enough that a channel (n-type inversion layer) is not formed (the p -type base region 3 is not turned on) in the portion of the p -type base region 3 facing the gate electrode 8 when the gate voltage is at least 0V or less. The n + type emitter region 4 is selectively provided inside the p -type base region 3. The n + type emitter region 4 may be an epitaxial layer or a diffusion region formed by ion implantation, for example. The trench 5 penetrates the n + type emitter region 4 and the p -type base region 3 to reach the n -type drift layer 2. The deposited insulating layer 6 is provided on the collector side inside the trench 5. That is, the deposited insulating layer 6 is embedded in the bottom (collector side end) of the trench 5.

ゲート電極８は、トレンチ５の内部において堆積絶縁層６の表面上（エミッタ側）に設けられている。ゲート電極８は、トレンチ５の側壁に設けられたゲート絶縁膜７を挟んでｐ-型ベース領域３、ｎ+型エミッタ領域４およびｎ-型ドリフト層２に対向する。すなわち、ゲート電極８のコレクタ側の端部は、ｐ-型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合２１よりもコレクタ側に位置する。ｎ-型ドリフト層２の内部には、ｐ-型ベース領域３と離してｐ型拡散領域（ｐ型埋め込み領域（第３半導体領域））９が選択的に設けられている。ｐ型埋め込み領域９は、トレンチ５の底部を囲むようにｎ-型ドリフト層２の内部に埋め込まれており、堆積絶縁層６を挟んでゲート電極８に対向する。すなわち、ｐ型埋め込み領域９の内部にトレンチ５の底部が位置する。 The gate electrode 8 is provided on the surface (emitter side) of the deposited insulating layer 6 inside the trench 5. The gate electrode 8 faces the p - type base region 3, the n + -type emitter region 4, and the n - type drift layer 2 with a gate insulating film 7 provided on the side wall of the trench 5 interposed therebetween. That is, the collector-side end of the gate electrode 8 is located closer to the collector than the pn junction 21 between the p - type base region 3 and the n - type drift layer 2. A p-type diffusion region (p - type buried region (third semiconductor region)) 9 is selectively provided inside the n - type drift layer 2, separated from the p-type base region 3. The p-type buried region 9 is buried inside the n - type drift layer 2 so as to surround the bottom of the trench 5, and faces the gate electrode 8 with the deposited insulating layer 6 interposed therebetween. That is, the bottom of the trench 5 is located inside the p-type buried region 9.

ｐ型埋め込み領域９は、トレンチ側壁に設けられたゲート絶縁膜７を挟んでゲート電極８に対向しない程度に、トレンチ５の内壁に沿ってエミッタ側に延在していてもよい。すなわち、堆積絶縁層６の厚さｔ１は、トレンチ５の側壁に設けられたゲート絶縁膜７を挟んでｐ型埋め込み領域９とゲート電極８とが対向しない程度に厚い。ｐ型埋め込み領域９は、ｎ-型ドリフト層２にかかる電界を緩和する機能を有する。ｐ型埋め込み領域９は、例えばイオン注入によって形成された拡散領域であってもよい。ｐ型埋め込み領域９の不純物濃度は、設計条件に合わせて種々変更可能であり、エネルギー準位の縮退が起きない（フェルミ準位が価電子帯中に移動しない）程度に高くてもよい。例えば、ｐ型埋め込み領域９の不純物濃度は、コレクタに高電圧が印加された場合においてもｐ型埋め込み領域９全体が空乏化しない程度に高く、例えばｎ-型ドリフト層２の不純物濃度と同程度以上に設定されている。 The p-type buried region 9 may extend to the emitter side along the inner wall of the trench 5 to such an extent that it does not face the gate electrode 8 across the gate insulating film 7 provided on the side wall of the trench. That is, the thickness t1 of the deposited insulating layer 6 is thick enough that the p-type buried region 9 and the gate electrode 8 do not face each other across the gate insulating film 7 provided on the side wall of the trench 5. The p-type buried region 9 has a function of relaxing the electric field applied to the n - type drift layer 2. The p-type buried region 9 may be a diffusion region formed by ion implantation, for example. The impurity concentration of the p-type buried region 9 can be changed in various ways according to the design conditions, and may be high enough to prevent degeneration of the energy level (the Fermi level does not move into the valence band). For example, the impurity concentration of the p-type buried region 9 is high enough that the entire p-type buried region 9 is not depleted even when a high voltage is applied to the collector, and is set to, for example, the same level as or higher than the impurity concentration of the n - type drift layer 2.

ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分には、オフ状態のときにゲート絶縁膜７に沿ってｐ型の反転層１２が形成される（図中ハッチングで示す部分）。このｐ型の反転層１２によってｐ-型ベース領域３とｐ型埋め込み領域９とが電気的に接続される。このため、オフ状態の時にｐ型埋め込み領域９はエミッタ電位に固定される。オフ状態のときにｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にｐ型の反転層１２を生じさせるために、ｎ-型ドリフト層２の不純物濃度、ゲート絶縁膜７の厚さｔ２、およびゲート電極８の仕事関数が適宜設定される。具体的には、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度は、オフ状態のときにｐ型の反転層１２が生じる（すなわちホールが存在する）程度に低く設定されている。 In the portion of the n - type drift layer 2 sandwiched between the p - type base region 3 and the p-type buried region 9, a p-type inversion layer 12 is formed along the gate insulating film 7 in the off state (the portion shown by hatching in the figure). The p - type base region 3 and the p-type buried region 9 are electrically connected by this p-type inversion layer 12. Therefore, in the off state, the p-type buried region 9 is fixed to the emitter potential. In order to generate a p-type inversion layer 12 in the portion of the n - type drift layer 2 sandwiched between the p - type base region 3 and the p-type buried region 9 in the off state, the impurity concentration of the n - type drift layer 2, the thickness t2 of the gate insulating film 7, and the work function of the gate electrode 8 are appropriately set. Specifically, the impurity concentration of the portion of the n - type drift layer 2 sandwiched between the p - type base region 3 and the p-type buried region 9 is set low enough to generate a p-type inversion layer 12 (i.e., holes exist) in the off state.

ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度は、ｎ-型ドリフト層２の他の部分の不純物濃度と異なっていてもよい。例えば、ｎ-型ドリフト層２の不純物濃度が１×１０14／ｃｍ3以上１×１０16／ｃｍ3以下程度の範囲内である場合、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度は例えば１×１０17／ｃｍ3以下程度である。ゲート絶縁膜７の厚さｔ２は、オフ状態のときに、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にｐ型の反転層１２を生じさせる程度に薄く設定されていればよい。すなわち、ゲート絶縁膜７の厚さｔ２は、上記条件を満たしていればよく、例えば、堆積絶縁層６の厚さよりも薄くてもよいし、堆積絶縁層６と同じ厚さであってもよい。 The impurity concentration of the n - type drift layer 2 in the portion sandwiched between the p - type base region 3 and the p-type buried region 9 may be different from the impurity concentration of the other portion of the n - type drift layer 2. For example, when the impurity concentration of the n - type drift layer 2 is within a range of about 1×10 14 /cm 3 or more and 1×10 16 /cm 3 or less, the impurity concentration of the n - type drift layer 2 in the portion sandwiched between the p - type base region 3 and the p-type buried region 9 is, for example, about 1×10 17 /cm 3 or less. The thickness t2 of the gate insulating film 7 may be set thin enough to generate a p-type inversion layer 12 in the portion of the n - type drift layer 2 sandwiched between the p - type base region 3 and the p-type buried region 9 in the off state. That is, the thickness t2 of the gate insulating film 7 may be set to be thin enough to generate a p-type inversion layer 12 in the portion of the n-type drift layer 2 sandwiched between the p-type base region 3 and the p-type buried region 9 in the off state. That is, the thickness t2 of the gate insulating film 7 may satisfy the above condition, and may be, for example, thinner than the thickness of the deposited insulating layer 6 or may be the same thickness as the deposited insulating layer 6.

例えば、ゲート絶縁膜７の厚さｔ２を１００ｎｍとし、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度を１×１０17／ｃｍ3とした場合、ゲート電圧が－１０Ｖ程度のときにｐ型の反転層１２が形成される。ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分の不純物濃度が１×１０17／ｃｍ3以下程度であれば、ゲート電圧が－１５Ｖ程度まで低くなるようにシフトさせるアプリケーション（製品）においてもｐ型の反転層１２を形成することができる。また、ｎ-型ドリフト層２の不純物濃度が均一に５×１０14／ｃｍ3以下程度である場合（例えば耐圧１３ｋＶクラス）、ゲート電圧が－２Ｖ程度であってもｐ型の反転層１２を形成することができる。 For example, when the thickness t2 of the gate insulating film 7 is 100 nm and the impurity concentration of the portion of the n -type drift layer 2 sandwiched between the p -type base region 3 and the p-type buried region 9 is 1×10 17 /cm 3 , the p-type inversion layer 12 is formed when the gate voltage is about −10 V. If the impurity concentration of the portion of the n -type drift layer 2 sandwiched between the p -type base region 3 and the p-type buried region 9 is about 1×10 17 /cm 3 or less, the p-type inversion layer 12 can be formed even in an application (product) in which the gate voltage is shifted to be lower to about −15 V. Furthermore, when the impurity concentration of the n -type drift layer 2 is uniformly about 5×10 14 /cm 3 or less (for example, a breakdown voltage of 13 kV class), the p-type inversion layer 12 can be formed even when the gate voltage is about −2 V.

また、ゲート電圧が０Ｖ程度であっても、ゲート電極８の仕事関数を適宜設定することで、ｐ型の反転層１２を形成可能である。この場合、ゲート電極８は、例えば、ｎ-型ドリフト層２との仕事関数差によってｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分（ｎ-型ドリフト層２の、ゲート絶縁膜７との界面付近）にホールを生じさせるような仕事関数をもつ電極材料で形成されていればよい。具体的には、ゲート電極８の電極材料として、例えば１×１０18／ｃｍ3程度に高不純物濃度のｐ型炭化珪素（ＳｉＣ）半導体や、ｐ型不純物をドープしたドープドポリシリコン（ｄｏｐｅｄ ｐｏｌｙ－Ｓｉ）等を用いてもよい。エミッタ電極（第１電極）１０は、ｐ-型ベース領域３およびｎ+型エミッタ領域４に接し、図示省略する層間絶縁膜によってゲート電極８と電気的に絶縁されている。コレクタ電極（第２電極）１１は、ｐ+型コレクタ層１に接する。 Even if the gate voltage is about 0V, the p-type inversion layer 12 can be formed by appropriately setting the work function of the gate electrode 8. In this case, the gate electrode 8 may be formed of an electrode material having a work function that generates holes in the portion of the n - type drift layer 2 sandwiched between the p - type base region 3 and the p-type buried region 9 (near the interface of the n - type drift layer 2 with the gate insulating film 7) due to the work function difference with the n-type drift layer 2. Specifically, the electrode material of the gate electrode 8 may be, for example, a p-type silicon carbide (SiC) semiconductor with a high impurity concentration of about 1×10 18 /cm 3 , or doped polysilicon (doped poly-Si) doped with p-type impurities. The emitter electrode (first electrode) 10 contacts the p - type base region 3 and the n + type emitter region 4, and is electrically insulated from the gate electrode 8 by an interlayer insulating film not shown. A collector electrode (second electrode) 11 is in contact with the p + -type collector layer 1 .

特に限定しないが、例えば実施の形態１にかかる半導体装置が耐圧１３ｋＶクラスである場合、ｎ+型エミッタ領域４およびｐ+型コレクタ層１は十分に高い不純物濃度（１×１０18／ｃｍ3以上程度）であり、その厚さは０．１μｍ以上程度である。ｐ-型ベース領域３の不純物濃度は、ゲート絶縁膜７の厚さｔ２にもよるが、１×１０15／ｃｍ3以上１×１０17／ｃｍ3以下程度である。ｎ-型ドリフト層２の厚さは１００μｍ以上１５０μｍ以下程度である。ｎ-型ドリフト層２の不純物濃度は上述した範囲程度であり、好ましくは５×１０14／ｃｍ3以下程度である。トレンチ５の深さは１μｍ以上３μｍ以下程度である。ゲート絶縁膜７の厚さｔ２は５０ｎｍ以上２００ｎｍ以下程度である。ｐ型埋め込み領域９の不純物濃度は１×１０18／ｃｍ3程度以上である。 Although not particularly limited, for example, when the semiconductor device according to the first embodiment has a breakdown voltage of 13 kV, the n + emitter region 4 and the p + collector layer 1 have a sufficiently high impurity concentration (about 1×10 18 /cm 3 or more), and their thickness is about 0.1 μm or more. The impurity concentration of the p - type base region 3 is about 1×10 15 /cm 3 or more and 1×10 17 /cm 3 or less, depending on the thickness t2 of the gate insulating film 7. The thickness of the n - type drift layer 2 is about 100 μm or more and 150 μm or less. The impurity concentration of the n - type drift layer 2 is about the above-mentioned range, preferably about 5×10 14 /cm 3 or less. The depth of the trench 5 is about 1 μm or more and 3 μm or less. The thickness t2 of the gate insulating film 7 is about 50 nm or more and 200 nm or less. The impurity concentration of the p-type buried region 9 is about 1×10 18 /cm 3 or more.

次に、実施の形態１にかかる半導体装置の動作について説明する。エミッタ電極１０は、グランドに接地された状態か、負の電圧が印加された状態となっている（エミッタ電位≦０）。コレクタ電極１１は、正の電圧が印加された状態となっている（コレクタ電位＞０）。この状態では、ｐ-型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合２１は逆バイアスされている。このため、ｐ-型ベース領域３およびｎ-型ドリフト層２の内部に空乏層（不図示）が広がり、伝導キャリアである電子の経路（チャネル）が遮断されている。このとき、ゲート電極８にゲート電圧を印加しないまたは負のゲート電圧を印加した状態（ゲート電圧≦０Ｖ）では、エミッタ－コレクタ間に電流は流れない。すなわち、オフ状態が維持される。オフ状態が維持されている間、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にはゲート絶縁膜７に沿ってｐ型の反転層１２が形成され、ｐ-型ベース領域３とｐ型埋め込み領域９とが電気的に接続される。このため、ｐ型埋め込み領域９はｐ-型ベース領域３とほぼ同じベース（エミッタ）電位に固定され、ｐ型埋め込み領域９とｎ-型ドリフト層２との間のｐｎ接合２２も逆バイアスされる。 Next, the operation of the semiconductor device according to the first embodiment will be described. The emitter electrode 10 is in a state where it is grounded to the ground or a negative voltage is applied thereto (emitter potential ≦0). The collector electrode 11 is in a state where a positive voltage is applied thereto (collector potential >0). In this state, the pn junction 21 between the p -type base region 3 and the n -type drift layer 2 is reverse biased. Therefore, a depletion layer (not shown) spreads inside the p -type base region 3 and the n -type drift layer 2, and the path (channel) of electrons, which are conductive carriers, is blocked. At this time, in a state where no gate voltage is applied to the gate electrode 8 or a negative gate voltage is applied thereto (gate voltage ≦0V), no current flows between the emitter and the collector. That is, the off state is maintained. While the off state is maintained, a p - type inversion layer 12 is formed along the gate insulating film 7 in the portion of the n -type drift layer 2 sandwiched between the p -type base region 3 and the p - type buried region 9, and the p -type base region 3 and the p-type buried region 9 are electrically connected. Therefore, the p-type buried region 9 is fixed to approximately the same base (emitter) potential as the p - type base region 3, and the pn junction 22 between the p-type buried region 9 and the n - type drift layer 2 is also reverse biased.

一方、ゲート電極８への印加電圧を閾値電圧以上にした場合（ゲート電圧≧閾値電圧）、ｐ-型ベース領域３の、ｎ+型エミッタ領域４とｎ-型ドリフト層２とに挟まれた部分（ゲート電極８に対向する部分）に、ゲート絶縁膜７に沿ってｎ型の反転層（チャネル（不図示））が形成される。これによって、ｎ+型エミッタ領域４、ｎ型の反転層およびｎ-型ドリフト層２が伝導キャリアである電子の経路となる。すなわち、エミッタ電極１０から出た電子は、ｎ+型エミッタ領域４、ｎ型の反転層およびｎ-型ドリフト層２を通ってコレクタ電極１１へと動き、エミッタ－コレクタ間に電流が流れる。この状態がオン状態である。オン状態のときには、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９とに挟まれた部分にｐ型の反転層１２は生じないため、ｐ型埋め込み領域９はフローティング状態となる。そして、再び、ゲート電極８への印加電圧を少なくとも０Ｖ以下（ゲート電圧≦０Ｖ）にすることで、オン状態からオフ状態に移行する。このように、ゲート電極８への印加電圧によって半導体装置のオン・オフが制御される。 On the other hand, when the voltage applied to the gate electrode 8 is equal to or higher than the threshold voltage (gate voltage ≧ threshold voltage), an n - type inversion layer (channel (not shown)) is formed along the gate insulating film 7 in the portion of the p - type base region 3 sandwiched between the n + type emitter region 4 and the n-type drift layer 2 (the portion facing the gate electrode 8). As a result, the n + type emitter region 4, the n-type inversion layer, and the n - type drift layer 2 become a path for electrons, which are conductive carriers. That is, electrons emitted from the emitter electrode 10 move to the collector electrode 11 through the n + type emitter region 4, the n-type inversion layer, and the n - type drift layer 2, and a current flows between the emitter and the collector. This state is the on state. In the on state, a p-type inversion layer 12 is not formed in the portion of the n - type drift layer 2 sandwiched between the p - type base region 3 and the p-type buried region 9, so that the p-type buried region 9 is in a floating state. Then, the state transitions from the on state to the off state by again applying a voltage to the gate electrode 8 of at least 0 V or less (gate voltage≦0 V). In this manner, the on/off state of the semiconductor device is controlled by the voltage applied to the gate electrode 8.

ゲート電圧が０より大きくかつ閾値電圧未満である状態（０＜ゲート電圧＜閾値電圧）においても、ゲート電圧が０Ｖ以下である場合と同様にｎ型の反転層（チャネル）は形成されない。しかし、実際には、外部からオフ制御のための指令値（ゲート電圧＜閾値電圧）がゲート電極８に印加された後、ゲート電圧が０Ｖになるまでの間、実施の形態１にかかる半導体装置は動作を停止するまでの遷移状態にあり、完全に停止していない。このため、上述した説明においては、実施の形態１にかかる半導体装置の動作が完全に停止する少なくとも０Ｖ以下のゲート電圧である状態をオフ状態としているが、ｎ-型ドリフト層２にｐ型の反転層１２が形成されるときのゲート電圧と、ｐ-型ベース領域３にｎ型の反転層（チャネル）が形成されるとき（オン状態）のゲート電圧（すなわち閾値電圧）とが等しくなるように調整可能であれば、ゲート電圧が閾値電圧未満である場合（ゲート電圧＜閾値電圧）をオフ状態としてもよい。 Even in a state where the gate voltage is greater than 0 and less than the threshold voltage (0<gate voltage<threshold voltage), an n-type inversion layer (channel) is not formed, as in the case where the gate voltage is 0V or less. However, in reality, after a command value for off control (gate voltage<threshold voltage) is applied from the outside to the gate electrode 8, the semiconductor device according to the first embodiment is in a transition state until the operation is stopped until the gate voltage becomes 0V, and is not completely stopped. For this reason, in the above description, a state where the gate voltage is at least 0V or less, at which the operation of the semiconductor device according to the first embodiment is completely stopped, is defined as an off state, but if it is possible to adjust the gate voltage when the p - type inversion layer 12 is formed in the n-type drift layer 2 to be equal to the gate voltage (i.e., the threshold voltage) when the n-type inversion layer (channel) is formed in the p - type base region 3 (on state), the gate voltage when it is less than the threshold voltage (gate voltage<threshold voltage) may be defined as an off state.

また、上述した説明においては、ＩＧＢＴなどの伝導度変調効果を利用したデバイスを例に説明しているが、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用してもよい。この場合、ｐ+型コレクタ層１に代えてｎ+型ドレイン層を設け、ｎ+型エミッタ領域４、エミッタ電極１０およびコレクタ電極１１をそれぞれｎ+型ソース領域、ソース電極およびドレイン電極とする。また、実施の形態１にかかる半導体装置の半導体材料として、シリコン（Ｓｉ）半導体を用いてもよいし、例えば炭化珪素半導体など、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いてもよい。 In the above description, a device utilizing the conductivity modulation effect such as an IGBT is used as an example, but the present invention may be applied to an insulated gate field effect transistor (MOSFET: Metal Oxide Semiconductor Field Effect Transistor). In this case, an n + drain layer is provided instead of the p + collector layer 1, and the n + emitter region 4, the emitter electrode 10, and the collector electrode 11 are respectively an n + source region, a source electrode, and a drain electrode. In addition, as the semiconductor material of the semiconductor device according to the first embodiment, a silicon (Si) semiconductor may be used, or a semiconductor having a wider band gap than silicon (hereinafter, referred to as a wide band gap semiconductor), such as a silicon carbide semiconductor, may be used.

以上、説明したように、実施の形態１によれば、オン状態のときに、ｐ型埋め込み領域はフローティング状態であるため、ｐ型埋め込み領域からエミッタ電極への少数キャリア（ホール）の引き抜きが生じない。このため、ＩＧＢＴなどの伝導度変調効果を利用したデバイスにおいて伝導度変調が妨げられることはない。これにより、オン抵抗特性が悪化することを防止することができる。すなわち、例えば上記特許文献３のようにオン状態のときにｐ型埋め込み領域がエミッタ電位に固定される場合に比べて、オン抵抗特性を向上させることができる。 As described above, according to the first embodiment, in the on state, the p-type buried region is in a floating state, so that minority carriers (holes) are not drawn from the p-type buried region to the emitter electrode. Therefore, in devices that utilize the conductivity modulation effect, such as IGBTs, conductivity modulation is not impeded. This makes it possible to prevent the on-resistance characteristics from deteriorating. In other words, the on-resistance characteristics can be improved compared to the case in which the p-type buried region is fixed to the emitter potential in the on state, as in, for example, Patent Document 3 above.

また、例えば上記特許文献３のようにオフ状態のときにｐ型埋め込み領域がフローティング状態である場合、ｐ型埋め込み領域の電位状態によっては、ゲート電極とｐ型埋め込み領域との電位差が大きくなり堆積絶縁層に高電界が集中する虞がある。一方、実施の形態１によれば、オフ状態のときに、ｐ型埋め込み領域はｐ型の反転層によってｐ-型ベース領域と電気的に接続され、エミッタ電位（例えばグランド）に固定される。これにより、コレクタ電極に高電圧が印加されたとしても、ゲート電極とｐ型埋め込み領域との電位差（堆積絶縁層にかかる電圧）はゲート電圧程度となるため、堆積絶縁層に高電界が集中しない。また、ｐ型埋め込み領域がエミッタ電位に固定されることで、ｎ-型ドリフト層の、ゲート絶縁膜に沿った部分もエミッタ電位に近い電位に保たれ、ゲート絶縁膜にかかる電圧はゲート電圧程度となる。このため、ゲート絶縁膜にも高電界が集中しない。したがって、従来よりも耐圧特性を向上させることができ、動作不良や絶縁破壊などが生じることを防止することができる。また、ゲート酸化膜に高電界が集中しないため、半導体材料の最大電界強度に近い電界を生じさせる程度までコレクタ電圧の許容上限値を高くすることができる。これにより、例えばワイドバンドギャップ半導体を用いて、ワイドバンドギャップ半導体材料の特性限界に近い状態まで高耐圧化が可能となる。 Also, for example, as in Patent Document 3, when the p-type buried region is in a floating state in the off state, depending on the potential state of the p-type buried region, the potential difference between the gate electrode and the p-type buried region may become large, and a high electric field may concentrate in the deposition insulating layer. On the other hand, according to the first embodiment, when in the off state, the p-type buried region is electrically connected to the p - type base region by the p-type inversion layer and fixed to the emitter potential (for example, ground). As a result, even if a high voltage is applied to the collector electrode, the potential difference between the gate electrode and the p-type buried region (the voltage applied to the deposition insulating layer) is about the gate voltage, so that a high electric field does not concentrate in the deposition insulating layer. In addition, by fixing the p-type buried region to the emitter potential, the portion of the n - type drift layer along the gate insulating film is also kept at a potential close to the emitter potential, and the voltage applied to the gate insulating film is about the gate voltage. Therefore, a high electric field does not concentrate on the gate insulating film. Therefore, it is possible to improve the withstand voltage characteristics more than before, and it is possible to prevent malfunctions, insulation breakdown, and the like from occurring. In addition, because the high electric field is not concentrated in the gate oxide film, the allowable upper limit of the collector voltage can be increased to a level that generates an electric field close to the maximum electric field strength of the semiconductor material. This makes it possible to achieve high voltage resistance close to the characteristic limit of the wide bandgap semiconductor material, for example, by using a wide bandgap semiconductor.

また、実施の形態１によれば、オフ状態のときにｎ-型ドリフト層の内部にｐ型の反転層を形成し、このｐ型の反転層によってｐ-型ベース領域とｐ型埋め込み領域とを電気的に接続することができるため、例えば上記特許文献３のようにｐ-型ベース領域とｐ型埋め込み領域とを接続するための拡散領域を形成する必要がない。したがって、従来よりも製造工程を簡略化することができる。 Furthermore, according to the first embodiment, a p - type inversion layer is formed inside the n -type drift layer in the off state, and the p -type base region and the p-type buried region can be electrically connected by this p-type inversion layer, so there is no need to form a diffusion region for connecting the p -type base region and the p-type buried region as in, for example, Patent Document 3. Therefore, the manufacturing process can be simplified compared to the conventional case.

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ-型ドリフト層２の内部に、ｎ-型ドリフト層２よりも不純物濃度の高いｎ型拡散領域（以下、ｎ型ブロッキング領域（第５半導体領域）とする）１３を設けている点である。ｎ型ブロッキング領域１３は、オン状態のときにｎ-型ドリフト層２の内部の少数キャリア（ホール）に対する障壁となり、少数キャリアの蓄積効果を高める機能を有する。これにより、ｎ-型ドリフト層２のキャリア密度を高くすることができるため、オン抵抗を低減することができる。 (Embodiment 2)
Next, the structure of the semiconductor device according to the second embodiment will be described. FIG. 2 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment. The semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in that an n - type diffusion region (hereinafter referred to as an n-type blocking region (fifth semiconductor region)) 13 having a higher impurity concentration than the n - type drift layer 2 is provided inside the n-type drift layer 2. The n-type blocking region 13 functions as a barrier against minority carriers (holes) inside the n - type drift layer 2 in the on state, and has the function of enhancing the accumulation effect of the minority carriers. This makes it possible to increase the carrier density of the n - type drift layer 2, thereby reducing the on-resistance.

ｎ型ブロッキング領域１３は、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９との間に、ｐ-型ベース領域３およびｐ型埋め込み領域９と離して設けられることが好ましい。その理由は、次の通りである。ｐ-型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合２１付近における電界強度、または、トレンチ５の底部付近（ｐ型埋め込み領域９および堆積絶縁層６付近）における電界強度が耐圧を律速する。この耐圧を律速する箇所におけるｎ-型ドリフト層２の不純物濃度が高くならないように、ｎ型ブロッキング領域１３を設けないことが好ましいからである。すなわち、ｐ-型ベース領域３とｐ型埋め込み領域９との間にｎ型ブロッキング領域１３を設けることで、トレンチ５の底部およびｐ型埋め込み領域９における電界強度をほぼ変化させずに、ｎ型ブロッキング領域１３を設けることができる。これにより、耐圧を低下させることなく、低オン抵抗化を図ることができる。 The n-type blocking region 13 is preferably provided between the p - type base region 3 and the p-type buried region 9 of the n - type drift layer 2, and separated from the p - type base region 3 and the p-type buried region 9. The reason is as follows. The electric field strength near the pn junction 21 between the p - type base region 3 and the n - type drift layer 2, or the electric field strength near the bottom of the trench 5 (near the p-type buried region 9 and the deposited insulating layer 6) determines the withstand voltage. This is because it is preferable not to provide the n-type blocking region 13 so that the impurity concentration of the n - type drift layer 2 at the portion that determines the withstand voltage does not become high. That is, by providing the n-type blocking region 13 between the p - type base region 3 and the p-type buried region 9, the n-type blocking region 13 can be provided without substantially changing the electric field strength at the bottom of the trench 5 and the p-type buried region 9. This allows the on-resistance to be reduced without reducing the withstand voltage.

ｎ型ブロッキング領域１３の不純物濃度は、ｎ-型ドリフト層２の不純物濃度よりも高い。また、ｎ型ブロッキング領域１３の不純物濃度は、ｐ型埋め込み領域９のコレクタ側の電界強度が耐圧限界値を超えない程度に高不純物濃度（例えば１×１０17／ｃｍ3程度）であってもよい。ｎ型ブロッキング領域１３の厚さは、例えば数μｍ程度である。ｎ型ブロッキング領域１３は、エピタキシャル層であってもよいし、例えばイオン注入によって形成された拡散領域であってもよい。エピタキシャル層からなるｎ型ブロッキング領域１３を形成する場合、例えば、ｐ+型コレクタ層１となるｐ+型出発基板上に、ｎ-型ドリフト層２およびｎ型ブロッキング領域１３を堆積した後、再度ｎ-型ドリフト層２を堆積することでｎ-型ドリフト層２の厚さを調整すればよい。イオン注入による拡散領域からなるｎ型ブロッキング領域１３を形成する場合、例えば、イオン注入の加速エネルギーを種々変更し、ｎ-型ドリフト層２の第１主面から所定の深さにｎ型ブロッキング領域１３を形成すればよい。 The impurity concentration of the n-type blocking region 13 is higher than that of the n - type drift layer 2. The impurity concentration of the n-type blocking region 13 may be as high as possible (for example, about 1×10 17 /cm 3 ) so that the electric field strength on the collector side of the p-type buried region 9 does not exceed the withstand voltage limit value. The thickness of the n-type blocking region 13 is, for example, about several μm. The n-type blocking region 13 may be an epitaxial layer or a diffusion region formed by ion implantation, for example. When forming the n-type blocking region 13 made of an epitaxial layer, for example, the thickness of the n - type drift layer 2 may be adjusted by depositing the n - type drift layer 2 and the n-type blocking region 13 on the p + type starting substrate that becomes the p + type collector layer 1, and then depositing the n -type drift layer 2 again. When forming n-type blocking region 13 consisting of a diffusion region by ion implantation, for example, the acceleration energy of the ion implantation may be changed in various ways to form n-type blocking region 13 at a predetermined depth from the first main surface of n − type drift layer 2.

ｎ型ブロッキング領域１３は、ｎ-型ドリフト層２を挟んで、例えばｐ-型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合２１全面に対向していてもよい。また、ｎ型ブロッキング領域１３は、トレンチ５の底部よりもコレクタ側に設けられていてもよい。この場合、ｎ型ブロッキング領域１３の不純物濃度および厚さを適宜設定することで、耐圧低下を最小限に抑えることができる。 The n-type blocking region 13 may be opposed to, for example, the entire surface of the pn junction 21 between the p - type base region 3 and the n - type drift layer 2, with the n - type drift layer 2 in between. The n-type blocking region 13 may be provided closer to the collector than the bottom of the trench 5. In this case, the impurity concentration and thickness of the n-type blocking region 13 may be appropriately set to minimize the decrease in breakdown voltage.

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ型ブロッキング領域を設けることにより、さらにオン抵抗特性を向上させることができる。 As described above, according to the second embodiment, the same effect as that of the first embodiment can be obtained. Furthermore, according to the second embodiment, the on-resistance characteristics can be further improved by providing an n-type blocking region.

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｐ型埋め込み領域９が常時（オン状態およびオフ状態ともに）フローティング状態である点である。 (Embodiment 3)
Next, a structure of a semiconductor device according to a third embodiment will be described. Fig. 3 is a cross-sectional view showing the structure of the semiconductor device according to the third embodiment. The semiconductor device according to the third embodiment differs from the semiconductor device according to the second embodiment in that the p-type buried region 9 is always in a floating state (both in an on state and an off state).

実施の形態３においては、オフ状態のとき、ｎ-型ドリフト層２の内部に、ｐ-型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合２１から空乏層（不図示）が広がり、当該ｐｎ接合２１付近が電界強度のピークとなる。また、ｎ-型ドリフト層２の内部には、ｐ型埋め込み領域９とｎ-型ドリフト層２との間のｐｎ接合２２からも空乏層（不図示）が広がり、当該ｐｎ接合２２付近にも電界強度のピークが形成される。すなわち、ｎ-型ドリフト層２の内部において電界強度のピークを２箇所に分散させることができ、電界強度の最大ピーク値を低減させることができる。このため、耐圧を向上させることができる。また、ｎ-型ドリフト層２の内部にｎ型ブロッキング領域１３を設けることで、実施の形態２と同様にオン抵抗特性を向上させることができる。 In the third embodiment, in the off state, a depletion layer (not shown) spreads from the pn junction 21 between the p - type base region 3 and the n - type drift layer 2 inside the n - type drift layer 2, and the vicinity of the pn junction 21 becomes the peak of the electric field strength. In addition, a depletion layer (not shown) spreads from the pn junction 22 between the p - type buried region 9 and the n - type drift layer 2 inside the n-type drift layer 2, and a peak of the electric field strength is also formed near the pn junction 22. That is, the peak of the electric field strength can be distributed to two places inside the n - type drift layer 2, and the maximum peak value of the electric field strength can be reduced. Therefore, the breakdown voltage can be improved. In addition, by providing the n-type blocking region 13 inside the n - type drift layer 2, the on-resistance characteristics can be improved as in the second embodiment.

以上、説明したように、実施の形態３によれば、実施の形態２と同様の効果を得ることができる。 As explained above, according to the third embodiment, the same effect as that of the second embodiment can be obtained.

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図４は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、隣り合うトレンチ５間に挟まれた部分に、トレンチ５よりも深い深さで、かつ常時エミッタ電位に固定されたｐ型領域（以下、ｐ型カラム領域（第３半導体領域）とする）１４を設けている点である。実施の形態４においては、ｐ型埋め込み領域は設けられていない。また、ｎ型ブロッキング領域（第５半導体領域）１５は、耐圧を律速する箇所（堆積絶縁層６付近、および後述するｐ型カラム領域１４とｎ-型ドリフト層２との間のｐｎ接合２３付近）におけるｎ-型ドリフト層２の不純物濃度が高くならないように、トレンチ５の底部よりもコレクタ側に設けられている。 (Embodiment 4)
Next, the structure of the semiconductor device according to the fourth embodiment will be described. FIG. 4 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment. The semiconductor device according to the fourth embodiment differs from the semiconductor device according to the third embodiment in that a p-type region (hereinafter referred to as a p-type column region (third semiconductor region)) 14 is provided between adjacent trenches 5, and is deeper than the trenches 5 and is always fixed to the emitter potential. In the fourth embodiment, no p-type buried region is provided. In addition, the n-type blocking region (fifth semiconductor region) 15 is provided on the collector side from the bottom of the trench 5 so that the impurity concentration of the n - type drift layer 2 in the portions that determine the withstand voltage (near the deposited insulating layer 6 and near the pn junction 23 between the p-type column region 14 and the n - type drift layer 2 described later) is not high.

ｐ型カラム領域１４は、隣り合うトレンチ５間にトレンチ５と離して設けられ、かつエミッタ電極１０に電気的に接続されている。ｐ型カラム領域１４の深さは、トレンチ５の深さよりも深い。例えば、ｐ型カラム領域１４は、ｎ+型エミッタ領域４およびｐ-型ベース領域３を貫通して、ｎ-型ドリフト層２の内部に設けられたｎ型ブロッキング領域１５に達していてもよい。トレンチ５よりも深いｐ型カラム領域１４を設けることにより、ｐ型カラム領域１４とｎ-型ドリフト層２との間のｐｎ接合２３に電界を集中させることができるため、堆積絶縁層６付近の電界強度を低下させることができる。ｐ型カラム領域１４の不純物濃度は、設計条件に合わせて種々変更可能であり、エネルギー準位の縮退が起きない程度に高くてもよい。 The p-type column region 14 is provided between adjacent trenches 5 at a distance from the trenches 5, and is electrically connected to the emitter electrode 10. The depth of the p-type column region 14 is deeper than the depth of the trenches 5. For example, the p-type column region 14 may penetrate the n + -type emitter region 4 and the p - -type base region 3 to reach the n-type blocking region 15 provided inside the n - -type drift layer 2. By providing the p-type column region 14 deeper than the trenches 5, the electric field can be concentrated at the pn junction 23 between the p-type column region 14 and the n - -type drift layer 2, so that the electric field intensity near the deposited insulating layer 6 can be reduced. The impurity concentration of the p-type column region 14 can be changed in various ways according to the design conditions, and may be high enough to prevent degeneration of the energy level.

以上、説明したように、実施の形態４によれば、ｎ-型ドリフト層の内部にｎ型ブロッキング領域を設けることで、実施の形態２と同様にオン抵抗特性を向上させることができる。 As described above, according to the fourth embodiment, by providing an n-type blocking region inside the n − -type drift layer, it is possible to improve the on-resistance characteristics in the same way as in the second embodiment.

（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図５は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、ｐ型カラム領域（第７半導体領域）１６によってｐ-型ベース領域３とｐ型埋め込み領域（第６半導体領域）９とを連結している点である。すなわち、ｐ-型ベース領域３、ｐ型カラム領域１６およびｐ型埋め込み領域９によって、実施の形態４のｐ型カラム領域と同様に、隣り合うトレンチ５間に挟まれた部分に、トレンチ５よりも深い深さで設けられ、常時エミッタ電位に固定されたｐ型領域が構成されている。具体的には、ｐ型カラム領域１６は、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９との間に、トレンチ５の側壁に設けられたゲート絶縁膜７に沿って設けられている。ｎ型ブロッキング領域１５の構成は、実施の形態４と同様である。 (Embodiment 5)
Next, the structure of the semiconductor device according to the fifth embodiment will be described. FIG. 5 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment. The semiconductor device according to the fifth embodiment differs from the semiconductor device according to the fourth embodiment in that the p - type base region 3 and the p-type buried region (sixth semiconductor region) 9 are connected by the p-type column region (seventh semiconductor region) 16. That is, the p - type base region 3, the p-type column region 16, and the p-type buried region 9 form a p-type region that is provided in a portion sandwiched between adjacent trenches 5 at a depth deeper than the trenches 5, as in the p - type column region of the fourth embodiment, and is always fixed to the emitter potential. Specifically, the p-type column region 16 is provided along the gate insulating film 7 provided on the sidewall of the trench 5 between the p - type base region 3 and the p-type buried region 9 of the n-type drift layer 2. The configuration of the n-type blocking region 15 is the same as that of the fourth embodiment.

以上、説明したように、実施の形態５によれば、実施の形態４と同様の効果を得ることができる。 As explained above, according to the fifth embodiment, the same effect as the fourth embodiment can be obtained.

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 The present invention can be modified in various ways without departing from the spirit of the invention, and in each of the above-mentioned embodiments, for example, the dimensions and impurity concentrations of each part are set in various ways according to the required specifications. Also, in each of the above-mentioned embodiments, the first conductivity type is n-type and the second conductivity type is p-type, but the present invention is similarly valid even if the first conductivity type is p-type and the second conductivity type is n-type.

以上のように、本発明にかかる半導体装置は、高耐圧を有するトレンチゲート構造のＭＯＳ型半導体装置に有用である。 As described above, the semiconductor device according to the present invention is useful for MOS semiconductor devices with a trench gate structure having high breakdown voltage.

１ ｐ+型コレクタ層
２ ｎ-型ドリフト層
３ ｐ-型ベース領域
４ ｎ+型エミッタ領域
５ トレンチ
６ 堆積絶縁層
７ ゲート絶縁膜
８ ゲート電極
９ ｐ型埋め込み領域
１０ エミッタ電極
１１ コレクタ電極
１２ ｐ型の反転層
１３，１５ ｎ型ブロッキング領域
１４，１６ ｐ型カラム領域
２１ ｐ-型ベース領域とｎ-型ドリフト層との間のｐｎ接合
２２ ｐ型埋め込み領域とｎ-型ドリフト層との間のｐｎ接合
２３ ｐ型カラム領域とｎ-型ドリフト層との間のｐｎ接合 1 p + type collector layer 2 n - type drift layer 3 p - type base region 4 n + type emitter region 5 trench 6 deposited insulating layer 7 gate insulating film 8 gate electrode 9 p-type buried region 10 emitter electrode 11 collector electrode 12 p-type inversion layer 13, 15 n-type blocking region 14, 16 p-type column region 21 pn junction between p - type base region and n - type drift layer 22 pn junction between p-type buried region and n - type drift layer 23 pn junction between p-type column region and n - type drift layer

Claims (15)

第１導電型のドリフト層の第１主面側に設けられた第２導電型のベース領域と、
前記ベース領域の内部に選択的に設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のエミッタ領域と、
前記エミッタ領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチと、前記トレンチの底部に設けられた第１の厚さを有する絶縁層と、前記トレンチの側壁に設けられた第２の厚さを有するゲート絶縁膜と、前記ゲート絶縁膜の内側であって前記絶縁層の上に設けられたゲート電極と、を有するゲートトレンチ部と、
層間絶縁膜によって前記ゲート電極から絶縁されたエミッタ電極と、
隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く設けられた、前記ベース領域よりも高不純物濃度の第２導電型の高濃度領域と、
前記高濃度領域と接するように設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のブロッキング領域と、
を備え、
前記エミッタ領域および前記高濃度領域は、前記エミッタ電極に接続され、
前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられ、
前記高濃度領域は、前記エミッタ領域および前記ベース領域を貫通して、前記エミッタ領域および前記ベース領域に接し、前記ブロッキング領域に達しており、
前記絶縁層の前記第１の厚さは、前記ゲート絶縁膜の前記第２の厚さよりも厚いことを特徴とする半導体装置。 a second conductivity type base region provided on the first main surface side of the first conductivity type drift layer;
an emitter region of a first conductivity type selectively provided inside the base region and having a higher impurity concentration than the drift layer;
a gate trench portion including: a trench that penetrates the emitter region and the base region to reach the drift layer; an insulating layer having a first thickness provided at a bottom of the trench; a gate insulating film having a second thickness provided on a side wall of the trench; and a gate electrode provided inside the gate insulating film and on the insulating layer;
an emitter electrode insulated from the gate electrode by an interlayer insulating film;
a second conductivity type high concentration region having a higher impurity concentration than the base region, the high concentration region being provided between adjacent gate trench portions and deeper on a second main surface side of the drift layer than a bottom of the trench;
a blocking region of a first conductivity type having a higher impurity concentration than the drift layer, the blocking region being provided in contact with the high concentration region;
Equipped with
the emitter region and the high concentration region are connected to the emitter electrode;
the blocking region is provided at a position deeper than a bottom of the trench toward the second main surface of the drift layer,
the high concentration region extends through the emitter region and the base region, contacts the emitter region and the base region, and reaches the blocking region ;
The semiconductor device according to claim 1, wherein the first thickness of the insulating layer is greater than the second thickness of the gate insulating film . 第１導電型のドリフト層の第１主面側に設けられた第２導電型のベース領域と、a second conductivity type base region provided on the first main surface side of the first conductivity type drift layer;
前記ベース領域の内部に選択的に設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のエミッタ領域と、an emitter region of a first conductivity type selectively provided inside the base region and having a higher impurity concentration than the drift layer;
前記エミッタ領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチと、前記トレンチの底部に設けられた第１の厚さを有する絶縁層と、前記トレンチの側壁に設けられた第２の厚さを有するゲート絶縁膜と、前記ゲート絶縁膜の内側であって前記絶縁層の上に設けられたゲート電極と、を有するゲートトレンチ部と、a gate trench portion including: a trench that penetrates the emitter region and the base region to reach the drift layer; an insulating layer having a first thickness provided at a bottom of the trench; a gate insulating film having a second thickness provided on a side wall of the trench; and a gate electrode provided inside the gate insulating film and on the insulating layer;
層間絶縁膜によって前記ゲート電極から絶縁されたエミッタ電極と、an emitter electrode insulated from the gate electrode by an interlayer insulating film;
隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く設けられた、前記ベース領域よりも高不純物濃度の第２導電型の高濃度領域と、a second conductivity type high concentration region having a higher impurity concentration than the base region, the high concentration region being provided between adjacent gate trench portions and deeper on a second main surface side of the drift layer than a bottom of the trench;
前記高濃度領域と接するように設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のブロッキング領域と、a blocking region of a first conductivity type having a higher impurity concentration than the drift layer, the blocking region being provided in contact with the high concentration region;
を備え、Equipped with
前記エミッタ領域および前記高濃度領域は、前記エミッタ電極に接続され、the emitter region and the high concentration region are connected to the emitter electrode;
前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられ、the blocking region is provided at a position deeper than a bottom of the trench toward the second main surface of the drift layer,
前記高濃度領域は、前記エミッタ領域および前記ベース領域を貫通して、前記エミッタ領域および前記ベース領域に接し、前記ブロッキング領域に達しており、the high concentration region extends through the emitter region and the base region, contacts the emitter region and the base region, and reaches the blocking region;
前記ドリフト層は、１００μｍ以上１５０μｍ以下の厚さを有することを特徴とする半導体装置。The semiconductor device according to the present invention is characterized in that the drift layer has a thickness of 100 μm or more and 150 μm or less. 前記ドリフト層の前記第２主面側に設けられた、前記ベース領域よりも高不純物濃度の第２導電型のコレクタ層と、a collector layer of a second conductivity type having a higher impurity concentration than the base region, the collector layer being provided on the second main surface side of the drift layer;
前記コレクタ層に接するコレクタ電極と、a collector electrode in contact with the collector layer;
を備えることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, further comprising: 第１導電型のドリフト層の第１主面側に設けられた第２導電型のベース領域と、a second conductivity type base region provided on the first main surface side of the first conductivity type drift layer;
前記ベース領域の内部に選択的に設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のソース領域と、a first conductivity type source region selectively provided within the base region and having a higher impurity concentration than the drift layer;
前記ソース領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチと、a trench penetrating the source region and the base region to reach the drift layer;
前記トレンチの底部に設けられた第１の厚さを有する絶縁層と、前記トレンチの側壁に設けられた第２の厚さを有するゲート絶縁膜と、前記ゲート絶縁膜の内側であって前記絶縁層の上に設けられたゲート電極と、を有するゲートトレンチ部と、a gate trench portion including an insulating layer having a first thickness provided at a bottom of the trench, a gate insulating film having a second thickness provided on a side wall of the trench, and a gate electrode provided on the insulating layer inside the gate insulating film;
層間絶縁膜によって前記ゲート電極から絶縁されたソース電極と、a source electrode insulated from the gate electrode by an interlayer insulating film;
隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く設けられた、前記ベース領域よりも高不純物濃度の第２導電型の高濃度領域と、a second conductivity type high concentration region having a higher impurity concentration than the base region, the high concentration region being provided between adjacent gate trench portions and deeper on a second main surface side of the drift layer than a bottom of the trench;
前記高濃度領域と接するように設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のブロッキング領域と、a blocking region of a first conductivity type having a higher impurity concentration than the drift layer, the blocking region being provided in contact with the high concentration region;
を備え、Equipped with
前記ソース領域および前記高濃度領域は、前記ソース電極に接続され、the source region and the high concentration region are connected to the source electrode;
前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられ、the blocking region is provided at a position deeper than a bottom of the trench toward the second main surface of the drift layer,
前記高濃度領域は、前記ソース領域および前記ベース領域を貫通して、前記ソース領域および前記ベース領域に接し、前記ブロッキング領域に達しており、the high concentration region extends through the source region and the base region, contacts the source region and the base region, and reaches the blocking region;
前記絶縁層の前記第１の厚さは、前記ゲート絶縁膜の前記第２の厚さよりも厚いことを特徴とする半導体装置。The semiconductor device according to claim 1, wherein the first thickness of the insulating layer is greater than the second thickness of the gate insulating film. 第１導電型のドリフト層の第１主面側に設けられた第２導電型のベース領域と、a second conductivity type base region provided on the first main surface side of the first conductivity type drift layer;
前記ベース領域の内部に選択的に設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のソース領域と、a first conductivity type source region selectively provided within the base region and having a higher impurity concentration than the drift layer;
前記ソース領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチと、a trench penetrating the source region and the base region to reach the drift layer;
前記トレンチの底部に設けられた第１の厚さを有する絶縁層と、前記トレンチの側壁に設けられた第２の厚さを有するゲート絶縁膜と、前記ゲート絶縁膜の内側であって前記絶縁層の上に設けられたゲート電極と、を有するゲートトレンチ部と、a gate trench portion including an insulating layer having a first thickness provided at a bottom of the trench, a gate insulating film having a second thickness provided on a side wall of the trench, and a gate electrode provided on the insulating layer inside the gate insulating film;
層間絶縁膜によって前記ゲート電極から絶縁されたソース電極と、a source electrode insulated from the gate electrode by an interlayer insulating film;
隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く設けられた、前記ベース領域よりも高不純物濃度の第２導電型の高濃度領域と、a second conductivity type high concentration region having a higher impurity concentration than the base region, the high concentration region being provided between adjacent gate trench portions and deeper on a second main surface side of the drift layer than a bottom of the trench;
前記高濃度領域と接するように設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のブロッキング領域と、a blocking region of a first conductivity type having a higher impurity concentration than the drift layer, the blocking region being provided in contact with the high concentration region;
を備え、Equipped with
前記ソース領域および前記高濃度領域は、前記ソース電極に接続され、the source region and the high concentration region are connected to the source electrode;
前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられ、the blocking region is provided at a position deeper than a bottom of the trench toward the second main surface of the drift layer,
前記高濃度領域は、前記ソース領域および前記ベース領域を貫通して、前記ソース領域および前記ベース領域に接し、前記ブロッキング領域に達しており、the high concentration region extends through the source region and the base region, contacts the source region and the base region, and reaches the blocking region;
前記ドリフト層は、１００μｍ以上１５０μｍ以下の厚さを有することを特徴とする半導体装置。The semiconductor device according to the present invention is characterized in that the drift layer has a thickness of 100 μm or more and 150 μm or less. 前記ドリフト層の前記第２主面側に設けられた、前記ベース領域よりも高不純物濃度の第２導電型のドレイン層と、a drain layer of a second conductivity type having a higher impurity concentration than the base region, the drain layer being provided on the second main surface side of the drift layer;
前記ドレイン層に接するドレイン電極と、a drain electrode in contact with the drain layer;
を備えることを特徴とする請求項４または５に記載の半導体装置。6. The semiconductor device according to claim 4, further comprising: 前記絶縁層の前記第１の厚さは、前記ゲート絶縁膜の前記第２の厚さよりも厚いことを特徴とする請求項４から６のいずれか１項に記載の半導体装置。7. The semiconductor device according to claim 4, wherein the first thickness of the insulating layer is greater than the second thickness of the gate insulating film. 前記ゲート絶縁膜の前記第２の厚さは、５０ｎｍ以上２００ｎｍ以下であることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。8. The semiconductor device according to claim 1, wherein the second thickness of the gate insulating film is not less than 50 nm and not more than 200 nm. 前記高濃度領域は、前記ドリフト層との間に前記第１主面と直交するｐｎ接合面を形成するカラム領域であることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。9. The semiconductor device according to claim 1, wherein the high concentration region is a column region that forms a pn junction surface between the high concentration region and the drift layer and that is perpendicular to the first main surface. 前記ブロッキング領域は、前記ドリフト層の内部に設けられ、the blocking region is provided inside the drift layer,
前記ドリフト層は、エピタキシャル層であることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。10. The semiconductor device according to claim 1, wherein the drift layer is an epitaxial layer. 前記ドリフト層は、１×１０The drift layer is 1×10 1414 ／ｃｍ/cm 33 以上１×１０Above 1 x 10 1616 ／ｃｍ/cm 33 以下の不純物濃度を有することを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。11. The semiconductor device according to claim 1, wherein the semiconductor device has an impurity concentration of: 前記ベース領域は、１×１０The base region is 1×10 1515 ／ｃｍ/cm 33 以上１×１０Above 1 x 10 1717 ／ｃｍ/cm 33 以下の不純物濃度を有することを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。12. The semiconductor device according to claim 1, wherein the semiconductor device has an impurity concentration of: 前記高濃度領域は、前記ゲートトレンチ部から離れて設けられていることを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。13. The semiconductor device according to claim 1, wherein the high concentration region is provided away from the gate trench portion. 前記ドリフト層は、前記トレンチの底部を囲んでいることを特徴とする請求項１から１３のいずれか１項に記載の半導体装置。The semiconductor device according to claim 1 , wherein the drift layer surrounds a bottom of the trench. 前記ベース領域は、前記ゲート電極に対向する部分にチャネルが形成される領域があることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。15. The semiconductor device according to claim 1, wherein the base region has a region in which a channel is formed in a portion facing the gate electrode.
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