JP7504283B2 - 1つ以上の被試験デバイスをテストするための自動試験装置、方法およびコンピュータプログラムであって、異なるテストアクティビティが被試験デバイスのリソースのサブセットを使用する、自動試験装置、方法およびコンピュータプログラム - Google Patents
1つ以上の被試験デバイスをテストするための自動試験装置、方法およびコンピュータプログラムであって、異なるテストアクティビティが被試験デバイスのリソースのサブセットを使用する、自動試験装置、方法およびコンピュータプログラム Download PDFInfo
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- 238000012360 testing method Methods 0.000 title claims description 835
- 230000000694 effects Effects 0.000 title claims description 204
- 238000000034 method Methods 0.000 title claims description 42
- 238000004590 computer program Methods 0.000 title claims description 13
- 238000010801 machine learning Methods 0.000 claims description 25
- 238000013473 artificial intelligence Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 1
- 238000012549 training Methods 0.000 description 16
- 238000005259 measurement Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000012029 structural testing Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000003278 mimic effect Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 101100444142 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) dut-1 gene Proteins 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000007619 statistical method Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 206010009944 Colon cancer Diseases 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000012854 evaluation process Methods 0.000 description 1
- 238000012812 general test Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3684—Test management for test design, e.g. generating new test cases
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
- G01R31/2868—Complete testing stations; systems; procedures; software aspects
- G01R31/287—Procedures; Software aspects
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
- G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3688—Test management for test execution, e.g. scheduling of test suites
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F18/00—Pattern recognition
- G06F18/20—Analysing
- G06F18/21—Design or setup of recognition systems or techniques; Extraction of features in feature space; Blind source separation
- G06F18/214—Generating training patterns; Bootstrap methods, e.g. bagging or boosting
- G06F18/2148—Generating training patterns; Bootstrap methods, e.g. bagging or boosting characterised by the process organisation or structure, e.g. boosting cascade
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N20/00—Machine learning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Evolutionary Computation (AREA)
- Software Systems (AREA)
- Computer Vision & Pattern Recognition (AREA)
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- Medical Informatics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Evolutionary Biology (AREA)
- Bioinformatics & Computational Biology (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Life Sciences & Earth Sciences (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
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Description
構造テストおよびパラメトリック試験には合格しても、システムレベルテスト(SLT)に不合格となるデバイスがあることは、経験則または真実である。これは、通常、構造テスト中の非現実的なテスト条件に起因する。
図1は、1つ以上の被試験デバイス(DUT)120をテストするための自動試験装置(ATE)110を含む試験配置構成100を模式的に示す図である。図1は、複数のDUTリソース130a~eを有する例示的なDUT120をさらに含む。DUTリソース130a~eは、CPU、メモリ、MPEGなどの異なるIPブロックを備えてよい。
図2は、図1の試験配置構成100と同様の試験配置構成によって行われるテストプロセスを説明するブロック図200である。
・ ATEは、DUTの外部テスト条件、たとえばDUTの電源電圧および周波数を設定し、すなわちOCSTコントローラは、ATEリソースを制御できる。
・ ATEは、測定(たとえば電源電流測定)を実行する。
・ IPコア間でデータブロックを移動し、移動前および移動後の内容をチェックする。
・ オンチップCPUのメモリテストを実行する。
・ メモリのセルフテストを実行する。
・ 画像の圧縮および伸張を行い、元の画像と伸張後の画像の差分を確認する。(応力&チェック)
・ I/Oループバックテストを実施する。
・ DFT技術を使用して、応力生成を適用する。
・ DFT技術を使用して、観測可能な構造体をアクティブ化して読み出す。
図3は、一実施形態に係る例示的なテストアクティビティテーブル300を示す図である。テストアクティビティテーブル300は、図2のテストアクティビティテーブル210と類似しているか、またはその一例である。
図4は、図2の制約ソルバ250によって使用および/または作成される可能性のあるリソース競合テーブル400を示す図である。リソース競合テーブル400は、テストアクティビティ列と、DUTの各リソースに対する列とを有する。テーブル400の各テストアクティビティは、1つ以上のDUTテストリソースを使用し、これは、それぞれのリソース欄の「X」によって表される。
図5は、図2の制約ソルバ250によって使用または作成される可能性のあるテストシナリオテーブル500を示す。テストシナリオテーブル500は、テストシナリオ列と、提供される各テストアクティビティの列とを有する。テストシナリオテーブル500は、可能な全てのテストシナリオを有する。テストシナリオの1つ以上のテストアクティビティは、同時に実行される。
図6は、図2の制約ソルバ250が使用または作成することができるテストステップテーブル600を示す図である。テストステップテーブルは、テストステップ、テストシナリオ、テストアクティビティ、およびテストアクティビティに対応するテストパラメータの列を有する。
図7は、図2のテストシーケンステーブル260のテストアクティビティを実施した後に、コントローラによって記入される可能性のある空のテスト結果テーブル700を示す。テスト結果テーブルは、DUTs、テストステップ、テストアクティビティのテスト結果、および総合テスト結果欄を有する。
図8は、DUT列およびテストステップ毎の列を有するテストステップ毎の不合格テーブル800を示す。DUT欄には、テストされたDUTが記載されている。テストされたDUTの行は、DUTが所定のテストステップに合格した場合、所定のテストステップ列の文字「P」を有し、DUTが所定のテストステップで不合格だった場合、背景が強調された文字「F」である。
図9は、OCSTテスト結果とSLTテスト結果との例示的な比較テーブル900を示す図である。例示的な比較テーブル900は、同じセットのDUTをOCSTおよびSLTの両方のテスト方法でテストするときに生じ得る差異を示す。
図10は、収集したテストデータおよびSLTの結果を組み合わせた訓練テーブル1000を示す図である。訓練テーブル1000は、機械学習またはAIモジュールのための訓練テーブルまたは訓練データセットとして使用されるように構成される。訓練テーブル1000は、対応するSLT結果を有するDUTに対して実施されたテストステップのすべてのテストアクティビティ、テストリソース、およびテスト結果を有してよい。訓練テーブル1000は、複数のDUTに対して実施された複数のテストステップを有してよい。
図11は、収集したテストデータおよびOCSTの総合結果を有する訓練テーブル1100を示す図である。訓練テーブル1100は、機械学習またはAIモジュールのための訓練テーブルまたは訓練データセットとして使用されるように構成される。訓練テーブル1100は、DUTに対して実施されたテストステップのテストアクティビティ、テストリソースおよびテスト結果を、対応する全体的なOCSTの結果と一緒に構成できる。
いくつかの態様を装置の文脈で説明してきたが、これらの態様は、ブロックまたは装置が方法ステップまたは方法ステップの特徴に対応する、対応する方法の説明も表していることは明らかである。同様に、方法ステップの文脈で説明された側面は、対応するブロックまたは項目または対応する装置の特徴の説明も表す。
Claims (25)
- 1つ以上の被試験デバイスをテストするための自動試験装置であって、
前記自動試験装置は、複数のテストアクティビティを含む1つ以上のテストシナリオを生成するように構成されており、
異なるテストアクティビティは、前記被試験デバイスのリソースのサブセットを使用し、
前記自動試験装置は、テストシナリオの複数のテストアクティビティに関連する前記被試験デバイスのリソースが互いに競合しないように、複数のテストシナリオを生成するように構成されている、
自動試験装置。 - 所与のテストシナリオの前記複数のテストアクティビティは、同時に実行されるように構成されている、
請求項1に記載の自動試験装置。 - 前記テストアクティビティの1つ以上は、それぞれのテストパラメータ値によって特徴付けられる1つ以上のテストパラメータに関連付けられ、および/または1つ以上の制約に関連付けられる、
請求項1または2に記載の自動試験装置。 - 前記テストアクティビティの1つ以上は、所定の制限の外にある1つ以上のテストパラメータ値によって特徴付けられる、
請求項1~3のいずれか一項に記載の自動試験装置。 - テストシナリオの前記複数のテストアクティビティは、前記テストシナリオの前記複数のテストアクティビティに関連する前記被試験デバイスのリソースが互いに競合しない制約の下で、ランダムで選択される、
請求項1~4のいずれか一項に記載の自動試験装置。 - 前記自動試験装置は、前記被試験デバイスの前記リソースの間における競合の発生を防止するために、テストシナリオを生成するための制約ソルバを備える、
請求項1~5のいずれか一項に記載の自動試験装置。 - 前記テストアクティビティの1つ以上は、前記被試験デバイスに配置された応力発生器を作動させることを含む、
請求項1~6のいずれか一項に記載の自動試験装置。 - 前記自動試験装置は、テストシナリオのテストシーケンスを生成するように構成されている、
請求項1~7のいずれか一項に記載の自動試験装置。 - 前記テストシーケンスは、同じテストアクティビティを有する2つ以上のテストシナリオを含み、
前記テストシナリオは、少なくとも1つのテストパラメータ値によって異なる、
請求項8に記載の自動試験装置。 - 前記テストシーケンスの前記複数のテストシナリオは、ランダムで選択および/または順序付けされる、
請求項8または9に記載の自動試験装置。 - 前記自動試験装置は、テストデータを収集するためにテストシーケンスがコントローラによって実行されるように、前記テストシーケンスを生成するように構成されている、
請求項7~10のいずれか一項に記載の自動試験装置。 - 前記コントローラは、前記自動試験装置および前記被試験デバイスと通信するように構成されたオンチッププロセッサまたはコントローラカードである、
請求項11に記載の自動試験装置。 - 前記コントローラは、被試験デバイスデータおよび/または被試験デバイスセンサデータを読み出すように構成された1つまたは複数のインタフェースを有する、
請求項11または12に記載の自動試験装置。 - 前記コントローラは、前記コントローラが前記1つ以上のセンサのセンサテストデータを読み出すように構成されるように、前記被試験デバイスの領域上に配された1つ以上のセンサを備える、
請求項11~13のいずれか一項に記載の自動試験装置。 - 前記コントローラは、収集されたテストデータが所定の条件を満たす場合に反応するように構成されている、
請求項11~14のいずれか一項に記載の自動試験装置。 - 前記コントローラは、収集されたテストデータを前記自動試験装置に伝達するように構成されている、
請求項11~15のいずれか一項に記載の自動試験装置。 - 前記コントローラまたは前記自動試験装置は、テストアクティビティの制約に基づき、および/または収集されたテストデータに基づき、テストパラメータ値を動的に作成するように構成されている、
請求項11~16のいずれか一項に記載の自動試験装置。 - 前記コントローラまたは前記自動試験装置は、テストシーケンスを最適化するために収集されたテストデータを分析するように構成されている、
請求項11~17のいずれか一項に記載の自動試験装置。 - 前記コントローラまたは前記自動試験装置は、テストシーケンスを最適化するために、所定の制限内のシステムレベルテストの結果と、所定の制限内および/または制限外の収集されたテストデータとを比較するように構成されている、
請求項11~18のいずれか一項に記載の自動試験装置。 - 前記自動試験装置は、人工知能または機械学習ユニットを備え、
前記コントローラまたは前記自動試験装置は、テストシーケンスを最適化するために、システムレベルテストの結果、収集されたテストデータ、および/またはシステムレベルテストの結果と収集されたテストデータとの比較結果を用いて、前記人工知能または前記機械学習ユニットを訓練するように構成され、
前記訓練された人工知能または機械学習ユニットは、前記コントローラまたは前記自動試験装置によって、前記収集されたテストデータを入力データとし、前記システムレベルのテスト結果を出力データとする教師データを用いて訓練されたものである、
請求項11~19のいずれか一項に記載の自動試験装置。 - 前記訓練された人工知能または機械学習ユニットは、前記収集されたテストデータに基づいてシステムレベルテストの結果を予測するように構成される、
請求項20に記載の自動試験装置。 - 前記コントローラまたは前記自動試験装置は、テスト結果を得るために、収集されたテストデータを分析するように構成されている、
請求項11~21のいずれか一項に記載の自動試験装置。 - 訓練された人工知能または機械学習ユニットは、テストシーケンスを最適化するため、および/またはテスト結果を得るために、収集されたテストデータを分析するように構成される、
請求項17~22のいずれか一項に記載の自動試験装置。 - 自動試験装置によって1つ以上の被試験デバイスをテストするための方法であって、
前記自動試験装置は、複数のテストアクティビティを含む1つまたは複数のテストシナリオを生成し、
異なるテストアクティビティは、前記被試験デバイスのリソースのサブセットを使用し、
前記自動試験装置は、テストシナリオの複数のテストアクティビティに関連する前記被試験デバイスのリソースが互いに競合しないように、前記複数のテストシナリオを生成する、
方法。 - コンピュータまたは信号処理装置に、請求項24に記載の方法を実行させるためのコンピュータプログラム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/EP2020/070599 WO2022017589A1 (en) | 2020-07-21 | 2020-07-21 | An automated test equipment, a process and a computer program for testing one or more devices under test, wherein different test activities make use of subsets of the device under test resources |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023534966A JP2023534966A (ja) | 2023-08-15 |
JP7504283B2 true JP7504283B2 (ja) | 2024-06-21 |
Family
ID=71786920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023503050A Active JP7504283B2 (ja) | 2020-07-21 | 2020-07-21 | 1つ以上の被試験デバイスをテストするための自動試験装置、方法およびコンピュータプログラムであって、異なるテストアクティビティが被試験デバイスのリソースのサブセットを使用する、自動試験装置、方法およびコンピュータプログラム |
Country Status (7)
Country | Link |
---|---|
US (1) | US20220253375A1 (ja) |
JP (1) | JP7504283B2 (ja) |
KR (1) | KR20230038407A (ja) |
CN (1) | CN114631031A (ja) |
DE (1) | DE112020007444T5 (ja) |
TW (1) | TWI781634B (ja) |
WO (1) | WO2022017589A1 (ja) |
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2020
- 2020-07-21 DE DE112020007444.7T patent/DE112020007444T5/de active Pending
- 2020-07-21 CN CN202080076051.6A patent/CN114631031A/zh active Pending
- 2020-07-21 JP JP2023503050A patent/JP7504283B2/ja active Active
- 2020-07-21 WO PCT/EP2020/070599 patent/WO2022017589A1/en active Application Filing
- 2020-07-21 KR KR1020227014223A patent/KR20230038407A/ko unknown
-
2021
- 2021-05-24 TW TW110118712A patent/TWI781634B/zh active
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- 2022-04-28 US US17/732,345 patent/US20220253375A1/en active Pending
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Publication number | Publication date |
---|---|
WO2022017589A1 (en) | 2022-01-27 |
TW202206835A (zh) | 2022-02-16 |
DE112020007444T5 (de) | 2023-06-15 |
CN114631031A (zh) | 2022-06-14 |
JP2023534966A (ja) | 2023-08-15 |
TWI781634B (zh) | 2022-10-21 |
US20220253375A1 (en) | 2022-08-11 |
KR20230038407A (ko) | 2023-03-20 |
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Legal Events
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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