JP7497589B2 - Electrostatic protection circuit, semiconductor device, electronic device and mobile object - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 79
- 239000012535 impurity Substances 0.000 claims description 176
- 239000000758 substrate Substances 0.000 claims description 88
- 230000007257 malfunction Effects 0.000 description 23
- 230000015556 catabolic process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 16
- 238000007599 discharging Methods 0.000 description 10
- 238000004891 communication Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 235000015842 Hesperis Nutrition 0.000 description 1
- 235000012633 Iberis amara Nutrition 0.000 description 1
- 238000004378 air conditioning Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Description
本発明は、静電気保護回路、半導体装置、電子機器および移動体に関するものである。 The present invention relates to electrostatic protection circuits, semiconductor devices, electronic devices, and mobile objects.
特許文献１には、保護対象である内部回路を保護する素子構造として、ＥＳＤ（Electro-Static Discharge）保護素子構造を２つ備えることが開示されている。これらのＥＳＤ保護素子構造は、等価的にダイオードとして機能する。そして、２つのダイオードを、逆方向に直列に接続することにより、どちらからのサージ電流に対しても、内部回路を保護することができる。
このようなＥＳＤ保護素子構造は、ＰＭＯＳトランジスターを含んでいる。ＰＭＯＳは、P-channel Metal Oxide Semiconductorのことである。ＰＭＯＳトランジスターにおいて逆電圧降伏（ブレークダウン）を生じさせることにより、ＰＭＯＳトランジスターにサージ電流を通過させる。これにより、内部回路が保護される。 Such an ESD protection element structure includes a PMOS transistor. PMOS stands for P-channel Metal Oxide Semiconductor. By causing a reverse voltage breakdown in the PMOS transistor, the surge current is allowed to pass through the PMOS transistor. This protects the internal circuitry.
ブレークダウンが生じた場合の耐電流値を高めるためには、ＰＭＯＳトランジスターの面積を大きくする必要がある。そうすると、２つのＥＳＤ保護素子構造を有する場合、２つの大きなＰＭＯＳトランジスターを含むことになるため、全体の面積が大きくなってしまう。このため、ＥＳＤ保護素子構造の全体の小型化を図ることが難しいという課題がある。 In order to increase the withstand current value when a breakdown occurs, it is necessary to increase the area of the PMOS transistor. If two ESD protection element structures are used, then the overall area will be large because two large PMOS transistors will be included. This poses the problem that it is difficult to reduce the overall size of the ESD protection element structure.
本発明の適用例に係る静電気保護回路は、
保護対象回路と並列に接続され、第１電位が供給される第１ノードと、前記第１電位とは異なる第２電位が供給される第２ノードと、の間で用いられる静電気保護回路であって、
半導体基板と、
前記半導体基板に設けられ、前記第１ノード、前記第２ノードおよび第３ノードに接続され、サージを放電する第１トランジスターと、
前記半導体基板に設けられ、前記第１ノード、前記第２ノードおよび前記第３ノードに接続され、前記第１電位が前記第２電位より高いとき、前記第１ノードと前記第３ノードとの間を接続し、前記第１電位が前記第２電位より低いとき、前記第１ノードと前記第３ノードとの間を遮断する、または、前記第１電位が前記第２電位より高いとき、前記第１ノードと前記第３ノードとの間を遮断し、前記第１電位が前記第２電位より低いとき、前記第１ノードと前記第３ノードとの間を接続する、ことにより、前記第１トランジスターの作動を制御する第２トランジスターと、
前記半導体基板に設けられ、前記第１ノード、前記第２ノードおよび前記第３ノードに接続され、前記第１電位が前記第２電位より高いとき、前記第２ノードと前記第３ノードとの間を遮断し、前記第１電位が前記第２電位より低いとき、前記第２ノードと前記第３ノードとの間を接続する、または、前記第１電位が前記第２電位より高いとき、前記第２ノードと前記第３ノードとの間を接続し、前記第１電位が前記第２電位より低いとき、前記第２ノードと前記第３ノードとの間を遮断する、ことにより、前記第１トランジスターの作動を制御する第３トランジスターと、
を備え、
前記半導体基板を厚さ方向から見たとき、前記第１トランジスターが占める面積Ｓ１、前記第２トランジスターが占める面積Ｓ２、および、前記第３トランジスターが占める面積Ｓ３は、Ｓ１＞Ｓ２およびＳ１＞Ｓ３を満たすことを特徴とする。
The electrostatic protection circuit according to the application example of the present invention includes:
1. An electrostatic protection circuit connected in parallel to a circuit to be protected, for use between a first node to which a first potential is supplied and a second node to which a second potential different from the first potential is supplied,
A semiconductor substrate;
a first transistor provided on the semiconductor substrate, connected to the first node, the second node, and the third node, and configured to discharge a surge;
a second transistor provided on the semiconductor substrate, connected to the first node, the second node, and the third node, and configured to control an operation of the first transistor by connecting the first node and the third node when the first potential is higher than the second potential and disconnecting the first node and the third node when the first potential is lower than the second potential, or disconnecting the first node and the third node when the first potential is higher than the second potential and connecting the first node and the third node when the first potential is lower than the second potential;
a third transistor provided on the semiconductor substrate, connected to the first node, the second node, and the third node, and configured to control an operation of the first transistor by disconnecting the second node and the third node when the first potential is higher than the second potential, and connecting the second node and the third node when the first potential is lower than the second potential, or connecting the second node and the third node when the first potential is higher than the second potential, and disconnecting the second node and the third node when the first potential is lower than the second potential;
Equipped with
When the semiconductor substrate is viewed in the thickness direction, an area S1 occupied by the first transistor, an area S2 occupied by the second transistor, and an area S3 occupied by the third transistor satisfy S1>S2 and S1>S3.
本発明の適用例に係る半導体装置は、本発明の静電気保護回路を備えることを特徴とする。 A semiconductor device according to an application example of the present invention is characterized by including an electrostatic protection circuit according to the present invention.
本発明の適用例に係る電子機器は、本発明の半導体装置を備えることを特徴とする。
本発明の適用例に係る移動体は、本発明の半導体装置を備えることを特徴とする。
An electronic device according to an application example of the present invention is characterized by including the semiconductor device of the present invention.
A moving object according to an application example of the present invention is characterized by including the semiconductor device of the present invention.
以下、本発明の静電気保護回路、半導体装置、電子機器および移動体の好適な実施形態を添付図面に基づいて詳細に説明する。 Below, preferred embodiments of the electrostatic protection circuit, semiconductor device, electronic device, and mobile object of the present invention will be described in detail with reference to the attached drawings.
１．第１実施形態
まず、第１実施形態に係る静電気保護回路および半導体装置について説明する。
1. First Embodiment First, an electrostatic protection circuit and a semiconductor device according to a first embodiment will be described.
本実施形態は半導体装置１０が通常の動作をしているとき、静電気等の異常電圧から内部回路１６を保護する静電気保護回路の実施形態である。ここで「半導体装置１０が通常の動作」とは、ＶＤＤ－ＶＳＳ間に内部回路１６の動作電圧を供給している状態をいう。
This embodiment is an embodiment of an electrostatic protection circuit that protects the
１．１．半導体装置の概要
図１は、第１実施形態に係る静電気保護回路を含む半導体装置の内部ブロック構成を示す回路図である。図２は、図１に示す出力端子静電気保護回路の構成を示す回路図である。
1 is a circuit diagram showing an internal block configuration of a semiconductor device including an electrostatic protection circuit according to a first embodiment. FIG 2 is a circuit diagram showing a configuration of the output terminal electrostatic protection circuit shown in FIG 1.
図１に示す半導体装置１０は、電源配線１１と、ＧＮＤ配線１２と、出力配線１３と、出力端子静電気保護回路２と、電源端子静電気保護回路１５と、内部回路１６と、を備えている。
The
電源配線１１は、一端に電源端子１１１が接続され、例えば正の電位である電源電位ＶＤＤを供給する電源ラインである。ＧＮＤ配線１２は、一端にＧＮＤ端子１２１が接続され、例えばＧＮＤ電位ＶＳＳを供給するＧＮＤラインである。出力配線１３は、一端に出力端子１３１が接続され、内部回路１６から出力された電位Ｖｏの出力信号を出力する。
The
出力端子静電気保護回路２は、例えば出力端子１３１とＧＮＤ端子１２１との間に静電サージが印加されたとき、出力端子静電気保護回路２を介して静電サージを放電することにより、内部回路１６に誘起される電圧の上昇を抑え、内部回路１６を保護する機能を有する。図１に示す出力端子静電気保護回路２には、第１実施形態に係る静電気保護回路が適用されている。出力端子静電気保護回路２は、ノードＮ１を介して出力配線１３と接続され、ノードＮ２を介してＧＮＤ配線１２と接続されている。
When an electrostatic surge is applied between the
出力端子静電気保護回路２は、図２に示すように、静電サージを放電する第１トランジスターＭＰ１と、第１トランジスターＭＰ１の作動を制御する第２トランジスターＭＰ２および第３トランジスターＭＰ３と、を備えている。第１トランジスターＭＰ１は、内部回路１６の耐圧未満の電圧でブレークダウンし、静電サージを放電する機能を有する。なお、出力端子静電気保護回路２については後述する。
As shown in FIG. 2, the output terminal
電源端子静電気保護回路１５は、クランプ素子（ＰＣ）であり、例えば電源端子１１１とＧＮＤ端子１２１との間に静電サージが印加されたとき、電源端子静電気保護回路１５を介して静電サージを放電することにより、内部回路１６に誘起される電圧の上昇を抑え、内部回路１６を保護する機能を有する。図１に示す電源端子静電気保護回路１５は、内部回路１６と並列、すなわち、電源配線１１とＧＮＤ配線１２との間に設けられている。電源端子静電気保護回路１５の構成は、特に限定されない。例えば、電源端子静電気保護回路１５は、ダイオード、および、ゲートがドレインもしくはソースに接続されているＰＭＯＳトランジスターまたはＮＭＯＳトランジスター、のうちの少なくとも１つを含む。
The power supply terminal
なお、本実施形態に係る静電気保護回路は、電源端子静電気保護回路１５に適用されてもよいし、電源配線１１と出力配線１３との間に設けられていてもよい。
The electrostatic protection circuit according to this embodiment may be applied to the power supply terminal
図１に示す内部回路１６は、図示しない各種機能回路を含むとともに、その出力信号を制御するため、ＰＭＯＳトランジスター１６１と、ＮＭＯＳトランジスター１６２と、を含むＣＭＯＳ出力回路を有している。ＰＭＯＳは、P-channel Metal Oxide Semiconductorのことであり、ＮＭＯＳは、N-channel Metal Oxide Semiconductorのことである。ＰＭＯＳトランジスター１６１は、電源配線１１と出力配線１３との間に設けられている。ＮＭＯＳトランジスター１６２は、出力配線１３とＧＮＤ配線１２との間に設けられている。なお、内部回路１６は、出力端子静電気保護回路２や電源端子静電気保護回路１５による保護対象の回路であればよく、その回路構成は図示したものに限定されない。
The
１．１．１．出力端子静電気保護回路の概要
次に、本実施形態に係る静電気保護回路が適用された出力端子静電気保護回路２について説明する。
1.1.1 Overview of the Output Terminal Electrostatic Protection Circuit Next, an output terminal
図２に示す出力端子静電気保護回路２は、ノードＮ１、ノードＮ２およびノードＮ３と接続された第１トランジスターＭＰ１と、ノードＮ１、ノードＮ２およびノードＮ３と接続された第２トランジスターＭＰ２と、ノードＮ１、ノードＮ２およびノードＮ３と接続された第３トランジスターＭＰ３と、を備えている。
The output terminal
第１トランジスターＭＰ１は、静電サージを放電する機能を有する。このため、第１トランジスターＭＰ１は、チャネル幅が十分に広くなっており、放電動作の際には大きなサージ電流を流すことができる。第１トランジスターＭＰ１は、静電サージ等の異常電圧が印加され、ブレークダウン電圧を超えると、内部回路１６の耐圧よりも低い電圧で異常電圧を放電する。
The first transistor MP1 has the function of discharging electrostatic surges. For this reason, the channel width of the first transistor MP1 is sufficiently wide to allow a large surge current to flow during the discharge operation. When an abnormal voltage such as an electrostatic surge is applied to the first transistor MP1 and exceeds the breakdown voltage, the first transistor MP1 discharges the abnormal voltage at a voltage lower than the withstand voltage of the
図２に示す第１トランジスターＭＰ１は、ＰＭＯＳトランジスターである。第１トランジスターＭＰ１のゲートは、第１トランジスターＭＰ１のサブストレート（バックゲート）と接続されている。そして、第１トランジスターＭＰ１のゲートおよびサブストレートは、ノードＮ３と接続されている。第１トランジスターＭＰ１のソースまたはドレインの一方は、ノードＮ１と接続され、ソースまたはドレインの他方は、ノードＮ２と接続されている。 The first transistor MP1 shown in FIG. 2 is a PMOS transistor. The gate of the first transistor MP1 is connected to the substrate (backgate) of the first transistor MP1. The gate and substrate of the first transistor MP1 are connected to a node N3. One of the source or drain of the first transistor MP1 is connected to the node N1, and the other of the source or drain is connected to a node N2.
第２トランジスターＭＰ２および第３トランジスターＭＰ３は、それぞれ、第１トランジスターＭＰ１の動作を制御する機能を有する。このため、第２トランジスターＭＰ２および第３トランジスターＭＰ３では、流される電流が小さくて済むため、それぞれのチャネル幅を第１トランジスターＭＰ１よりも狭くすることができる。このため、第２トランジスターＭＰ２および第３トランジスターＭＰ３のレイアウト面積を、第１トランジスターＭＰ１のレイアウト面積に比べて十分に小さくすることができる。 The second transistor MP2 and the third transistor MP3 each have the function of controlling the operation of the first transistor MP1. As a result, the current flowing through the second transistor MP2 and the third transistor MP3 is small, and the channel width of each can be made narrower than that of the first transistor MP1. As a result, the layout area of the second transistor MP2 and the third transistor MP3 can be made sufficiently smaller than the layout area of the first transistor MP1.
図２に示す第２トランジスターＭＰ２は、ＰＭＯＳトランジスターである。第２トランジスターＭＰ２のゲートは、ノードＮ２と接続されている。第２トランジスターＭＰ２のドレインは、ノードＮ１と接続され、サブストレート（バックゲート）およびソースは、ノードＮ３と接続されている。 The second transistor MP2 shown in FIG. 2 is a PMOS transistor. The gate of the second transistor MP2 is connected to node N2. The drain of the second transistor MP2 is connected to node N1, and the substrate (backgate) and source are connected to node N3.
図２に示す第３トランジスターＭＰ３は、ＰＭＯＳトランジスターである。第３トランジスターＭＰ３のゲートは、ノードＮ１と接続されている。第３トランジスターＭＰ３のドレインは、ノードＮ２と接続され、サブストレート（バックゲート）およびソースは、ノードＮ３と接続されている。 The third transistor MP3 shown in FIG. 2 is a PMOS transistor. The gate of the third transistor MP3 is connected to node N1. The drain of the third transistor MP3 is connected to node N2, and the substrate (backgate) and source are connected to node N3.
１．１．２．出力端子静電気保護回路の作動
次に、出力端子静電気保護回路２の作動について説明する。
1.1.2 Operation of the Output Terminal Electrostatic Protection Circuit Next, the operation of the output terminal
まず、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＞ＶＳの関係を満たしている場合について説明する。 First, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD>VS.
この場合、第２トランジスターＭＰ２のゲートには電位ＶＳが供給され、第３トランジスターＭＰ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＰ２は、オン状態となり、第３トランジスターＭＰ３は、オフ状態となる。その結果、ノードＮ３は、電位ＶＤと同電位になる。 In this case, the gate of the second transistor MP2 is supplied with a potential VS, and the gate of the third transistor MP3 is supplied with a potential VD. This causes the second transistor MP2 to be in an on state, and the third transistor MP3 to be in an off state. As a result, the node N3 has the same potential as the potential VD.
そうすると、第１トランジスターＭＰ１のサブストレートおよびゲートも、電位ＶＤと同電位となる。その結果、第１トランジスターＭＰ１は、オフ状態となる。このようにして、第２トランジスターＭＰ２および第３トランジスターＭＰ３により、第１トランジスターＭＰ１の作動を制御することができる。 Then, the substrate and gate of the first transistor MP1 also become equal to the potential VD. As a result, the first transistor MP1 becomes off. In this way, the operation of the first transistor MP1 can be controlled by the second transistor MP2 and the third transistor MP3.
第１トランジスターＭＰ１がオフ状態になると、第１トランジスターＭＰ１のブレークダウン電圧未満の範囲では、例えばノードＮ１に対し、信号のオーバーシュートや外部からの正の静電サージ等が印加されたとしても、第１トランジスターＭＰ１の誤作動を防止することができる。誤作動とは、第１トランジスターＭＰ１のブレークダウン電圧未満の範囲で、意図せず、第１トランジスターＭＰ１がオン状態になることをいう。このような状態になると、内部回路１６の作動に支障を来すため、第１トランジスターＭＰ１の誤作動を防止することが重要である。すなわち、第１トランジスターＭＰ１は、ブレークダウン電圧未満の範囲では常にオフ状態を保つ必要がある。
When the first transistor MP1 is in the off state, it is possible to prevent malfunction of the first transistor MP1 in the range below the breakdown voltage of the first transistor MP1, even if, for example, a signal overshoot or an external positive electrostatic surge is applied to the node N1. Malfunction refers to the first transistor MP1 unintentionally turning on in the range below the breakdown voltage of the first transistor MP1. If this occurs, it will cause problems in the operation of the
図３は、電位ＶＤ（第１電位）が電位ＶＳ（第２電位）より大きい場合の、図２に示す出力端子静電気保護回路２の等価回路である。
Figure 3 is an equivalent circuit of the output terminal
電位ＶＤが電位ＶＳより大きい場合、第２トランジスターＭＰ２のソース・ドレイン間は導通するが、このとき、導通経路には、図３に示すＭＯＳ抵抗Ｒ１がある。ＭＯＳ抵抗Ｒ１は、オン抵抗に相当する。第２トランジスターＭＰ２では、ゲート・ドレイン間の電位差が大きいほど、オン抵抗を下げることができる。そして、ノードＮ１に正の静電サージ等が印加された場合、ゲート・ドレイン間の電位差がより大きくなるため、このオン抵抗を十分に下げることができる。その結果、第１トランジスターＭＰ１のオフ状態をより確実に維持することができる。 When the potential VD is greater than the potential VS, the source and drain of the second transistor MP2 are conductive, and at this time, the conductive path includes the MOS resistor R1 shown in FIG. 3. The MOS resistor R1 corresponds to the on-resistance. In the second transistor MP2, the on-resistance can be reduced as the potential difference between the gate and drain increases. When a positive electrostatic surge or the like is applied to the node N1, the potential difference between the gate and drain increases, and this on-resistance can be sufficiently reduced. As a result, the off state of the first transistor MP1 can be maintained more reliably.
一方、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＜ＶＳの関係を満たしている場合について説明する。 On the other hand, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD<VS.
この場合も、第２トランジスターＭＰ２のゲートには電位ＶＳが供給され、第３トランジスターＭＰ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＰ２は、オフ状態となり、第３トランジスターＭＰ３は、オン状態となる。その結果、ノードＮ３は、電位ＶＳと同電位となる。 In this case, the gate of the second transistor MP2 is supplied with the potential VS, and the gate of the third transistor MP3 is supplied with the potential VD. This causes the second transistor MP2 to be in the off state, and the third transistor MP3 to be in the on state. As a result, the node N3 has the same potential as the potential VS.
そうすると、第１トランジスターＭＰ１のサブストレートおよびゲートも、電位ＶＳと同電位となる。その結果、第１トランジスターＭＰ１は、オフ状態となる。このようにして、第２トランジスターＭＰ２および第３トランジスターＭＰ３により、第１トランジスターＭＰ１の作動を制御することができる。 Then, the substrate and gate of the first transistor MP1 also become equal to the potential VS. As a result, the first transistor MP1 becomes off. In this way, the operation of the first transistor MP1 can be controlled by the second transistor MP2 and the third transistor MP3.
第１トランジスターＭＰ１がオフ状態になると、第１トランジスターＭＰ１のブレークダウン電圧未満の範囲では、例えばノードＮ２に対し、信号のアンダーシュートや外部からの負の静電サージ等が印加されたとしても、第１トランジスターＭＰ１の誤作動を防止することができる。 When the first transistor MP1 is in the off state, it is possible to prevent malfunction of the first transistor MP1, for example, even if a signal undershoot or an external negative electrostatic surge is applied to node N2, within a range below the breakdown voltage of the first transistor MP1.
以上のように、半導体装置１０が通常の動作をしているときの、出力端子静電気保護回路２は、静電サージを放電する機能を有するトランジスター（第１トランジスターＭＰ１）の数が１つであっても、信号のオーバーシュートやアンダーシュート、正の静電サージや負の静電サージ等による誤作動を防止する。つまり、静電サージ等の極性によらず、誤作動を防止することができる。
As described above, when the
そして、第２トランジスターＭＰ２の駆動能力および第３トランジスターＭＰ３の駆動能力は、それぞれ、第１トランジスターＭＰ１のサブストレートの電位およびゲートの電位を切り替える程度の能力で足りる。このため、Ｐ型半導体基板６００Ｐを厚さ方向から見たとき、第２トランジスターＭＰ２が占める面積Ｓ２および第３トランジスターＭＰ３が占める面積Ｓ３は、それぞれ、第１トランジスターＭＰ１が占める面積Ｓ１より小さくて済む。その結果、大型のトランジスターの数を減らすことができるので、内部回路１６を保護するという機能を維持しつつ、省スペース化が図られた出力端子静電気保護回路２を実現することができる。さらには、第２トランジスターＭＰ２が占める面積Ｓ２と第３トランジスターＭＰ３が占める面積Ｓ３の和（Ｓ２＋Ｓ３）が、第１トランジスターＭＰ１が占める面積Ｓ１より小さいことが望ましい。
The driving capability of the second transistor MP2 and the driving capability of the third transistor MP3 are sufficient to switch the potential of the substrate and the potential of the gate of the first transistor MP1, respectively. Therefore, when the P-
図４は、図２に示す出力端子静電気保護回路の断面構造を示す縦断面図である。
図４に示す第１トランジスターＭＰ１は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６０１Ｎと、Ｐ＋不純物領域６０２Ｐ、６０３Ｐと、Ｎ＋不純物領域６０４Ｎと、ゲート電極６０５と、を有している。Ｎ＋不純物領域６０４Ｎは、第１トランジスターＭＰ１のサブストレートに対応し、Ｐ＋不純物領域６０２Ｐは、第１トランジスターＭＰ１のソースまたはドレインの一方に対応し、Ｐ＋不純物領域６０３Ｐは、第１トランジスターＭＰ１のソースまたはドレインの他方に対応し、ゲート電極６０５は、第１トランジスターＭＰ１のゲートに対応する。
FIG. 4 is a vertical cross-sectional view showing a cross-sectional structure of the output terminal electrostatic protection circuit shown in FIG.
4 includes a P-
Ｐ型半導体基板６００Ｐは、Ｐ型の極性を有する半導体基板である。後述する各領域は、例えば、この半導体基板に不純物を拡散させることによって形成された領域である。
The P-
Ｎ－不純物領域６０１Ｎは、Ｐ型半導体基板６００Ｐに隣接して配置され、Ｎ型の極性を有する領域である。
The N-
Ｎ＋不純物領域６０４Ｎは、Ｎ－不純物領域６０１Ｎと接続されたＮ型の極性を有する領域であり、Ｎ－不純物領域６０１ＮよりもＮ型のキャリアー濃度が高い領域である。
The
Ｐ＋不純物領域６０２Ｐ、６０３Ｐは、それぞれ、Ｎ－不純物領域６０１Ｎと接続され、Ｐ型の極性を有する領域である。
The
Ｐ＋不純物領域６０２ＰとＰ＋不純物領域６０３Ｐとの間には、ゲート電極６０５が設けられている。
A
図４に示すように、静電サージを放電する機能を有する第１トランジスターＭＰ１は、ソース、ドレインおよびゲートがそれぞれ複数に分岐し、分岐後のソースと分岐後のドレインとの間に分岐後のゲートが入り込んだ構造、つまり、フィンガー電極構造を有している。これにより、チャネル幅を広げることができ、第１トランジスターＭＰ１においてより大きな電流を放電することができる。すなわち、第１トランジスターＭＰ１がブレークダウンしたときの耐電流値を大きくすることができる。 As shown in FIG. 4, the first transistor MP1, which has the function of discharging electrostatic surges, has a structure in which the source, drain, and gate are each branched into multiple parts, and the branched gate is inserted between the branched source and the branched drain, i.e., a finger electrode structure. This allows the channel width to be widened, and a larger current can be discharged in the first transistor MP1. In other words, the withstand current value when the first transistor MP1 breaks down can be increased.
このようにフィンガー電極構造が適用されているため、図４では、１つのＮ－不純物領域６０１Ｎに対し、複数のＰ＋不純物領域６０２Ｐ、複数のＰ＋不純物領域６０３Ｐ、および、複数のゲート電極６０５が設けられている。
Because a finger electrode structure is applied in this manner, in FIG. 4, multiple
図４に示す第２トランジスターＭＰ２は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６１１Ｎと、Ｐ＋不純物領域６１２Ｐ、６１４Ｐと、Ｎ＋不純物領域６１５Ｎと、ゲート電極６１７と、を有している。図４に示す第３トランジスターＭＰ３は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６１１Ｎと、Ｐ＋不純物領域６１３Ｐ、６１４Ｐと、Ｎ＋不純物領域６１６Ｎと、ゲート電極６１８と、を有している。
The second transistor MP2 shown in FIG. 4 has a P-
また、Ｎ－不純物領域６０１ＮとＮ－不純物領域６１１Ｎとの間は、Ｐ－不純物領域６１９Ｐを介して電気的に分離されている。
In addition, the N-
Ｎ－不純物領域６１５Ｎは、第２トランジスターＭＰ２のサブストレートに対応し、Ｎ－不純物領域６１６Ｎは、第３トランジスターＭＰ３のサブストレートに対応する。Ｐ＋不純物領域６１２Ｐは、第２トランジスターＭＰ２のドレインに対応し、Ｐ＋不純物領域６１３Ｐは、第３トランジスターＭＰ３のドレインに対応し、Ｐ＋不純物領域６１４Ｐは、第２トランジスターＭＰ２と第３トランジスターＭＰ３に共通のソースに対応する。ゲート電極６１７は、第２トランジスターＭＰ２のゲートに対応し、ゲート電極６１８は、第３トランジスターＭＰ３のゲートに対応する。
The N-
Ｎ－不純物領域６１１Ｎは、Ｐ型半導体基板６００Ｐに隣接して配置され、Ｎ型の極性を有する領域である。
The N-
Ｎ＋不純物領域６１５Ｎ、６１６Ｎは、それぞれ、Ｎ－不純物領域６１１Ｎと接続されたＮ型の極性を有する領域であり、Ｎ－不純物領域６１１ＮよりもＮ型のキャリアー濃度が高い領域である。
The
Ｐ＋不純物領域６１２Ｐ、６１３Ｐ、６１４Ｐは、それぞれ、Ｎ－不純物領域６０１Ｎと接続され、Ｐ型の極性を有する領域である。
The
Ｐ＋不純物領域６１２ＰとＰ＋不純物領域６１４Ｐとの間には、ゲート電極６１７が設けられ、Ｐ＋不純物領域６１３ＰとＰ＋不純物領域６１４Ｐとの間には、ゲート電極６１８が設けられている。
A
ここで、フィンガー電極構造のようにチャネル幅を広げる構造を採用するためには、第１トランジスターＭＰ１が占める面積を十分に大きく確保する必要がある。出力端子静電気保護回路２では、このような大面積が必要な第１トランジスターＭＰ１の数を従来よりも減らす一方、前述したように、第２トランジスターＭＰ２および第３トランジスターＭＰ３を追加している。第２トランジスターＭＰ２および第３トランジスターＭＰ３の各レイアウト面積は、第１トランジスターＭＰ１よりも小面積で済むため、出力端子静電気保護回路２は、全体の面積を従来よりも減らすことができる。さらに、第２トランジスターＭＰ２が占める面積Ｓ２と第３トランジスターＭＰ３が占める面積Ｓ３の和（Ｓ２＋Ｓ３）が、第１トランジスターＭＰ１が占める面積Ｓ１より小さいことが望ましい。
Here, in order to adopt a structure that widens the channel width, such as a finger electrode structure, it is necessary to ensure that the area occupied by the first transistor MP1 is sufficiently large. In the output terminal
以上のように、本実施形態に係る静電気保護回路が適用された出力端子静電気保護回路２は、保護対象回路である内部回路１６と並列に接続され、電位ＶＤ（第１電位）が供給されるノードＮ１と、電位ＶＤとは異なる電位ＶＳ（第２電位）が供給されるノードＮ２と、の間で用いられる回路である。かかる出力端子静電気保護回路２は、静電サージを放電する第１トランジスターＭＰ１と、第１トランジスターＭＰ１の作動を制御する第２トランジスターＭＰ２と、第１トランジスターＭＰ１の作動を制御する第３トランジスターＭＰ３と、を備えている。
As described above, the output terminal
このうち、第１トランジスターＭＰ１は、Ｐ型半導体基板６００Ｐに設けられ、ノードＮ１（第１ノード）、ノードＮ２（第２ノード）およびノードＮ３（第３ノード）に接続されている。
Of these, the first transistor MP1 is provided on a P-
第２トランジスターＭＰ２は、Ｐ型半導体基板６００Ｐに設けられ、ノードＮ１、ノードＮ２およびノードＮ３に接続されている。そして、第２トランジスターＭＰ２は、電位ＶＤが電位ＶＳより高いとき、ノードＮ１とノードＮ３との間を接続し、電位ＶＤが電位ＶＳより低いとき、ノードＮ１とノードＮ３との間を遮断することにより、第１トランジスターＭＰ１の作動を制御する。
The second transistor MP2 is provided on the P-
第３トランジスターＭＰ３は、Ｐ型半導体基板６００Ｐに設けられ、ノードＮ１、ノードＮ２およびノードＮ３に接続されている。そして、第３トランジスターＭＰ３は、電位ＶＤが電位ＶＳより高いとき、ノードＮ２とノードＮ３との間を遮断し、電位ＶＤが電位ＶＳより低いとき、ノードＮ２とノードＮ３との間を接続することにより、第１トランジスターＭＰ１の作動を制御する。
The third transistor MP3 is provided on the P-
そして、Ｐ型半導体基板６００Ｐを厚さ方向から見たとき、第１トランジスターＭＰ１が占める面積Ｓ１、第２トランジスターＭＰ２が占める面積Ｓ２、および、第３トランジスターＭＰ３が占める面積Ｓ３は、Ｓ１＞Ｓ２およびＳ１＞Ｓ３を満たす。
When the P-
このような構成によれば、静電サージを放電する機能を有するトランジスター（第１トランジスターＭＰ１）の数が１つであっても、信号のオーバーシュートやアンダーシュート、正の静電サージや負の静電サージ等による誤作動を防止する。つまり、静電サージ等の極性によらず、誤作動を防止することができる。そして、第１トランジスターＭＰ１の作動を制御する第２トランジスターＭＰ２が占める面積Ｓ２および第３トランジスターＭＰ３が占める面積Ｓ３は、それぞれ第１トランジスターＭＰ１が占める面積Ｓ１よりも小さいため、出力端子静電気保護回路２全体の面積を従来よりも小さくすることができる。その結果、内部回路１６を保護するという機能を維持しつつ、省スペース化が図られた出力端子静電気保護回路２を実現することができる。
With this configuration, even if there is only one transistor (first transistor MP1) that has the function of discharging electrostatic surges, malfunctions due to signal overshoots and undershoots, positive electrostatic surges, negative electrostatic surges, and the like are prevented. In other words, malfunctions can be prevented regardless of the polarity of electrostatic surges, etc. Furthermore, since the area S2 occupied by the second transistor MP2 that controls the operation of the first transistor MP1 and the area S3 occupied by the third transistor MP3 are each smaller than the area S1 occupied by the first transistor MP1, the overall area of the output terminal
さらに、Ｓ１＞（Ｓ２＋Ｓ３）であれば、より一層、出力端子静電気保護回路２の面積を小さくできる。
Furthermore, if S1>(S2+S3), the area of the output terminal
そして、本実施形態に係る半導体装置１０は、この出力端子静電気保護回路２を備えている。これにより、半導体装置１０の小型化を図ることができる。
The
なお、面積Ｓ２は、面積Ｓ１より小さければよいが、好ましくは面積Ｓ１の１／３以下とされ、より好ましくは面積Ｓ１の１／５０以上１／５以下とされ、さらに好ましくは面積Ｓ１の１／１００以上１／１０以下とされる。同様に、面積Ｓ３も、面積Ｓ１より小さければよいが、好ましくは面積Ｓ１の１／３以下とされ、より好ましくは面積Ｓ１の１／５０以上１／５以下とされ、さらに好ましくは面積Ｓ１の１／１００以上１／１０以下とされる。面積Ｓ２、Ｓ３がこのような範囲内であれば、面積Ｓ１よりも十分に小さいため、出力端子静電気保護回路２の十分な小型化が図られるとともに、第２トランジスターＭＰ２および第３トランジスターＭＰ３に必要な駆動能力を最低限確保することができる。
The area S2 may be smaller than the area S1, but is preferably 1/3 or less of the area S1, more preferably 1/50 to 1/5 of the area S1, and even more preferably 1/100 to 1/10 of the area S1. Similarly, the area S3 may be smaller than the area S1, but is preferably 1/3 or less of the area S1, more preferably 1/50 to 1/5 of the area S1, and even more preferably 1/100 to 1/10 of the area S1. If the areas S2 and S3 are within such a range, they are sufficiently smaller than the area S1, so that the output terminal
また、面積Ｓ１は、例えば、図４に示す２つのＮ＋不純物領域６０４Ｎの距離を１辺とし、Ｐ＋不純物領域６０２Ｐの紙面奥行き方向の長さを別の１辺とする四角形の面積を計測することによって求められる。
The area S1 can be calculated, for example, by measuring the area of a rectangle whose one side is the distance between the two
さらに、面積Ｓ２は、例えば、図４に示すＮ＋不純物領域６１５ＮとＰ＋不純物領域６１４Ｐとの距離を１辺とし、Ｐ＋不純物領域６１４Ｐの紙面奥行き方向の長さを別の１辺とする四角形の面積を計測することによって求められる。
Furthermore, the area S2 can be found, for example, by measuring the area of a rectangle whose one side is the distance between the
また、面積Ｓ３は、例えば、図４に示すＮ＋不純物領域６１６ＮとＰ＋不純物領域６１４Ｐとの距離を１辺とし、Ｐ＋不純物領域６１４Ｐの紙面奥行き方向の長さを別の１辺とする四角形の面積を計測することによって求められる。
The area S3 can be calculated, for example, by measuring the area of a rectangle whose one side is the distance between the
また、第１トランジスターＭＰ１は、ゲート電極６０５（第１Ｐゲート）、Ｎ＋不純物領域６０４Ｎ（第１Ｐサブストレート）、Ｐ＋不純物領域６０３Ｐ（第１Ｐソース）およびＰ＋不純物領域６０２Ｐ（第１Ｐドレイン）を有するＰＭＯＳトランジスターである。
The first transistor MP1 is a PMOS transistor having a gate electrode 605 (first P gate), an
第２トランジスターＭＰ２は、ゲート電極６１７（第２Ｐゲート）、Ｐ＋不純物領域６１４Ｐ（第２Ｐソース）およびＰ＋不純物領域６１２Ｐ（第２Ｐドレイン）を有するＰＭＯＳトランジスターである。
The second transistor MP2 is a PMOS transistor having a gate electrode 617 (second P gate), a
第３トランジスターＭＰ３は、ゲート電極６１８（第３Ｐゲート）、Ｐ＋不純物領域６１４Ｐ（第３Ｐソース）およびＰ＋不純物領域６１３Ｐ（第３Ｐドレイン）を有するＰＭＯＳトランジスターである。
The third transistor MP3 is a PMOS transistor having a gate electrode 618 (third P gate), a
そして、第１トランジスターＭＰ１のサブストレートは、第２トランジスターＭＰ２のソースおよび第３トランジスターＭＰ３のソースに接続されている。第１トランジスターＭＰ１のソースまたはドレインの一方、第２トランジスターＭＰ２のゲートおよび第３トランジスターＭＰ３のドレインは、ノードＮ２に接続されている。第１トランジスターＭＰ１のソースまたはドレインの他方、第２トランジスターＭＰ２のドレインおよび第３トランジスターＭＰ３のゲートは、ノードＮ１に接続されている。 The substrate of the first transistor MP1 is connected to the source of the second transistor MP2 and the source of the third transistor MP3. One of the source or drain of the first transistor MP1, the gate of the second transistor MP2, and the drain of the third transistor MP3 are connected to a node N2. The other of the source or drain of the first transistor MP1, the drain of the second transistor MP2, and the gate of the third transistor MP3 are connected to a node N1.
このような構成によれば、ＰＭＯＳトランジスターで構成された出力端子静電気保護回路２を得ることができる。
With this configuration, it is possible to obtain an output terminal
２．第２実施形態
次に、第２実施形態に係る静電気保護回路について説明する。
2. Second Embodiment Next, an electrostatic protection circuit according to a second embodiment will be described.
図５は、第２実施形態に係る静電気保護回路が適用された出力端子静電気保護回路の断面構造を示す縦断面図である。 Figure 5 is a vertical cross-sectional view showing the cross-sectional structure of an output terminal electrostatic protection circuit to which the electrostatic protection circuit according to the second embodiment is applied.
以下、第２実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項については説明を省略する。なお、図５において、第１実施形態と同様の構成については、同一の符号を付している。 The second embodiment will be described below, focusing on the differences from the first embodiment and omitting a description of similarities. Note that in FIG. 5, the same reference numerals are used for configurations similar to those in the first embodiment.
前述した第１実施形態では、第１トランジスターＭＰ１がＮ－不純物領域６０１Ｎを有し、スイッチ回路ＳＷ１がＮ－不純物領域６１１Ｎを有している。これらは、互いに電気的に分離されている。
In the first embodiment described above, the first transistor MP1 has an N-
これに対し、本実施形態に係る静電気保護回路が適用された、図５に示す出力端子静電気保護回路２Ａは、図４に示すＮ－不純物領域６０１Ｎと、図４に示すＮ－不純物領域６１１Ｎと、が一体になったＮ－不純物領域６２０Ｎを備えている。
In contrast, the output terminal
すなわち、出力端子静電気保護回路２Ａは、Ｐ型半導体基板６００Ｐに設けられているＮ－不純物領域６２０Ｎ（Ｎ型不純物領域）を備え、第１トランジスターＭＰ１、第２トランジスターＭＰ２、および、第３トランジスターＭＰ３は、このＮ－不純物領域６２０Ｎを共通に含んでいる。
That is, the output terminal
このような構成によれば、図４に示す第１トランジスターＭＰ１に含まれる複数のＰ＋不純物領域６０３Ｐのうち、最もスイッチ回路ＳＷ１（第１スイッチ回路）側に位置するものと、第３トランジスターＭＰ３に含まれるＰ＋不純物領域６１３Ｐと、が同電位になるため、例えば前者を省略することが可能になる。また、図４に示すＮ＋不純物領域６０４Ｎ、Ｎ＋不純物領域６１６ＮおよびＰ－不純物領域６１９Ｐが不要になるため、これらも省略することができる。その結果、図５に示す出力端子静電気保護回路２Ａが占めるレイアウト面積を、図４に示す出力端子静電気保護回路２が占めるレイアウト面積よりも容易に小さくすることができる。これにより、出力端子静電気保護回路２Ａの小型化を容易に図ることができる。
以上のような第２実施形態においても、第１実施形態と同様の効果が得られる。
According to this configuration, the
In the second embodiment as described above, the same effects as in the first embodiment can be obtained.
３．第３実施形態
次に、第３実施形態に係る静電気保護回路について説明する。
3. Third Embodiment Next, an electrostatic protection circuit according to a third embodiment will be described.
図６は、第３実施形態に係る静電気保護回路が適用された出力端子静電気保護回路の回路図である。 Figure 6 is a circuit diagram of an output terminal electrostatic protection circuit to which the electrostatic protection circuit according to the third embodiment is applied.
以下、第３実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項については説明を省略する。なお、図６において、第１実施形態と同様の構成については、同一の符号を付している。 The third embodiment will be described below. In the following description, the differences from the first embodiment will be mainly described, and the description of the similarities will be omitted. Note that in FIG. 6, the same reference numerals are used for the same configurations as the first embodiment.
本実施形態に係る静電気保護回路が適用された、図６に示す出力端子静電気保護回路２Ｂでは、第１トランジスターＭＰ１のソースまたはドレインの一方が、ノードＮ１を介して電源配線１１と接続され、第１トランジスターＭＰ１のソースまたはドレインの他方が、ノードＮ２を介して出力配線１３と接続され、第１トランジスターＭＰ１のサブストレートが、ノードＮ３と接続されている。第２トランジスターＭＰ２のドレインおよび第３トランジスターＭＰ３のゲートは、それぞれノードＮ１と接続されている。第２トランジスターＭＰ２のゲートおよび第３トランジスターＭＰ３のドレインは、それぞれノードＮ２と接続されている。第２トランジスターＭＰ２のサブストレートおよびソース、ならびに、第３トランジスターＭＰ３のサブストレートおよびソースは、それぞれノードＮ３と接続されている。
In the output terminal
また、図６に示す出力端子静電気保護回路２Ｂは、図示しない各種機能回路からの出力信号を制御するため、ＣＭＯＳ出力回路であるスイッチ回路ＳＷ１を備えている。スイッチ回路ＳＷ１は、ノードＮ４を介して電源配線１１と接続され、ノードＮ５を介してＧＮＤ配線１２と接続され、ノードＮ６を介して第１トランジスターＭＰ１のゲートと接続されている。
The output terminal
図６に示すスイッチ回路ＳＷ１は、一例として、ＰＭＯＳトランジスターとＮＭＯＳトランジスターとを有するＣＭＯＳインバーター回路である。スイッチ回路ＳＷ１は、外部からの制御信号により、電源電位ＶＤＤのような第４電位またはＧＮＤ電位ＶＳＳのような第５電位のいずれかを第１トランジスターＭＰ１のゲートと接続するように切り替える機能を有するものであれば、図６に示す回路に限定されない。また、図６では、ノードＮ１とノードＮ４とが同電位であるが、これらは異なる電位であってもよい。 The switch circuit SW1 shown in FIG. 6 is, as an example, a CMOS inverter circuit having a PMOS transistor and an NMOS transistor. The switch circuit SW1 is not limited to the circuit shown in FIG. 6, as long as it has the function of switching to connect either a fourth potential such as the power supply potential VDD or a fifth potential such as the GND potential VSS to the gate of the first transistor MP1 in response to an external control signal. Also, in FIG. 6, the nodes N1 and N4 are at the same potential, but they may be at different potentials.
以上のように、出力端子静電気保護回路２Ｂの第１トランジスターＭＰ１は、ゲート（第１Ｐゲート）、サブストレート（第１Ｐサブストレート）、ソース（第１Ｐソース）およびドレイン（第１Ｐドレイン）を有するＰＭＯＳトランジスターである。
As described above, the first transistor MP1 of the output terminal
また、出力端子静電気保護回路２Ｂの第２トランジスターＭＰ２は、ゲート（第２Ｐゲート）、ソース（第２Ｐソース）およびドレイン（第２Ｐドレイン）を有するＰＭＯＳトランジスターである。
The second transistor MP2 of the output terminal
さらに、出力端子静電気保護回路２Ｂの第３トランジスターＭＰ３は、ゲート（第３Ｐゲート）、ソース（第３Ｐソース）およびドレイン（第３Ｐドレイン）を有するＰＭＯＳトランジスターである。
Furthermore, the third transistor MP3 of the output terminal
そして、出力端子静電気保護回路２Ｂは、さらに、前述したスイッチ回路ＳＷ１（第１スイッチ回路）を備えている。スイッチ回路ＳＷ１は、例えば電源電位ＶＤＤ（第４電位）が供給されるノードＮ４（第４ノード）と、ＧＮＤ電位ＶＳＳ（第５電位）が供給されるノードＮ５（第５ノード）と、に接続され、ノードＮ４またはノードＮ５のいずれかと第１トランジスターＭＰ１のゲートとを接続するように切り替える機能を有している。
The output terminal
また、第１トランジスターＭＰ１のサブストレートは、第２トランジスターＭＰ２のソースおよび第３トランジスターＭＰ３のソースに接続されている。第１トランジスターＭＰ１のソースまたはドレインの一方、第２トランジスターＭＰ２のゲートおよび第３トランジスターＭＰ３のドレインは、ノードＮ２に接続されている。第１トランジスターＭＰ１のソースまたはドレインの他方、第２トランジスターＭＰ２のドレインおよび第３トランジスターＭＰ３のゲートは、ノードＮ１に接続されている。 The substrate of the first transistor MP1 is connected to the source of the second transistor MP2 and the source of the third transistor MP3. One of the source or drain of the first transistor MP1, the gate of the second transistor MP2, and the drain of the third transistor MP3 are connected to a node N2. The other of the source or drain of the first transistor MP1, the drain of the second transistor MP2, and the gate of the third transistor MP3 are connected to a node N1.
このような構成によれば、第２トランジスターＭＰ２および第３トランジスターＭＰ３により、第１トランジスターＭＰ１のサブストレートの電位を切り替える一方、スイッチ回路ＳＷ１によって、任意のタイミングで、第１トランジスターＭＰ１のゲートの電位を切り替えることができる。これにより、第１実施形態と同様の静電気保護機能を有するとともに、Ｐｃｈオープンドレインの出力回路に適用可能な出力端子静電気保護回路２Ｂを実現することができる。このような出力端子静電気保護回路２Ｂでは、通常動作時、第１トランジスターＭＰ１のブレークダウン電圧未満の範囲内において、信号のオーバーシュートや外部から印加される正極性の静電サージ等による電流の流れ込みを防止することができる。具体的には、図６の出力端子１３１から、第１トランジスターＭＰ１の寄生ダイオードを経由し、電源端子１１１へと流れる電流を防止することができる。その結果、電源電位ＶＤＤが変動してしまうことに伴う、スイッチ回路ＳＷ１やそれに接続された各種機能回路における誤作動のリスクを低減することができる。
以上のような第３実施形態においても、第１実施形態と同様の効果が得られる。
According to this configuration, the second transistor MP2 and the third transistor MP3 switch the potential of the substrate of the first transistor MP1, while the switch circuit SW1 can switch the potential of the gate of the first transistor MP1 at any timing. This makes it possible to realize an output terminal
In the third embodiment as described above, the same effects as in the first embodiment can be obtained.
４．第４実施形態
次に、第４実施形態に係る静電気保護回路について説明する。
4. Fourth Embodiment Next, an electrostatic protection circuit according to a fourth embodiment will be described.
図７は、第４実施形態に係る静電気保護回路が適用された出力端子静電気保護回路の回路図である。図８は、図７に示す出力端子静電気保護回路の断面構造を示す縦断面図である。 Figure 7 is a circuit diagram of an output terminal electrostatic protection circuit to which the electrostatic protection circuit according to the fourth embodiment is applied. Figure 8 is a vertical cross-sectional view showing the cross-sectional structure of the output terminal electrostatic protection circuit shown in Figure 7.
以下、第４実施形態について説明するが、以下の説明では、第１実施形態との相違点を中心に説明し、同様の事項については説明を省略する。なお、図７および図８において、第１実施形態と同様の構成については、同一の符号を付している。 The fourth embodiment will be described below, focusing on the differences from the first embodiment and omitting a description of similar points. Note that in Figures 7 and 8, the same reference numerals are used for configurations similar to those of the first embodiment.
４．１．出力端子静電気保護回路の概要
前述した第１実施形態では、第１トランジスターＭＰ１、第２トランジスターＭＰ２および第３トランジスターＭＰ３として、いずれもＰＭＯＳトランジスターを用いている。これに対し、本実施形態に係る静電気保護回路が適用された、図７に示す出力端子静電気保護回路２Ｃでは、第１トランジスターＭＮ１、第２トランジスターＭＮ２および第３トランジスターＭＮ３として、いずれもＮＭＯＳトランジスターを用いている。
4.1 Overview of the Output Terminal Electrostatic Protection Circuit In the above-described first embodiment, PMOS transistors are used as the first transistor MP1, the second transistor MP2, and the third transistor MP3. In contrast, in the output terminal
図７に示す第１トランジスターＭＮ１のゲートおよびサブストレートは、ノードＮ３と接続されている。第１トランジスターＭＮ１のソースまたはドレインの一方は、ノードＮ２と接続され、ソースまたはドレインの他方は、ノードＮ１と接続されている。 The gate and substrate of the first transistor MN1 shown in FIG. 7 are connected to node N3. One of the source or drain of the first transistor MN1 is connected to node N2, and the other of the source or drain is connected to node N1.
図７に示す第２トランジスターＭＮ２のゲートは、ノードＮ２と接続されている。第２トランジスターＭＮ２のドレインは、ノードＮ１と接続され、サブストレート（バックゲート）およびソースは、ノードＮ３と接続されている。 The gate of the second transistor MN2 shown in FIG. 7 is connected to node N2. The drain of the second transistor MN2 is connected to node N1, and the substrate (backgate) and source are connected to node N3.
図７に示す第３トランジスターＭＮ３のゲートは、ノードＮ１と接続されている。第３トランジスターＭＮ３のドレインは、ノードＮ２と接続され、サブストレート（バックゲート）およびソースは、ノードＮ３と接続されている。 The gate of the third transistor MN3 shown in FIG. 7 is connected to node N1. The drain of the third transistor MN3 is connected to node N2, and the substrate (backgate) and source are connected to node N3.
図８に示す第１トランジスターＭＮ１は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６２０Ｎと、Ｐ－不純物領域６２０Ｐと、Ｎ＋不純物領域６０２Ｎ、６０３Ｎと、Ｐ＋不純物領域６０４Ｐと、ゲート電極６０５と、を有している。Ｐ＋不純物領域６０４Ｐは、第１トランジスターＭＮ１のサブストレートに対応し、Ｎ＋不純物領域６０２Ｎは、第１トランジスターＭＮ１のソースまたはドレインの一方に対応し、Ｎ＋不純物領域６０３Ｎは、第１トランジスターＭＮ１のソースまたはドレインの他方に対応し、ゲート電極６０５は、第１トランジスターＭＮ１のゲートに対応する。
The first transistor MN1 shown in FIG. 8 has a P-
Ｐ型半導体基板６００Ｐは、Ｐ型の極性を有する半導体基板である。後述する各領域は、例えば、この半導体基板に不純物を拡散させることによって形成された領域である。
The P-
Ｎ－不純物領域６２０Ｎは、Ｐ型半導体基板６００Ｐに隣接して配置され、Ｎ型の極性を有する領域である。
The N-
Ｐ－不純物領域６２０Ｐは、Ｎ－不純物領域６２０Ｎと接続され、Ｐ型の極性を有する領域である。
The P-
Ｐ＋不純物領域６０４Ｐは、Ｐ－不純物領域６２０Ｐ接続されたＰ型の極性を有する領域であり、Ｐ－不純物領域６２０ＰよりもＰ型のキャリアー濃度が高い領域である。
The
Ｎ＋不純物領域６０２Ｎ、６０３Ｎは、それぞれ、Ｐ－不純物領域６２０Ｐと接続され、Ｎ型の極性を有する領域である。
The
Ｎ＋不純物領域６０２ＮとＮ＋不純物領域６０３Ｎとの間には、ゲート電極６０５が設けられている。
A
図８に示すように、静電サージを放電する機能を有する第１トランジスターＭＮ１は、ソース、ドレインおよびゲートがそれぞれ複数に分岐し、分岐後のソースと分岐後のドレインとの間に分岐後のゲートが入り込んだ構造、つまり、フィンガー電極構造を有している。これにより、チャネル幅を広げることができ、第１トランジスターＭＮ１においてより大きな電流を放電することができる。 As shown in FIG. 8, the first transistor MN1, which has the function of discharging electrostatic surges, has a structure in which the source, drain, and gate are each branched into multiple parts, and the branched gate is inserted between the branched source and the branched drain, that is, a finger electrode structure. This allows the channel width to be widened, and a larger current can be discharged in the first transistor MN1.
このようにフィンガー電極構造が適用されているため、図８では、１つのＰ－不純物領域６２０Ｐに対し、複数のＮ＋不純物領域６０２Ｎ、複数のＮ＋不純物領域６０３Ｎ、および、複数のゲート電極６０５が設けられている。
Because a finger electrode structure is applied in this manner, in FIG. 8, multiple
図８に示す第２トランジスターＭＮ２は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６２０Ｎと、Ｐ－不純物領域６２０Ｐと、Ｎ＋不純物領域６１２Ｎ、６１４Ｎと、Ｐ＋不純物領域６１５Ｐと、ゲート電極６１７と、を有している。図８に示す第３トランジスターＭＮ３は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６２０Ｎと、Ｐ－不純物領域６２０Ｐと、Ｎ＋不純物領域６１３Ｎ、６１４Ｎと、Ｐ＋不純物領域６１５Ｐと、ゲート電極６１８と、を有している。
The second transistor MN2 shown in FIG. 8 has a P-
Ｐ－不純物領域６１５Ｐは、第２トランジスターＭＮ２のサブストレートおよび第３トランジスターＭＮ３のサブストレートに対応する。Ｎ＋不純物領域６１２Ｎは、第２トランジスターＭＮ２のドレインに対応し、Ｎ＋不純物領域６１３Ｎは、第３トランジスターＭＮ３のドレインに対応し、Ｎ＋不純物領域６１４Ｎは、第２トランジスターＭＮ２と第３トランジスターＭＮ３に共通のソースに対応する。ゲート電極６１７は、第２トランジスターＭＮ２のゲートに対応し、ゲート電極６１８は、第３トランジスターＭＮ３のゲートに対応する。
The P-
Ｐ＋不純物領域６１５Ｐは、Ｐ－不純物領域６２０Ｐと接続されたＰ型の極性を有する領域であり、Ｐ－不純物領域６２０ＰよりもＰ型のキャリアー濃度が高い領域である。
The
Ｎ＋不純物領域６１２Ｎ、６１３Ｎ、６１４Ｎは、それぞれ、Ｐ－不純物領域６２０Ｐと接続され、Ｎ型の極性を有する領域である。
The
Ｎ＋不純物領域６１２ＮとＮ＋不純物領域６１４Ｎとの間には、ゲート電極６１７が設けられ、Ｎ＋不純物領域６１３ＮとＮ＋不純物領域６１４Ｎとの間には、ゲート電極６１８が設けられている。
A
ここで、フィンガー電極構造のようにチャネル幅を広げる構造を採用するためには、第１トランジスターＭＮ１が占める面積を十分に大きく確保する必要がある。出力端子静電気保護回路２Ｃでは、このような大面積が必要な第１トランジスターＭＮ１の数を従来よりも減らす一方、前述したように、第２トランジスターＭＮ２および第３トランジスターＭＮ３を追加している。第２トランジスターＭＮ２および第３トランジスターＭＮ３の各レイアウト面積は、第１トランジスターＭＮ１よりも小面積で済むため、出力端子静電気保護回路２Ｃは、全体の面積を従来よりも減らすことができる。
To adopt a structure that widens the channel width, such as a finger electrode structure, it is necessary to ensure that the area occupied by the first transistor MN1 is sufficiently large. In the output terminal
以上のように、本実施形態に係る静電気保護回路が適用された出力端子静電気保護回路２Ｃは、保護対象回路である図１に示す内部回路１６と並列に接続され、電位ＶＤ（第１電位）が供給されるノードＮ１と、電位ＶＤとは異なる電位ＶＳ（第２電位）が供給されるノードＮ２と、の間で用いられる回路である。かかる出力端子静電気保護回路２Ｃは、静電サージを放電する第１トランジスターＭＮ１と、第１トランジスターＭＮ１の作動を制御する第２トランジスターＭＮ２と、第１トランジスターＭＮ１の作動を制御する第３トランジスターＭＮ３と、を備えている。
As described above, the output terminal
このうち、第１トランジスターＭＮ１は、Ｐ型半導体基板６００Ｐに設けられ、ノードＮ１（第１ノード）、ノードＮ２（第２ノード）およびノードＮ３（第３ノード）に接続されている。
Of these, the first transistor MN1 is provided on a P-
第２トランジスターＭＮ２は、Ｐ型半導体基板６００Ｐに設けられ、ノードＮ１、ノードＮ２およびノードＮ３に接続されている。そして、第２トランジスターＭＮ２は、電位ＶＤが電位ＶＳより高いとき、ノードＮ１とノードＮ３との間を遮断し、電位ＶＤが電位ＶＳより低いとき、ノードＮ１とノードＮ３との間を接続することにより、第１トランジスターＭＮ１の作動を制御する。
The second transistor MN2 is provided on the P-
第３トランジスターＭＮ３は、Ｐ型半導体基板６００Ｐに設けられ、ノードＮ１、ノードＮ２およびノードＮ３に接続されている。そして、第３トランジスターＭＮ３は、電位ＶＤが電位ＶＳより高いとき、ノードＮ２とノードＮ３との間を接続し、電位ＶＤが電位ＶＳより低いとき、ノードＮ２とノードＮ３との間を遮断することにより、第１トランジスターＭＮ１の作動を制御する。
The third transistor MN3 is provided on the P-
そして、Ｐ型半導体基板６００Ｐを厚さ方向から見たとき、第１トランジスターＭＮ１が占める面積Ｓ１、第２トランジスターＭＮ２が占める面積Ｓ２、および、第３トランジスターＭＮ３が占める面積Ｓ３は、Ｓ１＞Ｓ２およびＳ１＞Ｓ３を満たす。
When the P-
このような構成によれば、静電サージを放電する機能を有するトランジスター（第１トランジスターＭＮ１）の数が１つであっても、信号のオーバーシュートやアンダーシュート、正の静電サージや負の静電サージ等による誤作動を防止する。つまり、静電サージ等の極性によらず、誤作動を防止することができる。そして、第１トランジスターＭＮ１の作動を制御する第２トランジスターＭＮ２が占める面積Ｓ２および第３トランジスターＭＮ３が占める面積Ｓ３は、それぞれ第１トランジスターＭＮ１が占める面積Ｓ１よりも小さいため、出力端子静電気保護回路２Ｃ全体の面積を従来よりも小さくすることができる。その結果、内部回路１６を保護するという機能を維持しつつ、省スペース化が図られた出力端子静電気保護回路２Ｃを実現することができる。
With this configuration, even if there is only one transistor (first transistor MN1) that has the function of discharging electrostatic surges, malfunctions due to signal overshoots and undershoots, positive electrostatic surges, negative electrostatic surges, and the like are prevented. In other words, malfunctions can be prevented regardless of the polarity of electrostatic surges, etc. Furthermore, since the area S2 occupied by the second transistor MN2 that controls the operation of the first transistor MN1 and the area S3 occupied by the third transistor MN3 are each smaller than the area S1 occupied by the first transistor MN1, the overall area of the output terminal
さらに、Ｓ１＞（Ｓ２＋Ｓ３）であれば、より一層、出力端子静電気保護回路２Ｃの面積を小さくできる。
Furthermore, if S1>(S2+S3), the area of the output terminal
４．２．出力端子静電気保護回路の作動
次に、半導体装置１０が通常動作しているときの出力端子静電気保護回路２Ｃの作動について説明する。
4.2 Operation of the Output Terminal ESD Protection Circuit Next, the operation of the output terminal
まず、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＞ＶＳの関係を満たしている場合について説明する。 First, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD>VS.
この場合、第２トランジスターＭＮ２のゲートには電位ＶＳが供給され、第３トランジスターＭＮ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＮ２は、オフ状態となり、第３トランジスターＭＮ３は、オン状態となる。その結果、ノードＮ３は、電位ＶＳと同電位になる。 In this case, the gate of the second transistor MN2 is supplied with the potential VS, and the gate of the third transistor MN3 is supplied with the potential VD. This causes the second transistor MN2 to be in the OFF state, and the third transistor MN3 to be in the ON state. As a result, the node N3 has the same potential as the potential VS.
そうすると、第１トランジスターＭＮ１のサブストレートおよびゲートも、電位ＶＳと同電位となる。その結果、第１トランジスターＭＮ１は、オフ状態となる。このようにして、第２トランジスターＭＮ２および第３トランジスターＭＮ３により、第１トランジスターＭＮ１の作動を制御することができる。 Then, the substrate and gate of the first transistor MN1 also become equal to the potential VS. As a result, the first transistor MN1 becomes off. In this way, the operation of the first transistor MN1 can be controlled by the second transistor MN2 and the third transistor MN3.
第１トランジスターＭＮ１がオフ状態になると、第１トランジスターＭＮ１のブレークダウン電圧未満の範囲では、例えばノードＮ１に対し、信号のオーバーシュートや外部からの正の静電サージ等が印加されたとしても、第１トランジスターＭＮ１の誤作動を防止することができる。誤作動とは、半導体装置１０が通常の動作をしているとき、意図せず、第１トランジスターＭＮ１がオン状態になることをいう。このような状態になると、内部回路１６の作動に支障を来すため、第１トランジスターＭＮ１の誤作動を防止することが重要である。
When the first transistor MN1 is in the off state, it is possible to prevent malfunction of the first transistor MN1, for example, even if a signal overshoot or an external positive electrostatic surge is applied to the node N1, in a range below the breakdown voltage of the first transistor MN1. Malfunction refers to the first transistor MN1 unintentionally turning on while the
一方、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＜ＶＳの関係を満たしている場合について説明する。 On the other hand, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD<VS.
この場合も、第２トランジスターＭＮ２のゲートには電位ＶＳが供給され、第３トランジスターＭＮ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＮ２は、オン状態となり、第３トランジスターＭＮ３は、オフ状態となる。その結果、ノードＮ３は、電位ＶＤと同電位となる。 In this case, the gate of the second transistor MN2 is supplied with the potential VS, and the gate of the third transistor MN3 is supplied with the potential VD. This causes the second transistor MN2 to be in the ON state, and the third transistor MN3 to be in the OFF state. As a result, the node N3 has the same potential as the potential VD.
そうすると、第１トランジスターＭＮ１のサブストレートおよびゲートも、電位ＶＤと同電位となる。その結果、第１トランジスターＭＮ１は、オフ状態となる。このようにして、第２トランジスターＭＮ２および第３トランジスターＭＮ３により、第１トランジスターＭＮ１の作動を制御することができる。 Then, the substrate and gate of the first transistor MN1 also become equal to the potential VD. As a result, the first transistor MN1 becomes off. In this way, the operation of the first transistor MN1 can be controlled by the second transistor MN2 and the third transistor MN3.
第１トランジスターＭＮ１がオフ状態になると、第１トランジスターＭＮ１のブレークダウン電圧未満の範囲では、例えばノードＮ２に対し、信号のアンダーシュートや外部からの負の静電サージ等が印加されたとしても、第１トランジスターＭＮ１の誤作動を防止することができる。 When the first transistor MN1 is in the off state, it is possible to prevent malfunction of the first transistor MN1, for example, even if a signal undershoot or an external negative electrostatic surge is applied to the node N2, within a range below the breakdown voltage of the first transistor MN1.
以上のように、出力端子静電気保護回路２Ｃは、静電サージを放電する機能を有するトランジスター（第１トランジスターＭＮ１）の数が１つであっても、信号のオーバーシュートやアンダーシュート、正の静電サージや負の静電サージ等による誤作動を防止する。そして、第２トランジスターＭＮ２の駆動能力および第３トランジスターＭＮ３の駆動能力は、それぞれ、第１トランジスターＭＮ１のサブストレートの電位およびゲートの電位を切り替える程度の能力で足りる。このため、第２トランジスターＭＮ２が占める面積Ｓ２および第３トランジスターＭＮ３が占める面積Ｓ３は、それぞれ、第１トランジスターＭＮ１が占める面積Ｓ１より小さくて済む。その結果、内部回路１６を保護するという機能を維持しつつ、省スペース化が図られた出力端子静電気保護回路２Ｃを実現することができる。
As described above, the output terminal
以上のように、出力端子静電気保護回路２Ｃの第１トランジスターＭＮ１は、ゲート（第１Ｎゲート）、サブストレート（第１Ｎサブストレート）、ソース（第１Ｎソース）およびドレイン（第１Ｎドレイン）を有するＮＭＯＳトランジスターである。
As described above, the first transistor MN1 of the output terminal
また、出力端子静電気保護回路２Ｃの第２トランジスターＭＮ２は、ゲート（第２Ｎゲート）、ソース（第２Ｎソース）およびドレイン（第２Ｎドレイン）を有するＮＭＯＳトランジスターである。
The second transistor MN2 of the output terminal
さらに、出力端子静電気保護回路２Ｃの第３トランジスターＭＮ３は、ゲート（第３Ｎゲート）、ソース（第３Ｎソース）およびドレイン（第３Ｎドレイン）を有するＮＭＯＳトランジスターである。
Furthermore, the third transistor MN3 of the output terminal
そして、第１トランジスターＭＮ１のサブストレートは、第２トランジスターＭＮ２のソースおよび第３トランジスターＭＮ３のソースに接続されている。第１トランジスターＭＮ１のソースまたはドレインの一方、第２トランジスターＭＮ２のゲートおよび第３トランジスターＭＮ３のドレインは、ノードＮ２に接続されている。第１トランジスターＭＮ１のソースまたはドレインの他方、第２トランジスターＭＮ２のドレインおよび第３トランジスターＭＮ３のゲートは、ノードＮ１に接続されている。 The substrate of the first transistor MN1 is connected to the source of the second transistor MN2 and the source of the third transistor MN3. One of the source or drain of the first transistor MN1, the gate of the second transistor MN2, and the drain of the third transistor MN3 are connected to a node N2. The other of the source or drain of the first transistor MN1, the drain of the second transistor MN2, and the gate of the third transistor MN3 are connected to a node N1.
このような構成によれば、ＮＭＯＳトランジスターで構成された出力端子静電気保護回路２Ｃを得ることができる。
With this configuration, it is possible to obtain an output terminal
また、出力端子静電気保護回路２Ｃは、Ｐ型半導体基板６００Ｐに対し、Ｎ－不純物領域６２０Ｎを介して設けられているＰ－不純物領域６２０Ｐ（Ｐ型不純物領域）を備え、第１トランジスターＭＮ１、第２トランジスターＭＮ２、および、第３トランジスターＭＮ３は、このＰ－不純物領域６２０Ｐを共通に含んでいる。
The output terminal
このような構成によれば、前述した第２実施形態と同様、出力端子静電気保護回路２Ｃが占めるレイアウト面積を容易に小さくすることができる。これにより、出力端子静電気保護回路２Ｃの小型化を容易に図ることができる。
With this configuration, as in the second embodiment described above, the layout area occupied by the output terminal
なお、Ｐ－不純物領域６２０Ｐは、図４に示すＮ－不純物領域６０１ＮおよびＮ－不純物領域６１１Ｎのように、２つに分割されていてもよい。
以上のような第４実施形態においても、第１実施形態と同様の効果が得られる。
The P-
In the fourth embodiment as described above, the same effects as in the first embodiment can be obtained.
５．第５実施形態
次に、第５実施形態に係る静電気保護回路について説明する。
5. Fifth Embodiment Next, an electrostatic protection circuit according to a fifth embodiment will be described.
図９は、第５実施形態に係る静電気保護回路が適用された出力端子静電気保護回路の回路図である。 Figure 9 is a circuit diagram of an output terminal electrostatic protection circuit to which the electrostatic protection circuit according to the fifth embodiment is applied.
以下、第５実施形態について説明するが、以下の説明では、第４実施形態との相違点を中心に説明し、同様の事項については説明を省略する。なお、図９において、第４実施形態と同様の構成については、同一の符号を付している。 The fifth embodiment will be described below. In the following description, the differences from the fourth embodiment will be mainly described, and the description of the similarities will be omitted. Note that in FIG. 9, the same reference numerals are used for the same configurations as the fourth embodiment.
本実施形態に係る静電気保護回路が適用された、図９に示す出力端子静電気保護回路２Ｄでは、第１トランジスターＭＮ１のソースまたはドレインの一方が、ノードＮ１を介して出力配線１３と接続され、第１トランジスターＭＮ１のソースまたはドレインの他方が、ノードＮ２を介してＧＮＤ配線１２と接続され、第１トランジスターＭＮ１のサブストレートが、ノードＮ３と接続されている。第２トランジスターＭＮ２のドレインおよび第３トランジスターＭＮ３のゲートは、それぞれノードＮ１と接続されている。第２トランジスターＭＮ２のゲートおよび第３トランジスターＭＮ３のドレインは、それぞれノードＮ２と接続されている。第２トランジスターＭＮ２のサブストレートおよびソース、ならびに、第３トランジスターＭＮ３のサブストレートおよびソースは、それぞれノードＮ３と接続されている。
In the output terminal
また、図９に示す出力端子静電気保護回路２Ｄは、図示しない各種機能回路からの出力信号を制御するため、ＣＭＯＳ出力回路であるスイッチ回路ＳＷ２を備えている。スイッチ回路ＳＷ２は、ノードＮ４を介して電源配線１１と接続され、ノードＮ５を介してＧＮＤ配線１２と接続され、ノードＮ６を介して第１トランジスターＭＮ１のゲートと接続されている。
The output terminal
図９に示すスイッチ回路ＳＷ２は、一例として、ＰＭＯＳトランジスターとＮＭＯＳトランジスターとを有するＣＭＯＳインバーター回路である。スイッチ回路ＳＷ２は、外部からの制御信号により、電源電位ＶＤＤのような第４電位またはＧＮＤ電位ＶＳＳのような第５電位のいずれかを第１トランジスターＭＮ１のゲートと接続するように切り替える機能を有するものであれば、図９に示す回路に限定されない。また、図９では、ノードＮ２とノードＮ５とが同電位であるが、これらは異なる電位であってもよい。 The switch circuit SW2 shown in FIG. 9 is, as an example, a CMOS inverter circuit having a PMOS transistor and an NMOS transistor. The switch circuit SW2 is not limited to the circuit shown in FIG. 9, as long as it has the function of switching to connect either a fourth potential such as the power supply potential VDD or a fifth potential such as the GND potential VSS to the gate of the first transistor MN1 in response to an external control signal. Also, in FIG. 9, the nodes N2 and N5 are at the same potential, but they may be at different potentials.
以上のように、出力端子静電気保護回路２Ｄの第１トランジスターＭＮ１は、ゲート（第１Ｎゲート）、サブストレート（第１Ｎサブストレート）、ソース（第１Ｎソース）およびドレイン（第１Ｎドレイン）を有するＮＭＯＳトランジスターである。
As described above, the first transistor MN1 of the output terminal
また、出力端子静電気保護回路２Ｄの第２トランジスターＭＮ２は、ゲート（第２Ｎゲート）、ソース（第２Ｎソース）およびドレイン（第２Ｎドレイン）を有するＮＭＯＳトランジスターである。
The second transistor MN2 of the output terminal
さらに、出力端子静電気保護回路２Ｄの第３トランジスターＭＮ３は、ゲート（第３Ｎゲート）、ソース（第３Ｎソース）およびドレイン（第３Ｎドレイン）を有するＮＭＯＳトランジスターである。
Furthermore, the third transistor MN3 of the output terminal
そして、出力端子静電気保護回路２Ｄは、さらに、前述したスイッチ回路ＳＷ２（第２スイッチ回路）を備えている。スイッチ回路ＳＷ２は、例えば電源電位ＶＤＤ（第４電位）が供給されるノードＮ４（第４ノード）と、ＧＮＤ電位ＶＳＳ（第５電位）が供給されるノードＮ５（第５ノード）と、に接続され、ノードＮ４またはノードＮ５のいずれかと第１トランジスターＭＮ１のゲートとを接続するように切り替える機能を有している。
The output terminal
また、第１トランジスターＭＮ１のサブストレートは、第２トランジスターＭＮ２のソースおよび第３トランジスターＭＮ３のソースに接続されている。第１トランジスターＭＮ１のソースまたはドレインの一方、第２トランジスターＭＮ２のゲートおよび第３トランジスターＭＮ３のドレインは、ノードＮ２に接続されている。第１トランジスターＭＮ１のソースまたはドレインの他方、第２トランジスターＭＮ２のドレインおよび第３トランジスターＭＮ３のゲートは、ノードＮ１に接続されている。 The substrate of the first transistor MN1 is connected to the source of the second transistor MN2 and the source of the third transistor MN3. One of the source or drain of the first transistor MN1, the gate of the second transistor MN2, and the drain of the third transistor MN3 are connected to a node N2. The other of the source or drain of the first transistor MN1, the drain of the second transistor MN2, and the gate of the third transistor MN3 are connected to a node N1.
このような構成によれば、第２トランジスターＭＮ２および第３トランジスターＭＮ３により、第１トランジスターＭＮ１のサブストレートの電位を切り替える一方、スイッチ回路ＳＷ２によって、任意のタイミングで、第１トランジスターＭＮ１のゲートの電位を切り替えることができる。これにより、第４実施形態と同様の静電気保護機能を有するとともに、Ｎｃｈオープンドレインの出力回路に適用可能な出力端子静電気保護回路２Ｄを実現することができる。このような出力端子静電気保護回路２Ｄでは、通常動作時、第１トランジスターＭＮ１のブレークダウン電圧未満の範囲内において、信号のアンダーシュートや外部から印加される負極性の静電サージ等による電流の流れ出しを防止することができる。具体的には、図９のＧＮＤ端子１２１から、第１トランジスターＭＮ１の寄生ダイオードを経由し、出力端子１３１へと流れる電流を防止することができる。その結果、ＧＮＤ電位ＶＳＳが変動してしまうことに伴う、スイッチ回路ＳＷ２やそれに接続された各種機能回路における誤作動のリスクを低減することができる。
以上のような第５実施形態においても、第４実施形態と同様の効果が得られる。
According to this configuration, the second transistor MN2 and the third transistor MN3 switch the potential of the substrate of the first transistor MN1, while the switch circuit SW2 can switch the potential of the gate of the first transistor MN1 at any timing. This makes it possible to realize an output terminal
In the fifth embodiment as described above, the same effects as in the fourth embodiment can be obtained.
６．第６実施形態
次に、第６実施形態に係る静電気保護回路について説明する。
6. Sixth Embodiment Next, an electrostatic protection circuit according to a sixth embodiment will be described.
図１０は、第６実施形態に係る静電気保護回路が適用された出力端子静電気保護回路の回路図である。図１１は、図１０に示す出力端子静電気保護回路の断面構造を示す縦断面図である。 Figure 10 is a circuit diagram of an output terminal electrostatic protection circuit to which the electrostatic protection circuit according to the sixth embodiment is applied. Figure 11 is a vertical cross-sectional view showing the cross-sectional structure of the output terminal electrostatic protection circuit shown in Figure 10.
以下、第６実施形態について説明するが、以下の説明では、第１、第２実施形態との相違点を中心に説明し、同様の構成については説明を省略する。なお、図１０および図１１において、第１、第２実施形態と同様の構成については、同一の符号を付している。 The sixth embodiment will be described below, focusing on the differences from the first and second embodiments, and omitting a description of similar configurations. Note that in Figures 10 and 11, the same reference numerals are used for configurations similar to those of the first and second embodiments.
６．１．出力端子静電気保護回路の概要
前述した第１実施形態では、図２に示す第１トランジスターＭＰ１として、ＰＭＯＳトランジスターを用いている。これに対し、本実施形態に係る静電気保護回路が適用された、図１０に示す出力端子静電気保護回路２Ｅでは、第１トランジスターＢＰ１として、ＰＮＰバイポーラートランジスターを用いている。
6.1 Overview of the Output Terminal Electrostatic Protection Circuit In the first embodiment described above, a PMOS transistor is used as the first transistor MP1 shown in Fig. 2. In contrast, in an output terminal
図１０に示す第１トランジスターＢＰ１のベースは、ノードＮ３と接続され、コレクターは、ノードＮ２と接続され、エミッターは、ノードＮ１と接続されている。 The base of the first transistor BP1 shown in FIG. 10 is connected to node N3, the collector is connected to node N2, and the emitter is connected to node N1.
また、前述した第２実施形態では、図５に示すように、第１トランジスターＭＰ１、第２トランジスターＭＰ２および第３トランジスターＭＰ３が、共通のＮ－不純物領域６２０Ｎを有している。これに対し、本実施形態でも、図１１に示すように、第１トランジスターＢＰ１、第２トランジスターＭＰ２および第３トランジスターＭＰ３が、共通のＮ－不純物領域６２０Ｎを有している。
In the second embodiment described above, as shown in FIG. 5, the first transistor MP1, the second transistor MP2, and the third transistor MP3 have a common N-
図１１に示す第１トランジスターＢＰ１は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６２０Ｎと、Ｎ＋不純物領域６３１Ｎと、Ｐ＋不純物領域６３２Ｐ、６３３Ｐと、を有している。Ｎ＋不純物領域６３１Ｎは、第１トランジスターＢＰ１のベースに対応し、Ｐ＋不純物領域６３２Ｐは、第１トランジスターＢＰ１のエミッターに対応し、Ｐ＋不純物領域６３３Ｐは、第１トランジスターＢＰ１のコレクターに対応する。
The first transistor BP1 shown in FIG. 11 has a P-
図１１に示すように、静電サージを放電する機能を有する第１トランジスターＢＰ１は、エミッターおよびコレクターがそれぞれ複数に分岐し、分岐後のエミッターと分岐後のコレクターとが互いに入り込んだ構造、つまり、フィンガー電極構造を有している。これにより、第１トランジスターＢＰ１においてより大きな電流を放電することができる。 As shown in FIG. 11, the first transistor BP1, which has the function of discharging electrostatic surges, has a structure in which the emitter and collector are each branched into multiple parts, and the branched emitter and the branched collector are interdigitated, that is, a finger electrode structure. This allows the first transistor BP1 to discharge a larger current.
このようにフィンガー電極構造が適用されているため、図１１では、１つのＮ－不純物領域６２０Ｎに対し、複数のＰ＋不純物領域６３２Ｐおよび複数のＰ＋不純物領域６３３Ｐが設けられている。
Because a finger electrode structure is applied in this manner, in FIG. 11, multiple
６．２．出力端子静電気保護回路の作動
次に、半導体装置１０が通常動作しているときの出力端子静電気保護回路２Ｅの作動について説明する。ここで「半導体装置１０が通常の動作」とは、ＶＤＤ－ＶＳＳ間に内部回路１６の動作電圧を供給している状態をいう。
6.2 Operation of the Output Terminal ESD Protection Circuit Next, we will explain the operation of the output terminal
まず、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＞ＶＳの関係を満たしている場合について説明する。 First, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD>VS.
この場合、第２トランジスターＭＰ２のゲートには電位ＶＳが供給され、第３トランジスターＭＰ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＰ２は、オン状態となり、第３トランジスターＭＰ３は、オフ状態となる。その結果、ノードＮ３は、電位ＶＤと同電位になる。 In this case, the gate of the second transistor MP2 is supplied with the potential VS, and the gate of the third transistor MP3 is supplied with the potential VD. This causes the second transistor MP2 to be in the ON state, and the third transistor MP3 to be in the OFF state. As a result, the node N3 has the same potential as the potential VD.
そうすると、第１トランジスターＢＰ１のベースも、電位ＶＤと同電位となる。その結果、第１トランジスターＢＰ１は、オフ状態となる。このようにして、第２トランジスターＭＰ２および第３トランジスターＭＰ３により、第１トランジスターＢＰ１の作動を制御することができる。 Then, the base of the first transistor BP1 also becomes equal to the potential VD. As a result, the first transistor BP1 becomes off. In this way, the operation of the first transistor BP1 can be controlled by the second transistor MP2 and the third transistor MP3.
第１トランジスターＢＰ１がオフ状態になると、第１トランジスターＢＰ１のブレークダウン電圧未満の範囲では、例えばノードＮ１に対し、信号のオーバーシュートや外部からの正の静電サージ等が印加されたとしても、第１トランジスターＢＰ１の誤作動を防止することができる。誤作動とは、第１トランジスターＢＰ１のブレークダウン電圧未満の範囲で、意図せず、第１トランジスターＢＰ１がオン状態になることをいう。このような状態になると、内部回路１６の作動に支障を来すため、第１トランジスターＢＰ１の誤作動を防止することが重要である。
When the first transistor BP1 is in the off state, it is possible to prevent malfunction of the first transistor BP1 in a range below the breakdown voltage of the first transistor BP1, even if, for example, a signal overshoot or an external positive electrostatic surge is applied to the node N1. Malfunction refers to the first transistor BP1 unintentionally turning on in a range below the breakdown voltage of the first transistor BP1. If this state occurs, it will cause problems in the operation of the
一方、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＜ＶＳの関係を満たしている場合について説明する。 On the other hand, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD<VS.
この場合も、第２トランジスターＭＰ２のゲートには電位ＶＳが供給され、第３トランジスターＭＰ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＰ２は、オフ状態となり、第３トランジスターＭＰ３は、オン状態となる。その結果、ノードＮ３は、電位ＶＳと同電位となる。 In this case, the gate of the second transistor MP2 is supplied with the potential VS, and the gate of the third transistor MP3 is supplied with the potential VD. This causes the second transistor MP2 to be in the off state, and the third transistor MP3 to be in the on state. As a result, the node N3 has the same potential as the potential VS.
そうすると、第１トランジスターＢＰ１のベースも、電位ＶＳと同電位となる。その結果、第１トランジスターＢＰ１は、オフ状態となる。このようにして、第２トランジスターＭＰ２および第３トランジスターＭＰ３により、第１トランジスターＢＰ１の作動を制御することができる。 Then, the base of the first transistor BP1 also becomes the same potential as the potential VS. As a result, the first transistor BP1 becomes off. In this way, the operation of the first transistor BP1 can be controlled by the second transistor MP2 and the third transistor MP3.
第１トランジスターＢＰ１がオフ状態になると、第１トランジスターＢＰ１のブレークダウン電圧未満の範囲では、例えばノードＮ２に対し、信号のアンダーシュートや外部からの負の静電サージ等が印加されたとしても、第１トランジスターＢＰ１の誤作動を防止することができる。 When the first transistor BP1 is in the off state, it is possible to prevent malfunction of the first transistor BP1, for example, even if a signal undershoot or an external negative electrostatic surge is applied to node N2, within a range below the breakdown voltage of the first transistor BP1.
以上のように、出力端子静電気保護回路２Ｅの第１トランジスターＢＰ１は、ベース（第１Ｐベース）、コレクター（第１Ｐコレクター）およびエミッター（第１Ｐエミッター）を有するＰＮＰバイポーラートランジスターである。
As described above, the first transistor BP1 of the output terminal
第２トランジスターＭＰ２は、ゲート（第２Ｐゲート）、ソース（第２Ｐソース）およびドレイン（第２Ｐドレイン）を有するＰＭＯＳトランジスターである。 The second transistor MP2 is a PMOS transistor having a gate (second P gate), a source (second P source) and a drain (second P drain).
第３トランジスターＭＰ３は、ゲート（第３Ｐゲート）、ソース（第３Ｐソース）およびドレイン（第３Ｐドレイン）を有するＰＭＯＳトランジスターである。 The third transistor MP3 is a PMOS transistor having a gate (third P gate), a source (third P source) and a drain (third P drain).
そして、第１トランジスターＢＰ１のベースは、図１０および図１１に示すように、第２トランジスターＭＰ２のソースおよび第３トランジスターＭＰ３のソースに接続されている。また、第１トランジスターＢＰ１のコレクター、第２トランジスターＭＰ２のゲート、および第３トランジスターＭＰ３のドレインは、ノードＮ２（第２ノード）に接続されている。さらに、第１トランジスターＢＰ１のエミッター、第２トランジスターＭＰ２のドレイン、および第３トランジスターＭＰ３のゲートは、ノードＮ１（第１ノード）に接続されている。 The base of the first transistor BP1 is connected to the source of the second transistor MP2 and the source of the third transistor MP3, as shown in Figures 10 and 11. The collector of the first transistor BP1, the gate of the second transistor MP2, and the drain of the third transistor MP3 are connected to a node N2 (second node). The emitter of the first transistor BP1, the drain of the second transistor MP2, and the gate of the third transistor MP3 are connected to a node N1 (first node).
このような構成によれば、ＰＮＰバイポーラートランジスターで構成された第１トランジスターＢＰ１を備える出力端子静電気保護回路２Ｅを得ることができる。これにより、出力端子静電気保護回路２Ｅの製造コストの削減を図ることができる。
This configuration makes it possible to obtain an output terminal
以上のような第６実施形態においても、第１、第２実施形態と同様の効果、すなわち、出力端子静電気保護回路２Ｅの小型化が図られるという効果が得られる。
The sixth embodiment described above also has the same effect as the first and second embodiments, that is, the output terminal
７．第７実施形態
次に、第７実施形態に係る静電気保護回路について説明する。
7. Seventh Embodiment Next, an electrostatic protection circuit according to a seventh embodiment will be described.
図１２は、第７実施形態に係る静電気保護回路が適用された出力端子静電気保護回路の回路図である。図１３は、図１２に示す出力端子静電気保護回路の断面構造を示す縦断面図である。 Figure 12 is a circuit diagram of an output terminal electrostatic protection circuit to which the electrostatic protection circuit according to the seventh embodiment is applied. Figure 13 is a vertical cross-sectional view showing the cross-sectional structure of the output terminal electrostatic protection circuit shown in Figure 12.
以下、第７実施形態について説明するが、以下の説明では、第４実施形態との相違点を中心に説明し、同様の構成については説明を省略する。なお、図１２および図１３において、第４実施形態と同様の構成については、同一の符号を付している。 The seventh embodiment will be described below, focusing on the differences from the fourth embodiment and omitting a description of similar configurations. Note that in Figures 12 and 13, the same reference numerals are used for configurations similar to those of the fourth embodiment.
７．１．出力端子静電気保護回路の概要
前述した第４実施形態では、図７に示す第１トランジスターＭＮ１として、ＮＭＯＳトランジスターを用いている。これに対し、本実施形態に係る静電気保護回路が適用された、図１２に示す出力端子静電気保護回路２Ｆでは、第１トランジスターＢＮ１として、ＮＰＮバイポーラートランジスターを用いている。
7.1 Overview of the Output Terminal Electrostatic Protection Circuit In the above-described fourth embodiment, an NMOS transistor is used as the first transistor MN1 shown in Fig. 7. In contrast, in the output terminal
図１２に示す第１トランジスターＢＮ１のベースは、ノードＮ３と接続され、コレクターは、ノードＮ１と接続され、エミッターは、ノードＮ２と接続されている。 The base of the first transistor BN1 shown in FIG. 12 is connected to node N3, the collector is connected to node N1, and the emitter is connected to node N2.
また、前述した第４実施形態では、図８に示すように、第１トランジスターＭＮ１、第２トランジスターＭＮ２および第３トランジスターＭＮ３が、共通のＰ－不純物領域６２０Ｐを有している。これに対し、本実施形態でも、図１３に示すように、第１トランジスターＢＮ１、第２トランジスターＭＮ２および第３トランジスターＭＮ３が、共通のＰ－不純物領域６２０Ｐを有している。
In the fourth embodiment described above, as shown in FIG. 8, the first transistor MN1, the second transistor MN2, and the third transistor MN3 have a common P-
図１３に示す第１トランジスターＢＮ１は、Ｐ型半導体基板６００Ｐと、Ｎ－不純物領域６２０Ｎと、Ｐ－不純物領域６２０Ｐと、Ｐ＋不純物領域６３１Ｐと、Ｎ＋不純物領域６３２Ｎ、６３３Ｎと、を有している。Ｐ＋不純物領域６３１Ｐは、第１トランジスターＢＮ１のベースに対応し、Ｎ＋不純物領域６３２Ｎは、第１トランジスターＢＮ１のコレクターに対応し、Ｎ＋不純物領域６３３Ｎは、第１トランジスターＢＮ１のエミッターに対応する。
The first transistor BN1 shown in FIG. 13 has a P-
図１３に示すように、静電サージを放電する機能を有する第１トランジスターＢＮ１は、エミッターおよびコレクターがそれぞれ複数に分岐し、分岐後のエミッターと分岐後のコレクターとが互いに入り込んだ構造、つまり、フィンガー電極構造を有している。これにより、第１トランジスターＢＮ１においてより大きな電流を放電することができる。 As shown in FIG. 13, the first transistor BN1, which has the function of discharging electrostatic surges, has a structure in which the emitter and collector are each branched into multiple parts, and the branched emitter and the branched collector are interdigitated, that is, a finger electrode structure. This allows the first transistor BN1 to discharge a larger current.
このようにフィンガー電極構造が適用されているため、図１３では、１つのＰ－不純物領域６２０Ｐに対し、複数のＮ＋不純物領域６３２Ｎおよび複数のＮ＋不純物領域６３３Ｎが設けられている。
Because a finger electrode structure is applied in this manner, in FIG. 13, multiple
７．２．出力端子静電気保護回路の作動
次に、出力端子静電気保護回路２Ｆの作動について説明する。
7.2 Operation of the Output Terminal Electrostatic Protection Circuit Next, the operation of the output terminal
まず、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＞ＶＳの関係を満たしている場合について説明する。 First, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD>VS.
この場合、第２トランジスターＭＮ２のゲートには電位ＶＳが供給され、第３トランジスターＭＮ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＮ２は、オフ状態となり、第３トランジスターＭＮ３は、オン状態となる。その結果、ノードＮ３は、電位ＶＳと同電位になる。 In this case, the gate of the second transistor MN2 is supplied with the potential VS, and the gate of the third transistor MN3 is supplied with the potential VD. This causes the second transistor MN2 to be in the OFF state, and the third transistor MN3 to be in the ON state. As a result, the node N3 has the same potential as the potential VS.
そうすると、第１トランジスターＢＮ１のベースも、電位ＶＳと同電位となる。その結果、第１トランジスターＢＮ１は、オフ状態となる。このようにして、第２トランジスターＭＮ２および第３トランジスターＭＮ３により、第１トランジスターＢＮ１の作動を制御することができる。 Then, the base of the first transistor BN1 also becomes the same potential as the potential VS. As a result, the first transistor BN1 becomes off. In this way, the operation of the first transistor BN1 can be controlled by the second transistor MN2 and the third transistor MN3.
第１トランジスターＢＮ１がオフ状態になると、第１トランジスターＢＮ１のブレークダウン電圧未満の範囲では、例えばノードＮ１に対し、信号のオーバーシュートや外部からの正の静電サージ等が印加されたとしても、第１トランジスターＢＮ１の誤作動を防止することができる。 When the first transistor BN1 is in the off state, it is possible to prevent malfunction of the first transistor BN1, for example, even if a signal overshoot or an external positive electrostatic surge is applied to the node N1, within a range below the breakdown voltage of the first transistor BN1.
一方、ノードＮ１の電位ＶＤ（第１電位）およびノードＮ２の電位ＶＳ（第２電位）が、ＶＤ＜ＶＳの関係を満たしている場合について説明する。 On the other hand, we will explain the case where the potential VD (first potential) of node N1 and the potential VS (second potential) of node N2 satisfy the relationship VD<VS.
この場合も、第２トランジスターＭＮ２のゲートには電位ＶＳが供給され、第３トランジスターＭＮ３のゲートには電位ＶＤが供給される。これにより、第２トランジスターＭＮ２は、オン状態となり、第３トランジスターＭＮ３は、オフ状態となる。その結果、ノードＮ３は、電位ＶＤと同電位となる。 In this case, the gate of the second transistor MN2 is supplied with the potential VS, and the gate of the third transistor MN3 is supplied with the potential VD. This causes the second transistor MN2 to be in the ON state, and the third transistor MN3 to be in the OFF state. As a result, the node N3 has the same potential as the potential VD.
そうすると、第１トランジスターＢＮ１のベースも、電位ＶＤと同電位となる。その結果、第１トランジスターＢＮ１は、オフ状態となる。このようにして、第２トランジスターＭＮ２および第３トランジスターＭＮ３により、第１トランジスターＢＮ１の作動を制御することができる。 Then, the base of the first transistor BN1 also becomes equal to the potential VD. As a result, the first transistor BN1 becomes off. In this way, the operation of the first transistor BN1 can be controlled by the second transistor MN2 and the third transistor MN3.
第１トランジスターＢＮ１がオフ状態になると、第１トランジスターＢＮ１のブレークダウン電圧未満の範囲では、例えばノードＮ２に対し、信号のアンダーシュートや外部からの負の静電サージ等が印加されたとしても、第１トランジスターＢＮ１の誤作動を防止することができる。 When the first transistor BN1 is in the off state, it is possible to prevent malfunction of the first transistor BN1, for example, even if a signal undershoot or an external negative electrostatic surge is applied to node N2, within a range below the breakdown voltage of the first transistor BN1.
以上のように、出力端子静電気保護回路２Ｆの第１トランジスターＢＮ１は、ベース（第１Ｎベース）、コレクター（第１Ｎコレクター）およびエミッター（第１Ｎエミッター）を有するＮＰＮバイポーラートランジスターである。
As described above, the first transistor BN1 of the output terminal
第２トランジスターＭＮ２は、ゲート（第２Ｎゲート）、ソース（第２Ｎソース）およびドレイン（第２Ｎドレイン）を有するＮＭＯＳトランジスターである。 The second transistor MN2 is an NMOS transistor having a gate (second N gate), a source (second N source) and a drain (second N drain).
第３トランジスターＭＮ３は、ゲート（第３Ｎゲート）、ソース（第３Ｎソース）およびドレイン（第３Ｎドレイン）を有するＮＭＯＳトランジスターである。 The third transistor MN3 is an NMOS transistor having a gate (third N gate), a source (third N source) and a drain (third N drain).
そして、第１トランジスターＢＮ１のベースは、図１２および図１３に示すように、第２トランジスターＭＮ２のソースおよび第３トランジスターＭＮ３のソースに接続されている。また、第１トランジスターＢＮ１のエミッター、第２トランジスターＭＮ２のゲート、および第３トランジスターＭＮ３のドレインは、ノードＮ２（第２ノード）に接続されている。さらに、第１トランジスターＢＮ１のコレクター、第２トランジスターＭＮ２のドレイン、および第３トランジスターＭＮ３のゲートは、ノードＮ１（第１ノード）に接続されている。 The base of the first transistor BN1 is connected to the source of the second transistor MN2 and the source of the third transistor MN3, as shown in Figures 12 and 13. The emitter of the first transistor BN1, the gate of the second transistor MN2, and the drain of the third transistor MN3 are connected to a node N2 (second node). The collector of the first transistor BN1, the drain of the second transistor MN2, and the gate of the third transistor MN3 are connected to a node N1 (first node).
このような構成によれば、ＮＰＮバイポーラートランジスターで構成された第１トランジスターＢＮ１を備える出力端子静電気保護回路２Ｆを得ることができる。これにより、出力端子静電気保護回路２Ｆの製造コストの削減を図ることができる。
With this configuration, it is possible to obtain an output terminal
以上のような第７実施形態においても、第４実施形態と同様の効果、すなわち、出力端子静電気保護回路２Ｆの小型化が図られるという効果が得られる。
The seventh embodiment as described above also has the same effect as the fourth embodiment, that is, the effect of miniaturizing the output terminal
８．電子機器
次に、実施形態に係る電子機器について説明する。
図１４は、実施形態に係る電子機器の構成例を示すブロック図である。
8. Electronic Device Next, an electronic device according to an embodiment will be described.
FIG. 14 is a block diagram illustrating an example of the configuration of an electronic device according to an embodiment.
図１４に示すように、この電子機器１００は、ＣＰＵ２２０（中央演算処理装置）と、操作部２３０と、ＲＯＭ２４０（リードオンリー・メモリー）と、ＲＡＭ２５０（ランダムアクセス・メモリー）と、通信部２６０と、表示部２７０と、音声出力部２８０と、を備えている。
As shown in FIG. 14, the
ここで、ＣＰＵ２２０、ＲＯＭ２４０、ＲＡＭ２５０、通信部２６０、表示部２７０および音声出力部２８０のうちの少なくとも一部は、図示しないが、前記実施形態に係る半導体装置１０に内蔵されている。つまり、電子機器１００は、各機能を実現する機能部と、前述した静電気保護回路と、を内蔵する半導体装置１０を備えている。これにより、半導体装置１０では、内蔵されたＣＰＵ２２０等を、静電サージや異常信号等から保護することができる。そして、半導体装置１０の小型化が容易であるため、半導体装置１０の実装の自由度が高い電子機器１００を実現することができる。
Here, at least some of the
なお、図１４に示す構成要素の一部は、省略または変更されていてもよく、図１４に示す構成要素に他の構成要素が付加されていてもよい。 Note that some of the components shown in FIG. 14 may be omitted or modified, and other components may be added to the components shown in FIG. 14.
ＣＰＵ２２０は、ＲＯＭ２４０等に記憶されているプログラムにしたがって、外部から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ２２０は、操作部２３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の画像を表示させるための画像信号を生成したり、音声出力部２８０に各種の音声を出力させるための音声信号を生成したりする。
The
操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ２２０に出力する。ＲＯＭ２４０は、ＣＰＵ２２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶する。ＲＡＭ２５０は、ＣＰＵ２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、操作部２３０を用いて入力されたデータ、または、ＣＰＵ２２０がプログラムにしたがって実行した演算結果等を一時的に記憶する。
The
通信部２６０は、例えば、アナログ回路およびデジタル回路で構成され、ＣＰＵ２２０と外部装置との間のデータ通信を行う。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ２２０から供給される画像信号に基づいて各種の画像を表示する。
The
音声出力部２８０は、例えば、スピーカー等を含み、ＣＰＵ２２０から供給される音声信号に基づいて音声を出力する。
The
このような電子機器１００としては、例えば、腕時計や置時計等の時計、タイマー、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、医療機器等が挙げられる。
Examples of such
９．移動体
次に、実施形態に係る移動体について説明する。
図１５は、実施形態に係る移動体を適用した自動車を示す斜視図である。
9. Moving Body Next, a moving body according to the embodiment will be described.
FIG. 15 is a perspective view showing an automobile to which the moving body according to the embodiment is applied.
図１５に示す自動車１５０（移動体）は、前記実施形態に係る半導体装置１０を備えている。具体的には、半導体装置１０は、例えば、カーナビゲーションシステム、アンチロックブレーキシステム（ＡＢＳ）、エンジンコントロールユニット、ハイブリッド自動車や電気自動車の電池制御ユニット、車体姿勢制御システム、自動運転システムのような電子制御ユニット（ＥＣＵ：electronic control unit）、駆動用モーター、ジェネレーター、エアコンユニット等の各種自動車部品に内蔵される。そして、半導体装置１０の小型化が容易であるため、半導体装置１０の実装の自由度が高い自動車１５０を実現することができる。
The automobile 150 (mobile body) shown in FIG. 15 is equipped with the
なお、本実施形態に係る移動体は、図１５に示す自動車の他、例えば、二輪車、自転車、航空機、ヘリコプター、ドローン、船舶、潜水艦、鉄道、ロケット、宇宙船等にも適用することができる。 Note that the moving body according to this embodiment can be applied to, for example, motorcycles, bicycles, airplanes, helicopters, drones, ships, submarines, trains, rockets, spacecraft, etc., in addition to the automobile shown in FIG. 15.
以上、本発明の静電気保護回路、半導体装置、電子機器および移動体を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではない。例えば、本発明の静電気保護回路、半導体装置、電子機器および移動体は、前記実施形態の各部の構成を、同様の機能を有する任意の構成に置換したものであってもよく、前記実施形態に任意の構成物が付加されたものであってもよい。また、前記実施形態では、Ｐ型半導体基板を用いているが、Ｎ型半導体基板を用いるようにしてもよい。 The electrostatic protection circuit, semiconductor device, electronic device, and mobile body of the present invention have been described above based on the illustrated embodiments, but the present invention is not limited to this. For example, the electrostatic protection circuit, semiconductor device, electronic device, and mobile body of the present invention may have the configuration of each part of the above embodiments replaced with any configuration having similar functions, or may have any component added to the above embodiments. Also, while a P-type semiconductor substrate is used in the above embodiments, an N-type semiconductor substrate may be used.
２…出力端子静電気保護回路、２Ａ…出力端子静電気保護回路、２Ｂ…出力端子静電気保護回路、２Ｃ…出力端子静電気保護回路、２Ｄ…出力端子静電気保護回路、２Ｅ…出力端子静電気保護回路、２Ｆ…出力端子静電気保護回路、１０…半導体装置、１１…電源配線、１２…ＧＮＤ配線、１３…出力配線、１５…電源端子静電気保護回路、１６…内部回路、１００…電子機器、１１１…電源端子、１２１…ＧＮＤ端子、１３１…出力端子、１５０…自動車、１６１…ＰＭＯＳトランジスター、１６２…ＮＭＯＳトランジスター、２２０…ＣＰＵ、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、２８０…音声出力部、６００Ｐ…Ｐ型半導体基板、６０１Ｎ…Ｎ－不純物領域、６０２Ｎ…Ｎ＋不純物領域、６０２Ｐ…Ｐ＋不純物領域、６０３Ｎ…Ｎ＋不純物領域、６０３Ｐ…Ｐ＋不純物領域、６０４Ｎ…Ｎ＋不純物領域、６０４Ｐ…Ｐ＋不純物領域、６０５…ゲート電極、６１１Ｎ…Ｎ－不純物領域、６１２Ｎ…Ｎ＋不純物領域、６１２Ｐ…Ｐ＋不純物領域、６１３Ｎ…Ｎ＋不純物領域、６１３Ｐ…Ｐ＋不純物領域、６１４Ｎ…Ｎ＋不純物領域、６１４Ｐ…Ｐ＋不純物領域、６１５Ｎ…Ｎ＋不純物領域、６１５Ｐ…Ｐ＋不純物領域、６１６Ｎ…Ｎ＋不純物領域、６１７…ゲート電極、６１８…ゲート電極、６１９Ｐ…Ｐ－不純物領域、６２０Ｎ…Ｎ－不純物領域、６２０Ｐ…Ｐ－不純物領域、６３１Ｎ…Ｎ＋不純物領域、６３１Ｐ…Ｐ＋不純物領域、６３２Ｎ…Ｎ＋不純物領域、６３２Ｐ…Ｐ＋不純物領域、６３３Ｎ…Ｎ＋不純物領域、６３３Ｐ…Ｐ＋不純物領域、ＢＮ１…第１トランジスター、ＢＰ１…第１トランジスター、ＭＮ１…第１トランジスター、ＭＮ２…第２トランジスター、ＭＮ３…第３トランジスター、ＭＰ１…第１トランジスター、ＭＰ２…第２トランジスター、ＭＰ３…第３トランジスター、Ｎ１…ノード、Ｎ２…ノード、Ｎ３…ノード、Ｎ４…ノード、Ｎ５…ノード、Ｎ６…ノード、Ｒ１…ＭＯＳ抵抗、ＳＷ１…スイッチ回路、ＳＷ２…スイッチ回路 2...output terminal electrostatic protection circuit, 2A...output terminal electrostatic protection circuit, 2B...output terminal electrostatic protection circuit, 2C...output terminal electrostatic protection circuit, 2D...output terminal electrostatic protection circuit, 2E...output terminal electrostatic protection circuit, 2F...output terminal electrostatic protection circuit, 10...semiconductor device, 11...power supply wiring, 12...GND wiring, 13...output wiring, 15...power supply terminal electrostatic protection circuit, 16...internal circuit, 100...electronic device, 111...power supply terminal, 121...GND terminal, 131...output terminal, 150...automobile, 161...PMOS Transistor, 162...NMOS transistor, 220...CPU, 230...operation unit, 240...ROM, 250...RAM, 260...communication unit, 270...display unit, 280...audio output unit, 600P...P-type semiconductor substrate, 601N...N-impurity region, 602N...N+impurity region, 602P...P+impurity region, 603N...N+impurity region, 603P...P+impurity region, 604N...N+impurity region, 604P...P+impurity region, 605...gate electrode, 611N...N-impurity region, 612N...N+ impurity region, 612P...P+ impurity region, 613N...N+ impurity region, 613P...P+ impurity region, 614N...N+ impurity region, 614P...P+ impurity region, 615N...N+ impurity region, 615P...P+ impurity region, 616N...N+ impurity region, 617...gate electrode, 618...gate electrode, 619P...P- impurity region, 620N...N- impurity region, 620P...P- impurity region, 631N...N+ impurity region, 631P...P+ impurity region, 632N...N+ impurity region, 632P...P+ impurity region Pure region, 633N...N+ impurity region, 633P...P+ impurity region, BN1...first transistor, BP1...first transistor, MN1...first transistor, MN2...second transistor, MN3...third transistor, MP1...first transistor, MP2...second transistor, MP3...third transistor, N1...node, N2...node, N3...node, N4...node, N5...node, N6...node, R1...MOS resistor, SW1...switch circuit, SW2...switch circuit
Claims (13)
は異なる第２電位が供給される第２ノードと、の間で用いられる静電気保護回路であって
、
半導体基板と、
前記半導体基板に設けられ、前記第１ノード、前記第２ノードおよび第３ノードに接続
され、サージを放電する第１トランジスターと、
前記半導体基板に設けられ、前記第１ノード、前記第２ノードおよび前記第３ノードに
接続され、前記第１電位が前記第２電位より高いとき、前記第１ノードと前記第３ノード
との間を接続し、前記第１電位が前記第２電位より低いとき、前記第１ノードと前記第３
ノードとの間を遮断する、または、前記第１電位が前記第２電位より高いとき、前記第１
ノードと前記第３ノードとの間を遮断し、前記第１電位が前記第２電位より低いとき、前
記第１ノードと前記第３ノードとの間を接続する、ことにより、前記第１トランジスター
の作動を制御する第２トランジスターと、
前記半導体基板に設けられ、前記第１ノード、前記第２ノードおよび前記第３ノードに
接続され、前記第１電位が前記第２電位より高いとき、前記第２ノードと前記第３ノード
との間を遮断し、前記第１電位が前記第２電位より低いとき、前記第２ノードと前記第３
ノードとの間を接続する、または、前記第１電位が前記第２電位より高いとき、前記第２
ノードと前記第３ノードとの間を接続し、前記第１電位が前記第２電位より低いとき、前
記第２ノードと前記第３ノードとの間を遮断する、ことにより、前記第１トランジスター
の作動を制御する第３トランジスターと、
を備え、
前記半導体基板を厚さ方向から見たとき、前記第１トランジスターが占める面積Ｓ１、
前記第２トランジスターが占める面積Ｓ２、および、前記第３トランジスターが占める面
積Ｓ３は、Ｓ１＞Ｓ２およびＳ１＞Ｓ３を満たすことを特徴とする静電気保護回路。 1. An electrostatic protection circuit connected in parallel to a circuit to be protected, for use between a first node to which a first potential is supplied and a second node to which a second potential different from the first potential is supplied,
A semiconductor substrate;
a first transistor provided on the semiconductor substrate, connected to the first node, the second node, and the third node, and configured to discharge a surge;
a first potential connecting the first node and the third node when the first potential is higher than the second potential, and a second potential connecting the first node and the third node when the first potential is lower than the second potential,
or when the first potential is higher than the second potential,
a second transistor that controls an operation of the first transistor by disconnecting a node from the third node and connecting the first node to the third node when the first potential is lower than the second potential;
a transistor provided on the semiconductor substrate and connected to the first node, the second node, and the third node, for isolating between the second node and the third node when the first potential is higher than the second potential, and for isolating between the second node and the third node when the first potential is lower than the second potential
or, when the first potential is higher than the second potential,
a third transistor that connects a node and the third node and controls an operation of the first transistor by cutting off a connection between the second node and the third node when the first potential is lower than the second potential;
Equipped with
When the semiconductor substrate is viewed in a thickness direction, an area S1 occupied by the first transistor;
An electrostatic protection circuit, wherein an area S2 occupied by the second transistor and an area S3 occupied by the third transistor satisfy S1>S2 and S1>S3.
ト、第１Ｐソースおよび第１Ｐドレインを有するＰＭＯＳトランジスターであり、
前記第２トランジスターは、第２Ｐゲート、第２Ｐソースおよび第２Ｐドレインを有す
るＰＭＯＳトランジスターであり、
前記第３トランジスターは、第３Ｐゲート、第３Ｐソースおよび第３Ｐドレインを有す
るＰＭＯＳトランジスターであり、
前記第１Ｐゲートおよび前記第１Ｐサブストレートは、前記第２Ｐソースおよび前記第
３Ｐソースに接続され、
前記第１Ｐソースまたは前記第１Ｐドレインの一方、前記第２Ｐゲートおよび前記第３
Ｐドレインは、前記第２ノードに接続され、
前記第１Ｐソースまたは前記第１Ｐドレインの他方、前記第２Ｐドレインおよび前記第
３Ｐゲートは、前記第１ノードに接続されている請求項１に記載の静電気保護回路。 the first transistor is a PMOS transistor having a first P gate, a first P substrate which is an N+ impurity region , a first P source, and a first P drain;
the second transistor is a PMOS transistor having a second P gate, a second P source, and a second P drain;
the third transistor is a PMOS transistor having a third P gate, a third P source, and a third P drain;
the first P gate and the first P substrate are connected to the second P source and the third P source;
One of the first P source or the first P drain, the second P gate, and the third P gate
The P drain is connected to the second node;
2. The electrostatic protection circuit according to claim 1, wherein the other of the first P source or the first P drain, the second P drain and the third P gate are connected to the first node.
ト、第１Ｐソースおよび第１Ｐドレインを有するＰＭＯＳトランジスターであり、
前記第２トランジスターは、第２Ｐゲート、第２Ｐソースおよび第２Ｐドレインを有す
るＰＭＯＳトランジスターであり、
前記第３トランジスターは、第３Ｐゲート、第３Ｐソースおよび第３Ｐドレインを有す
るＰＭＯＳトランジスターであり、
第４電位が供給される第４ノードと、第５電位が供給される第５ノードと、に接続され
、前記第４ノードまたは前記第５ノードのいずれかと前記第１Ｐゲートとを接続する第１
スイッチ回路を備え、
前記第１Ｐサブストレートは、前記第２Ｐソースおよび前記第３Ｐソースに接続され、
前記第１Ｐソースまたは前記第１Ｐドレインの一方、前記第２Ｐゲートおよび前記第３
Ｐドレインは、前記第２ノードに接続され、
前記第１Ｐソースまたは前記第１Ｐドレインの他方、前記第２Ｐドレインおよび前記第
３Ｐゲートは、前記第１ノードに接続されている請求項１に記載の静電気保護回路。 the first transistor is a PMOS transistor having a first P gate, a first P substrate which is an N+ impurity region , a first P source, and a first P drain;
the second transistor is a PMOS transistor having a second P gate, a second P source, and a second P drain;
the third transistor is a PMOS transistor having a third P gate, a third P source, and a third P drain;
a first transistor connected to a fourth node to which a fourth potential is supplied and a fifth node to which a fifth potential is supplied, and connecting either the fourth node or the fifth node to the first P gate;
A switch circuit is provided.
the first P substrate is connected to the second P source and the third P source;
One of the first P source or the first P drain, the second P gate, and the third P gate
The P drain is connected to the second node;
2. The electrostatic protection circuit according to claim 1, wherein the other of the first P source or the first P drain, the second P drain and the third P gate are connected to the first node.
を有するＰＮＰバイポーラートランジスターであり、
前記第２トランジスターは、第２Ｐゲート、第２Ｐソースおよび第２Ｐドレインを有す
るＰＭＯＳトランジスターであり、
前記第３トランジスターは、第３Ｐゲート、第３Ｐソースおよび第３Ｐドレインを有す
るＰＭＯＳトランジスターであり、
前記第１Ｐベースは、前記第２Ｐソースおよび前記第３Ｐソースに接続され、
前記第１Ｐコレクター、前記第２Ｐゲートおよび前記第３Ｐドレインは、前記第２ノー
ドに接続され、
前記第１Ｐエミッター、前記第２Ｐドレインおよび前記第３Ｐゲートは、前記第１ノー
ドに接続されている請求項１に記載の静電気保護回路。 the first transistor is a PNP bipolar transistor having a first P base, a first P collector, and a first P emitter;
the second transistor is a PMOS transistor having a second P gate, a second P source, and a second P drain;
the third transistor is a PMOS transistor having a third P gate, a third P source, and a third P drain;
the first P base is connected to the second P source and the third P source;
the first P collector, the second P gate and the third P drain are connected to the second node;
2. The electrostatic protection circuit of claim 1, wherein the first P emitter, the second P drain and the third P gate are connected to the first node.
前記第１トランジスター、前記第２トランジスター、および、前記第３トランジスター
は、共通の前記Ｎ型不純物領域を含む請求項２ないし４のいずれか１項に記載の静電気保
護回路。 An N-type impurity region is provided in the semiconductor substrate,
5. The electrostatic protection circuit according to claim 2, wherein the first transistor, the second transistor, and the third transistor include a common N-type impurity region.
ト、第１Ｎソースおよび第１Ｎドレインを有するＮＭＯＳトランジスターであり、
前記第２トランジスターは、第２Ｎゲート、第２Ｎソースおよび第２Ｎドレインを有す
るＮＭＯＳトランジスターであり、
前記第３トランジスターは、第３Ｎゲート、第３Ｎソースおよび第３Ｎドレインを有す
るＮＭＯＳトランジスターであり、
前記第１Ｎゲートおよび前記第１Ｎサブストレートは、前記第２Ｎソースおよび前記第
３Ｎソースに接続され、
前記第１Ｎソースまたは前記第１Ｎドレインの一方、前記第２Ｎゲートおよび前記第３
Ｎドレインは、前記第２ノードに接続され、
前記第１Ｎソースまたは前記第１Ｎドレインの他方、前記第２Ｎドレインおよび前記第
３Ｎゲートは、前記第１ノードに接続されている請求項１に記載の静電気保護回路。 the first transistor is an NMOS transistor having a first N gate, a first N substrate which is a P+ impurity region , a first N source, and a first N drain;
the second transistor is an NMOS transistor having a second N gate, a second N source, and a second N drain;
the third transistor is an NMOS transistor having a third N gate, a third N source, and a third N drain;
the first N gate and the first N substrate are connected to the second N source and the third N source;
One of the first N source or the first N drain, the second N gate, and the third N gate
The N drain is connected to the second node;
2. The electrostatic protection circuit according to claim 1, wherein the other of the first N source or the first N drain, the second N drain, and the third N gate are connected to the first node.
ト、第１Ｎソースおよび第１Ｎドレインを有するＮＭＯＳトランジスターであり、
前記第２トランジスターは、第２Ｎゲート、第２Ｎソースおよび第２Ｎドレインを有す
るＮＭＯＳトランジスターであり、
前記第３トランジスターは、第３Ｎゲート、第３Ｎソースおよび第３Ｎドレインを有す
るＮＭＯＳトランジスターであり、
第４電位が供給される第４ノードと、第５電位が供給される第５ノードと、に接続され
、前記第４ノードまたは前記第５ノードのいずれかと前記第１Ｎゲートとを接続する第２
スイッチ回路を備え、
前記第１Ｎサブストレートは、前記第２Ｎソースおよび前記第３Ｎソースに接続され、
前記第１Ｎソースまたは前記第１Ｎドレインの一方、前記第２Ｎゲートおよび前記第３
Ｎドレインは、前記第２ノードに接続され、
前記第１Ｎソースまたは前記第１Ｎドレインの他方、前記第２Ｎドレインおよび前記第
３Ｎゲートは、前記第１ノードに接続されている請求項１に記載の静電気保護回路。 the first transistor is an NMOS transistor having a first N gate, a first N substrate which is a P+ impurity region , a first N source, and a first N drain;
the second transistor is an NMOS transistor having a second N gate, a second N source, and a second N drain;
the third transistor is an NMOS transistor having a third N gate, a third N source, and a third N drain;
a second N-gate connected to a fourth node to which a fourth potential is supplied and a fifth node to which a fifth potential is supplied, and connecting either the fourth node or the fifth node to the first N-gate;
A switch circuit is provided.
the first N substrate is connected to the second N source and the third N source;
One of the first N source or the first N drain, the second N gate, and the third N gate
The N drain is connected to the second node;
2. The electrostatic protection circuit according to claim 1, wherein the other of the first N source or the first N drain, the second N drain, and the third N gate are connected to the first node.
を有するＮＰＮバイポーラートランジスターであり、
前記第２トランジスターは、第２Ｎゲート、第２Ｎソースおよび第２Ｎドレインを有す
るＮＭＯＳトランジスターであり、
前記第３トランジスターは、第３Ｎゲート、第３Ｎソースおよび第３Ｎドレインを有す
るＮＭＯＳトランジスターであり、
前記第１Ｎベースは、前記第２Ｎソースおよび前記第３Ｎソースに接続され、
前記第１Ｎエミッター、前記第２Ｎゲートおよび前記第３Ｎドレインは、前記第２ノー
ドに接続され、
前記第１Ｎコレクター、前記第２Ｎドレインおよび前記第３Ｎゲートは、前記第１ノー
ドに接続されている請求項１に記載の静電気保護回路。 the first transistor is an NPN bipolar transistor having a first N base, a first N collector, and a first N emitter;
the second transistor is an NMOS transistor having a second N gate, a second N source, and a second N drain;
the third transistor is an NMOS transistor having a third N gate, a third N source, and a third N drain;
the first N base is connected to the second N source and the third N source;
the first N emitter, the second N gate, and the third N drain are connected to the second node;
2. The electrostatic protection circuit of claim 1, wherein the first N collector, the second N drain and the third N gate are connected to the first node.
前記第１トランジスター、前記第２トランジスター、および、前記第３トランジスター
は、共通の前記Ｐ型不純物領域を含む請求項６ないし８のいずれか１項に記載の静電気保
護回路。 A P-type impurity region is provided in the semiconductor substrate,
9. The electrostatic protection circuit according to claim 6, wherein the first transistor, the second transistor, and the third transistor include a common P-type impurity region.
求項１ないし９のいずれか１項に記載の静電気保護回路。 10. The electrostatic protection circuit according to claim 1, wherein the area S1, the area S2, and the area S3 satisfy S1>(S2+S3).
半導体装置。 A semiconductor device comprising the electrostatic protection circuit according to claim 1 .
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|---|---|---|---|---|
| JP2009512184A (en) | 2005-10-06 | 2009-03-19 | エヌエックスピー ビー ヴィ | ESD protection device |
| JP2010239046A (en) | 2009-03-31 | 2010-10-21 | Fujitsu Semiconductor Ltd | Power supply clamping circuit |
| JP2016100525A (en) | 2014-11-25 | 2016-05-30 | セイコーエプソン株式会社 | Electrostatic protection circuit and semiconductor integrated circuit device |
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