JP7494556B2 - Stabilized Power Supply Circuit - Google Patents

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Description

この発明は、負荷を定電圧駆動する安定化電源回路に関する。 This invention relates to a stabilized power supply circuit that drives a load at a constant voltage.

出力電流の変動に対する出力電圧の変動が少なく、かつ、出力電流の変動に対する応答性が高い安定化電源回路が求められている。そこで、特許文献１に開示の技術では、差動増幅器により出力電圧の安定化制御を行う安定化電源回路において、出力電流に比例した電流を差動増幅器のテール電流として用いている。 There is a demand for a stabilized power supply circuit that has little fluctuation in output voltage in response to fluctuations in output current and is highly responsive to fluctuations in output current. In the technology disclosed in Patent Document 1, a stabilized power supply circuit that uses a differential amplifier to stabilize and control the output voltage uses a current proportional to the output current as the tail current of the differential amplifier.

また、特許文献２に開示された技術では、特許文献１と同様、出力電流に比例した電流を差動増幅器のテール電流として用いるとともに、同出力電流に比例した電流を差動増幅器の２つの出力ノードのうちの一方に注入している。 In addition, in the technology disclosed in Patent Document 2, similar to Patent Document 1, a current proportional to the output current is used as the tail current of the differential amplifier, and a current proportional to the output current is injected into one of the two output nodes of the differential amplifier.

特開平３－１５８９１２号公報Japanese Patent Application Laid-Open No. 3-158912

特開２０１７－２０７９０２号公報JP 2017-207902 A

特許文献１に開示された技術によれば、高負荷時における出力電圧の安定化制御の応答性を改善することができる。しかし、この技術は、テール電流が増加することにより差動増幅器のゲインが増加するため、安定化制御のループの位相余裕を確保することが困難になる問題がある。 The technology disclosed in Patent Document 1 can improve the responsiveness of output voltage stabilization control under high load. However, this technology has the problem that an increase in the tail current increases the gain of the differential amplifier, making it difficult to ensure the phase margin of the stabilization control loop.

特許文献２に開示の技術によれば、出力電流に比例した電流を差動増幅器の２つの出力ノードのうちの一方に注入することにより、安定化制御のループのＤＣゲインが低下するため、同ループの位相余裕を改善することができる。しかし、ＤＣゲインを低下させることにより位相余裕を改善するだけでは、その改善の効果が十分でない。 According to the technology disclosed in Patent Document 2, by injecting a current proportional to the output current into one of the two output nodes of the differential amplifier, the DC gain of the stabilization control loop is reduced, thereby improving the phase margin of the loop. However, simply improving the phase margin by reducing the DC gain does not provide a sufficient improvement effect.

この発明は、以上説明した事情に鑑みてなされたものであり、応答性が高く、かつ、十分な位相余裕を有する安定化電源回路を提供することを目的とする。 This invention was made in consideration of the above-described circumstances, and aims to provide a stabilized power supply circuit that is highly responsive and has sufficient phase margin.

この発明は、負荷に電圧を出力する出力トランジスタと、前記出力トランジスタの出力電圧に応じた電圧と基準電圧とを差動増幅する差動増幅器と、絶対値が１より大きなゲインを有し、前記差動増幅器の出力信号を増幅して前記出力トランジスタの出力電流を制御する制御信号を出力する電流制御アンプと、前記出力トランジスタの出力電流に応じた電流を前記差動増幅器に帰還させることにより前記電流制御アンプによる前記出力トランジスタの出力電流の制御を抑制する帰還回路とを具備することを特徴とする安定化電源回路を提供する。 This invention provides a stabilized power supply circuit comprising: an output transistor that outputs a voltage to a load; a differential amplifier that differentially amplifies a voltage corresponding to the output voltage of the output transistor and a reference voltage; a current control amplifier that has a gain greater than 1 in absolute value and amplifies the output signal of the differential amplifier to output a control signal that controls the output current of the output transistor; and a feedback circuit that suppresses the control of the output current of the output transistor by the current control amplifier by feeding back a current corresponding to the output current of the output transistor to the differential amplifier.

この安定化電源回路には、出力トランジスタ→差動増幅器→電流制御アンプ→出力トランジスタという第１のループと、電流制御アンプ→帰還回路→差動増幅器→電流制御アンプという第２のループとがある。第１のループでは、出力電圧の変動に応じて出力トランジスタに流れる出力電流を制御し、出力電圧を安定化する制御が行われる。この第１のループにおいて、電流制御アンプの入力ノードには寄生容量である入力容量があり、同電流制御アンプの出力ノードには寄生容量である出力容量がある。これらの入力容量および出力容量は、第１のループの閉ループ伝達関数に複数のポール（極）を生じさせる。そして、この安定化電源回路において、電流制御アンプは、第２のループにも含まれているため、第２のループの閉ループゲインにより、第１のループの閉ループ伝達関数における複数のポールの周波数が高域側にシフトされる。このため、第１のループの閉ループ伝達関数の位相余裕を改善することができる。 This stabilized power supply circuit has a first loop of output transistor → differential amplifier → current control amplifier → output transistor, and a second loop of current control amplifier → feedback circuit → differential amplifier → current control amplifier. In the first loop, the output current flowing through the output transistor is controlled in response to fluctuations in the output voltage, and control is performed to stabilize the output voltage. In this first loop, the input node of the current control amplifier has an input capacitance, which is a parasitic capacitance, and the output node of the current control amplifier has an output capacitance, which is a parasitic capacitance. These input capacitances and output capacitances cause multiple poles in the closed loop transfer function of the first loop. In this stabilized power supply circuit, the current control amplifier is also included in the second loop, so the frequency of the multiple poles in the closed loop transfer function of the first loop is shifted to the high frequency side by the closed loop gain of the second loop. This makes it possible to improve the phase margin of the closed loop transfer function of the first loop.

この発明の第１実施形態である安定化電源回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a first embodiment of the present invention; 同実施形態の効果を示すボード線図である。FIG. 4 is a Bode plot illustrating the effect of the embodiment. この発明の第２実施形態である安定化電源回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a second embodiment of the present invention. この発明の第３実施形態である安定化電源回路の構成を示す回路図である。FIG. 11 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a third embodiment of the present invention.

以下、図面を参照し、この発明の実施形態について説明する。 The following describes an embodiment of the invention with reference to the drawings.

＜第１実施形態＞
図１はこの発明の第１実施形態である安定化電源回路１００の構成を示す回路図である。この安定化電源回路１００において、高電位電源線１０１には電源電圧ＶＤＤが与えられ、低電位電源線１０２は接地されている。ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属－酸化膜－半導体構造の電界効果トランジスタであり、以下、単にトランジスタという）Ｍ１は、Ｐチャネルのトランジスタであり、ソースが高電位電源線１０１に接続されている。このトランジスタＭ１のドレインと低電位電源線１０２との間には、負荷１０３と、平滑化用の容量ＣＬが並列接続されている。トランジスタＭ１は、負荷１０３に対して出力電圧ＶＯＵＴを供給する出力トランジスタとして機能する。 First Embodiment
1 is a circuit diagram showing the configuration of a stabilized power supply circuit 100 according to a first embodiment of the present invention. In this stabilized power supply circuit 100, a power supply voltage VDD is applied to a high-potential power supply line 101, and a low-potential power supply line 102 is grounded. A MOSFET (Metal Oxide Semiconductor Field Effect Transistor; a field effect transistor having a metal-oxide-semiconductor structure, hereinafter simply referred to as a transistor) M1 is a P-channel transistor, and its source is connected to the high-potential power supply line 101. A load 103 and a smoothing capacitance CL are connected in parallel between the drain of this transistor M1 and the low-potential power supply line 102. The transistor M1 functions as an output transistor that supplies an output voltage VOUT to the load 103.

また、トランジスタＭ１のドレインと低電位電源線１０２との間には、抵抗Ｒ１およびＲ２が直列接続されている。これらの抵抗Ｒ１およびＲ２は、出力電圧ＶＯＵＴに応じた電圧、具体的には出力電圧ＶＯＵＴに対して、抵抗Ｒ１およびＲ２の抵抗値からなる分圧比Ｒ２／（Ｒ１＋Ｒ２）を乗じた電圧を、抵抗Ｒ１およびＲ２の中間接続ノードから出力する分圧回路を構成している。 In addition, resistors R1 and R2 are connected in series between the drain of transistor M1 and the low-potential power line 102. These resistors R1 and R2 form a voltage divider circuit that outputs a voltage corresponding to the output voltage VOUT, specifically, a voltage obtained by multiplying the output voltage VOUT by a voltage division ratio R2/(R1+R2) consisting of the resistance values of resistors R1 and R2, from the intermediate connection node of resistors R1 and R2.

差動増幅器１１０は、トランジスタＭ１の出力電圧ＶＯＵＴに応じた電圧、具体的には分圧回路から出力される電圧（Ｒ２／（Ｒ１＋Ｒ２））・ＶＯＵＴと、基準電圧ＶＲＥＦとを差動増幅する増幅器である。この差動増幅器１１０は、ＰチャネルのトランジスタＭ３およびＭ４と、ＮチャネルのトランジスタＭ５およびＭ６と、定電流源１１１とを有する。 Differential amplifier 110 is an amplifier that differentially amplifies a voltage corresponding to the output voltage VOUT of transistor M1, specifically, the voltage (R2/(R1+R2))·VOUT output from the voltage divider circuit, and a reference voltage VREF. This differential amplifier 110 has P-channel transistors M3 and M4, N-channel transistors M5 and M6, and a constant current source 111.

差動増幅器１１０において、トランジスタＭ３およびＭ４は、各々のソースが共通接続され、この共通接続ノードと高電位電源線１０１との間に定電流源１１１が接続されている。トランジスタＭ３のゲートには基準電圧ＶＲＥＦが与えられ、トランジスタＭ４のゲートには、抵抗Ｒ１およびＲ２からなる分圧回路の出力電圧（Ｒ２／（Ｒ１＋Ｒ２））・ＶＯＵＴが与えられる。また、トランジスタＭ３のドレインはトランジスタＭ５のドレインに接続され、トランジスタＭ４のドレインはトランジスタＭ６のドレインに接続されている。ここで、トランジスタＭ５およびＭ６のソースは、低電位電源線１０２に接続されている。また、トランジスタＭ５およびＭ６のゲートは、トランジスタＭ５のドレインに接続されている。すなわち、トランジスタＭ３およびＭ４の負荷であるトランジスタＭ５およびＭ６は、カレントミラーを構成している。 In the differential amplifier 110, the sources of the transistors M3 and M4 are connected together, and a constant current source 111 is connected between this common connection node and the high potential power line 101. A reference voltage VREF is applied to the gate of the transistor M3, and an output voltage (R2/(R1+R2))·VOUT of a voltage divider circuit consisting of resistors R1 and R2 is applied to the gate of the transistor M4. The drain of the transistor M3 is connected to the drain of the transistor M5, and the drain of the transistor M4 is connected to the drain of the transistor M6. The sources of the transistors M5 and M6 are connected to the low potential power line 102. The gates of the transistors M5 and M6 are connected to the drain of the transistor M5. That is, the transistors M5 and M6, which are the loads of the transistors M3 and M4, form a current mirror.

電流制御アンプ１２１は、入力ノードＡＩＮが、差動増幅器１１０の２つの出力ノードの一方、具体的にはトランジスタＭ４およびＭ６のドレイン同士の接続ノードに接続されている。また、電流制御アンプ１２１は、出力ノードＡＯＵＴがトランジスタＭ１のゲートに接続されている。電流制御アンプ１２１は、絶対値が１より大きいゲイン－Ａｖを有し、差動増幅器１１０の出力信号を増幅して、トランジスタＭ１の出力電流を制御する制御信号を出力する。 The current control amplifier 121 has an input node AIN connected to one of the two output nodes of the differential amplifier 110, specifically the connection node between the drains of transistors M4 and M6. The current control amplifier 121 also has an output node AOUT connected to the gate of transistor M1. The current control amplifier 121 has a gain -Av whose absolute value is greater than 1, and amplifies the output signal of the differential amplifier 110 to output a control signal that controls the output current of transistor M1.

トランジスタＭ２は、Ｐチャネルのトランジスタであり、ソースが高電位電源線１０１に接続され、ゲートが電流制御アンプ１２１の出力ノードＡＯＵＴに接続され、ドレインが差動増幅器１１０の２つの出力ノードの他方、具体的にはトランジスタＭ３およびＭ５のドレイン同士の接続ノードに接続されている。このトランジスタＭ２は、電流制御アンプ１２１からの制御信号により制御された電流を差動増幅器１１０の２つの出力ノードのうちの一方に流し込む第１のトランジスタであり、出力トランジスタであるトランジスタＭ１に与えられるゲート電圧と同じゲート電圧が与えられる。このため、第１のトランジスタであるトランジスタＭ２は、出力トランジスタの出力電流に応じた電流を差動増幅器１１０に帰還させる帰還回路として機能する。
以上が本実施形態の構成である。 The transistor M2 is a P-channel transistor, with its source connected to the high potential power line 101, its gate connected to the output node AOUT of the current control amplifier 121, and its drain connected to the other of the two output nodes of the differential amplifier 110, specifically, the connection node between the drains of the transistors M3 and M5. This transistor M2 is a first transistor that feeds a current controlled by a control signal from the current control amplifier 121 into one of the two output nodes of the differential amplifier 110, and is given the same gate voltage as that given to the transistor M1, which is the output transistor. Therefore, the transistor M2, which is the first transistor, functions as a feedback circuit that feeds back to the differential amplifier 110 a current corresponding to the output current of the output transistor.
The above is the configuration of this embodiment.

次に本実施形態の動作を説明する。安定化電源回路１００には、トランジスタＭ１→差動増幅器１１０→電流制御アンプ１２１→トランジスタＭ１という第１のループＬＰ１と、電流制御アンプ１２１→トランジスタＭ２（帰還回路）→差動増幅器１１０→電流制御アンプ１２１という第２のループＬＰ２とがある。 Next, the operation of this embodiment will be described. The stabilized power supply circuit 100 has a first loop LP1 of transistor M1 → differential amplifier 110 → current control amplifier 121 → transistor M1, and a second loop LP2 of current control amplifier 121 → transistor M2 (feedback circuit) → differential amplifier 110 → current control amplifier 121.

第１のループＬＰ１では、例えば出力電圧ＶＯＵＴが低下すると、差動増幅器１０１の出力信号のレベルが上がり、電流制御アンプ１２１の出力する制御信号のレベルが下がり、トランジスタＭ１の出力電流が増加する、という安定化制御が行われ、出力電圧ＶＯＵＴが安定化される。 In the first loop LP1, for example, when the output voltage VOUT drops, the level of the output signal of the differential amplifier 101 rises, the level of the control signal output by the current control amplifier 121 drops, and the output current of the transistor M1 increases, thus performing stabilization control and stabilizing the output voltage VOUT.

一方、第２のループＬＰ２では、電流制御アンプ１２１の出力する制御信号のレベルが下がってトランジスタＭ１の出力電流が増加すると、トランジスタＭ２から差動増幅器１１０のトランジスタＭ５に流れ込む電流が増加し、トランジスタＭ６のコンダクタンスが増加し、電流制御アンプ１２１の入力ノードＡＩＮのレベルが下がり、電流制御アンプ１２１の出力する制御信号のレベルが上がるという制御が行われる。この第２のループＬＰ２における制御は、第１のループＬＰ１の電流制御アンプ１２１によるトランジスタＭ１の出力電流の制御を抑制する制御である。すなわち、本実施形態において、トランジスタＭ２は、トランジスタＭ１の出力電流に応じた電流を差動増幅器１１０に帰還させることにより、電流制御アンプ１２１によるトランジスタＭ１の出力電流の制御を抑制する帰還回路として機能する。 On the other hand, in the second loop LP2, when the level of the control signal output by the current control amplifier 121 decreases and the output current of the transistor M1 increases, the current flowing from the transistor M2 to the transistor M5 of the differential amplifier 110 increases, the conductance of the transistor M6 increases, the level of the input node AIN of the current control amplifier 121 decreases, and the level of the control signal output by the current control amplifier 121 increases. This control in the second loop LP2 is a control that suppresses the control of the output current of the transistor M1 by the current control amplifier 121 of the first loop LP1. That is, in this embodiment, the transistor M2 functions as a feedback circuit that suppresses the control of the output current of the transistor M1 by the current control amplifier 121 by feeding back a current corresponding to the output current of the transistor M1 to the differential amplifier 110.

仮に第２のループＬＰ２が設けられていない場合、電流制御アンプ１２１は、第１のループＬＰ１内において、ゲイン－Ａｖのアンプとして機能する。しかしながら、本実施形態において電流制御アンプ１２１は、第１のループＬＰ１の他、第２のループＬＰ２にも属する。このため、電流制御アンプ１２１は、第１のループＬＰ１において、１／（Ａｖ＋α）倍されたゲインのアンプとして機能する。 If the second loop LP2 were not provided, the current-controlled amplifier 121 would function as an amplifier with a gain of -Av in the first loop LP1. However, in this embodiment, the current-controlled amplifier 121 belongs to the second loop LP2 as well as the first loop LP1. Therefore, the current-controlled amplifier 121 functions as an amplifier with a gain multiplied by 1/(Av+α) in the first loop LP1.

ここで、αは電流制御アンプ１２１の出力ノードＡＯＵＴからトランジスタＭ２および差動増幅器１１０を経由して電流制御アンプ１２１の入力ノードＡＩＮに至るまでの経路のゲインであり、次式により与えられる。
α＝２０ｌｏｇ（ｇｍ２／（ｇｄ５＋ｇｄ３））－Ａｖ ……（１）
ただし、式（１）において、ｇｍ２はトランジスタＭ２のトランスコンダクタンス（あるいは相互コンダクタンス）、ｇｄ５はトランジスタＭ５のドレイン－ソース間コンダクタンス、ｇｄ３はトランジスタＭ３のドレイン－ソース間コンダクタンスである。 Here, α is the gain of the path from the output node AOUT of the current control amplifier 121 through the transistor M2 and the differential amplifier 110 to the input node AIN of the current control amplifier 121, and is given by the following equation.
α = 20 log (gm2 / (gd5 + gd3)) - Av ... (1)
In equation (1), gm2 is the transconductance (or mutual conductance) of transistor M2, gd5 is the drain-source conductance of transistor M5, and gd3 is the drain-source conductance of transistor M3.

また、第１のループＬＰ１の閉ループ伝達関数において、第２のループＬＰ２は、電流制御アンプ１２１の入力ノードＡＩＮに介在する寄生容量である入力容量Ｃａｉｎを１／（Ａｖ＋α）倍にするとともに、出力ノードＡＯＵＴに介在する寄生容量である出力容量Ｃａｏｕｔを１／（Ａｖ＋α）倍にする。 In addition, in the closed loop transfer function of the first loop LP1, the second loop LP2 multiplies the input capacitance Cain, which is the parasitic capacitance present at the input node AIN of the current control amplifier 121, by 1/(Av+α), and multiplies the output capacitance Caout, which is the parasitic capacitance present at the output node AOUT, by 1/(Av+α).

このため、第１のループＬＰ１の閉ループ伝達関数において、入力ノードＡＩＮの容量により発生するポール周波数ｆｐａｉｎと、出力ノードＡＯＵＴの容量により発生するポール周波数ｆｐａｏｕｔは、次式により与えられる。
ｆｐａｉｎ
＝（Ａｖ＋α）／２π・（１／（ｇｄ５＋ｇｄ３））・Ｃａｉｎ ……（２）
ｆｐａｏｕｔ
＝（Ａｖ＋α）／２π・Ｚａｖ・Ｃａｏｕｔ ……（３）
ただし、式（３）において、Ｚａｖは電流制御アンプ１２１の出力インピーダンスである。 Therefore, in the closed loop transfer function of the first loop LP1, a pole frequency fpain generated by the capacitance of the input node AIN and a pole frequency fpaout generated by the capacitance of the output node AOUT are given by the following equations.
fpain
= (Av + α) / 2π · (1 / (gd5 + gd3)) · Cain ... (2)
fpaout
= (Av + α) / 2π Zav Caout ... (3)
In the equation (3), Zav is the output impedance of the current control amplifier 121.

第１のループＬＰ１の閉ループ伝達関数が、トランジスタＭ１のトランスコンダクタンスｇｍ１と容量ＣＬにより定まる１次のポール周波数ｆｐ１＝ｇｍ１／２π／ＣＬを有する場合、上記式（２）のｆｐａｉｎまたは上記式（３）のｆｐａｏｕｔのうち低い方が２次のポール周波数ｆｐ２になる。 When the closed loop transfer function of the first loop LP1 has a first-order pole frequency fp1 = gm1/2π/CL determined by the transconductance gm1 and capacitance CL of the transistor M1, the lower of fpain in the above equation (2) or fpaout in the above equation (3) becomes the second-order pole frequency fp2.

図２は本実施形態の効果を示すボード線図である。図２のボード線図において、上側は安定化電源回路１００の第１のループＬＰ１の閉ループ伝達関数のゲインＧの周波数特性であり、横軸が周波数、縦軸が閉ループ伝達関数のゲイン（絶対値）である。また、図２のボード線図において、下側は安定化電源回路１００の第１のループＬＰ１の閉ループ伝達関数の位相シフト量φの周波数特性であり、横軸が周波数、縦軸が閉ループ伝達関数の位相シフト量である。なお、本実施形態の効果を分かりやすくするため、図２には、本実施形態のゲインＧおよび位相シフト量φの周波数特性とともに、本実施形態からトランジスタＭ２を削除した比較例（すなわち、第２のループＬＰ２がない比較例）のゲインＧ’および位相シフト量φ’の周波数特性が示されている。 2 is a Bode plot showing the effect of this embodiment. In the Bode plot of FIG. 2, the upper side is the frequency characteristic of the gain G of the closed loop transfer function of the first loop LP1 of the stabilized power supply circuit 100, the horizontal axis is the frequency, and the vertical axis is the gain (absolute value) of the closed loop transfer function. In addition, in the Bode plot of FIG. 2, the lower side is the frequency characteristic of the phase shift amount φ of the closed loop transfer function of the first loop LP1 of the stabilized power supply circuit 100, the horizontal axis is the frequency, and the vertical axis is the phase shift amount of the closed loop transfer function. In addition, in order to make the effect of this embodiment easier to understand, FIG. 2 shows the frequency characteristics of the gain G and phase shift amount φ of this embodiment, as well as the frequency characteristics of the gain G' and phase shift amount φ' of a comparative example in which the transistor M2 is removed from this embodiment (i.e., a comparative example without the second loop LP2).

上側のゲインの周波数特性に示されているように、本実施形態では、第２のループＬＰ２を設けたことにより、第１のループＬＰ１のゲインＧが比較例のゲインＧ’に対してＡｖ＋α（ｄＢ）だけ低下した。具体的には、本実施形態では、Ａｖ＋α（ｄＢ）を４０（ｄＢ）＝１００倍とした。これにより閉ループゲインが０ｄＢとなる周波数が低下し、安定性が改善される。 As shown in the upper gain frequency characteristic, in this embodiment, by providing the second loop LP2, the gain G of the first loop LP1 is reduced by Av+α (dB) compared to the gain G' of the comparative example. Specifically, in this embodiment, Av+α (dB) is set to 40 (dB) = 100 times. This lowers the frequency at which the closed loop gain becomes 0 dB, improving stability.

下側の位相シフト量の周波数特性に示されているように、本実施形態では、第２のループＬＰ２を設けたことにより、２次のポール周波数ｆｐ２が高域側にシフトされた。これにより閉ループゲインが０ｄＢとなる周波数における位相余裕が増加し、安定性が改善される。また、本実施形態では、２次のポール周波数ｆｐ２が高域側にシフトされることにより、ユニティゲイン周波数が高くなり、負荷変動に対する応答性が改善される。 As shown in the frequency characteristic of the phase shift amount on the lower side, in this embodiment, by providing the second loop LP2, the secondary pole frequency fp2 is shifted to the higher frequency side. This increases the phase margin at the frequency where the closed loop gain is 0 dB, improving stability. Also, in this embodiment, by shifting the secondary pole frequency fp2 to the higher frequency side, the unity gain frequency is increased and responsiveness to load fluctuations is improved.

以上のように、本実施形態によれば、応答性が高く、かつ、十分な位相余裕を有する安定化電源回路が実現される。 As described above, this embodiment realizes a stabilized power supply circuit that is highly responsive and has sufficient phase margin.

＜第２実施形態＞
図３はこの発明の第２実施形態である安定化電源回路１００Ａの構成を示す回路図である。なお、図３において、上記第１実施形態（図１）に示された部分と同一の部分には共通の符号を付し、その説明を省略する。 Second Embodiment
3 is a circuit diagram showing the configuration of a stabilized power supply circuit 100A according to a second embodiment of the present invention. In FIG. 3, the same parts as those shown in the first embodiment (FIG. 1) are given the same reference numerals and their explanations are omitted.

本実施形態では、上記第１実施形態におけるトランジスタＭ２が削除され、その代わりに、ＰチャネルのトランジスタＭ７と、電流検出抵抗Ｒｄと、トランスコンダクタンスアンプ１３１とが設けられている。このＰチャネルのトランジスタＭ７と、電流検出抵抗Ｒｄと、トランスコンダクタンスアンプ１３１は、出力トランジスタであるトランジスタＭ１の出力電流に応じた電流を差動増幅器１１０に帰還させる帰還回路を構成している。 In this embodiment, the transistor M2 in the first embodiment is omitted, and instead, a P-channel transistor M7, a current detection resistor Rd, and a transconductance amplifier 131 are provided. The P-channel transistor M7, the current detection resistor Rd, and the transconductance amplifier 131 form a feedback circuit that feeds back to the differential amplifier 110 a current corresponding to the output current of the transistor M1, which is an output transistor.

さらに詳述すると、トランジスタＭ７は、ソースが電流検出抵抗Ｒｄを介して高電位電源線１０１に接続され、ドレインが出力トランジスタであるトランジスタＭ１のドレインに接続されている。そして、トランジスタＭ７は、電流制御アンプ１２１から出力される制御信号がゲートに与えられる第２のトランジスタである。トランジスタＭ７のドレイン電流は電流検出抵抗Ｒｄに流れる。トランスコンダクタンスアンプ１３１は、電流検出抵抗Ｒｄの両端の電圧に比例した電流、すなわち、トランジスタＭ１の出力電流に比例した電流を差動増幅器１１０のトランジスタＭ６に流し込む。このように電流検出抵抗Ｒｄおよびトランスコンダクタンスアンプ１３１は、トランジスタＭ１の出力電流に比例した電流を差動増幅器１１０の２つの出力ノードのうちの一方に流し込む電流検出回路として機能する。 More specifically, the source of the transistor M7 is connected to the high potential power line 101 via the current detection resistor Rd, and the drain is connected to the drain of the output transistor, the transistor M1. The transistor M7 is a second transistor whose gate is supplied with a control signal output from the current control amplifier 121. The drain current of the transistor M7 flows through the current detection resistor Rd. The transconductance amplifier 131 flows a current proportional to the voltage across the current detection resistor Rd, i.e., a current proportional to the output current of the transistor M1, into the transistor M6 of the differential amplifier 110. In this way, the current detection resistor Rd and the transconductance amplifier 131 function as a current detection circuit that flows a current proportional to the output current of the transistor M1 into one of the two output nodes of the differential amplifier 110.

本実施形態においても、上記第１実施形態と同様な第１のループおよび第２のループが構成される。従って、本実施形態においても上記第１実施形態と同様な効果が得られる。 In this embodiment, a first loop and a second loop are configured similar to those in the first embodiment. Therefore, the same effects as those in the first embodiment can be obtained in this embodiment.

＜第３実施形態＞
図４はこの発明の第３実施形態である安定化電源回路１００Ｂの構成を示す回路図である。なお、図４において、上記第１実施形態（図１）に示された部分と同一の部分には共通の符号を付し、その説明を省略する。 Third Embodiment
4 is a circuit diagram showing the configuration of a stabilized power supply circuit 100B according to a third embodiment of the present invention. In FIG. 4, the same parts as those shown in the first embodiment (FIG. 1) are designated by the same reference numerals and their description will be omitted.

上記第１実施形態では、出力トランジスタとしてＰチャネルのトランジスタＭ１が用いられた。これに対し、本実施形態では、出力トランジスタとして、ソースが低電位電源線１０２に接続されたＮチャネルのトランジスタＭ１１が用いられる。平滑化容量ＣＬは、このトランジスタＭ１１のドレインおよびソース間に接続される。また、負荷１０３は、トランジスタＭ１１のドレインと高電位電源線１０１との間に接続される。そして、抵抗Ｒ１およびＲ２からなる分圧回路は、この負荷１０３に対して並列接続される。 In the first embodiment, a P-channel transistor M1 is used as the output transistor. In contrast, in this embodiment, an N-channel transistor M11, whose source is connected to the low-potential power supply line 102, is used as the output transistor. A smoothing capacitance CL is connected between the drain and source of this transistor M11. In addition, a load 103 is connected between the drain of the transistor M11 and the high-potential power supply line 101. A voltage divider circuit consisting of resistors R1 and R2 is connected in parallel to this load 103.

また、本実施形態では、第２のループを構成するためのトランジスタとして、上記第１実施形態のトランジスタＭ２に代えて、ソースが低電位電源線１０２に接続されたＮチャネルのトランジスタＭ１２が用いられる。このトランジスタＭ１２のドレインは、差動増幅器１１０のトランジスタＭ３およびＭ５のドレイン同士の共通接続ノードに接続されている。そして、トランジスタＭ１２のゲートには、電流制御アンプ１２１からの制御信号が与えられる。 In addition, in this embodiment, instead of the transistor M2 in the first embodiment, an N-channel transistor M12 having a source connected to the low-potential power line 102 is used as a transistor for forming the second loop. The drain of this transistor M12 is connected to a common connection node between the drains of the transistors M3 and M5 of the differential amplifier 110. A control signal from the current control amplifier 121 is applied to the gate of the transistor M12.

本実施形態において、例えば負荷１０３に与えられる出力電圧（ＶＤＤ－ＶＯＵＴ）が減少すると、抵抗Ｒ１およびＲ２の共通接続ノードのレベルが上がり、トランジスタＭ４に流れる電流が減少し、トランジスタＭ３に流れる電流が増加し、トランジスタＭ５およびＭ６のコンダクタンスが増加し、電流制御アンプ１２１の入力レベルが下がり、制御信号のレベルが上がり、トランジスタＭ１１の出力電流が増加し、負荷１０３に与えられる出力電圧（ＶＤＤ－ＶＯＵＴ）が増加する、という第１のループによる安定化制御が行われる。 In this embodiment, for example, when the output voltage (VDD-VOUT) applied to the load 103 decreases, the level of the common connection node of resistors R1 and R2 increases, the current flowing through transistor M4 decreases, the current flowing through transistor M3 increases, the conductance of transistors M5 and M6 increases, the input level of current control amplifier 121 decreases, the level of the control signal increases, the output current of transistor M11 increases, and the output voltage (VDD-VOUT) applied to the load 103 increases, thus performing stabilization control through the first loop.

また、本実施形態では、電流制御アンプ１２１の入力レベルが下がって、制御信号のレベルが上がると、トランジスタＭ３からトランジスタＭ１２に流れ込む電流が増加し、トランジスタＭ３からトランジスタＭ５に流れ込む電流が減少し、トランジスタＭ６のコンダクタンスが減少し、電流制御アンプ１２１の入力レベルが上がる、という第２のループによる制御が行われる。この第２のループによる制御は、電流制御アンプ１２１によるトランジスタＭ１１の出力電流の制御を抑制する制御である。 In addition, in this embodiment, when the input level of the current control amplifier 121 decreases and the level of the control signal increases, the current flowing from transistor M3 to transistor M12 increases, the current flowing from transistor M3 to transistor M5 decreases, the conductance of transistor M6 decreases, and the input level of the current control amplifier 121 increases. This control by the second loop is a control that suppresses the control of the output current of transistor M11 by the current control amplifier 121.

このように、本実施形態においても、上記第１実施形態と同様な第１のループおよび第２のループによる制御が行われる。従って、本実施形態においても上記第１実施形態と同様な効果が得られる。 In this manner, in this embodiment, control is performed using the first and second loops similar to those in the first embodiment. Therefore, the same effects as those in the first embodiment can be obtained in this embodiment.

＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。 <Other embodiments>
Although the embodiments of the present invention have been described above, other embodiments of the present invention are also possible. For example, the following embodiments are possible.

（１）上記各実施形態では、安定化電源回路を電界効果トランジスタにより構成したが、バイポーラトランジスタにより構成してもよい。 (1) In each of the above embodiments, the stabilized power supply circuit is configured using field effect transistors, but it may also be configured using bipolar transistors.

（２）上記各実施形態では、第２のループを設けたことにより位相余裕が改善されるので、高負荷時に差動増幅器１１０のテール電流を増加させ、応答性を高めてもよい。 (2) In each of the above embodiments, the phase margin is improved by providing the second loop, so the tail current of the differential amplifier 110 may be increased under high load conditions to improve responsiveness.

１００，１００Ａ，１００Ｂ……安定化電源回路、１０１……高電位電源線、１０２……低電位電源線、１０３……負荷、ＣＬ……平滑化容量、１１０……差動増幅器、Ｒ１，Ｒ２……抵抗、Ｒｄ……電流検出抵抗、１１１……定電流源、Ｍ１～Ｍ７，Ｍ１１，Ｍ１２……トランジスタ、１２１……電流制御アンプ。 100, 100A, 100B... stabilized power supply circuit, 101... high potential power supply line, 102... low potential power supply line, 103... load, CL... smoothing capacitance, 110... differential amplifier, R1, R2... resistor, Rd... current detection resistor, 111... constant current source, M1 to M7, M11, M12... transistors, 121... current control amplifier.

Claims (3)

負荷に電圧を出力する出力トランジスタと、
前記出力トランジスタの出力電圧に応じた電圧と基準電圧とを差動増幅する差動増幅器と、
絶対値が１より大きなゲインを有し、前記差動増幅器の出力信号を増幅して前記出力トランジスタの出力電流を制御する制御信号を出力する電流制御アンプと、
前記出力トランジスタの出力電流に応じた電流を前記差動増幅器に帰還させることにより前記電流制御アンプによる前記出力トランジスタの出力電流の制御を抑制する帰還回路と、を具備し、
前記出力トランジスタ、前記差動増幅器および前記電流制御アンプを順次経由する第１のループと、前記電流制御アンプ、前記帰還回路および前記差動増幅器を順次経由する第２のループとが同時に動作し、
前記第２のループがない場合に比べ、前記第１のループの閉ループ伝達関数における複数のポールの周波数を高域側にシフトし、前記第１のループの閉ループ伝達関数の位相余裕を改善したことを特徴とする安定化電源回路。 an output transistor that outputs a voltage to a load;
a differential amplifier that differentially amplifies a voltage corresponding to an output voltage of the output transistor and a reference voltage;
a current control amplifier having a gain whose absolute value is greater than 1, amplifying an output signal of the differential amplifier and outputting a control signal for controlling an output current of the output transistor;
a feedback circuit that suppresses control of the output current of the output transistor by the current control amplifier by feeding back a current corresponding to the output current of the output transistor to the differential amplifier ,
a first loop that sequentially passes through the output transistor, the differential amplifier, and the current control amplifier, and a second loop that sequentially passes through the current control amplifier, the feedback circuit, and the differential amplifier, are simultaneously operated;
A stabilized power supply circuit characterized in that, compared to a case in which the second loop is not provided, the frequencies of a plurality of poles in the closed-loop transfer function of the first loop are shifted to a higher frequency side, thereby improving the phase margin of the closed-loop transfer function of the first loop . 前記帰還回路は、
前記制御信号により制御された電流を前記差動増幅器の２つの出力ノードのうちの一方に流し込む第１のトランジスタを含む請求項１に記載の安定化電源回路。 The feedback circuit includes:
2. A stabilized power supply circuit according to claim 1, further comprising a first transistor for feeding a current controlled by said control signal into one of two output nodes of said differential amplifier. 前記帰還回路は、
前記制御信号が与えられる第２のトランジスタと、
前記第２のトランジスタに流れる電流を検出し、検出した電流に比例した電流を前記差動増幅器の２つの出力ノードのうちの一方に流し込む電流検出回路と、を含む請求項１に記載の安定化電源回路。
 The feedback circuit includes:
a second transistor to which the control signal is applied;
2. The stabilized power supply circuit according to claim 1, further comprising: a current detection circuit that detects a current flowing through said second transistor and feeds a current proportional to the detected current into one of the two output nodes of said differential amplifier.
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Citations (3)

* Cited by examiner, † Cited by third party
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JP2010170364A (en) 2009-01-23 2010-08-05 Mitsumi Electric Co Ltd Semiconductor integrated circuit for regulator
JP2017207902A (en) 2016-05-18 2017-11-24 新日本無線株式会社 Regulated power supply circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000339041A (en) 1999-05-27 2000-12-08 Rohm Co Ltd Constant voltage circuit with current limitation circuit
JP2010170364A (en) 2009-01-23 2010-08-05 Mitsumi Electric Co Ltd Semiconductor integrated circuit for regulator
JP2017207902A (en) 2016-05-18 2017-11-24 新日本無線株式会社 Regulated power supply circuit

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