JP7494556B2 - Stabilized Power Supply Circuit - Google Patents
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Description
この発明は、負荷を定電圧駆動する安定化電源回路に関する。 This invention relates to a stabilized power supply circuit that drives a load at a constant voltage.
出力電流の変動に対する出力電圧の変動が少なく、かつ、出力電流の変動に対する応答性が高い安定化電源回路が求められている。そこで、特許文献1に開示の技術では、差動増幅器により出力電圧の安定化制御を行う安定化電源回路において、出力電流に比例した電流を差動増幅器のテール電流として用いている。
There is a demand for a stabilized power supply circuit that has little fluctuation in output voltage in response to fluctuations in output current and is highly responsive to fluctuations in output current. In the technology disclosed in
また、特許文献2に開示された技術では、特許文献1と同様、出力電流に比例した電流を差動増幅器のテール電流として用いるとともに、同出力電流に比例した電流を差動増幅器の2つの出力ノードのうちの一方に注入している。
In addition, in the technology disclosed in Patent Document 2, similar to
特許文献1に開示された技術によれば、高負荷時における出力電圧の安定化制御の応答性を改善することができる。しかし、この技術は、テール電流が増加することにより差動増幅器のゲインが増加するため、安定化制御のループの位相余裕を確保することが困難になる問題がある。
The technology disclosed in
特許文献2に開示の技術によれば、出力電流に比例した電流を差動増幅器の2つの出力ノードのうちの一方に注入することにより、安定化制御のループのDCゲインが低下するため、同ループの位相余裕を改善することができる。しかし、DCゲインを低下させることにより位相余裕を改善するだけでは、その改善の効果が十分でない。 According to the technology disclosed in Patent Document 2, by injecting a current proportional to the output current into one of the two output nodes of the differential amplifier, the DC gain of the stabilization control loop is reduced, thereby improving the phase margin of the loop. However, simply improving the phase margin by reducing the DC gain does not provide a sufficient improvement effect.
この発明は、以上説明した事情に鑑みてなされたものであり、応答性が高く、かつ、十分な位相余裕を有する安定化電源回路を提供することを目的とする。 This invention was made in consideration of the above-described circumstances, and aims to provide a stabilized power supply circuit that is highly responsive and has sufficient phase margin.
この発明は、負荷に電圧を出力する出力トランジスタと、前記出力トランジスタの出力電圧に応じた電圧と基準電圧とを差動増幅する差動増幅器と、絶対値が1より大きなゲインを有し、前記差動増幅器の出力信号を増幅して前記出力トランジスタの出力電流を制御する制御信号を出力する電流制御アンプと、前記出力トランジスタの出力電流に応じた電流を前記差動増幅器に帰還させることにより前記電流制御アンプによる前記出力トランジスタの出力電流の制御を抑制する帰還回路とを具備することを特徴とする安定化電源回路を提供する。 This invention provides a stabilized power supply circuit comprising: an output transistor that outputs a voltage to a load; a differential amplifier that differentially amplifies a voltage corresponding to the output voltage of the output transistor and a reference voltage; a current control amplifier that has a gain greater than 1 in absolute value and amplifies the output signal of the differential amplifier to output a control signal that controls the output current of the output transistor; and a feedback circuit that suppresses the control of the output current of the output transistor by the current control amplifier by feeding back a current corresponding to the output current of the output transistor to the differential amplifier.
この安定化電源回路には、出力トランジスタ→差動増幅器→電流制御アンプ→出力トランジスタという第1のループと、電流制御アンプ→帰還回路→差動増幅器→電流制御アンプという第2のループとがある。第1のループでは、出力電圧の変動に応じて出力トランジスタに流れる出力電流を制御し、出力電圧を安定化する制御が行われる。この第1のループにおいて、電流制御アンプの入力ノードには寄生容量である入力容量があり、同電流制御アンプの出力ノードには寄生容量である出力容量がある。これらの入力容量および出力容量は、第1のループの閉ループ伝達関数に複数のポール(極)を生じさせる。そして、この安定化電源回路において、電流制御アンプは、第2のループにも含まれているため、第2のループの閉ループゲインにより、第1のループの閉ループ伝達関数における複数のポールの周波数が高域側にシフトされる。このため、第1のループの閉ループ伝達関数の位相余裕を改善することができる。 This stabilized power supply circuit has a first loop of output transistor → differential amplifier → current control amplifier → output transistor, and a second loop of current control amplifier → feedback circuit → differential amplifier → current control amplifier. In the first loop, the output current flowing through the output transistor is controlled in response to fluctuations in the output voltage, and control is performed to stabilize the output voltage. In this first loop, the input node of the current control amplifier has an input capacitance, which is a parasitic capacitance, and the output node of the current control amplifier has an output capacitance, which is a parasitic capacitance. These input capacitances and output capacitances cause multiple poles in the closed loop transfer function of the first loop. In this stabilized power supply circuit, the current control amplifier is also included in the second loop, so the frequency of the multiple poles in the closed loop transfer function of the first loop is shifted to the high frequency side by the closed loop gain of the second loop. This makes it possible to improve the phase margin of the closed loop transfer function of the first loop.
以下、図面を参照し、この発明の実施形態について説明する。 The following describes an embodiment of the invention with reference to the drawings.
<第1実施形態>
図1はこの発明の第1実施形態である安定化電源回路100の構成を示す回路図である。この安定化電源回路100において、高電位電源線101には電源電圧VDDが与えられ、低電位電源線102は接地されている。MOSFET(Metal Oxide Semiconductor Field Effect Transistor;金属-酸化膜-半導体構造の電界効果トランジスタであり、以下、単にトランジスタという)M1は、Pチャネルのトランジスタであり、ソースが高電位電源線101に接続されている。このトランジスタM1のドレインと低電位電源線102との間には、負荷103と、平滑化用の容量CLが並列接続されている。トランジスタM1は、負荷103に対して出力電圧VOUTを供給する出力トランジスタとして機能する。
First Embodiment
1 is a circuit diagram showing the configuration of a stabilized
また、トランジスタM1のドレインと低電位電源線102との間には、抵抗R1およびR2が直列接続されている。これらの抵抗R1およびR2は、出力電圧VOUTに応じた電圧、具体的には出力電圧VOUTに対して、抵抗R1およびR2の抵抗値からなる分圧比R2/(R1+R2)を乗じた電圧を、抵抗R1およびR2の中間接続ノードから出力する分圧回路を構成している。
In addition, resistors R1 and R2 are connected in series between the drain of transistor M1 and the low-
差動増幅器110は、トランジスタM1の出力電圧VOUTに応じた電圧、具体的には分圧回路から出力される電圧(R2/(R1+R2))・VOUTと、基準電圧VREFとを差動増幅する増幅器である。この差動増幅器110は、PチャネルのトランジスタM3およびM4と、NチャネルのトランジスタM5およびM6と、定電流源111とを有する。
差動増幅器110において、トランジスタM3およびM4は、各々のソースが共通接続され、この共通接続ノードと高電位電源線101との間に定電流源111が接続されている。トランジスタM3のゲートには基準電圧VREFが与えられ、トランジスタM4のゲートには、抵抗R1およびR2からなる分圧回路の出力電圧(R2/(R1+R2))・VOUTが与えられる。また、トランジスタM3のドレインはトランジスタM5のドレインに接続され、トランジスタM4のドレインはトランジスタM6のドレインに接続されている。ここで、トランジスタM5およびM6のソースは、低電位電源線102に接続されている。また、トランジスタM5およびM6のゲートは、トランジスタM5のドレインに接続されている。すなわち、トランジスタM3およびM4の負荷であるトランジスタM5およびM6は、カレントミラーを構成している。
In the
電流制御アンプ121は、入力ノードAINが、差動増幅器110の2つの出力ノードの一方、具体的にはトランジスタM4およびM6のドレイン同士の接続ノードに接続されている。また、電流制御アンプ121は、出力ノードAOUTがトランジスタM1のゲートに接続されている。電流制御アンプ121は、絶対値が1より大きいゲイン-Avを有し、差動増幅器110の出力信号を増幅して、トランジスタM1の出力電流を制御する制御信号を出力する。
The
トランジスタM2は、Pチャネルのトランジスタであり、ソースが高電位電源線101に接続され、ゲートが電流制御アンプ121の出力ノードAOUTに接続され、ドレインが差動増幅器110の2つの出力ノードの他方、具体的にはトランジスタM3およびM5のドレイン同士の接続ノードに接続されている。このトランジスタM2は、電流制御アンプ121からの制御信号により制御された電流を差動増幅器110の2つの出力ノードのうちの一方に流し込む第1のトランジスタであり、出力トランジスタであるトランジスタM1に与えられるゲート電圧と同じゲート電圧が与えられる。このため、第1のトランジスタであるトランジスタM2は、出力トランジスタの出力電流に応じた電流を差動増幅器110に帰還させる帰還回路として機能する。
以上が本実施形態の構成である。
The transistor M2 is a P-channel transistor, with its source connected to the high
The above is the configuration of this embodiment.
次に本実施形態の動作を説明する。安定化電源回路100には、トランジスタM1→差動増幅器110→電流制御アンプ121→トランジスタM1という第1のループLP1と、電流制御アンプ121→トランジスタM2(帰還回路)→差動増幅器110→電流制御アンプ121という第2のループLP2とがある。
Next, the operation of this embodiment will be described. The stabilized
第1のループLP1では、例えば出力電圧VOUTが低下すると、差動増幅器101の出力信号のレベルが上がり、電流制御アンプ121の出力する制御信号のレベルが下がり、トランジスタM1の出力電流が増加する、という安定化制御が行われ、出力電圧VOUTが安定化される。
In the first loop LP1, for example, when the output voltage VOUT drops, the level of the output signal of the
一方、第2のループLP2では、電流制御アンプ121の出力する制御信号のレベルが下がってトランジスタM1の出力電流が増加すると、トランジスタM2から差動増幅器110のトランジスタM5に流れ込む電流が増加し、トランジスタM6のコンダクタンスが増加し、電流制御アンプ121の入力ノードAINのレベルが下がり、電流制御アンプ121の出力する制御信号のレベルが上がるという制御が行われる。この第2のループLP2における制御は、第1のループLP1の電流制御アンプ121によるトランジスタM1の出力電流の制御を抑制する制御である。すなわち、本実施形態において、トランジスタM2は、トランジスタM1の出力電流に応じた電流を差動増幅器110に帰還させることにより、電流制御アンプ121によるトランジスタM1の出力電流の制御を抑制する帰還回路として機能する。
On the other hand, in the second loop LP2, when the level of the control signal output by the
仮に第2のループLP2が設けられていない場合、電流制御アンプ121は、第1のループLP1内において、ゲイン-Avのアンプとして機能する。しかしながら、本実施形態において電流制御アンプ121は、第1のループLP1の他、第2のループLP2にも属する。このため、電流制御アンプ121は、第1のループLP1において、1/(Av+α)倍されたゲインのアンプとして機能する。
If the second loop LP2 were not provided, the current-controlled
ここで、αは電流制御アンプ121の出力ノードAOUTからトランジスタM2および差動増幅器110を経由して電流制御アンプ121の入力ノードAINに至るまでの経路のゲインであり、次式により与えられる。
α=20log(gm2/(gd5+gd3))-Av ……(1)
ただし、式(1)において、gm2はトランジスタM2のトランスコンダクタンス(あるいは相互コンダクタンス)、gd5はトランジスタM5のドレイン-ソース間コンダクタンス、gd3はトランジスタM3のドレイン-ソース間コンダクタンスである。
Here, α is the gain of the path from the output node AOUT of the
α = 20 log (gm2 / (gd5 + gd3)) - Av ... (1)
In equation (1), gm2 is the transconductance (or mutual conductance) of transistor M2, gd5 is the drain-source conductance of transistor M5, and gd3 is the drain-source conductance of transistor M3.
また、第1のループLP1の閉ループ伝達関数において、第2のループLP2は、電流制御アンプ121の入力ノードAINに介在する寄生容量である入力容量Cainを1/(Av+α)倍にするとともに、出力ノードAOUTに介在する寄生容量である出力容量Caoutを1/(Av+α)倍にする。
In addition, in the closed loop transfer function of the first loop LP1, the second loop LP2 multiplies the input capacitance Cain, which is the parasitic capacitance present at the input node AIN of the
このため、第1のループLP1の閉ループ伝達関数において、入力ノードAINの容量により発生するポール周波数fpainと、出力ノードAOUTの容量により発生するポール周波数fpaoutは、次式により与えられる。
fpain
=(Av+α)/2π・(1/(gd5+gd3))・Cain ……(2)
fpaout
=(Av+α)/2π・Zav・Caout ……(3)
ただし、式(3)において、Zavは電流制御アンプ121の出力インピーダンスである。
Therefore, in the closed loop transfer function of the first loop LP1, a pole frequency fpain generated by the capacitance of the input node AIN and a pole frequency fpaout generated by the capacitance of the output node AOUT are given by the following equations.
fpain
= (Av + α) / 2π · (1 / (gd5 + gd3)) · Cain ... (2)
fpaout
= (Av + α) / 2π Zav Caout ... (3)
In the equation (3), Zav is the output impedance of the
第1のループLP1の閉ループ伝達関数が、トランジスタM1のトランスコンダクタンスgm1と容量CLにより定まる1次のポール周波数fp1=gm1/2π/CLを有する場合、上記式(2)のfpainまたは上記式(3)のfpaoutのうち低い方が2次のポール周波数fp2になる。 When the closed loop transfer function of the first loop LP1 has a first-order pole frequency fp1 = gm1/2π/CL determined by the transconductance gm1 and capacitance CL of the transistor M1, the lower of fpain in the above equation (2) or fpaout in the above equation (3) becomes the second-order pole frequency fp2.
図2は本実施形態の効果を示すボード線図である。図2のボード線図において、上側は安定化電源回路100の第1のループLP1の閉ループ伝達関数のゲインGの周波数特性であり、横軸が周波数、縦軸が閉ループ伝達関数のゲイン(絶対値)である。また、図2のボード線図において、下側は安定化電源回路100の第1のループLP1の閉ループ伝達関数の位相シフト量φの周波数特性であり、横軸が周波数、縦軸が閉ループ伝達関数の位相シフト量である。なお、本実施形態の効果を分かりやすくするため、図2には、本実施形態のゲインGおよび位相シフト量φの周波数特性とともに、本実施形態からトランジスタM2を削除した比較例(すなわち、第2のループLP2がない比較例)のゲインG’および位相シフト量φ’の周波数特性が示されている。
2 is a Bode plot showing the effect of this embodiment. In the Bode plot of FIG. 2, the upper side is the frequency characteristic of the gain G of the closed loop transfer function of the first loop LP1 of the stabilized
上側のゲインの周波数特性に示されているように、本実施形態では、第2のループLP2を設けたことにより、第1のループLP1のゲインGが比較例のゲインG’に対してAv+α(dB)だけ低下した。具体的には、本実施形態では、Av+α(dB)を40(dB)=100倍とした。これにより閉ループゲインが0dBとなる周波数が低下し、安定性が改善される。 As shown in the upper gain frequency characteristic, in this embodiment, by providing the second loop LP2, the gain G of the first loop LP1 is reduced by Av+α (dB) compared to the gain G' of the comparative example. Specifically, in this embodiment, Av+α (dB) is set to 40 (dB) = 100 times. This lowers the frequency at which the closed loop gain becomes 0 dB, improving stability.
下側の位相シフト量の周波数特性に示されているように、本実施形態では、第2のループLP2を設けたことにより、2次のポール周波数fp2が高域側にシフトされた。これにより閉ループゲインが0dBとなる周波数における位相余裕が増加し、安定性が改善される。また、本実施形態では、2次のポール周波数fp2が高域側にシフトされることにより、ユニティゲイン周波数が高くなり、負荷変動に対する応答性が改善される。 As shown in the frequency characteristic of the phase shift amount on the lower side, in this embodiment, by providing the second loop LP2, the secondary pole frequency fp2 is shifted to the higher frequency side. This increases the phase margin at the frequency where the closed loop gain is 0 dB, improving stability. Also, in this embodiment, by shifting the secondary pole frequency fp2 to the higher frequency side, the unity gain frequency is increased and responsiveness to load fluctuations is improved.
以上のように、本実施形態によれば、応答性が高く、かつ、十分な位相余裕を有する安定化電源回路が実現される。 As described above, this embodiment realizes a stabilized power supply circuit that is highly responsive and has sufficient phase margin.
<第2実施形態>
図3はこの発明の第2実施形態である安定化電源回路100Aの構成を示す回路図である。なお、図3において、上記第1実施形態(図1)に示された部分と同一の部分には共通の符号を付し、その説明を省略する。
Second Embodiment
3 is a circuit diagram showing the configuration of a stabilized
本実施形態では、上記第1実施形態におけるトランジスタM2が削除され、その代わりに、PチャネルのトランジスタM7と、電流検出抵抗Rdと、トランスコンダクタンスアンプ131とが設けられている。このPチャネルのトランジスタM7と、電流検出抵抗Rdと、トランスコンダクタンスアンプ131は、出力トランジスタであるトランジスタM1の出力電流に応じた電流を差動増幅器110に帰還させる帰還回路を構成している。
In this embodiment, the transistor M2 in the first embodiment is omitted, and instead, a P-channel transistor M7, a current detection resistor Rd, and a
さらに詳述すると、トランジスタM7は、ソースが電流検出抵抗Rdを介して高電位電源線101に接続され、ドレインが出力トランジスタであるトランジスタM1のドレインに接続されている。そして、トランジスタM7は、電流制御アンプ121から出力される制御信号がゲートに与えられる第2のトランジスタである。トランジスタM7のドレイン電流は電流検出抵抗Rdに流れる。トランスコンダクタンスアンプ131は、電流検出抵抗Rdの両端の電圧に比例した電流、すなわち、トランジスタM1の出力電流に比例した電流を差動増幅器110のトランジスタM6に流し込む。このように電流検出抵抗Rdおよびトランスコンダクタンスアンプ131は、トランジスタM1の出力電流に比例した電流を差動増幅器110の2つの出力ノードのうちの一方に流し込む電流検出回路として機能する。
More specifically, the source of the transistor M7 is connected to the high
本実施形態においても、上記第1実施形態と同様な第1のループおよび第2のループが構成される。従って、本実施形態においても上記第1実施形態と同様な効果が得られる。 In this embodiment, a first loop and a second loop are configured similar to those in the first embodiment. Therefore, the same effects as those in the first embodiment can be obtained in this embodiment.
<第3実施形態>
図4はこの発明の第3実施形態である安定化電源回路100Bの構成を示す回路図である。なお、図4において、上記第1実施形態(図1)に示された部分と同一の部分には共通の符号を付し、その説明を省略する。
Third Embodiment
4 is a circuit diagram showing the configuration of a stabilized
上記第1実施形態では、出力トランジスタとしてPチャネルのトランジスタM1が用いられた。これに対し、本実施形態では、出力トランジスタとして、ソースが低電位電源線102に接続されたNチャネルのトランジスタM11が用いられる。平滑化容量CLは、このトランジスタM11のドレインおよびソース間に接続される。また、負荷103は、トランジスタM11のドレインと高電位電源線101との間に接続される。そして、抵抗R1およびR2からなる分圧回路は、この負荷103に対して並列接続される。
In the first embodiment, a P-channel transistor M1 is used as the output transistor. In contrast, in this embodiment, an N-channel transistor M11, whose source is connected to the low-potential
また、本実施形態では、第2のループを構成するためのトランジスタとして、上記第1実施形態のトランジスタM2に代えて、ソースが低電位電源線102に接続されたNチャネルのトランジスタM12が用いられる。このトランジスタM12のドレインは、差動増幅器110のトランジスタM3およびM5のドレイン同士の共通接続ノードに接続されている。そして、トランジスタM12のゲートには、電流制御アンプ121からの制御信号が与えられる。
In addition, in this embodiment, instead of the transistor M2 in the first embodiment, an N-channel transistor M12 having a source connected to the low-
本実施形態において、例えば負荷103に与えられる出力電圧(VDD-VOUT)が減少すると、抵抗R1およびR2の共通接続ノードのレベルが上がり、トランジスタM4に流れる電流が減少し、トランジスタM3に流れる電流が増加し、トランジスタM5およびM6のコンダクタンスが増加し、電流制御アンプ121の入力レベルが下がり、制御信号のレベルが上がり、トランジスタM11の出力電流が増加し、負荷103に与えられる出力電圧(VDD-VOUT)が増加する、という第1のループによる安定化制御が行われる。
In this embodiment, for example, when the output voltage (VDD-VOUT) applied to the
また、本実施形態では、電流制御アンプ121の入力レベルが下がって、制御信号のレベルが上がると、トランジスタM3からトランジスタM12に流れ込む電流が増加し、トランジスタM3からトランジスタM5に流れ込む電流が減少し、トランジスタM6のコンダクタンスが減少し、電流制御アンプ121の入力レベルが上がる、という第2のループによる制御が行われる。この第2のループによる制御は、電流制御アンプ121によるトランジスタM11の出力電流の制御を抑制する制御である。
In addition, in this embodiment, when the input level of the
このように、本実施形態においても、上記第1実施形態と同様な第1のループおよび第2のループによる制御が行われる。従って、本実施形態においても上記第1実施形態と同様な効果が得られる。 In this manner, in this embodiment, control is performed using the first and second loops similar to those in the first embodiment. Therefore, the same effects as those in the first embodiment can be obtained in this embodiment.
<他の実施形態>
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。
<Other embodiments>
Although the embodiments of the present invention have been described above, other embodiments of the present invention are also possible. For example, the following embodiments are possible.
(1)上記各実施形態では、安定化電源回路を電界効果トランジスタにより構成したが、バイポーラトランジスタにより構成してもよい。 (1) In each of the above embodiments, the stabilized power supply circuit is configured using field effect transistors, but it may also be configured using bipolar transistors.
(2)上記各実施形態では、第2のループを設けたことにより位相余裕が改善されるので、高負荷時に差動増幅器110のテール電流を増加させ、応答性を高めてもよい。
(2) In each of the above embodiments, the phase margin is improved by providing the second loop, so the tail current of the
100,100A,100B……安定化電源回路、101……高電位電源線、102……低電位電源線、103……負荷、CL……平滑化容量、110……差動増幅器、R1,R2……抵抗、Rd……電流検出抵抗、111……定電流源、M1~M7,M11,M12……トランジスタ、121……電流制御アンプ。 100, 100A, 100B... stabilized power supply circuit, 101... high potential power supply line, 102... low potential power supply line, 103... load, CL... smoothing capacitance, 110... differential amplifier, R1, R2... resistor, Rd... current detection resistor, 111... constant current source, M1 to M7, M11, M12... transistors, 121... current control amplifier.
Claims (3)
前記出力トランジスタの出力電圧に応じた電圧と基準電圧とを差動増幅する差動増幅器と、
絶対値が1より大きなゲインを有し、前記差動増幅器の出力信号を増幅して前記出力トランジスタの出力電流を制御する制御信号を出力する電流制御アンプと、
前記出力トランジスタの出力電流に応じた電流を前記差動増幅器に帰還させることにより前記電流制御アンプによる前記出力トランジスタの出力電流の制御を抑制する帰還回路と、を具備し、
前記出力トランジスタ、前記差動増幅器および前記電流制御アンプを順次経由する第1のループと、前記電流制御アンプ、前記帰還回路および前記差動増幅器を順次経由する第2のループとが同時に動作し、
前記第2のループがない場合に比べ、前記第1のループの閉ループ伝達関数における複数のポールの周波数を高域側にシフトし、前記第1のループの閉ループ伝達関数の位相余裕を改善したことを特徴とする安定化電源回路。 an output transistor that outputs a voltage to a load;
a differential amplifier that differentially amplifies a voltage corresponding to an output voltage of the output transistor and a reference voltage;
a current control amplifier having a gain whose absolute value is greater than 1, amplifying an output signal of the differential amplifier and outputting a control signal for controlling an output current of the output transistor;
a feedback circuit that suppresses control of the output current of the output transistor by the current control amplifier by feeding back a current corresponding to the output current of the output transistor to the differential amplifier ,
a first loop that sequentially passes through the output transistor, the differential amplifier, and the current control amplifier, and a second loop that sequentially passes through the current control amplifier, the feedback circuit, and the differential amplifier, are simultaneously operated;
A stabilized power supply circuit characterized in that, compared to a case in which the second loop is not provided, the frequencies of a plurality of poles in the closed-loop transfer function of the first loop are shifted to a higher frequency side, thereby improving the phase margin of the closed-loop transfer function of the first loop .
前記制御信号により制御された電流を前記差動増幅器の2つの出力ノードのうちの一方に流し込む第1のトランジスタを含む請求項1に記載の安定化電源回路。 The feedback circuit includes:
2. A stabilized power supply circuit according to claim 1, further comprising a first transistor for feeding a current controlled by said control signal into one of two output nodes of said differential amplifier.
前記制御信号が与えられる第2のトランジスタと、
前記第2のトランジスタに流れる電流を検出し、検出した電流に比例した電流を前記差動増幅器の2つの出力ノードのうちの一方に流し込む電流検出回路と、を含む請求項1に記載の安定化電源回路。
The feedback circuit includes:
a second transistor to which the control signal is applied;
2. The stabilized power supply circuit according to claim 1, further comprising: a current detection circuit that detects a current flowing through said second transistor and feeds a current proportional to the detected current into one of the two output nodes of said differential amplifier.
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