JP7486934B2 - 回路基板 - Google Patents
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Description
本発明は回路基板及びその製造方法に関し、特に、多層配線構造を有する回路基板及びその製造方法に関する。
多層配線構造を有する回路基板としては、特許文献１に記載された回路基板が知られている。特許文献１に記載された回路基板は、内部に半導体ＩＣが埋め込まれており、平面視で半導体ＩＣと重ならない位置には、上下の導体層を接続するビア導体が設けられている。
しかしながら、特許文献１に記載された回路基板は、ビア導体が埋め込まれるビアの内壁の角度が垂直に近いため、ビアのエッジ部分において導体層の膜厚が薄くなるか、或いは、この部分において断線が生じる可能性があった。このような問題を解決するためには、ビアの内壁のテーパー角を緩和すれば良いが、この場合にはビアの占有面積が大きくなるため、高密度実装の妨げとなるという問題が生じる。
したがって、本発明は、高密度実装を実現しつつ、ビア導体の接続信頼性が高められた回路基板を提供することを目的とする。
本発明の一側面による回路基板は、第１及び第２の導体層と、第１の導体層と第２の導体層の間に位置する絶縁層と、絶縁層を貫通して設けられたビアの内部に形成され、第１の導体層と第２の導体層を接続するビア導体とを備え、ビアは、深さ方向に径が縮小する形状を有しており、ビアは、第１の導体層側に位置する第１の区間と、第２の導体層側に位置する第２の区間を含み、第１の区間における単位深さ当たりの径の縮小量は、第２の区間における単位深さ当たりの径の縮小量よりも大きいことを特徴とする。
本発明によれば、ビアの第１の区間の端部に位置するエッジの角度が緩和されることから、ビア導体の接続信頼性を高めることが可能となる。
本発明において、第１の区間は、深さ位置が深くなるに従って、単位深さ当たりの径の縮小量が増加する形状であっても構わない。これによれば、ビアのボリュームを増大することが可能となる。
本発明による回路基板は、絶縁層に埋め込まれた半導体ＩＣをさらに備え、半導体ＩＣの厚みは第２の区間の深さ未満であり、且つ、半導体ＩＣの深さ位置は第２の区間の範囲内にあっても構わない。これによれば、半導体ＩＣをビアにより近づけて配置することができることから、高密度実装を実現することが可能となる。
本発明の他の側面による回路基板は、電子部品が埋め込まれた回路基板であって、電子部品の端子電極を覆う絶縁層と、絶縁層を介して電子部品を覆う導体層と、絶縁層を貫通して設けられたビアの内部に形成され、端子電極と導体層を接続するビア導体とを備え、ビアは、深さ方向に径が縮小する形状を有しており、ビアは、導体層側に位置する第１の区間と、端子電極側に位置する第２の区間を含み、第１の区間における単位深さ当たりの径の縮小量は、第２の区間における単位深さ当たりの径の縮小量よりも大きいことを特徴とする。
本発明においても、ビアの第１の区間の端部に位置するエッジの角度が緩和されることから、ビア導体の接続信頼性を高めることが可能となる。
本発明による回路基板の製造方法は、第１及び第２の導体層と、第１の導体層と第２の導体層の間に位置する絶縁層とを含む構造体を用意し、第１の導体層をパターニングすることによって、絶縁層の一部を露出させる開口部を形成する工程と、開口部の中心部分にレーザー加工を行うことにより、絶縁層を貫通するビアを形成する工程と、レーザー加工を行った後、第１の導体層をマスクとしてブラスト加工を行うことにより、ビアの上部における径を拡大する工程と、ビアの内部にビア導体を形成することにより、第１の導体層と第２の導体層を接続する工程とを備えることを特徴とする。
本発明によれば、レーザー加工とブラスト加工の２段階加工を行っていることから、第１の区間と第２の区間の形状が異なるビアを形成することが可能となる。これにより、ビアの第１の区間の端部に位置するエッジの角度が緩和されることから、ビア導体の接続信頼性を高めることが可能となる。
このように、本発明によれば、高密度実装を実現しつつ、ビア導体の接続信頼性が高められた回路基板及びその製造方法を提供することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態による半導体ＩＣ内蔵回路基板１００の構造を説明するための模式的な断面図である。
図１は、本発明の第１の実施形態による半導体ＩＣ内蔵回路基板１００の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体ＩＣ内蔵回路基板１００は、４層の絶縁層１１１～１１４と、絶縁層１１１～１１４の各表面に位置する導体層Ｌ１～Ｌ４を有している。特に限定されるものではないが、最上層に位置する絶縁層１１１及び最下層に位置する絶縁層１１４は、ガラス繊維などの芯材にエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁層１１２，１１３は、ガラスクロスなどの芯材を含まない樹脂材料からなるものであっても構わない。特に、絶縁層１１１，１１４の熱膨張係数は、絶縁層１１２，１１３の熱膨張係数よりも小さいことが好ましい。
最下層に位置する絶縁層１１４及びその表面に形成された導体層Ｌ１の一部は、ソルダーレジスト１２１によって覆われていても構わない。同様に、最上層に位置する絶縁層１１１及びその表面に形成された導体層Ｌ４の一部は、ソルダーレジスト１２２によって覆われていても構わない。特に限定されるものではないが、ソルダーレジスト１２１は半導体ＩＣ内蔵回路基板１００の下面１０１を構成し、ソルダーレジスト１２２は半導体ＩＣ内蔵回路基板１００の上面１０２を構成する。本実施形態においては、半導体ＩＣ内蔵回路基板１００の上面１０２に電子部品４００が搭載されていても構わない。電子部品４００は、キャパシタやインダクタなどの受動部品であっても構わない。電子部品４００は、半導体ＩＣ内蔵回路基板１００の上面１０２を覆うモールド樹脂１３０によって封止されている。図１には電子部品４００を１個だけ図示しているが、より多数の電子部品４００を搭載しても構わない。
図１に示すように、本実施形態による半導体ＩＣ内蔵回路基板１００は、絶縁層１１３に埋め込まれた半導体ＩＣ３００を有している。半導体ＩＣ３００は、パッド電極が設けられた主面が下面１０１側を向き、裏面が上面１０２側を向くように埋め込まれている。詳細については後述するが、半導体ＩＣ３００の主面には、パッド電極に接続された再配線層３２１が設けられている。再配線層３２１は、再配線パターン３２１ａ，３２１ｂを含んでいる。図１には半導体ＩＣ３００を１個だけ図示しているが、２個以上の半導体ＩＣ３００を埋め込んでも構わない。
導体層Ｌ１は、配線パターン２１１，２１２を含んでいる。配線パターン２１１，２１２のうち、ソルダーレジスト１２１で覆われていない部分は、半導体ＩＣ内蔵回路基板１００の外部端子Ｅ１，Ｅ２を構成する。このうち、外部端子Ｅ１は、半導体ＩＣ３００に電源電位（典型的にはグランド電位）を与える端子として用いられる。半導体ＩＣ内蔵回路基板１００には外部端子Ｅ２が複数個設けられており、これらは信号端子、電源端子又はダミー端子として用いられる。
導体層Ｌ２は、配線パターン２２１，２２２を含んでいる。このうち、配線パターン２２１は、絶縁層１１４を貫通して設けられた複数のビア導体２５１を介して、導体層Ｌ１の配線パターン２１１に接続されている。図１にはビア導体２５１を２個だけ図示しているが、実際にはより多数のビア導体２５１を設けることができる。図１に示すように、配線パターン２２１は、半導体ＩＣ３００の再配線パターン３２１ａと大面積で接触している。また、配線パターン２２２は、半導体ＩＣ３００の再配線パターン３２１ｂに接続されるとともに、絶縁層１１４を貫通して設けられたビア導体２５２を介して、導体層Ｌ１の配線パターン２１２に接続されている。
導体層Ｌ３は、配線パターン２３１を含んでいる。配線パターン２３１の一部は、絶縁層１１２，１１３を貫通して設けられた複数のビア導体２５３を介して、導体層Ｌ２の配線パターン２２２に接続されている。ビア導体２５３は、平面視で半導体ＩＣ３００と重ならない位置に配置されている。
導体層Ｌ４は、配線パターン２４１，２４２を含んでいる。このうち、配線パターン２４２は、絶縁層１１１を貫通して設けられた複数のビア導体２５４を介して、導体層Ｌ３の配線パターン２３１に接続されている。また、配線パターン２４２のうち、ソルダーレジスト１２２で覆われていない部分は、ランドパターンＬを構成する。ランドパターンＬは、ハンダ４０２を介して電子部品４００の端子電極４０１に接続される。
図２は、本実施形態による半導体ＩＣ内蔵回路基板１００をマザーボード１０に実装した状態を示す模式的な断面図である。図２に示すように、半導体ＩＣ内蔵回路基板１００は、下面１０１がマザーボード１０と向かい合うよう搭載され、マザーボード１０に設けられたランドパターン１１，１２と半導体ＩＣ内蔵回路基板１００の外部端子Ｅ１，Ｅ２がハンダ２０を介してそれぞれ接続される。
図３～図５は、導体層Ｌ２と導体層Ｌ３を接続するビア導体の詳細な断面図である。ビア導体２５３が埋め込まれるビア２５３ａは、深さ方向に径が縮小する形状を有するとともに、導体層Ｌ２側に位置する区間Ｓ１の形状と、導体層Ｌ３側に位置する区間Ｓ２の形状が互いに異なっていても構わない。図３に示す例では、区間Ｓ１よりも区間Ｓ２の方がビア２５３ａの内壁の角度が垂直に近い。言い換えれば、区間Ｓ１における単位深さ当たりの径の縮小量は、区間Ｓ２における単位深さ当たりの径の縮小量よりも大きい。ビア２５３ａをこのような形状とすれば、区間Ｓ１の内壁と絶縁層１１３の表面が成す角度θ１が大きくなることから、ビア２５３ａのエッジ部分における導体層Ｌ２のカバレッジ性が高められ、結果としてビア導体２５３の接続信頼性が高められる。
これに対し、破線Ｃで示すように、ビア２５３ａの全体が区間Ｓ２と同じ形状を有している場合、ビア２５３ａのエッジ部分における角度θ２が小さくなり、この部分における導体層Ｌ２のめっき膜厚が薄くなるか、或いは、この部分において断線が生じる可能性がある。このような問題は、ビア２５３ａを上記の形状とすることにより、解決することが可能となる。尚、図３に示す形状は、ビア２５３ａを導体層Ｌ２側から形成した場合に得られる形状であり、ビア２５３ａを導体層Ｌ３側から形成した場合には、区間Ｓ１と区間Ｓ２の上下位置が図３とは逆になる。
区間Ｓ１の形状は、図４に示すように湾曲していても構わない。つまり、深さ位置が深くなるに従って、区間Ｓ１における単位深さ当たりの径の縮小量が増加する形状であっても構わない。これによれば、ビア２５３ａのボリュームを増大することが可能となる。
また、ビア２５３ａを図３又は図４に示す形状とすれば、図５に示すように、半導体ＩＣ３００とビア２５３ａの距離を短縮することができ、これにより半導体ＩＣ内蔵回路基板１００の平面サイズを小型化することが可能となる。つまり、破線Ｄで示すように、ビア２５３ａの上端における径を固定しつつ内壁を直線的とした場合、半導体ＩＣ３００を図５に示す位置に配置することはできず、ビア２５３ａからより離れた位置に配置する必要があるのに対し、ビア２５３ａを図３又は図４に示す形状とすれば、半導体ＩＣ３００をビア２５３ａにより近づけて配置することが可能となる。このような効果を得るためには、半導体ＩＣ３００の厚みを区間Ｓ２の深さ未満に薄型化するとともに、半導体ＩＣ３００の深さ位置を区間Ｓ２の範囲内に設定すればよい。
次に、本実施形態による半導体ＩＣ内蔵回路基板１００の製造方法について説明する。
図６～図１７は、本実施形態による半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。
まず、図６に示すように、ガラス繊維などの芯材を含む絶縁層１１１の両面にＣｕ箔等からなる導体層Ｌ３，Ｌ４が貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。絶縁層１１１に含まれる芯材の厚みは、ハンドリングを容易にするための適度な剛性を確保するため、４０μｍ以上であることが望ましい。なお、導体層Ｌ３，Ｌ４の材質については特に制限されず、上述したＣｕの他、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が挙げられ、これらの中でも、導電率やコストの観点からＣｕを用いることが好ましい。後述する他の導体層Ｌ１，Ｌ２についても同様である。
また、絶縁層１１１に用いる樹脂材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、ガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料を用いることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。さらに、絶縁層１１１に含まれる芯材としては、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料を挙げることができる。後述する他の絶縁層１１２～１１４についても同様である。
次に、図７に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ３をパターニングすることにより、配線パターン２３１を形成する。さらに、配線パターン２３１を埋め込むよう、絶縁層１１１の表面に例えば未硬化（Ｂステージ状態）の樹脂シート等を真空圧着等によって積層することにより、絶縁層１１２を形成する。
次に、図８に示すように、絶縁層１１２上に半導体ＩＣ３００を載置する。半導体ＩＣ３００は、再配線パターン３２１ａ，３２１ｂが露出する主面が上側を向くよう、フェースアップ方式で搭載される。上述の通り、半導体ＩＣ３００は薄型化されていても構わない。具体的には、半導体ＩＣ３００の厚さは、例えば２００μｍ以下、より好ましくは５０～１００μｍ程度とされる。この場合、コスト的にはウエハーの状態で多数の半導体ＩＣ３００に対して一括して加工する事が望ましく、加工順序は裏面を研削し、その後ダイシングにより個別の半導体ＩＣ３００に分離することができる。その他の方法として、研磨処理によって薄くする前にダイシングによって個別の半導体ＩＣ３００に裁断分離又はハーフカット等する場合には、熱硬化性樹脂等によって半導体ＩＣ３００の主面を覆った状態で裏面を研磨することもできる。従って、絶縁膜研削、電子部品裏面研削、ダイシングの順序は多岐に亘る。さらに、半導体ＩＣ３００の裏面の研削方法としては、エッチング、プラズマ処理、レーザー処理、ブラスト加工、グラインダーによる研磨、バフ研磨、薬品処理等による粗面化方法が挙げられる。これらの方法によれば、半導体ＩＣ３００を薄型化することができるだけでなく、絶縁層１１２に対する密着性を向上させることも可能となる。
次に、図９に示すように、半導体ＩＣ３００を覆うように絶縁層１１３及び導体層Ｌ２を形成する。絶縁層１１３の形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて導体層Ｌ２とともに硬化成形することが好ましい。絶縁層１１３は、半導体ＩＣ３００の埋め込みを妨げる繊維が含まれない樹脂シートが望ましい。これにより、絶縁層１１３と、導体層Ｌ２、絶縁層１１２及び半導体ＩＣ３００との密着性が向上する。
次に、図１０に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ２の一部をエッチングにより除去することにより、絶縁層１１３を露出させる開口部２６１～２６３を形成する。このうち、開口部２６１は再配線パターン３２１ａと重なる位置に形成され、開口部２６２は再配線パターン３２１ｂと重なる位置に形成され、開口部２６３は半導体ＩＣ３００と重ならず、且つ、導体層Ｌ３の配線パターン２３１と重なる位置に形成される。ここで、開口部２６１の径は再配線パターン３２１ａの平面サイズよりも小さく、これにより、平面視で開口部２６１の全体が再配線パターン３２１ａと重なっている。同様に、開口部２６２の径は再配線パターン３２１ｂの平面サイズよりも小さく、これにより、平面視で開口部２６２の全体が再配線パターン３２１ｂと重なっている。
次に、図１１に示すように、開口部２６３の中心部分に対してレーザー加工を行うことにより、絶縁層１１２，１１３にビアＣを形成する。ビアＣは、図３に示した破線Ｃに対応している。つまり、ビアＣの全体が区間Ｓ２と同じ形状を有している。ここで、レーザー光は開口部２６３の全体に照射するのではなく、開口部２６３の中心部分にのみ照射することにより、リング状の未加工領域を残しておく。さらに、開口部２６１，２６２に対してもレーザー加工を行うことにより、絶縁層１１３に開口部１１３ａ，１１３ｂを形成する。開口部１１３ａ，１１３ｂからは、それぞれ再配線パターン３２１ａ，３２１ｂが露出する。
次に、図１２に示すように、導体層Ｌ２をマスクとして全体的にブラスト加工を行うことにより、導体層Ｌ２で覆われていない部分における絶縁層１１３を除去する。これにより、導体層Ｌ２の開口部２６３に対応する位置においては、ビアＣの上部における径がブラスト加工によって拡大し、図３に示した区間Ｓ１，Ｓ２を有するビア２５３ａが形成される。このように、ビア２５３ａは、レーザー加工を行った後、さらにブラスト加工を行うことによって、図３に示した区間Ｓ１，Ｓ２を有する形状とすることができる。したがって、区間Ｓ１の形状は主にブラスト加工に起因し、区間Ｓ２の形状は主にレーザー加工に起因する。
次に、図１３に示すように、無電解メッキ及び電解メッキを施すことにより、ビア導体２５３を形成するとともに、再配線パターン３２１ａ，３２１ｂと接する配線パターン２２１，２２２を形成する。
次に、図１４に示すように、配線パターン２２１，２２２を公知の手法によってパターニングすることにより、両者を分離する。その後、導体層Ｌ２を埋め込むよう、絶縁層１１４と導体層Ｌ１が積層されたシートを真空熱プレスする。絶縁層１１４に用いる材料及び厚みは、絶縁層１１１と同じであっても構わない。
次に、図１５に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ１の一部をエッチングにより除去することにより、絶縁層１１４を露出させる開口部２７１，２７２を形成する。このうち、開口部２７１は配線パターン２２１と重なる位置に複数個形成され、開口部２７２は配線パターン２２２と重なる位置に形成される。配線パターン２２１は、半導体ＩＣ３００と重なる位置に設けられていることから、開口部２７１についても半導体ＩＣ３００と重なる位置に設けられる。図１５に示す例では、開口部２７２が半導体ＩＣ３００と重ならない位置に設けられているが、一部の開口部２７２については、半導体ＩＣ３００と重なる位置に設けても構わない。
次に、図１６に示すように、開口部２７１，２７２に対して公知のレーザー加工やブラスト加工を行うことにより、導体層Ｌ１で覆われていない部分における絶縁層１１４を除去する。これにより、導体層Ｌ１の開口部２７１に対応する位置には、絶縁層１１４に開口部１１４ａが形成され、配線パターン２２１が露出する。同様に、導体層Ｌ１の開口部２７２に対応する位置には、絶縁層１１４に開口部１１４ｂが形成され、配線パターン２２２が露出する。
次に、図１７に示すように、無電解メッキ及び電解メッキを施すことにより、開口部１１４ａ，１１４ｂの内部にそれぞれビア導体２５１，２５２を形成する。その後、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ１，Ｌ４をパターニングすることによって、図１に示したように、導体層Ｌ１に配線パターン２１１，２１２を形成し、導体層Ｌ４に配線パターン２４１，２４２を形成する。そして、所定の平面位置にソルダーレジスト１２１，１２２を形成した後、電子部品４００の搭載およびモールド樹脂１３０の形成を行えば、本実施形態による半導体ＩＣ内蔵回路基板１００が完成する。
このように、本実施形態においては、放熱に寄与する構造、つまり再配線パターン３２１ａと配線パターン２１１を接続する放熱構造を別プロセスによって形成するのではなく、信号用または電源用の再配線パターン３２１ｂと配線パターン２２２を接続する構造を得るためのプロセスと同時に形成することができるため、より少ない工程数にて半導体ＩＣ内蔵回路基板１００を作製することが可能となる。しかも、導体層Ｌ２と導体層Ｌ３を繋ぐビア２５３ａの形成においては、レーザー加工とブラスト加工の２段階加工を行っていることから、ビア２５３ａを図３に示す形状とすることができ、これによりビア２５３ａの内部に形成されるビア導体２５３の接続信頼性を高めることが可能となる。
＜第２の実施形態＞
図１８は、本発明の第２の実施形態による薄膜キャパシタ内蔵回路基板２００の構造を説明するための模式的な断面図である。
図１８は、本発明の第２の実施形態による薄膜キャパシタ内蔵回路基板２００の構造を説明するための模式的な断面図である。
図１８に示すように、本実施形態による薄膜キャパシタ内蔵回路基板２００は、半導体ＩＣ３００の代わりに薄膜キャパシタ５００が埋め込まれており、且つ、電子部品４００の代わりに半導体ＩＣ６００が搭載されている点において、第１の実施形態による半導体ＩＣ内蔵回路基板１００と相違している。薄膜キャパシタ５００は、一対の端子電極５０１，５０２を備えており、このうち端子電極５０１はビア導体２５５を介して配線パターン２２３に接続され、端子電極５０２はビア導体２５６を介して配線パターン２２４に接続される。また、半導体ＩＣ６００は複数のパッド電極６０１～６０５を備えている。パッド電極６０１～６０５は、ハンダ６０６を介して導体層Ｌ４の配線パターン２４３に接続されている。一例として、パッド電極６０１，６０５にはそれぞれ電源電位及び接地電位が与えられる。そして、パッド電極６０１は、配線パターン２２３を介して薄膜キャパシタ５００の端子電極５０１に接続され、パッド電極６０２は、配線パターン２２４を介して薄膜キャパシタ５００の端子電極５０２に接続される。これにより、薄膜キャパシタ５００は、半導体ＩＣ６００に対するデカップリングコンデンサとして機能する。
本実施形態においては、ビア導体２５３が埋め込まれるビアのみならず、ビア導体２５５，２５６が埋め込まれるビアについても、図３及び図４に示したように、区間Ｓ１，Ｓ２からなる形状を有している。つまり、ビア導体２５５，２５６が埋め込まれるビアは、単位深さ当たりの径の縮小量が大きい区間Ｓ１と、単位深さ当たりの径の縮小量が小さい区間Ｓ２を有している。これにより、ビア導体２５５，２５６のカバレッジ性が高められることから、高い接続信頼性が得られる。
次に、本実施形態による薄膜キャパシタ内蔵回路基板２００の製造方法について説明する。
まず、図６～図９を用いて説明した工程を行った後、図１９に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ２の一部をエッチングにより除去することにより、絶縁層１１３を露出させる開口部２６３～２６５を形成する。このうち、開口部２６３は薄膜キャパシタ５００と重ならず、且つ、導体層Ｌ３の配線パターン２３１と重なる位置に形成され、開口部２６４，２６５はそれぞれ薄膜キャパシタ５００の端子電極５０１，５０２と重なる位置に形成される。
次に、図２０に示すように、開口部２６３の中心部分に対してレーザー加工を行うことにより、絶縁層１１２，１１３にビアＣを形成する。さらに、開口部２６４，２６５の中心部分に対してレーザー加工を行うことにより、絶縁層１１３にビアＣを形成する。ビアＣは、図３に示した破線Ｃに対応している。つまり、ビアＣの全体が区間Ｓ２と同じ形状を有している。ここで、レーザー光は開口部２６３～２６５の全体に照射するのではなく、開口部２６３～２６５の中心部分にのみ照射することにより、リング状の未加工領域を残しておく。
次に、図２１に示すように、導体層Ｌ２をマスクとして全体的にブラスト加工を行うことにより、導体層Ｌ２で覆われていない部分における絶縁層１１３を除去する。これにより、導体層Ｌ２の開口部２６３～２６５に対応する位置においては、ビアＣの上部における径がブラスト加工によって拡大し、図３に示した区間Ｓ１，Ｓ２を有するビア２５３ａ，２５５ａ，２５６ａが形成される。このように、ビア２５３ａ，２５５ａ，２５６ａは、レーザー加工を行った後、さらにブラスト加工を行うことによって、図３に示した区間Ｓ１，Ｓ２を有する形状とすることができる。したがって、区間Ｓ１の形状は主にブラスト加工に起因し、区間Ｓ２の形状は主にレーザー加工に起因する。
次に、図２２に示すように、無電解メッキ及び電解メッキを施すことにより、ビア導体２５３，２５５，２５６を形成する。
その後は、図１４～図１７を用いて説明した工程を実行し、最後に半導体ＩＣ６００を搭載すれば、本実施形態による薄膜キャパシタ内蔵回路基板２００が完成する。
本実施形態が例示するように、深さの異なる複数のビアが区間Ｓ１，Ｓ２からなる形状を有していても構わない。また、区間Ｓ１，Ｓ２からなる形状を有するビアは、２つの導体層（例えば導体層Ｌ２と導体層Ｌ３）を繋ぐものである必要はなく、ある導体層（例えば導体層Ｌ２）と、回路基板に埋め込まれた電子部品の端子電極（例えば端子電極５０１，５０２）を繋ぐものであっても構わない。さらに、本実施形態では、２端子の薄膜キャパシタ５００を回路基板に埋め込んだ例を示したが、より多端子の電子部品や半導体ＩＣを埋め込む場合においても、本実施形態と同様、これら電子部品や半導体ＩＣの端子電極を露出させるビアを区間Ｓ１，Ｓ２からなる形状としても構わない。この場合であっても、本実施形態と同様の効果が期待できる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ マザーボード
１１，１２ ランドパターン
２０ ハンダ
１００ 半導体ＩＣ内蔵回路基板
１０１ 半導体ＩＣ内蔵回路基板の下面
１０２ 半導体ＩＣ内蔵回路基板の上面
１１１～１１４ 絶縁層
１１３ａ，１１３ｂ，１１４ａ，１１４ｂ，２６１～２６５，２７１，２７２ 開口部
１２１，１２２ ソルダーレジスト
１３０ モールド樹脂
２００ 薄膜キャパシタ内蔵回路基板
２１１，２１２，２２１～２２４，２３１，２４１～２４３ 配線パターン
２５１～２５６ ビア導体
２５３ａ，２５５ａ，２５６ａ ビア
３００ 半導体ＩＣ
３２１ 再配線層
３２１ａ，３２１ｂ 再配線パターン
３２２ 保護膜
４００ 電子部品
４０１ 端子電極
４０２ ハンダ
５００ 薄膜キャパシタ
５０１，５０２ 端子電極
６００ 半導体ＩＣ
６０１～６０５ パッド電極
６０２ パッド電極
６０６ ハンダ
Ｃ ビア
Ｅ１，Ｅ２ 外部端子
Ｌ ランドパターン
Ｌ１～Ｌ４ 導体層
Ｓ１，Ｓ２ 区間
１１，１２ ランドパターン
２０ ハンダ
１００ 半導体ＩＣ内蔵回路基板
１０１ 半導体ＩＣ内蔵回路基板の下面
１０２ 半導体ＩＣ内蔵回路基板の上面
１１１～１１４ 絶縁層
１１３ａ，１１３ｂ，１１４ａ，１１４ｂ，２６１～２６５，２７１，２７２ 開口部
１２１，１２２ ソルダーレジスト
１３０ モールド樹脂
２００ 薄膜キャパシタ内蔵回路基板
２１１，２１２，２２１～２２４，２３１，２４１～２４３ 配線パターン
２５１～２５６ ビア導体
２５３ａ，２５５ａ，２５６ａ ビア
３００ 半導体ＩＣ
３２１ 再配線層
３２１ａ，３２１ｂ 再配線パターン
３２２ 保護膜
４００ 電子部品
４０１ 端子電極
４０２ ハンダ
５００ 薄膜キャパシタ
５０１，５０２ 端子電極
６００ 半導体ＩＣ
６０１～６０５ パッド電極
６０２ パッド電極
６０６ ハンダ
Ｃ ビア
Ｅ１，Ｅ２ 外部端子
Ｌ ランドパターン
Ｌ１～Ｌ４ 導体層
Ｓ１，Ｓ２ 区間
Claims (2)
- 第１及び第２の導体層と、
前記第１の導体層と前記第２の導体層の間に位置する絶縁層と、
前記絶縁層を貫通して設けられたビアの内部に形成され、前記第１の導体層と前記第２の導体層を接続するビア導体と、
前記絶縁層に埋め込まれた半導体ＩＣと、を備え、
前記ビアは、前記第１の導体層側から前記第２の導体層側に向かう深さ方向に径が縮小する形状を有しており、
前記ビアは、前記第１の導体層側に位置する第１の区間と、前記第２の導体層側に位置する第２の区間を含み、
前記第１の区間における単位深さ当たりの径の縮小量は、前記第２の区間における単位深さ当たりの径の縮小量よりも大きく、
前記半導体ＩＣの厚みは前記第２の区間の深さ未満であり、且つ、前記半導体ＩＣの深さ位置は前記第２の区間の範囲内にあり、
前記深さ方向に見て、前記半導体ＩＣは前記第１の区間と重なりを有する、回路基板。 - 前記第１の区間は、深さ位置が深くなるに従って、単位深さ当たりの径の縮小量が増加する形状であることを特徴とする請求項１に記載の回路基板。
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