JP7486700B1 - Arrival radio wave measuring device - Google Patents
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Abstract
本開示の到来電波測定装置（１０００）は、第１のクロック信号を出力する第１の信号源（７）と、第１のクロック信号と周波数が同じで位相が異なる第２のクロック信号を出力する第２の信号源（８）と、第３のクロック信号を出力する第３の信号源（７）と、第１のクロック信号を用いて第１の受信信号をアンダーサンプリングする第１のサンプルホールド回路（Ｓ／Ｈ回路１１）と、第２のクロック信号を用いて第１の受信信号をアンダーサンプリングする第２のサンプルホールド回路（Ｓ／Ｈ回路１２）と、第１のサンプルホールド回路の出力信号と第２のサンプルホールド回路の出力信号との位相差を用いて、第１の受信信号の周波数および第１の受信信号の位相を算出する周波数検出兼位相算出回路（２）と、第３のクロック信号を用いて第２の受信信号をアンダーサンプリングする第３のサンプルホールド回路（Ｓ／Ｈ回路３１）と、第１のサンプルホールド回路の出力信号と第３のサンプルホールド回路の出力信号との位相を用いて、第１の受信信号および第２の受信信号の到来方向を算出する方位測定回路（１０）と、を備えたことを特徴とする。The incoming radio wave measuring device (1000) of the present disclosure includes a first signal source (7) that outputs a first clock signal, a second signal source (8) that outputs a second clock signal having the same frequency as the first clock signal but a different phase, a third signal source (7) that outputs a third clock signal, a first sample and hold circuit (S/H circuit 11) that undersamples a first received signal using the first clock signal, a second sample and hold circuit (S/H circuit 12) that undersamples the first received signal using the second clock signal, and a second sample and hold circuit (S/H circuit 13) that outputs a third clock signal. The antenna is characterized by comprising a frequency detection and phase calculation circuit (2) that calculates the frequency of the first received signal and the phase of the first received signal using the phase difference between the output signal of the first sample and hold circuit and the output signal of the second sample and hold circuit, a third sample and hold circuit (S/H circuit 31) that undersamples the second received signal using a third clock signal, and an azimuth measurement circuit (10) that calculates the directions of arrival of the first received signal and the second received signal using the phase of the output signal of the first sample and hold circuit and the output signal of the third sample and hold circuit.
Description
本開示技術は、到来電波測定装置に関する。The present disclosure relates to an incoming radio wave measuring device.
到来電波測定装置は、受信した電波の周波数を特定し、かつ電波が到来した方向を測定する装置である。例えば、到来電波測定装置は、アンテナ、増幅器、ミキサなどの周波数変換器、ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、および、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの演算回路（論理回路もしくはデジタル回路ともいう）を用いて構成される。The incoming radio wave measuring device is a device that identifies the frequency of a received radio wave and measures the direction from which the radio wave has arrived. For example, the incoming radio wave measuring device is configured using an antenna, an amplifier, a frequency converter such as a mixer, an ADC (Analog to Digital Converter), and an arithmetic circuit (also called a logic circuit or a digital circuit) such as an FPGA (Field Programmable Gate Array).
従来の到来電波測定装置としては、例えば、特許文献１の到来電波方位測定装置のように周波数測定部と方位測定部とが並列化されて構成されている。具体的には、特許文献１の周波数測定部は、単一のアンテナ、受信機（周波数変換器に相当）、ＡＤＣ、信号検出器、および、周波数測定器から構成され、到来した電波の周波数を測定する。方位測定部は、複数のアンテナ、複数の受信機（周波数変換器に相当）、複数のＡＤＣ、および、方位測定器を備えている。方位測定部は、アンテナ、受信機（周波数変換器に相当）およびＡＤＣが接続されて並列化され、各ＡＤＣの出力が方位測定器の入力に接続されて構成されている。方位測定部は、受信した電波の到来方向を測定する。この到来電波方位測定装置では、周波数測定部で算出した電波の周波数をもとに、方位測定部で電波の到来方向を算出する。このような構成においては、通常、周波数測定部を構成する回路と方位測定部を構成する回路とはそれぞれ別々に設計される。Conventional incoming radio wave measuring devices include, for example, an incoming radio wave direction measuring device of
しかしながら、特許文献１に示されるような周波数測定部および方位測定部からなる従来の到来電波測定装置では、構成部品数が多く、装置全体としての規模が大規模になってしまう傾向にある、という課題があった。However, conventional incoming radio wave measuring devices consisting of a frequency measuring unit and an orientation measuring unit as shown in
本開示は、上記のような課題を解決するためになされたものであり、到来電波測定装置において、装置全体としての規模を小さくできる構成を提供することを目的とする。The present disclosure has been made to solve the above-mentioned problems, and has an object to provide a configuration for an incoming radio wave measuring device that can reduce the overall size of the device.
本開示の到来電波測定装置は、第１のクロック信号を出力する第１の信号源と、前記第１のクロック信号と周波数が同じで位相が異なる第２のクロック信号を出力する第２の信号源と、第３のクロック信号を出力する第３の信号源と、前記第１のクロック信号を用いて第１の受信信号をアンダーサンプリングする第１のサンプルホールド回路と、前記第２のクロック信号を用いて前記第１の受信信号をアンダーサンプリングする第２のサンプルホールド回路と、前記第１のサンプルホールド回路の出力信号と前記第２のサンプルホールド回路の出力信号との位相差を用いて、前記第１の受信信号の周波数および前記第１の受信信号の位相を算出する周波数検出兼位相算出回路と、前記第３のクロック信号を用いて第２の受信信号をアンダーサンプリングする第３のサンプルホールド回路と、前記第１のサンプルホールド回路の出力信号と前記第３のサンプルホールド回路の出力信号との位相を用いて、前記第１の受信信号および前記第２の受信信号の到来方向を算出する方位測定回路と、を備えた。The incoming radio wave measuring device of the present disclosure includes a first signal source that outputs a first clock signal, a second signal source that outputs a second clock signal having the same frequency but a different phase as the first clock signal, a third signal source that outputs a third clock signal, a first sample and hold circuit that undersamples a first received signal using the first clock signal, a second sample and hold circuit that undersamples the first received signal using the second clock signal, a frequency detection and phase calculation circuit that calculates a frequency of the first received signal and a phase of the first received signal using a phase difference between an output signal of the first sample and hold circuit and an output signal of the second sample and hold circuit, a third sample and hold circuit that undersamples a second received signal using the third clock signal, and an orientation measurement circuit that calculates the directions of arrival of the first received signal and the second received signal using the phases of the output signal of the first sample and hold circuit and the output signal of the third sample and hold circuit.
本開示によれば、到来電波測定装置において、装置全体としての規模を小さくできる構成を提供することができる、という効果を奏する。Advantageous Effects of Invention The present disclosure has an advantage in that it is possible to provide a configuration that can reduce the overall size of an incoming radio wave measuring device.
以下、本開示をより詳細に説明するために、本開示の実施の形態について、添付の図面に従って説明する。In order to explain the present disclosure in more detail, embodiments of the present disclosure will be described below with reference to the accompanying drawings.
実施の形態１．
図１は、本開示の実施の形態１に係る到来電波測定装置の一構成例を示す図である。
図２は、図１における周波数検出兼位相算出部２を拡大して示す図である。
図３は、図１における位相算出部４を拡大して示す図である。
図４は、図１における位相算出部６を拡大して示す図である。
FIG. 1 is a diagram illustrating a configuration example of an incoming radio wave measuring device according to a first embodiment of the present disclosure.
FIG. 2 is an enlarged view of the frequency detection and
FIG. 3 is an enlarged view of the phase calculation unit 4 in FIG.
FIG. 4 is an enlarged view of the phase calculation unit 6 in FIG.
図１に示した到来電波測定装置１０００は、アンテナ１、周波数検出兼位相算出部２、アンテナ３、位相算出部４、アンテナ５、位相算出部６、信号源７、信号源８、信号源９、方位測定部１０、および、信号源制御回路４６から構成される。
周波数ｆＲＦは、周波数検出兼位相算出部２および位相算出部４および位相算出部６の入力信号の周波数、である。説明において、「周波数ｆＲＦ」は、「周波数」との記載を適宜省略し、単に「ｆＲＦ」と記載する場合がある。
位相θＲＦ１は、周波数検出兼位相算出部２の入力信号の位相、である。説明において、「位相θＲＦ１」は、「位相」との記載を適宜省略し、単に「θＲＦ１」と記載する場合がある。
位相θＲＦ２は、位相算出部４の入力信号の位相、である。説明において、「位相θＲ
Ｆ２」は、「位相」との記載を適宜省略し、単に「θＲＦ２」と記載する場合がある。
位相θＲＦ３は、位相算出部６の入力信号の位相、である。説明において、「位相θＲ
Ｆ３」は、「位相」との記載を適宜省略し、単に「θＲＦ３」と記載する場合がある。
周波数ｆＣＬＫ１は、信号源７および信号源８の出力信号の周波数、である。説明において、「周波数ｆＣＬＫ１」は、「周波数」との記載を適宜省略し、単に「ｆＣＬＫ１」と記載する場合がある。
位相θＣＬＫ１は、信号源７の出力信号の位相、である。説明において、「位相θＣＬ
Ｋ１」は、「位相」との記載を適宜省略し、単に「θＣＬＫ１」と記載する場合がある。
位相θＣＬＫ２は、信号源８の出力信号の位相、である。説明において、「位相θＣＬ
Ｋ２」は、「位相」との記載を適宜省略し、単に「θＣＬＫ２」と記載する場合がある。
周波数ｆｏｕｔ１は、フィルタ１３およびフィルタ１４およびフィルタ３２およびフィルタ４２の出力信号の周波数、である。説明において、「周波数ｆｏｕｔ１」は、「周波数」との記載を適宜省略し、単に「ｆｏｕｔ１」と記載する場合がある。
位相θｏｕｔ１＿１は、フィルタ１３の出力信号の位相、である。説明において、「位相θｏｕｔ１＿１」は、「位相」との記載を適宜省略し、単に「θｏｕｔ１＿１」と記載する場合がある。
位相θｏｕｔ１＿２は、フィルタ１４の出力信号の位相、である。説明において、「位相θｏｕｔ１＿２」は、「位相」との記載を適宜省略し、単に「θｏｕｔ１＿２」と記載する場合がある。
位相θｏｕｔ２＿１は、フィルタ３２の出力信号の位相、である。説明において、「位相θｏｕｔ２＿１」は、「位相」との記載を適宜省略し、単に「θｏｕｔ２＿１」と記載する場合がある。
位相θｏｕｔ３＿１は、フィルタ４２の出力信号の位相である。説明において、「位相θｏｕｔ３＿１」は、「位相」との記載を適宜省略し、単に「θｏｕｔ３＿１」と記載する場合がある。
なお、値ｎ１は、整数であって、アンダーサンプリングの次数（クロック信号の次数とも言う）である。また、値α１は、＋１もしくは－１である。値ｎ１および値α１は、以下の式（１）を満たす。 The incoming radio
The frequency f RF is the frequency of the input signal to the frequency detection and
The phase θ RF1 is the phase of the input signal to the frequency detection and
The phase θ RF2 is the phase of the input signal to the phase calculation unit 4. In the description, the term "phase θ RF2 " may be omitted as appropriate and simply written as "θ RF2 ".
The phase θ RF3 is the phase of the input signal to the phase calculation unit 6. In the description, the term "phase θ RF3 " may be omitted as appropriate and simply written as "θ RF3 ".
The frequency f CLK1 is the frequency of the output signals of the
The phase θ CLK1 is the phase of the output signal of the
The phase θ CLK2 is the phase of the output signal of the
The frequency f out1 is the frequency of the output signals of the
The phase θ out1_1 is the phase of the output signal of the
The phase θ out1_2 is the phase of the output signal of the
The phase θ out2_1 is the phase of the output signal of the
The phase θ out3_1 is the phase of the output signal of the
The value n1 is an integer and is the order of undersampling (also called the order of the clock signal). The value α1 is +1 or −1. The values n1 and α1 satisfy the following formula (1).
アンテナ１は、空間を伝播する信号を受信し、周波数検出兼位相算出部２に出力するアンテナである。アンテナ１は、出力端子を有する。アンテナ１の出力端子は、周波数検出兼位相算出部２の入力端子に接続されている。例えば、アンテナ１には、ダイポールアンテナ、パッチアンテナなどを用いることができる。もちろん、素子アンテナを複数組み合わせたアレーアンテナを用いてもよい。なお、アンテナ１は、空間を伝播する信号を受信し、受信した信号を出力することができれば、どのような構成を用いてもよい。The
周波数検出兼位相算出部２は、入力された信号の周波数、位相、ｎ１、および、α１を特定して、その周波数、位相、ｎ１、および、α１を示す信号を出力する回路である。周波数検出兼位相算出部２は、アンテナ１から入力された信号から周波数ｆＲＦ、位相θＲ
Ｆ１、ｎ１、および、α１を特定し、周波数ｆＲＦ、位相θＲＦ１、ｎ１、および、α１を示す信号を出力する。
周波数検出兼位相算出部２は、入力端子、第１のクロック端子、第２のクロック端子、第３のクロック端子、第１の出力端子、第２の出力端子、および、第３の出力端子、を有する。周波数検出兼位相算出部２の入力端子は、アンテナ１の出力端子に接続されている。周波数検出兼位相算出部２の第１のクロック端子は、信号源７の出力端子に接続されている。周波数検出兼位相算出部２の第２のクロック端子は、信号源８の出力端子に接続されている。周波数検出兼位相算出部２の第３のクロック端子は、信号源９の出力端子に接続されている。
周波数検出兼位相算出部２の第１の出力端子は、位相算出部４の第２の入力端子と位相算出部６の第２の入力端子に接続されている。周波数検出兼位相算出部２の第２の出力端子は、方位測定部１０の第１の入力端子に接続されている。周波数検出兼位相算出部２の第３の出力端子は、方位測定部１０の第４の入力端子に接続されている。
周波数検出兼位相算出部２は、本開示における周波数検出兼位相算出回路を構成する。 The frequency detection and
The frequency detection and
A first output terminal of the frequency detection/
The frequency detection and
アンテナ３は、空間を伝播する信号を受信し、位相算出部４に出力するアンテナである。
アンテナ３は、出力端子を有する。アンテナ３の出力端子は、位相算出部４の入力端子に接続されている。
例えば、アンテナ３には、ダイポールアンテナ、パッチアンテナなどを用いることができる。もちろん、素子アンテナを複数組み合わせたアレーアンテナを用いてもよい。なお、アンテナ３は、空間を伝播する信号を受信し、受信した信号を出力することができれば、どのような構成を用いてもよい。 The antenna 3 receives a signal propagating through space and outputs the signal to the phase calculation unit 4 .
The antenna 3 has an output terminal which is connected to an input terminal of the phase calculation unit 4.
For example, a dipole antenna, a patch antenna, or the like may be used as the antenna 3. Of course, an array antenna in which a plurality of element antennas are combined may also be used. Note that the antenna 3 may have any configuration as long as it can receive a signal propagating through space and output the received signal.
位相算出部４は、ｎ１、α１を示す信号をもとに、入力された信号の位相を特定して、その位相を示す信号を出力する回路である。位相算出部４は、周波数検出兼位相算出部２から入力された値ｎ１、α１を示す信号をもとに、θＲＦ２を特定し、θＲＦ２を示す信号を出力する。
位相算出部４は、第１の入力端子、第２の入力端子、第１のクロック端子、第２のクロック端子、および、出力端子を有する。位相算出部４の第１の入力端子は、アンテナ３の出力端子に接続されている。位相算出部４の第２の入力端子は、周波数検出兼位相算出部２の第１の出力端子に接続されている。位相算出部４の第１のクロック端子は、信号源７の出力端子に接続されている。位相算出部４の第２のクロック端子は、信号源９の出力端子に接続されている。位相算出部４の出力端子は、方位測定部１０の第２の入力端子に接続されている。
なお、位相算出部４は、到来電波測定装置１０００の内部構成として説明しているが、外部構成として構成してもよい。この場合、到来電波測定装置１０００は、外部構成としての位相算出部４から位相を示す信号を受け取って用いるように構成される。
また、位相算出部４は、その一部または全部を周波数検出兼位相算出部２と一体にして周波数検出兼位相算出回路を構成してもよい。 The phase calculation unit 4 is a circuit that specifies the phase of the input signal based on the signals indicating n1 and α1 , and outputs a signal indicating that phase. The phase calculation unit 4 specifies θRF2 based on the signals indicating the values n1 and α1 input from the frequency detection and
The phase calculation unit 4 has a first input terminal, a second input terminal, a first clock terminal, a second clock terminal, and an output terminal. The first input terminal of the phase calculation unit 4 is connected to the output terminal of the antenna 3. The second input terminal of the phase calculation unit 4 is connected to the first output terminal of the frequency detection and
Although the phase calculation unit 4 has been described as an internal component of the incoming radio
Furthermore, the phase calculation section 4 may be partially or entirely integrated with the frequency detection and
アンテナ５は、空間を伝播する信号を受信し、位相算出部６に出力するアンテナである。
アンテナ５は、出力端子を有する。アンテナ５の出力端子は、位相算出部６の入力端子に接続されている。
例えば、アンテナ５には、ダイポールアンテナ、パッチアンテナなどを用いることができる。もちろん、素子アンテナを複数組み合わせたアレーアンテナを用いてもよい。なお、アンテナ５は、空間を伝播する信号を受信し、受信した信号を出力することができれば、どのような構成を用いてもよい。 The antenna 5 receives a signal propagating through space and outputs the signal to the phase calculation unit 6 .
The antenna 5 has an output terminal which is connected to an input terminal of the phase calculation unit 6.
For example, a dipole antenna, a patch antenna, or the like may be used as the antenna 5. Of course, an array antenna in which a plurality of element antennas are combined may also be used. Note that the antenna 5 may have any configuration as long as it can receive a signal propagating through space and output the received signal.
位相算出部６は、入力された値ｎ１、α１を示す信号をもとに、入力された信号の位相を特定して、その位相を示す信号を出力する回路である。位相算出部６は、周波数検出兼位相算出部２から入力された値ｎ１、α１を示す信号をもとに、θＲＦ３を特定し、θＲ
Ｆ３を示す信号を出力する。
位相算出部６は、第１の入力端子、第２の入力端子、第１のクロック端子、第２のクロック端子、および、出力端子を有する。位相算出部６の第１の入力端子は、アンテナ５の出力端子に接続されている。位相算出部６の第２の入力端子は、周波数検出兼位相算出部２の第１の出力端子に接続されている。位相算出部６の第１のクロック端子は、信号源７の出力端子に接続されている。位相算出部６の第２のクロック端子は、信号源９の出力端子に接続されている。位相算出部６の出力端子は、方位測定部１０の第３の入力端子に接続されている。
なお、位相算出部６は、到来電波測定装置１０００の内部構成として説明しているが、外部構成として構成してもよい。この場合、到来電波測定装置１０００は、外部構成としての位相算出部６から位相を示す信号を受け取って用いるように構成される。
また、位相算出部６は、その一部または全部を周波数検出兼位相算出部２と一体にして周波数検出兼位相算出回路を構成してもよい。 The phase calculation unit 6 is a circuit that specifies the phase of the input signal based on the signals indicating the input values n1 and α1 , and outputs a signal indicating that phase. The phase calculation unit 6 specifies θRF3 based on the signals indicating the values n1 and α1 input from the frequency detection and
The phase calculation unit 6 has a first input terminal, a second input terminal, a first clock terminal, a second clock terminal, and an output terminal. The first input terminal of the phase calculation unit 6 is connected to the output terminal of the antenna 5. The second input terminal of the phase calculation unit 6 is connected to the first output terminal of the frequency detection and
Although the phase calculation unit 6 has been described as an internal component of the incoming radio
Furthermore, the phase calculation section 6 may be partly or entirely integrated with the frequency detection and
信号源７は、任意の信号波形または任意の周波数の信号を生成できる回路であり、信号源制御回路４６から出力されたθＣＬＫ１のデータに基づいて、周波数検出兼位相算出部２、位相算出部４、位相算出部６に入力する第１のクロック信号を生成する信号源である。
信号源７は、制御端子、および、出力端子を有する。信号源７の制御端子は、信号源制御回路４６の第１の出力端子に接続されている。信号源７の出力端子は、周波数検出兼位相算出部２の第１のクロック端子と、位相算出部４の第１のクロック端子と、位相算出部６の第１のクロック端子と、に接続されている。
例えば、信号源７には、ＤＡＣ（Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路などが用いられる。なお、図１では省略しているが、信号源７は外部から入力された制御信号や基準信号を用いて、第１のクロック信号を生成してもよい。信号源７は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。
説明において、信号源７は、周波数検出兼位相算出部２の第１のクロック端子と、位相算出部４の第１のクロック端子と、位相算出部６の第１のクロック端子と、に接続されている構成である場合を示したが、位相算出部の数に応じて３つ以上の信号源で構成してもよいし、２つの出力先に対してまとめて同一の信号源を用いるようにして構成してもよい。
図示した構成において信号源７を出力先ごとに個別の３つの信号源で構成する場合、具体的には、例えば、周波数検出兼位相算出部２の第１のクロック端子に接続する信号源は、第１のクロック信号を生成して出力する第１の信号源であり、位相算出部４の第１のクロック端子に接続する信号源は、第２のクロック信号を生成して出力する第２の信号源であり、位相算出部６の第１のクロック端子に接続する信号源は、第３のクロック信号を生成して出力する第３の信号源である。
図示した構成において信号源７を２つの信号源で構成する場合、具体的には、例えば、周波数検出兼位相算出部２の第１のクロック端子と、位相算出部４の第１のクロック端子と、に接続する信号源は、第１のクロック信号を生成して出力する第１の信号源であり、位相算出部６の第１のクロック端子に接続する信号源は、第２のクロック信号を生成して出力する第２の信号源である。
本開示においては、信号源を説明する順にｎ（ｎ≧１）の数字を付して、第ｎの信号源は第ｎのクロック信号を生成して出力するもの、として適宜記載する。 The
The
For example, a digital-to-analog converter (DAC), a direct digital synthesizer (DDS), a phase locked loop (PLL) circuit, etc. may be used as the
In the description, the
In the illustrated configuration, when
When the
In this disclosure, the signal sources are appropriately described by assigning the number n (n≧1) to them in the order in which they are described, and the nth signal source is described as generating and outputting the nth clock signal.
信号源８は、任意の信号波形または任意の周波数の信号を生成できる回路であり、信号源制御回路４６から出力されたθＣＬＫ２のデータに基づいて、周波数検出兼位相算出部２に入力する第２のクロック信号を生成する信号源である。
信号源８は、制御端子、および、出力端子を有する。信号源８の制御端子は、信号源制御回路４６の第２の出力端子に接続されている。信号源８の出力端子は、周波数検出兼位相算出部２の第２のクロック端子に接続されている。
例えば、信号源８には、ＤＡＣ、ＤＤＳ、ＰＬＬ回路などが用いられる。なお、図１では省略しているが、信号源８は外部から入力された制御信号や基準信号を用いて、第２のクロック信号を生成してもよい。信号源８は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。 The
The
For example, a DAC, a DDS, a PLL circuit, or the like is used as the
信号源９は、任意の信号波形または任意の周波数の信号を生成できる回路であり、周波数検出兼位相算出部２、位相算出部４、位相算出部６に入力する第３のクロック信号を生成する信号源である。
信号源９は、出力端子を有する。信号源９の出力端子は、周波数検出兼位相算出部２の第３のクロック端子と、位相算出部４の第２のクロック端子と、位相算出部６の第２のクロック端子と、に接続されている。
例えば、信号源９には、ＤＡＣ、ＤＤＳ、ＰＬＬ回路などが用いられる。なお、図１では省略しているが、信号源９は外部から入力された制御信号や基準信号を用いて、第３のクロック信号を生成してもよい。信号源９は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。 The signal source 9 is a circuit capable of generating a signal of any signal waveform or any frequency, and is a signal source that generates a third clock signal to be input to the frequency detection and
The signal source 9 has an output terminal connected to the third clock terminal of the frequency detection and
For example, a DAC, a DDS, a PLL circuit, or the like is used as the signal source 9. Although not shown in Fig. 1, the signal source 9 may generate a third clock signal using a control signal or a reference signal input from the outside. The signal source 9 may use any circuit as long as it can generate a signal of any signal waveform or any frequency.
方位測定部１０は、入力された位相を示す信号をもとに、受信した電波の到来した方位を算出する回路である。方位測定部１０は、周波数検出兼位相算出部２が出力したθＲＦ
１を示す信号と、位相算出部４が出力したθＲＦ２を示す信号と、位相算出部６が出力したθＲＦ３を示す信号から、周波数検出兼位相算出部２が出力したｆＲＦを示す信号をもとに、電波の到来した方位を算出する。例えば、方位測定部１０には、ＦＰＧＡ等の論理回路（デジタル回路ともいう）を用いることができる。
方位測定部１０は、第１の入力端子、第２の入力端子、第３の入力端子、第４の入力端子、および、出力端子を有する。方位測定部１０の第１の入力端子は、周波数検出兼位相算出部２の第２の出力端子に接続されている。方位測定部１０の第２の入力端子は、位相算出部４の出力端子に接続されている。方位測定部１０の第３の入力端子は、位相算出部６の出力端子に接続されている。方位測定部１０の第４の入力端子は、周波数検出兼位相算出部２の第３の出力端子に接続されている。
方位測定部１０は、入力された位相を示す信号をもとに、受信した電波の到来した方位を算出することができれば、どのような回路を用いてもよい。 The
The
The
Ｓ／Ｈ回路１１は、信号源７（Ｓ／Ｈ回路１１の信号源は、本開示における「第１の信号源」に相当）が出力した第１のクロック信号に同期して、アンテナ１が出力した信号をアンダーサンプリング（サブサンプリングともいう）して、アンダーサンプリングした信号をフィルタ１３に出力するサンプルアンドホールド（トラックアンドホールドともいう）回路である。
Ｓ／Ｈ回路１１は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路１１のＲＦ端子は、アンテナ１の出力端子に接続されている。Ｓ／Ｈ回路１１のクロック端子は、信号源７の出力端子に接続されている。Ｓ／Ｈ回路１１の出力端子は、フィルタ１３の入力端子に接続されている。
例えば、Ｓ／Ｈ回路１１には、入力されたＲＦ信号（アンテナ１の出力信号）に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。ここで、アンダーサンプリングした信号とは、アンダーサンプリングにより生じる信号をいう。
Ｓ／Ｈ回路１１は、本開示における「第１のサンプルホールド回路」を構成する。 The S/
The S/
For example, the S/
The S/
Ｓ／Ｈ回路１２は、信号源８（Ｓ／Ｈ回路１２の信号源は、本開示における「第２の信号源」に相当）が出力した第２のクロック信号に同期して、アンテナ１が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１４に出力するサンプルアンドホールド回路である。
Ｓ／Ｈ回路１２は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路１２のＲＦ端子は、アンテナ１の出力端子に接続されている。Ｓ／Ｈ回路１２のクロック端子は、信号源８の出力端子に接続されている。Ｓ／Ｈ回路１２の出力端子は、フィルタ１４の入力端子に接続されている。
例えば、Ｓ／Ｈ回路１２には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１２は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。
Ｓ／Ｈ回路１２は、本開示における「第２のサンプルホールド回路」を構成する。 The S/
The S/
For example, the S/
The S/
フィルタ１３は、所定の通過帯域を有し、Ｓ／Ｈ回路１１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１３は、Ｓ／Ｈ回路１１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器１５に出力する。
フィルタ１３は、入力端子、および、出力端子を有する。フィルタ１３の入力端子は、Ｓ／Ｈ回路１１の出力端子に接続されている。フィルタ１３の出力端子は、量子化器１５の入力端子に接続されている。
例えば、フィルタ１３には、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）が用いられる。フィルタ１３は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, a low pass filter (LPF), a high pass filter (HPF), or a band pass filter (BPF) is used for the
フィルタ１４は、所定の通過帯域を有し、Ｓ／Ｈ回路１２が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１４は、Ｓ／Ｈ回路１２が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器１６に出力する。
フィルタ１４は、入力端子、および、出力端子を有する。フィルタ１４の入力端子は、Ｓ／Ｈ回路１２の出力端子に接続されている。フィルタ１４の出力端子は、量子化器１６の入力端子に接続されている。
例えば、フィルタ１４には、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ１４は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, an LPF, an HPF, or a BPF is used for the
量子化器１５（量子化器１５は、本開示における「第１の量子化器」に相当）は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期して、フィルタ１３が出力した信号を量子化し、量子化した信号のデータをｆｏｕｔ１算出回路１７、位相差算出回路１８、θｏｕｔ１＿１算出回路２１に出力する。
量子化器１５は、入力端子、クロック端子、および、出力端子を有する。量子化器１５の入力端子はフィルタ１３の出力端子に接続されている。量子化器１５のクロック端子は、信号源９（量子化器１５の信号源は、本開示における「第４の信号源」に相当）の出力端子に接続されている。量子化器１５の出力端子は、ｆｏｕｔ１算出回路１７の入力端子と、位相差算出回路１８の第１の入力端子と、θｏｕｔ１＿１算出回路２１の入力端子と、に接続されている。
例えば、量子化器１５にはＡＤＣを用いることができる。量子化器１５は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The quantizer 15 (
The
For example, an ADC can be used as the
量子化器１６（量子化器１６は、本開示における「第２の量子化器」に相当）は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期して、フィルタ１４が出力した信号を量子化し、量子化した信号のデータを位相差算出回路１８に出力する。
量子化器１６は、入力端子、クロック端子、および、出力端子を有する。量子化器１６の入力端子は、フィルタ１４の出力端子に接続されている。量子化器１６のクロック端子は、信号源９の出力端子に接続されている。量子化器１６の出力端子は、位相差算出回路１８の第２の入力端子に接続されている。
例えば、量子化器１６にはＡＤＣを用いることができる。量子化器１６は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The quantizer 16 (corresponding to the “second quantizer” in this disclosure) is a circuit that synchronizes with a clock signal input from the outside, quantizes the input signal, and outputs data of the quantized signal. The
The
For example, an ADC can be used as the
ｆｏｕｔ１算出回路１７は、入力された信号の周波数を算出する回路であり、量子化器１５が出力した信号から、その信号の周波数ｆｏｕｔ１を算出し、算出したｆｏｕｔ１をｆＲＦ算出回路２０に出力する。
ｆｏｕｔ１算出回路１７は、入力端子、および、出力端子を有する。ｆｏｕｔ１算出回路１７の入力端子は、量子化器１５の出力端子に接続されている。ｆｏｕｔ１算出回路１７の出力端子は、ｆＲＦ算出回路２０の第１の入力端子に接続されている。
例えば、ｆｏｕｔ１算出回路１７には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）などの演算処理によって、ｆｏｕｔ１を算出する。なお、図１には示していないが、ｆｏ
ｕｔ１算出回路１７は外部から入力されたクロック信号に同期してｆｏｕｔ１を算出してもよい。ｆｏｕｔ１算出回路１７には、入力された信号の周波数を算出し、算出したｆｏ
ｕｔ１を出力することができれば、どのような構成を用いてもよい。
ｆｏｕｔ１算出回路１７は、本開示における「第３の演算回路」に相当する。 The f out 1 calculation circuit 17 is a circuit that calculates the frequency of the input signal. From the signal output by the
The f out1 calculation circuit 17 has an input terminal and an output terminal. The input terminal of the f out1 calculation circuit 17 is connected to the output terminal of the
For example, the f out1 calculation circuit 17 may be a logic circuit such as an FPGA. In this case, the FPGA calculates f out1 by arithmetic processing such as FFT (Fast Fourier Transform). Although not shown in FIG. 1, the f out1
The f out1 calculation circuit 17 corresponds to the “third arithmetic circuit” in this disclosure.
位相差算出回路１８は、入力された２つの信号の位相差を算出する回路であり、量子化器１５および量子化器１６が出力した信号から、位相差θｏｕｔ１＿２―θｏｕｔ１＿１もしくはθｏｕｔ１＿１―θｏｕｔ１＿２を算出し、算出した位相差をｎ１、α１算出回路１９に出力する。
位相差算出回路１８は、第１の入力端子、第２の入力端子、および、出力端子を有する。位相差算出回路１８の第１の入力端子は、量子化器１５の出力端子に接続されている。位相差算出回路１８の第２の入力端子は、量子化器１６の出力端子に接続されている。位相差算出回路１８の出力端子は、ｎ１、α１算出回路１９の入力端子に接続されている
例えば、位相差算出回路１８には、ＦＰＧＡ等の論理回路を用いることができる。ＦＰＧＡを用いた場合、例えば、直交復調演算と逆正接演算を組み合わせて用いることで算出することができる。なお、図１には示していないが、位相差算出回路１８は外部から入力されたクロック信号に同期して位相差を算出してもよい。位相差算出回路１８は、入力された２つの信号の位相差を算出し、算出結果を出力することができれば、どのような構成のものを用いてもよい。
位相差算出回路１８は、本開示における「第１の演算回路」に相当する。 The phase
The phase
The phase
ｎ１、α１算出回路１９は、位相差算出回路１８が出力した位相差θｏｕｔ１＿２―θｏｕｔ１＿１もしくはθｏｕｔ１＿１―θｏｕｔ１＿２から、第１のクロック信号と第２のクロック信号との位相差を用いて値ｎ１、α１を算出し、算出した値ｎ１、α１をｆＲ
Ｆ算出回路２０に出力する回路である。
ｎ１、α１算出回路１９は、入力端子、および、出力端子を有する。
ｎ１、α１算出回路１９の入力端子は、位相差算出回路１８の出力端子に接続されている。ｎ１、α１算出回路１９の出力端子は、ｆＲＦ算出回路２０の第２の入力端子と、θＲＦ１算出回路２２の第２の入力端子と、位相算出部４の第２の入力端子と、位相算出部６の第２の入力端子に接続されている。
例えば、ｎ１、α１算出回路１９には、ＦＰＧＡ等の論理回路とメモリを用いることができる。ｎ１、α１算出回路１９には、予め第１のクロック信号と第２のクロック信号との位相差を記憶するメモリをもたせてもよいし、図１には記載していないが、外部から第１のクロック信号と第２のクロック信号との位相差を示す信号を入力してもよい。なお、図１には示していないが、ｎ１、α１算出回路１９は外部から入力されたクロック信号に同期して値ｎ１、α１を算出してもよい。ｎ１、α１算出回路１９は、位相差算出回路１８が出力した位相差を示す信号から、第１のクロック信号と第２のクロック信号との位相差を用いて値ｎ１、α１を算出し、算出した値ｎ１、α１を出力することができれば、どのような構成を用いてもよい。
ｎ１、α１算出回路１９は、本開示における「第２の演算回路」に相当する。 The n 1 , α 1 calculation circuit 19 is a circuit that calculates
The n 1 , α 1 calculation circuit 19 has an input terminal and an output terminal.
An input terminal of the n1 , α1
For example, the n1 , α1
The n 1 , α 1 calculation circuit 19 corresponds to the “second arithmetic circuit” in this disclosure.
ｆＲＦ算出回路２０は、ｆｏｕｔ１算出回路１７が出力したｆｏｕｔ１を示す信号と、ｎ１、α１算出回路１９が出力した値ｎ１、α１を示す信号と、ｆＣＬＫ１から、ｆＲＦを算出し、算出したｆＲＦを出力する回路である。
ｆＲＦ算出回路２０は、第１の入力端子、第２の入力端子、および、出力端子を有する。ｆＲＦ算出回路２０の第１の入力端子は、ｆｏｕｔ１算出回路１７の出力端子に接続されている。ｆＲＦ算出回路２０の第２の入力端子は、ｎ１、α１算出回路１９の出力端子に接続されている。ｆＲＦ算出回路２０の出力端子は、方位測定部１０の第２入力端子に接続されている。
例えば、ｆＲＦ算出回路２０には、ＦＰＧＡ等の論理回路とメモリを用いることができる。ｆＲＦ算出回路２０には、予めｆＣＬＫ１を記憶するメモリをもたせてもよいし、図１には記載していないが、外部からｆＣＬＫ１を示す信号を入力してもよい。なお、図１には示していないが、ｆＲＦ算出回路２０は外部から入力されたクロック信号に同期してｆＲＦを算出してもよい。ｆＲＦ算出回路２０は、ｆｏｕｔ１、値ｎ１、α１から、ｆＣ
ＬＫ１を用いてｆＲＦを算出し、算出したｆＲＦを出力することができれば、どのような構成を用いてもよい。
ｆＲＦ算出回路２０は、本開示における「第４の演算回路」に相当する。 The f RF calculation circuit 20 is a circuit that calculates f RF from the signal indicating f out1 output by the f out1 calculation circuit 17, the signals indicating the values n 1 and α 1 output by the n 1 , α 1 calculation circuit 19, and f CLK1 , and outputs the calculated f RF .
The f RF calculation circuit 20 has a first input terminal, a second input terminal, and an output terminal. The first input terminal of the f RF calculation circuit 20 is connected to the output terminal of the f out1 calculation circuit 17. The second input terminal of the f RF calculation circuit 20 is connected to the output terminal of the n 1 , α 1 calculation circuit 19. The output terminal of the f RF calculation circuit 20 is connected to the second input terminal of the
For example, the f RF calculation circuit 20 may be a logic circuit such as an FPGA and a memory. The f RF calculation circuit 20 may have a memory for storing f CLK1 in advance, or may receive a signal indicating f CLK1 from the outside, although not shown in FIG. 1. The f RF calculation circuit 20 may calculate f RF in synchronization with a clock signal input from the outside, although not shown in FIG. 1. The f RF calculation circuit 20 may have any configuration as long as it can calculate f RF from f out1 , the value n 1 , and α 1 using f CLK1 and output the calculated f RF .
The fRF
θｏｕｔ１＿１算出回路２１は、入力された信号の位相を算出する回路であり、量子化器１５が出力した信号から、その信号の位相θｏｕｔ１＿１を算出し、算出したθｏｕｔ
１＿１をθＲＦ１算出回路２２に出力する回路である。
θｏｕｔ１＿１算出回路２１は、入力端子、および、出力端子を有する。θｏｕｔ１＿
１算出回路２１の入力端子は、量子化器１５の出力端子に接続されている。θｏｕｔ１＿
１算出回路２１の出力端子は、θＲＦ１算出回路２２の第１の入力端子に接続されている。
例えば、θｏｕｔ１＿１算出回路２１には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴなどの演算処理によって、θｏｕｔ１＿１を算出する。なお、図１には示していないが、θｏｕｔ１＿１算出回路２１は外部から入力されたクロック信号に同期してθｏｕｔ１＿１を算出してもよい。θｏｕｔ１＿１算出回路２１には、入力された信号の位相を算出し、算出したθｏｕｔ１＿１を出力することができれば、どのような構成を用いてもよい。
θｏｕｔ１＿１算出回路２１は、本開示における「第５の演算回路」に相当する。 The θ out1 — 1 calculation circuit 21 is a circuit that calculates the phase of an input signal, calculates the phase θ out1 — 1 of the signal output from the
The θ out1_1 calculation circuit 21 has an input terminal and an output terminal. The input terminal of the θ out1_1 calculation circuit 21 is connected to the output terminal of the
For example, the θ out1_1 calculation circuit 21 may be a logic circuit such as an FPGA. In this case, the FPGA calculates θ out1_1 by arithmetic processing such as FFT. Although not shown in Fig. 1, the θ out1_1 calculation circuit 21 may calculate θ out1_1 in synchronization with a clock signal input from the outside. The θ out1_1 calculation circuit 21 may have any configuration as long as it can calculate the phase of an input signal and output the calculated θ out1_1 .
The
θＲＦ１算出回路２２は、θｏｕｔ１＿１算出回路２１が出力したθｏｕｔ１＿１を示す信号と、ｎ１、α１算出回路１９が出力したｎ１、α１を示す信号から、θＣＬＫ１を用いてθＲＦ１を算出し、算出したθＲＦ１を出力する回路である。
θＲＦ１算出回路２２は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ１算出回路２２の第１の入力端子は、θｏｕｔ１＿１算出回路２１の出力端子に接続されている。θＲＦ１算出回路２２の第２の入力端子は、ｎ１、α１算出回路１９の出力端子に接続されている。θＲＦ１算出回路２２の出力端子は、方位測定部１０の第１の入力端子に接続されている。
例えば、θＲＦ１算出回路２２には、ＦＰＧＡ等の論理回路とメモリを用いることができる。θＲＦ１算出回路２２には、予めθＣＬＫ１を記憶するメモリをもたせてもよいし、図１には記載していないが、外部からθＣＬＫ１を示す信号を入力してもよい。なお、図１には示していないが、θＲＦ１算出回路２２は外部から入力されたクロック信号に同期してθＲＦ１を算出してもよい。θＲＦ１算出回路２２は、θｏｕｔ１＿１、値ｎ１、α１を示す信号から、θＣＬＫ１を用いてθＲＦ１を算出し、算出したθＲＦ１を出力することができれば、どのような構成を用いてもよい。
θＲＦ１算出回路２２は、本開示における「第６の演算回路」に相当する。 The θRF1
The θRF1
For example, the θ RF1 calculation circuit 22 may be a logic circuit such as an FPGA and a memory. The θ RF1 calculation circuit 22 may have a memory for storing θ CLK1 in advance, or may receive a signal indicating θ CLK1 from the outside, although not shown in Fig. 1. Note that the θ RF1 calculation circuit 22 may calculate θ RF1 in synchronization with a clock signal input from the outside, although not shown in Fig. 1. The θ RF1 calculation circuit 22 may have any configuration as long as it can calculate θ RF1 from signals indicating θ out1_1 , the value n 1 , and α 1 using θ CLK1 and output the calculated θ RF1 .
The θ RF1 calculation circuit 22 corresponds to a “sixth arithmetic circuit” in this disclosure.
Ｓ／Ｈ回路３１は、信号源７（Ｓ／Ｈ回路３１の信号源は、本開示における「第３の信号源」に相当）が出力した第１のクロック信号に同期して、アンテナ３が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ３２に出力するサンプルアンドホールド回路である。
Ｓ／Ｈ回路３１は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路３１のＲＦ端子は、アンテナ３の出力端子に接続されている。Ｓ／Ｈ回路３１のクロック端子は、信号源７の出力端子に接続されている。Ｓ／Ｈ回路３１の出力端子は、フィルタ３２の入力端子に接続されている。
例えば、Ｓ／Ｈ回路３１には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路３１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。
Ｓ／Ｈ回路３１は、本開示における「第３のサンプルホールド回路」を構成する。 The S/
The S/
For example, the S/
The S/
フィルタ３２は、所定の通過帯域を有し、Ｓ／Ｈ回路３１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ３２は、Ｓ／Ｈ回路３１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器３３に出力する。
フィルタ３２は、入力端子、および、出力端子を有する。フィルタ３２の入力端子は、Ｓ／Ｈ回路３１の出力端子に接続されている。フィルタ３２の出力端子は、量子化器３３の入力端子に接続されている。
例えば、フィルタ３２は、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ３２は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, an LPF, an HPF, or a BPF is used for the
量子化器３３（本開示における「第２の量子化器」に相当）は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期し、フィルタ３２が出力した信号を量子化し、量子化した信号のデータをθｏｕｔ２＿１算出回路３４に出力する。
量子化器３３は、入力端子、クロック端子、および、出力端子を有する。量子化器３３の入力端子は、フィルタ３２の出力端子に接続されている。量子化器３３のクロック端子は、信号源９（量子化器３３の信号源は、本開示における「第４の信号源」に相当）の出力端子に接続されている。量子化器３３の出力端子は、θｏｕｔ２＿１算出回路３４の入力端子に接続されている。
例えば、量子化器３３にはＡＤＣを用いることができる。量子化器３３は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The quantizer 33 (corresponding to the “second quantizer” in this disclosure) is a circuit that synchronizes with a clock signal input from the outside, quantizes the input signal, and outputs data of the quantized signal. The
The
For example, an ADC can be used as the
θｏｕｔ２＿１算出回路３４は、入力された信号の位相を算出する回路であり、量子化器３３が出力した信号から、その信号の位相θｏｕｔ２＿１を算出し、算出したθｏｕｔ
２＿１をθＲＦ２算出回路３５に出力する回路である。
θｏｕｔ２＿１算出回路３４は、入力端子、および、出力端子を有する。θｏｕｔ２＿
１算出回路３４の入力端子は、量子化器３３の出力端子に接続されている。θｏｕｔ２＿
１算出回路３４の出力端子は、θＲＦ２算出回路３５の第１の入力端子に接続されている。
例えば、θｏｕｔ２＿１算出回路３４には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴなどの演算処理によって、θｏｕｔ２＿１を算出する。なお、図１には示していないが、θｏｕｔ２＿１算出回路３４は外部から入力されたクロック信号に同期してθｏｕｔ２＿１を算出してもよい。θｏｕｔ２＿１算出回路３４には、入力された信号の位相を算出し、算出したθｏｕｔ２＿１を出力することができれば、どのような構成を用いてもよい。
θｏｕｔ２＿１算出回路３４は、本開示における「第７の演算回路」に相当する。 The θ out2 — 1 calculation circuit 34 is a circuit that calculates the phase of the input signal, calculates the phase θ out2 — 1 of the signal output from the
The θ out2_1 calculation circuit 34 has an input terminal and an output terminal. The input terminal of the θ out2_1 calculation circuit 34 is connected to the output terminal of the
For example, the θ out2_1 calculation circuit 34 may be a logic circuit such as an FPGA. In this case, the FPGA calculates θ out2_1 by arithmetic processing such as FFT. Although not shown in Fig. 1, the θ out2_1 calculation circuit 34 may calculate θ out2_1 in synchronization with a clock signal input from the outside. The θ out2_1 calculation circuit 34 may have any configuration as long as it can calculate the phase of an input signal and output the calculated θ out2_1 .
The θ out2 — 1 calculation circuit 34 corresponds to a “seventh arithmetic circuit” in this disclosure.
θＲＦ２算出回路３５は、θｏｕｔ２＿１算出回路３４が出力したθｏｕｔ２＿１を示す信号と、ｎ１、α１算出回路１９が出力した値ｎ１、α１を示す信号から、θＣＬＫ１を用いてθＲＦ２を算出し、算出したθＲＦ２を示す信号を出力する回路である。
θＲＦ２算出回路３５は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ２算出回路３５の第１の入力端子は、θｏｕｔ２＿１算出回路３４の出力端子に接続されている。θＲＦ２算出回路３５の第２の入力端子は、ｎ１、α１算出回路１９の出力端子に接続されている。θＲＦ２算出回路３５の出力端子は、方位測定部１０の第２の入力端子に接続されている。
例えば、θＲＦ２算出回路３５には、ＦＰＧＡ等の論理回路とメモリを用いることができる。θＲＦ２算出回路３５には、予めθＣＬＫ１を記憶するメモリをもたせてもよいし、図１には記載していないが、外部からθＣＬＫ１を示す信号を入力してもよい。なお、図１には示していないが、θＲＦ２算出回路３５は外部から入力されたクロック信号に同期してθＲＦ２を算出してもよい。θＲＦ２算出回路３５は、θｏｕｔ２＿１、値ｎ１、α１を示す信号から、θＣＬＫ１を用いてθＲＦ２を算出し、算出したθＲＦ２を示す信号を出力することができれば、どのような構成を用いてもよい。
θＲＦ２算出回路３５は、本開示における「第８の演算回路」に相当する。 The θ RF2 calculation circuit 35 is a circuit that calculates θ RF2 using θ CLK1 from a signal indicating θ out2_1 output by the θ out2_1 calculation circuit 34 and a signal indicating the values n 1 and α 1 output by the n 1 , α 1 calculation circuit 19, and outputs a signal indicating the calculated θ RF2 .
The θ RF2 calculation circuit 35 has a first input terminal, a second input terminal, and an output terminal. The first input terminal of the θ RF2 calculation circuit 35 is connected to the output terminal of the θ out2_1 calculation circuit 34. The second input terminal of the θ RF2 calculation circuit 35 is connected to the output terminal of the n 1 , α 1 calculation circuit 19. The output terminal of the θ RF2 calculation circuit 35 is connected to the second input terminal of the
For example, the θ RF2 calculation circuit 35 may be a logic circuit such as an FPGA and a memory. The θ RF2 calculation circuit 35 may have a memory for storing θ CLK1 in advance, or may receive a signal indicating θ CLK1 from the outside, although not shown in FIG. 1. The θ RF2 calculation circuit 35 may calculate θ RF2 in synchronization with a clock signal input from the outside, although not shown in FIG. 1. The θ RF2 calculation circuit 35 may have any configuration as long as it can calculate θ RF2 from signals indicating θ out2_1 , the value n 1 , and α 1 using θ CLK1 , and output a signal indicating the calculated θ RF2 .
The θ RF2 calculation circuit 35 corresponds to the “eighth arithmetic circuit” in this disclosure.
Ｓ／Ｈ回路４１は、信号源７が出力した第１のクロック信号に同期して、アンテナ５が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ４２に出力するサンプルアンドホールド回路である。
Ｓ／Ｈ回路４１は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路４１のＲＦ端子は、アンテナ５の出力端子に接続されている。Ｓ／Ｈ回路４１のクロック端子は、信号源７の出力端子に接続されている。Ｓ／Ｈ回路４１の出力端子は、フィルタ４２の入力端子に接続されている。
例えば、Ｓ／Ｈ回路４１には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路４１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。 The S/
The S/
For example, the S/
フィルタ４２は、所定の通過帯域を有し、Ｓ／Ｈ回路４１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ４２は、Ｓ／Ｈ回路４１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器４３に出力する。
フィルタ４２は、入力端子、および、出力端子を有する。フィルタ４２の入力端子は、Ｓ／Ｈ回路４１の出力端子に接続されている。フィルタ４２の出力端子は、量子化器４３の入力端子に接続されている。
例えば、フィルタ４２は、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ４２は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, an LPF, an HPF, or a BPF is used as the
量子化器４３は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期し、フィルタ４２が出力した信号を量子化し、量子化した信号のデータをθｏｕｔ３＿１算出回路４４に出力する。
量子化器４３は、入力端子、クロック端子、および、出力端子を有する。量子化器４３の入力端子は、フィルタ４２の出力端子に接続されている。量子化器４３のクロック端子は、信号源９の出力端子に接続されている。量子化器４３の出力端子は、θｏｕｔ３＿１算出回路４４の入力端子に接続されている。
例えば、量子化器４３にはＡＤＣを用いることができる。量子化器４３は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The
The
For example, an ADC can be used as the
θｏｕｔ３＿１算出回路４４は、入力された信号の位相を算出する回路であり、量子化器４３が出力した信号から、その信号の位相θｏｕｔ３＿１を算出し、算出したθｏｕｔ
３＿１をθＲＦ３算出回路４５に出力する回路である。
θｏｕｔ３＿１算出回路４４は、入力端子、および、出力端子を有する。θｏｕｔ３＿
１算出回路４４の入力端子は、量子化器４３の出力端子に接続されている。θｏｕｔ３＿
１算出回路４４の出力端子は、θＲＦ３算出回路４５の第１の入力端子に接続されている。
例えば、θｏｕｔ３＿１算出回路４４には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴなどの演算処理によって、θｏｕｔ３＿１を算出する。なお、図１には示していないが、θｏｕｔ３＿１算出回路４４は外部から入力されたクロック信号に同期してθｏｕｔ３＿１を算出してもよい。θｏｕｔ３＿１算出回路４４には、入力された信号の位相を算出し、算出したθｏｕｔ３＿１を出力することができれば、どのような構成を用いてもよい。 The θ out3 — 1 calculation circuit 44 is a circuit that calculates the phase of an input signal, calculates the phase θ out3 — 1 of the signal output from the
The θ out3_1 calculation circuit 44 has an input terminal and an output terminal. The input terminal of the θ out3_1 calculation circuit 44 is connected to the output terminal of the
For example, the θ out3_1 calculation circuit 44 may be a logic circuit such as an FPGA. In this case, the FPGA calculates θ out3_1 by arithmetic processing such as FFT. Although not shown in Fig. 1, the θ out3_1 calculation circuit 44 may calculate θ out3_1 in synchronization with a clock signal input from the outside. The θ out3_1 calculation circuit 44 may have any configuration as long as it can calculate the phase of an input signal and output the calculated θ out3_1 .
θＲＦ３算出回路４５は、θｏｕｔ３＿１算出回路４４が出力したθｏｕｔ３＿１を示す信号と、ｎ１、α１算出回路１９が出力した値ｎ１、α１を示す信号から、θＣＬＫ１を用いてθＲＦ３を算出し、算出したθＲＦ３を示す信号を出力する回路である。
θＲＦ３算出回路４５は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ３算出回路４５の第１の入力端子は、θｏｕｔ３＿１算出回路４４の出力端子に接続されている。θＲＦ３算出回路４５の第２の入力端子は、ｎ１、α１算出回路１９の出力端子に接続されている。θＲＦ３算出回路４５の出力端子は、方位測定部１０の第３の入力端子に接続されている。
例えば、θＲＦ３算出回路４５には、ＦＰＧＡ等の論理回路とメモリを用いることができる。θＲＦ３算出回路４５には、予めθＣＬＫ１を記憶するメモリをもたせてもよいし、図１には記載していないが、外部からθＣＬＫ１を示す信号を入力してもよい。なお、図１には示していないが、θＲＦ３算出回路４５は外部から入力されたクロック信号に同期してθＲＦ３を算出してもよい。θＲＦ３算出回路４５は、θｏｕｔ３＿１、値ｎ１、α１を示す信号から、θＣＬＫ１を用いてθＲＦ３を算出し、算出したθＲＦ３を示す信号を出力することができれば、どのような構成を用いてもよい。 The θRF3
The θRF3
For example, the θ RF3 calculation circuit 45 may be a logic circuit such as an FPGA and a memory. The θ RF3 calculation circuit 45 may have a memory for storing θ CLK1 in advance, or may receive a signal indicating θ CLK1 from the outside, although not shown in FIG. 1. The θ RF3 calculation circuit 45 may calculate θ RF3 in synchronization with a clock signal input from the outside, although not shown in FIG. 1. The θ RF3 calculation circuit 45 may use any configuration as long as it can calculate θ RF3 from signals indicating θ out3_1 , the value n 1 , and α 1 using θ CLK1 , and output a signal indicating the calculated θ RF3 .
信号源制御回路４６は、θＣＬＫ１とθＣＬＫ２を示すデータをそれぞれ信号源７と信号源８に出力する回路である。
信号源制御回路４６は、第１の出力端子、および、第２の出力端子を有する。信号源制御回路４６の第１の出力端子は、信号源７の制御端子に接続されている。信号源制御回路４６の第２の出力端子は、信号源８の制御端子に接続されている。
例えば、信号源制御回路４６には、ＦＰＧＡやメモリを用いることができる。θＣＬＫ
１とθＣＬＫ２は、演算によって求めてもよいし、メモリなどに予め記憶しておいたデータを読み出してもよい。なお、図１には示していないが、信号源制御回路４６は外部から入力されたクロック信号に同期してθＣＬＫ１とθＣＬＫ２を示すデータを出力してもよい。信号源制御回路４６は、θＣＬＫ１とθＣＬＫ２を示すデータを出力することができれば、どのような構成を用いてもよい。 The signal
The signal
For example, an FPGA or a memory can be used for the signal
次に、この開示の実施の形態１による動作について説明する。ここでは、説明を簡単にするため、アンテナ１、アンテナ３、アンテナ５それぞれで受信した信号および周波数検出兼位相算出部２、位相算出部４、位相算出部６それぞれに入力される信号は、周波数ｆＲＦの１波のみとする。信号源７、信号源８、および、信号源９は、ＰＬＬ回路を用いることとする。フィルタ１３、フィルタ１４、フィルタ３２、および、フィルタ４２としてＬＰＦを用いることとする。量子化器１５、量子化器１６、量子化器３３、および、量子化器４３は、ＡＤＣを用いることとする。ｆｏｕｔ１算出回路１７、θｏｕｔ１＿１算出回路２１、θｏｕｔ２＿１算出回路３４、および、θｏｕｔ３＿１算出回路４４は、ＦＰＧＡを用いることとする。位相差算出回路１８、ｎ１、α１算出回路１９、ｆＲＦ算出回路２０、θＲＦ１算出回路２２、θＲＦ２算出回路３５、θＲＦ３算出回路４５、および、信号源制御回路４６は、ＦＰＧＡおよびメモリを用いることとする。なお、メモリはＦＰＧＡ内のメモリであってもＦＰＧＡ外のメモリであってもよい。また、量子化器１５、量子化器１６、量子化器３３、量子化器４３として用いたＡＤＣはオーバーサンプリングをしているものとする。なお、位相差算出回路１８は、θｏｕｔ１＿１―θｏｕｔ１＿２を算出するものとする。更に、－π＜θｏｕｔ１＿１―θｏｕｔ１＿２≦π、－π＜θＣ
ＬＫ２―θＣＬＫ１≦π、θＲＦ１≠θＲＦ２≠θＲＦ３とする。 Next, the operation according to the first embodiment of this disclosure will be described. Here, for the sake of simplicity, it is assumed that the signals received by the
まず、本到来電波測定装置においてアンテナ１が空間を伝播する周波数ｆＲＦの信号を受信し、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２に出力する。 First, in this incoming radio wave measuring device, the
信号源７は、周波数ｆＣＬＫ１、位相θＣＬＫ１の第１のクロック信号を生成し、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１に出力する。信号源８は周波数ｆＣＬＫ１、位相θＣＬＫ２の第２のクロック信号を生成し、Ｓ／Ｈ回路１２に出力する。信号源９は第３のクロック信号を生成し、量子化器１５、量子化器１６、量子化器３３、量子化器４３に出力する。Ｓ／Ｈ回路１１は、第１のクロック信号に同期して、アンテナ１が出力した受信信号をアンダーサンプリングする。 The
図５は、Ｓ／Ｈ回路１１の出力信号の周波数スペクトルを示す図である。横軸は周波数、縦軸は電力である。実線の矢印はＳ／Ｈ回路１１の入力信号、破線の矢印はＳ／Ｈ回路１１の出力信号を示す。Ｓ／Ｈ回路１１は、信号源７が出力した第１のクロック信号によって、アンテナ１が出力した信号をアンダーサンプリングする。アンダーサンプリングにより、Ｓ／Ｈ回路１１の出力スペクトルは、第１のクロック信号の周波数の半分の周波数ｆＣＬＫ１／２（以降、ナイキスト周波数と呼ぶ）ごとに折り返し成分が生じる。このとき、Ｓ／Ｈ回路１１の出力信号は、複数の周波数成分を持つ。この周波数をｆＳ／Ｈ１１とすると、以下の式（２）で表される。 5 is a diagram showing the frequency spectrum of the output signal of the S/
式（２）において、値ｍは整数である。値ｍは、説明において「値」との記載を適宜省略し、単に「ｍ」と記載する場合がある。
ここで、フィルタ１３は、Ｓ／Ｈ回路１１の出力信号に含まれる多数の周波数成分のうち、最も周波数が低い成分の信号を通過させる。このとき、ｆｏｕｔ１は、以下の式（３）で表される。 In formula (2), the value m is an integer. In the following description, the word "value" may be omitted and the value m may simply be referred to as "m".
Here, the
θｏｕｔ１＿１は以下の式（４）で表される。 θ out1_1 is expressed by the following equation (4).
Ｓ／Ｈ回路１２は、信号源８が出力した第２のクロック信号によって、アンテナ１が出力した信号をアンダーサンプリングする。これにより、Ｓ／Ｈ回路１２の出力スペクトルは、ナイキスト周波数ごとに折り返し成分が生じる。このとき、Ｓ／Ｈ回路１２の出力信号には、Ｓ／Ｈ回路１１の出力信号と同様に、複数の周波数成分が存在する。Ｓ／Ｈ回路１１に対するフィルタ１３と同様に、フィルタ１４は、Ｓ／Ｈ回路１２の出力信号に含まれる多数の周波数成分のうち、最も周波数が低い成分の信号を通過させる。このとき、ｆｏｕｔ１は、式（３）で表される。 The S/
このとき、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２とにおいて、入力されるクロック信号の位相が異なる（θＣＬＫ１≠θＣＬＫ２）ため、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２の出力信号は、位相が異なる（θｏｕｔ１＿１≠θｏｕｔ１＿２）。すなわち、フィルタ１３の出力信号およびフィルタ１４の出力信号は、周波数は同じで位相が異なる。このとき、θｏ
ｕｔ１＿２は、以下の式（５）で表される。 At this time, since the phases of the clock signals input to the S/
なお、フィルタ１３およびフィルタ１４は、量子化器１５および量子化器１６に多数の周波数成分が入力されることによる誤動作、もしくは高い電力の周波数成分が入力されることによる故障を防止するために設けられている。Ｓ／Ｈ回路１１とＳ／Ｈ回路１２の出力信号にはｆｏｕｔ１以外に多数の周波数成分が存在するため、ｆｏｕｔ１以外の成分を十分抑圧できるようにフィルタの通過帯域もしくは実装方法を決定する。その場合のフィルタ１３およびフィルタ１４は、ＢＰＦやＢＲＦ（Ｂａｎｄ Ｒｅｊｅｃｔｉｏｎ Ｆｉｌｔｅｒ）であっても良い。さらに、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２の出力信号に含まれるｆｏｕｔ１以外の周波数成分が、量子化器１５および量子化器１６の動作可能な周波数以外となる場合、もしくは、それらの周波数成分の電力が低い場合など、量子化器１５および量子化器１６で誤動作や故障が起きない場合は、フィルタ１３およびフィルタ１４は設けず、スルー回路としても良い。 The
量子化器１５は、フィルタ１３が出力したアナログ信号を量子化し、量子化した信号のデータをディジタル信号としてｆｏｕｔ１算出回路１７、位相差算出回路１８、θｏｕｔ
１＿１算出回路２１に出力する。量子化器１６は、フィルタ１４が出力したアナログ信号を量子化し、量子化した信号のデータをディジタル信号として位相差算出回路１８に出力する。 The
ｆｏｕｔ１算出回路１７は、量子化器１５が出力したディジタル信号の周波数を算出し、算出した周波数をｆＲＦ算出回路２０に出力する。位相差算出回路１８は、量子化器１５および量子化器１６が出力した信号から、θｏｕｔ１＿１－θｏｕｔ１＿２を算出し、算出結果をｎ１、α１算出回路１９に出力する。このとき、θｏｕｔ１＿１－θｏｕｔ１
＿２は以下の式（６）で表すことができる。 The f out1 calculation circuit 17 calculates the frequency of the digital signal output by the
値ｎ１は、式（６）から以下の式（７）で表される。 The value n1 is expressed from equation (6) by the following equation (7).
ｎ１、α１算出回路１９は、入力されたθｏｕｔ１＿１－θｏｕｔ１＿２を示すデータから、式（７）、および予めメモリに記憶しておいたθＣＬＫ２－θＣＬＫ１を用いてｎ１、α１を算出し、算出したｎ１をｆＲＦ算出回路２０に出力する。このとき、ｎ１は正の整数であるため、入力されたθｏｕｔ１＿１－θｏｕｔ１＿２と記憶しておいたθＣＬ Ｋ２－θＣＬＫ１の符号が同じ場合、α１は＋１と算出する。一方で、入力されたθｏｕ ｔ１＿１－θｏｕｔ１＿２と記憶しておいたθＣＬＫ２－θＣＬＫ１の符号が異なる場合、α１は－１と算出する。 The n 1 , α 1 calculation circuit 19 calculates n 1 and α 1 from the input data indicating θ out1_1 -θ out1_2 using equation (7) and θ CLK2 -θ CLK1 previously stored in memory, and outputs the calculated n 1 to the f RF calculation circuit 20. At this time, since n 1 is a positive integer, if the input θ out1_1 -θ out1_2 and the stored θ CLK2 -θ CLK1 have the same sign, α 1 is calculated as +1. On the other hand, if the input θ out1_1 -θ out1_2 and the stored θ CLK2 -θ CLK1 have different signs, α 1 is calculated as -1.
ｆＲＦ算出回路２０は、ｆｏｕｔ１算出回路１７が出力したｆｏｕｔ１を示す信号と、ｎ１、α１算出回路１９が出力したｎ１、α１を示す信号と、予めメモリに記憶しておいたｆＣＬＫ１を示す信号から、式（３）を用いてｆＲＦを算出し、算出したｆＲＦを本到来電波測定装置の外部へと出力する。 The f RF calculation circuit 20 calculates f RF using equation (3) from the signal indicating f out1 output by the f out1 calculation circuit 17, the signals indicating n 1 and α 1 output by the n 1 , α 1 calculation circuit 19, and a signal indicating f CLK1 previously stored in memory, and outputs the calculated f RF to the outside of this incoming radio wave measurement device.
θｏｕｔ１＿１算出回路２１は、量子化器１５が出力したディジタル信号の位相を算出し、算出した位相をθＲＦ１算出回路２２に出力する。θＲＦ１算出回路２２は、θｏｕ
ｔ１＿１算出回路２１が出力したθｏｕｔ１＿１を示す信号と、ｎ１、α１算出回路１９が出力したｎ１、α１を示す信号と、予めメモリに記憶しておいたθＣＬＫ１を示す信号から、式（４）を用いてθＲＦ１を算出し、算出したθＲＦ１を方位測定部１０に出力する。 The θ out1_1 calculation circuit 21 calculates the phase of the digital signal output by the
なお、正しくｆＲＦを算出するためには、θＣＬＫ１およびθＣＬＫ２を適切に設定する必要がある。この設定の仕方については、公知の方法（例えば特許第６８９６１８９号）を用いることができ、また本開示とは直接関係しないので、その詳細は省略する。In order to correctly calculate f RF , it is necessary to appropriately set θ CLK1 and θ CLK2 . A known method (e.g., Japanese Patent No. 6896189 ) can be used for this setting, and details thereof are omitted since they are not directly related to the present disclosure.
以上のように、周波数検出兼位相算出部２では、到来した電波の周波数ｆＲＦおよび位相θＲＦ１を一意に算出することができる。 As described above, the frequency detection and
アンテナ３は、空間を伝播する周波数ｆＲＦの信号を受信し、Ｓ／Ｈ回路３１に出力する。Ｓ／Ｈ回路３１は、第１のクロック信号に同期して、アンテナ３が出力した受信信号をアンダーサンプリングする。これにより、Ｓ／Ｈ回路３１の出力スペクトルは、ナイキスト周波数ごとに折り返し成分が生じる。このとき、Ｓ／Ｈ回路３１の出力信号には、Ｓ／Ｈ回路１１の出力信号と同様に、複数の周波数成分が存在する。Ｓ／Ｈ回路３１は、入力される信号の周波数およびクロック信号の周波数がＳ／Ｈ回路１１と同じとなるため、出力信号の周波数はＳ／Ｈ回路１１と同じになる。Ｓ／Ｈ回路１１に対するフィルタ１３と同様に、フィルタ３２は、Ｓ／Ｈ回路３１の出力信号に含まれる多数の周波数成分のうち、最も周波数が低い成分の信号を通過させる。 The antenna 3 receives a signal of frequency f RF propagating through space and outputs it to the S/
アンテナ５は、空間を伝播する周波数ｆＲＦの信号を受信し、Ｓ／Ｈ回路４１に出力する。Ｓ／Ｈ回路４１は、第１のクロック信号に同期して、アンテナ５が出力した受信信号をアンダーサンプリングする。これにより、Ｓ／Ｈ回路４１の出力スペクトルは、ナイキスト周波数ごとに折り返し成分が生じる。このとき、Ｓ／Ｈ回路４１の出力信号には、Ｓ／Ｈ回路１１の出力信号と同様に、複数の周波数成分が存在する。Ｓ／Ｈ回路４１は、入力される信号の周波数およびクロック信号の周波数がＳ／Ｈ回路１１と同じとなるため、出力信号の周波数はＳ／Ｈ回路１１と同じになる。Ｓ／Ｈ回路１１に対するフィルタ１３と同様に、フィルタ４２は、Ｓ／Ｈ回路４１の出力信号に含まれる多数の周波数成分のうち、最も周波数が低い成分の信号を通過させる。 The antenna 5 receives a signal of frequency f RF propagating through space and outputs it to the S/
このとき、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１とで、入力される信号の位相が異なる（θＲＦ１≠θＲＦ２≠θＲＦ３）ため、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１の出力信号は、位相が異なる（θｏｕｔ１＿１≠θｏｕｔ２＿１≠θｏ
ｕｔ３＿１）。すなわち、フィルタ１３、フィルタ３２、フィルタ４２の出力信号は、周波数は同じで位相が異なる。このとき、θｏｕｔ２＿１、θｏｕｔ３＿１はそれぞれ以下の式（８）、式（９）で表される。 At this time, the phases of the signals input to the S/
なお、フィルタ３２およびフィルタ４２は、量子化器３３および量子化器４３に多数の周波数成分が入力されることによる誤動作、もしくは高い電力の周波数成分が入力されることによる故障を防止するために設けられている。Ｓ／Ｈ回路３１とＳ／Ｈ回路４１の出力信号にはｆｏｕｔ１以外に多数の周波数成分が存在するため、ｆｏｕｔ１以外の成分を十分抑圧できるようにフィルタの通過帯域もしくは実装方法を決定する。その場合のフィルタ３２およびフィルタ４２は、ＢＰＦやＢＲＦであっても良い。さらに、Ｓ／Ｈ回路３１とＳ／Ｈ回路４１の出力信号に含まれるｆｏｕｔ１以外の周波数成分が、量子化器３３および量子化器４３の動作可能な周波数以外となる場合、もしくは、それらの周波数成分の電力が低い場合など、量子化器３３および量子化器４３で誤動作や故障が起きない場合は、フィルタ３２およびフィルタ４２は設けず、スルー回路としても良い。 The
量子化器３３は、フィルタ３２が出力したアナログ信号を量子化し、量子化した信号のデータをディジタル信号としてθｏｕｔ２＿１算出回路３４に出力する。量子化器４３は、フィルタ４２が出力したアナログ信号を量子化し、量子化した信号のデータをディジタル信号としてθｏｕｔ３＿１算出回路４４に出力する。 The
θｏｕｔ２＿１算出回路３４は、量子化器３３が出力したディジタル信号の位相を算出し、算出した位相をθＲＦ２算出回路３５に出力する。θｏｕｔ３＿１算出回路４４は、量子化器４３が出力したディジタル信号の位相を算出し、算出した位相をθＲＦ３算出回路４５に出力する。θＲＦ２算出回路３５は、θｏｕｔ２＿１算出回路３４が出力したθｏｕｔ２＿１を示す信号と、ｎ１、α１算出回路１９が出力したｎ１、α１を示す信号と、予めメモリに記憶しておいたθＣＬＫ１を示す信号から、式（８）を用いてθＲＦ２を算出し、算出したθＲＦ２を方位測定部１０に出力する。θＲＦ３算出回路４５は、θｏ
ｕｔ３＿１算出回路４４が出力したθｏｕｔ３＿１を示す信号と、ｎ１、α１算出回路１９が出力したｎ１、α１を示す信号と、予めメモリに記憶しておいたθＣＬＫ１を示す信号から、式（９）を用いてθＲＦ２を算出し、算出したθＲＦ２を方位測定部１０に出力する。 The θ out2_1 calculation circuit 34 calculates the phase of the digital signal output by the
方位測定部１０は、θＲＦ１算出回路２２、θＲＦ２算出回路３５、θＲＦ３算出回路４５が出力したθＲＦ１、θＲＦ２、θＲＦ３から、電波の到来方位を算出する。なお、複数のアンテナを用いた電波の到来方位測方法は、当業者にとってよく知られており（例えば、特開２００５－１９７７７２号公報）、また本開示とは直接関係しないので、その詳細は省略する。方位測定部１０は、算出した方位を本到来電波測定装置の外部に出力する。 The
位相算出部４と位相算出部６では、その内部でｎ１とα１の値を算出できないため、式（８）、式（９）に示すように、θＲＦ２、θＲＦ３の候補を算出することはできるが、その候補から正しい値を一意に算出することができない。このため、周波数検出兼位相算出部２から入力されたｎ１とα１を示す信号をもとに、θＲＦ２、θＲＦ３を算出する。 Since the phase calculation units 4 and 6 cannot calculate the values of n1 and α1 internally, they can calculate candidates for θRF2 and θRF3 as shown in equations (8) and (9), but cannot uniquely calculate correct values from the candidates. Therefore, they calculate θRF2 and θRF3 based on the signals indicating n1 and α1 input from the frequency detection and
本実施の形態１では、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１には同じ第１のクロック信号を入力しており、クロック信号源が１つでよいため、回路規模を小さくすることができる。In the first embodiment, the same first clock signal is input to the S/
以上のように、実施の形態１によれば、周波数検出兼位相算出部２において、到来した電波の周波数の他に位相を算出できるため、回路規模を小さくすることができる。また、量子化器１５、量子化器１６、量子化器３３、量子化器４３は同じクロック信号に同期して動作する。これにより、クロック信号源を１つにすることができる。更に、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１は同じクロック信号に同期して動作する。これにより、クロック信号源を１つにすることができる。このため、消費電力や回路規模の増大を抑えた到来電波測定装置を提供することができる。As described above, according to the first embodiment, the frequency detection and
更に、量子化器１５、量子化器１６、量子化器３３、量子化器４３よりも後段の回路をＦＰＧＡ等の論理回路で構成し、外部から入力されたクロック信号に同期して演算を行う場合、量子化器１５、量子化器１６、量子化器３３、量子化器４３が出力する信号の速度（頻度）が同じであるため、量子化器１５、量子化器１６、量子化器３３、量子化器４３よりも後段の回路のクロック信号を同じにできるため、クロック信号源を１つにすることができる。これにより、消費電力や回路規模の増大を抑えた到来電波測定装置を提供することができる。Furthermore, when the circuits downstream of
以上の説明では、ｆｏｕｔ１算出回路１７が量子化器１５の出力信号の周波数を算出する場合について説明したが、ｆｏｕｔ１算出回路１７は量子化器１６の出力信号の周波数を算出してもよい。また、ここでは、位相差算出回路１８がθｏｕｔ１＿１－θｏｕｔ１
＿２の値を算出する場合について説明したが、位相差算出回路１８はθｏｕｔ１＿２－θｏｕｔ１＿１の値を算出してもよい。ただし、このとき、ｎ１、α１算出回路１９では、式（７）の右辺にマイナスを付けた式を用いてｎ１、α１を算出する。 In the above description, the f out1 calculation circuit 17 calculates the frequency of the output signal of the
実施の形態１では、受信信号の周波数を変換する回路はＳ／Ｈ回路１１、Ｓ／Ｈ回路１２、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１としたが、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２とＳ／Ｈ回路３１とＳ／Ｈ回路４１で入力されるＲＦ信号の周波数が同じでＲＦ信号間の位相差が図１に示す位相差と同じで、かつフィルタ１３とフィルタ１４とフィルタ３２とフィルタ４２で、出力信号の周波数が同じであれば、アンテナ１の出力端子から周波数検出兼位相算出部２の入力端子までの間、アンテナ３の出力端子から位相算出部４の第１の入力端子までの間、アンテナ５の出力端子から位相算出部６の第１の入力端子までの間に、周波数変換回路を設けてもよい。周波数変換回路には、例えば、分周器、逓倍器、ミキサ、Ｓ／Ｈ回路などを用いることができる。In the first embodiment, the circuits for converting the frequency of the received signal are S/
以上の説明では、信号源７および信号源８を用いて第１および第２のクロック信号を生成したが、第１および第２のクロック信号は周波数が同じで位相が異なっていれば、別の回路を用いて生成してもよい。例えば、信号源と電力分配器と移相器を用いることができる。この場合、信号源が出力する信号を電力分配器で２つの信号に分配し、そのうち一方の信号を第１のクロック信号とし、もう一方の信号の位相を移相器で移相させて第２のクロック信号とすればよい。また、ここでは信号源９を用いて第３のクロック信号を生成したが、第３のクロック信号は第１もしくは第２のクロック信号と共通化してもよい。In the above description, the first and second clock signals are generated using the
ここではＳ／Ｈ回路１１、Ｓ／Ｈ回路１２、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１が出力した信号のうち、フィルタ１３、フィルタ１４、フィルタ３２、フィルタ４２を用いて、最も周波数が低い成分の信号を通過させたが、他の周波数成分の信号を通過させてもよい。ｆｏｕｔ１≠ｆＲＦとなる条件であれば、第１ナイキストゾーン以外に存在する周波数成分の信号であってもよい。 Here, the signal with the lowest frequency component among the signals output from the S/
なお、ここでは、量子化器１５と量子化器１６を用いて、フィルタ１３とフィルタ１４の出力信号を量子化した後にディジタル回路で位相差の算出を行ったが、位相差をアナログ回路で抽出した後に量子化を行ってもよい。Here, the output signals of the
また、ここではｎ１は整数としたが、回路の性能のばらつきなどによって、ｎ１、α１算出回路１９で算出したｎ１が整数に近い値の小数になる場合には、小数のｎ１を四捨五入などによって整数にしてもよい。 In addition, although n1 is an integer here, if n1 calculated by the n1, α1
以上の説明では、θＲＦ１≠θＲＦ２≠θＲＦ３の場合について述べたが、θＲＦ１、θＲＦ２、θＲＦ３は同じ値であっても、異なる値であってもよい。 In the above description, the case where θ RF1 ≠ θ RF2 ≠ θ RF3 has been described, but θ RF1 , θ RF2 and θ RF3 may be the same value or different values.
以上の説明では、周波数検出兼位相算出部２、位相算出部４、位相算出部６に入力される信号は周波数ｆＲＦの１波としたが、複数波であってもよい。複数波であった場合、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路１２、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１の出力信号において、第１ナイキストゾーン内に存在する信号も複数となる。このとき、フィルタ１３とフィルタ１４の出力信号は、周波数は同じで位相が異なるため、１波の場合と同様にして受信信号の周波数を特定する。フィルタ１３、フィルタ３２とフィルタ４２の出力信号は、周波数は同じで位相が異なるため、１波の場合と同様にして方位を算出する。 In the above description, the signal input to the frequency detection and
ただし、ｆＲＦがナイキスト周波数の整数倍となる場合（以降、事象Ａと呼ぶ）、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路１２、Ｓ／Ｈ回路３１、Ｓ／Ｈ回路４１でのアンダーサンプリングによってｆｏｕｔ１がＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）となり位相情報が存在しなくなるため、ｆＲＦを特定できない。図１には記載していないが、ｆｏｕｔ１算出回路１７でｆｏｕｔ１を算出した結果、ｆｏｕｔ１がＤＣであれば、それを外部に通知するようにしてもよい。さらに、その通知結果を元にｆＣＬＫ１を変更し、事象Ａの周波数関係を避けるように制御するようにしてもよい。 However, when f RF is an integer multiple of the Nyquist frequency (hereinafter referred to as event A), f out1 becomes DC (Direct Current) due to undersampling in the S/
また、周波数検出兼位相算出部２、位相算出部４、位相算出部６に入力される信号が複数波であって、その複数波をＳ／Ｈ回路１１、Ｓ／Ｈ回路１２、Ｓ／Ｈ回路３１、および、Ｓ／Ｈ回路４１のそれぞれがアンダーサンプリングすることによって生じる信号（複数波に対する、Ｓ／Ｈ回路１１の出力信号、Ｓ／Ｈ回路１２の出力信号、Ｓ／Ｈ回路３１の出力信号、および、Ｓ／Ｈ回路４１の出力信号）の周波数が、第１ナイキストゾーンにおいて同じになる場合（以降、事象Ｂと呼ぶ）、位相関係が式（４）、式（８）、および、式（９）で表せないため、ｎ１、α１算出回路１９で算出したｎ１は、周波数検出兼位相算出部２で検出する周波数範囲の対象外となる値、または、整数から大きく離れた小数値となる。これより、正しく周波数を特定できない。図１には記載していないが、ｎ１、α１算出回路１９でのｎの算出結果をモニタする回路を設け、ｎ１が周波数検出兼位相算出部２で検出する周波数範囲の対象外となる値や、整数から大きく離れた小数値となった場合に、それを外部に通知してもよい。さらに、その通知結果を元にｆＣＬＫ１を変更し、事象Ｂの周波数関係を避けるように制御を掛けてもよい。 Furthermore, when the signals input to the frequency detection and
本開示においては、少なくとも２つのアンテナで到来した信号を受信し、受信したそれぞれの信号の位相を算出することができれば、到来方向を算出できる。
すなわち、実施の形態１では、周波数検出兼位相算出部２とは別に、位相算出部が２つ（位相算出部４、位相算出部６）の場合について説明したが、位相算出部は、１つであってもよいし、３つ以上あってもよい。位相算出部の数を多くするにしたがって到来電波測定の精度が向上する。
また、実施の形態１の到来電波測定装置２においては、位相算出部４，６を外部の構成とし、外部の位相算出部により算出された位相を取得して用いるように構成してもよい。
また、ここでは周波数検出兼位相算出部２が位相算出部４、位相算出部６にｎ１、α１を示す信号を出力する場合について述べたが、周波数検出兼位相算出部２が位相算出部４、位相算出部６にｆＲＦとｆｏｕｔ１を示す信号を出力してもよい。この場合、位相算出部４、位相算出部６では、予めメモリなどにｆＣＬＫ１を記憶しておき、ｆＲＦとｆｏｕ
ｔ１を示す信号をもとに、式（３）からｎ１、α１を算出し、式（８）および式（９）を用いてθＲＦ２およびθＲＦ３を算出する。 In the present disclosure, if an incoming signal can be received by at least two antennas and the phase of each received signal can be calculated, the arrival direction can be calculated.
That is, in the first embodiment, the case where there are two phase calculation units (phase calculation unit 4, phase calculation unit 6) in addition to the frequency detection and
Furthermore, in the incoming radio
Further, although the case has been described here in which frequency detection and
なお、上述したような本開示の構成に対し、例えば特許文献１に示される構成は、仮に、周波数検出用の回路を最小化でき、かつ、位相算出用の回路を最小化できたとしても、装置全体の回路規模をさらに小さくすることができず、また、装置全体の回路規模を大きくすることなく上記の特徴を奏することができない。In contrast to the configuration of the present disclosure as described above, for example, the configuration shown in
上述した本開示について、整理して以下に記載する。
（１）
本開示は、以下の構成を開示した。
第１のクロック信号を出力する第１の信号源（信号源７）と、
前記第１のクロック信号と周波数が同じで位相が異なる第２のクロック信号を出力する第２の信号源（信号源８）と、
第３のクロック信号を出力する第３の信号源（Ｓ／Ｈ回路３１の信号源としての信号源７）と、
前記第１のクロック信号を用いて第１の受信信号をアンダーサンプリングする第１のサンプルホールド回路（Ｓ／Ｈ回路１１）と、
前記第２のクロック信号を用いて前記第１の受信信号をアンダーサンプリングする第２のサンプルホールド回路（Ｓ／Ｈ回路１２）と、
前記第１のサンプルホールド回路の出力信号と前記第２のサンプルホールド回路の出力信号との位相差を用いて、前記第１の受信信号の周波数および前記第１の受信信号の位相を算出する周波数検出兼位相算出回路（周波数検出兼位相算出部２）と、
前記第３のクロック信号を用いて第２の受信信号をアンダーサンプリングする第３のサンプルホールド回路（Ｓ／Ｈ回路３１）と、
前記第１のサンプルホールド回路の出力信号の位相と前記第３のサンプルホールド回路の出力信号の位相とを用いて、前記第１の受信信号および前記第２の受信信号の到来方向を算出する方位測定回路（方位測定部１０）と、
を備えたことを特徴とする到来電波測定装置。
これにより、本開示は、到来電波測定装置において、装置全体としての規模を小さくできる構成を提供することができる、という効果を奏する。 The above-mentioned disclosure will be summarized and described below.
(1)
The present disclosure discloses the following configuration.
a first signal source (signal source 7) that outputs a first clock signal;
a second signal source (signal source 8) that outputs a second clock signal having the same frequency as the first clock signal but a different phase;
a third signal source (signal
a first sample-and-hold circuit (S/H circuit 11) that undersamples a first received signal using the first clock signal;
a second sample-and-hold circuit (S/H circuit 12) that undersamples the first received signal using the second clock signal;
a frequency detection and phase calculation circuit (frequency detection and phase calculation unit 2) that calculates a frequency and a phase of the first received signal by using a phase difference between an output signal of the first sample-and-hold circuit and an output signal of the second sample-and-hold circuit;
a third sample-and-hold circuit (S/H circuit 31) that undersamples the second received signal using the third clock signal;
an azimuth measurement circuit (azimuth measurement unit 10) that calculates the directions of arrival of the first received signal and the second received signal by using a phase of an output signal of the first sample-and-hold circuit and a phase of an output signal of the third sample-and-hold circuit;
An incoming radio wave measuring device comprising:
As a result, the present disclosure has an advantage of being able to provide a configuration that can reduce the overall size of an incoming radio wave measuring device.
（２）
本開示においては、さらに、以下の構成を開示した。
前記周波数検出兼位相算出回路（周波数検出兼位相算出回路２）は、
前記位相差を用いて前記第１の受信信号に対するアンダーサンプリングの次数を算出するとともに前記第１のサンプルホールド回路の出力信号の周波数を検出し、算出した前記次数および検出した前記周波数をもとに、前記第１の受信信号の周波数を算出し、
前記第１のサンプルホールド回路の出力信号の第１の位相を検出し、前記次数および検出した前記第１の位相をもとに、前記第１の受信信号の位相を算出し、
前記第３のサンプルホールド回路の出力信号の第２の位相を検出し、前記次数および検出した前記第２の位相をもとに、前記第２の受信信号の位相を算出する、
ことを特徴とする上記（１）に記載の到来電波測定装置。
これにより、本開示は、周波数検出用の構成部品（サンプルホールド回路）と位相検出用の構成部品（サンプルホールド回路）とを共通化して、構成部品数を減らすことで、装置全体としての規模を小さくできる構成を提供することができる、という効果を奏する。(2)
The present disclosure further discloses the following configurations.
The frequency detection and phase calculation circuit (frequency detection and phase calculation circuit 2)
calculating an order of undersampling for the first received signal using the phase difference and detecting a frequency of an output signal of the first sample-and-hold circuit, and calculating a frequency of the first received signal based on the calculated order and the detected frequency;
Detecting a first phase of an output signal of the first sample-and-hold circuit, and calculating a phase of the first received signal based on the order and the detected first phase;
detecting a second phase of an output signal of the third sample-and-hold circuit, and calculating a phase of the second received signal based on the order and the detected second phase;
4. The incoming radio wave measuring device according to
As a result, the present disclosure has the advantage of being able to provide a configuration that can reduce the overall size of the device by standardizing the components for frequency detection (sample and hold circuit) and the components for phase detection (sample and hold circuit) to reduce the number of components.
（３）
本開示においては、さらに、以下の構成を開示した。
前記第１の信号源と前記第３の信号源は同じ信号源（信号源７）である、
ことを特徴とする上記（２）に記載の到来電波測定装置。
これにより、本開示は、さらに、信号源を共通化して構成部品の数を減らすことで、装置全体としての規模を小さくできる構成を提供することができる、という効果を奏する。(3)
The present disclosure further discloses the following configurations.
The first signal source and the third signal source are the same signal source (signal source 7).
4. The incoming radio wave measuring device according to
As a result, the present disclosure further provides an effect of providing a configuration that can reduce the size of the entire device by sharing a signal source and reducing the number of components.
（４）
本開示においては、さらに、以下の構成を開示した。
第４のクロック信号を出力する第４の信号源（量子化器１５の信号源（信号源９）、および、量子化器３３の信号源（信号源９））と、
前記第４のクロック信号を用いて、前記第１のサンプルホールド回路の出力信号をディジタル信号に変換する第１の量子化器（量子化器１５）と、
前記第４のクロック信号を用いて、前記第３のサンプルホールド回路の出力信号をディジタル信号に変換する第２の量子化器（量子化器３３）と、
を備えたことを特徴とする上記（３）に記載の到来電波測定装置。
これにより、本開示は、さらに、複数の量子化器が用いるクロック信号を共通化して構成部品の数を減らすことで、装置全体としての規模を小さくできる構成を提供することができる、という効果を奏する。(4)
The present disclosure further discloses the following configurations.
a fourth signal source (a signal source (signal source 9) of the
a first quantizer (quantizer 15) that converts the output signal of the first sample-and-hold circuit into a digital signal using the fourth clock signal;
a second quantizer (quantizer 33) that converts the output signal of the third sample-and-hold circuit into a digital signal using the fourth clock signal;
The incoming radio wave measuring device according to (3) above,
As a result, the present disclosure further provides an effect of providing a configuration that can reduce the size of the entire device by sharing a clock signal used by multiple quantizers and reducing the number of components.
（５）
本開示においては、さらに、以下の構成を開示した。
前記周波数検出兼位相算出回路（周波数検出兼位相算出回路２）は、
前記第１の量子化器の出力信号および前記第２の量子化器の出力信号を用いて、前記第１のサンプルホールド回路の出力信号と前記第２のサンプルホールド回路の出力信号との位相差を算出する第１の演算回路（位相差算出回路１８）と、
前記第１の演算回路により算出された位相差を用いて前記第１の受信信号に対するアンダーサンプリングの次数を算出する第２の演算回路（ｎ１、α１算出回路１９）と、
前記第１の量子化器の出力信号を用いて前記第１のサンプルホールド回路の出力信号の周波数を算出する第３の演算回路（ｆｏｕｔ１算出回路１７）と、
前記第２の演算回路（ｎ１、α１算出回路１９）により算出された前記次数、および、前記第３の演算回路（ｆｏｕｔ１算出回路１７）により算出された前記周波数をもとに、前記第１の受信信号の周波数を算出する第４の演算回路（ｆＲＦ算出回路２０）と、
前記第１の量子化器の出力信号を用いて前記第１のサンプルホールド回路の出力信号の第１の位相を算出する第５の演算回路（θｏｕｔ１＿１算出回路２１）と、
前記第２の演算回路（ｎ１、α１算出回路１９）により算出された前記次数および前記第５の演算回路（θｏｕｔ１＿１算出回路２１）により算出された前記第１の位相をもとに、前記第１の受信信号の位相を算出する第６の演算回路（θＲＦ１算出回路２２）と、
前記第２の量子化器の出力信号を用いて前記第３のサンプルホールド回路の出力信号の第２の位相を算出する第７の演算回路（θｏｕｔ２＿１算出回路３４）と、
前記第２の演算回路（ｎ１、α１算出回路１９）により算出された前記次数、および、前記第７の演算回路（θｏｕｔ２＿１算出回路３４）により算出された前記第２の位相をもとに、前記第２の受信信号の位相を算出する第８の演算回路（θＲＦ２算出回路３５）と、
を備えたことを特徴とする上記（４）に記載の到来電波測定装置。
これにより、本開示は、さらに、周波数検出兼位相算出回路に適した回路構成を提供することができる、という効果を奏する。(5)
The present disclosure further discloses the following configurations.
The frequency detection and phase calculation circuit (frequency detection and phase calculation circuit 2)
a first arithmetic circuit (phase difference calculation circuit 18) that calculates a phase difference between an output signal of the first sample-and-hold circuit and an output signal of the second sample-and-hold circuit by using an output signal of the first quantizer and an output signal of the second quantizer;
a second calculation circuit (n 1 , α 1 calculation circuit 19) that calculates an order of undersampling for the first received signal using the phase difference calculated by the first calculation circuit;
a third calculation circuit (f out1 calculation circuit 17) that calculates a frequency of an output signal of the first sample-and-hold circuit by using an output signal of the first quantizer;
a fourth calculation circuit (f RF calculation circuit 20) that calculates a frequency of the first received signal based on the order calculated by the second calculation circuit (n 1 , α 1 calculation circuit 19) and the frequency calculated by the third calculation circuit (f out1 calculation circuit 17);
a fifth calculation circuit (θ out1_1 calculation circuit 21) that calculates a first phase of an output signal of the first sample-and-hold circuit by using the output signal of the first quantizer;
a sixth arithmetic circuit (θ RF1 calculation circuit 22) that calculates a phase of the first received signal based on the order calculated by the second arithmetic circuit (n 1 , α 1 calculation circuit 19) and the first phase calculated by the fifth arithmetic circuit (θ out1_1 calculation circuit 21);
a seventh calculation circuit (θ out2_1 calculation circuit 34) that calculates a second phase of the output signal of the third sample-and-hold circuit by using the output signal of the second quantizer;
an eighth arithmetic circuit (θ RF2 calculation circuit 35) that calculates a phase of the second received signal based on the order calculated by the second arithmetic circuit (n 1 , α 1 calculation circuit 19) and the second phase calculated by the seventh arithmetic circuit (θ out2_1 calculation circuit 34);
The incoming radio wave measuring device according to (4) above,
As a result, the present disclosure further provides an effect of providing a circuit configuration suitable for a frequency detection and phase calculation circuit.
実施の形態２．
実施の形態１では、事象Ａおよび事象Ｂとなる周波数関係の場合、正しくｆＲＦ、θＲ
Ｆ１、θＲＦ２、θＲＦ３を特定できない、もしくは特定できないことが分かった後に事象Ａおよび事象Ｂとなる周波数関係を避けるようにｆＣＬＫ１を変更するため、正しい、θＲＦ１、θＲＦ２、θＲＦ３の検出に時間が掛かった。実施の形態２では、２つの周波数検出兼位相算出部および位相算出部を用いて、それぞれの周波数検出回路内のＳ／Ｈ回路に入力するクロック信号を互いに異なる周波数とすることによって、どちらかの周波数検出兼位相算出部および位相算出部で事象Ａおよび事象Ｂを避けて正しいｆＲＦ、θＲＦ
１、θＲＦ２、θＲＦ３を特定する。
In the first embodiment, in the case of a frequency relationship resulting in events A and B, f RF , θ RF1 , θ RF2 , θ RF3 cannot be correctly specified, or after it is found that they cannot be specified, f CLK1 is changed to avoid the frequency relationship resulting in events A and B, so that it takes time to detect the correct θ RF1 , θ RF2 , θ RF3 . In the second embodiment, two frequency detection and phase calculation units and two phase calculation units are used, and clock signals input to the S/H circuits in the respective frequency detection circuits have different frequencies, so that one of the frequency detection and phase calculation units and the phase calculation unit can avoid events A and B and specify the correct f RF , θ RF1 , θ RF2 , θ RF3 .
図６は、本開示の実施の形態２に係る到来電波測定装置１０００Ａの一構成例を示す図である。
図７は、図６における周波数検出兼位相算出部２Ａを拡大して示す図である。
図８は、図６における周波数検出兼位相算出部１０２を拡大して示す図である。
図９は、図６における位相算出部４Ａを拡大して示す図である。
図１０は、図６における位相算出部１０４を拡大して示す図である。
図１１は、図６における位相算出部６Ａを拡大して示す図である。
図１２は、図６における位相算出部１０６を拡大して示す図である。
到来電波測定装置１０００Ａは、実施の形態１に示した到来電波測定装置１０００の構成と同様の構成である第１の到来電波測定装置および第２の到来電波測定装置を有するように構成されている。
具体的には、本到来電波測定装置では、互いにアンダーサンプリングするクロック信号の周波数が異なる周波数検出兼位相算出部２Ａ（第１の到来電波測定装置における周波数検出兼位相算出部である第１の周波数検出兼位相算出部）および周波数検出兼位相算出部１０２（第２の到来電波測定装置における周波数検出兼位相算出部である第２の周波数検出兼位相算出部）、位相算出部４Ａ（第１の到来電波測定装置における第１の位相算出部）および位相算出部１０４（第２の到来電波測定装置における第１の位相算出部）、位相算出部６Ａ（第１の到来電波測定装置における第２の位相算出部）および位相算出部１０６（第２の到来電波測定装置における第２の位相算出部）を有する。図６において図１と同一の符号は、同一または相当の部分を表し、説明を適宜省略する。
周波数ｆＣＬＫ２は、信号源１０７および信号源１０８の出力信号の周波数、である。説明において、「周波数ｆＣＬＫ２」は、「周波数」との記載を適宜省略し、単に「ｆＣ
ＬＫ２」と記載する場合がある。
位相θＣＬＫ３は、信号源１０７の出力信号の位相、である。説明において、「位相θＣＬＫ３」は、「位相」との記載を適宜省略し、単に「θＣＬＫ３」と記載する場合がある。
位相θＣＬＫ４は、信号源１０８の出力信号の位相、である。説明において、「位相θＣＬＫ４」は、「位相」との記載を適宜省略し、単に「θＣＬＫ４」と記載する場合がある。
周波数ｆｏｕｔ２は、フィルタ１１３およびフィルタ１１４およびフィルタ１３２およびフィルタ１４２の出力信号の周波数、である。説明において、「周波数ｆｏｕｔ２」は、「周波数」との記載を適宜省略し、単に「ｆｏｕｔ２」と記載する場合がある。
位相θｏｕｔ２＿１は、フィルタ１１３の出力信号の位相、θｏｕｔ２＿２はフィルタ１１４の出力信号の位相、である。説明において、「位相θｏｕｔ２＿１」は、「位相」との記載を適宜省略し、単に「θｏｕｔ２＿１」と記載する場合がある。
位相θｏｕｔ２＿２は、フィルタ１３２の出力信号の位相、である。説明において、「位相θｏｕｔ２＿２」は、「位相」との記載を適宜省略し、単に「θｏｕｔ２＿２」と記載する場合がある。
位相θｏｕｔ３＿２は、フィルタ１４２の出力信号の位相である。説明において、「位相θｏｕｔ３＿２」は、「位相」との記載を適宜省略し、単に「θｏｕｔ３＿２」と記載する場合がある。
なお、値ｎ２は、整数であって、アンダーサンプリングの次数である。また、値α２は、＋１もしくは－１である。値ｎ２および値α２は、以下の式（１０）を満たす。 FIG. 6 is a diagram illustrating a configuration example of an incoming radio
FIG. 7 is an enlarged view of the frequency detection and
FIG. 8 is an enlarged view of the frequency detection and
FIG. 9 is an enlarged view of the
FIG. 10 is an enlarged view of the
FIG. 11 is an enlarged view of the
FIG. 12 is an enlarged view of the
The incoming radio
Specifically, this incoming radio wave measuring device has a frequency detection and
The frequency f CLK2 is the frequency of the output signals of the
The phase θ CLK3 is the phase of the output signal of the
The phase θ CLK4 is the phase of the output signal of the
The frequency f out2 is the frequency of the output signals of the
The phase θ out2_1 is the phase of the output signal of the
The phase θ out2_2 is the phase of the output signal of the
The phase θ out3_2 is the phase of the output signal of the
The value n2 is an integer and is the degree of undersampling, and the value α2 is +1 or −1. The values n2 and α2 satisfy the following formula (10).
周波数検出兼位相算出部２Ａの内部構成は、周波数検出兼位相算出部２の内部構成と同様であり、ここでの詳細な説明は省略する。
周波数検出兼位相算出部２Ａの第１の出力端子は、ｎ２、α２判定部１５４の第１の入力端子に接続されている。周波数検出兼位相算出部２Ａの第２の出力端子は、θＲＦ１判定部１５５の第１の入力端子に接続されている。周波数検出兼位相算出部２Ａの第３の出力端子は、ｆＲＦ判定部１５１の第１の入力端子に接続されている。また、周波数検出兼位相算出部２Ａの第３の出力端子は、ｆＲＦ判定部１５１を介して方位測定部１０に接続されている。
周波数検出兼位相算出部２Ａにおけるｎ１、α１算出回路１９の出力端子は、ｎ１、α１判定部１５３の第１の入力端子に接続されている。また、ｎ１、α１算出回路１９の出力端子は、ｎ１、α１判定部１５３を介して、位相算出部４の第２の入力端子と、位相算出部６の第２の入力端子に接続されている。
周波数検出兼位相算出部２ＡにおけるｆＲＦ算出回路２０の出力端子は、ｆＲＦ判定部１５１の第１の入力端子に接続されている。ｆＲＦ算出回路２０の出力端子は、ｆＲＦ判定部１５１を介して方位測定部１０の第２入力端子に接続されている。
周波数検出兼位相算出部２ＡにおけるθＲＦ１算出回路２２の出力端子は、θＲＦ１判定部１５５の第１の入力端子に接続されている。また、θＲＦ１算出回路２２の出力端子は、θＲＦ１判定部１５５を介して、方位測定部１０の第１の入力端子に接続されている。 The internal configuration of the frequency detection and
A first output terminal of the frequency detection/
An output terminal of the n1 , α1
An output terminal of the f RF calculation circuit 20 in the frequency detection and
An output terminal of the θ RF1 calculation circuit 22 in the frequency detection and
位相算出部４Ａの内部構成は、位相算出部４の内部構成と同様であり、ここでの詳細な説明は省略する。
位相算出部４Ａの第２の入力端子は、θＲＦ１判定部１５５の出力端子に接続されている。また、位相算出部４Ａの第２の入力端子は、θＲＦ１判定部１５５を介して、周波数検出兼位相算出部２Ａの第１の出力端子に接続されている。
位相算出部４ＡにおけるθＲＦ２算出回路３５の第２の入力端子は、θＲＦ２算出回路３５の出力端子に接続されている。また、θＲＦ２算出回路３５の第２の入力端子は、θＲＦ１判定部１５５を介して、ｎ１、α１算出回路１９の出力端子に接続されている。 The internal configuration of the
A second input terminal of the
A second input terminal of the θ RF2 calculation circuit 35 in the
位相算出部６Ａの内部構成は、位相算出部６の内部構成と同様であり、ここでの詳細な説明は省略する。
位相算出部６Ａの第２の入力端子は、θＲＦ１判定部１５５の出力端子に接続されている。また、位相算出部６Ａの第２の入力端子は、θＲＦ１判定部１５５を介して周波数検出兼位相算出部２Ａの第１の出力端子に接続されている。
位相算出部６ＡにおけるθＲＦ３算出回路４５の第２の入力端子は、θＲＦ１判定部１５５の出力端子に接続されている。また、θＲＦ３算出回路４５は、θＲＦ１判定部１５５を介して、ｎ１、α１算出回路１９の出力端子に接続されている。 The internal configuration of the
A second input terminal of the
A second input terminal of the θ RF3 calculation circuit 45 in the
周波数検出兼位相算出部１０２は、入力された信号の周波数、位相、ｎ２、α２を特定して、その周波数、位相、ｎ２、α２を示す信号を出力する回路である。周波数検出兼位相算出部１０２は、アンテナ１から入力された信号からｆＲＦ、θＲＦ１、ｎ２、α２それぞれを特定し、ｆＲＦ、θＲＦ１、ｎ２、α２それぞれを示す信号を出力する。
周波数検出兼位相算出部１０２は、入力端子、第１のクロック端子、第２のクロック端子、第３のクロック端子、第１の出力端子、第２の出力端子、および、第３の出力端子を有する。周波数検出兼位相算出部１０２の入力端子は、アンテナ１の出力端子に接続されている。周波数検出兼位相算出部１０２の第１のクロック端子は、信号源１０７の出力端子に接続されている。周波数検出兼位相算出部１０２の第２のクロック端子は、信号源１０８の出力端子に接続されている。周波数検出兼位相算出部１０２の第３のクロック端子は、信号源９の出力端子に接続されている。周波数検出兼位相算出部１０２の第１の出力端子は、ｎ２、α２判定部１５４の第１の入力端子に接続されている。周波数検出兼位相算出部１０２の第２の出力端子は、θＲＦ１判定部１５６の第１の入力端子に接続されている。周波数検出兼位相算出部１０２の第３の出力端子は、ｆＲＦ判定部１５１の第２の入力端子に接続されている。
周波数検出兼位相算出部１０２は、本開示における周波数検出兼位相算出回路を構成する。 Frequency detection and
The frequency detection and
The frequency detection and
位相算出部１０４は、入力されたｎ２、α２を示す信号をもとに、入力された信号の位相を特定して、その位相を示す信号を出力する回路である。位相算出部１０４は、周波数検出兼位相算出部１０２から入力されたｎ２、α２を示す信号をもとに、θＲＦ２を特定し、θＲＦ２を示す信号を出力する。
位相算出部１０４は、第１の入力端子、第２の入力端子、第１のクロック端子、第２のクロック端子、および、出力端子を有する。位相算出部１０４の第１の入力端子は、アンテナ３の出力端子に接続されている。位相算出部１０４の第２の入力端子は、ｎ２、α２判定部１５４の出力端子に接続されている。位相算出部１０４の第１のクロック端子は、信号源１０７の出力端子に接続されている。位相算出部１０４の第２のクロック端子は、信号源９の出力端子に接続されている。位相算出部１０４の出力端子は、方位測定部１１０の第２の入力端子に接続されている。
位相算出部１０４は、説明のために周波数検出兼位相算出部１０２とは別の構成として示しているが、周波数検出兼位相算出部１０２と一体の回路として、本開示における周波数検出兼位相算出回路を構成するようにしてもよい。 The
The
For the sake of explanation, the
位相算出部１０６は、入力されたｎ２、α２を示す信号をもとに、入力された信号の位相を特定して、その位相を示す信号を出力する回路である。位相算出部１０６は、周波数検出兼位相算出部１０２から入力されたｎ２、α２を示す信号をもとに、θＲＦ３を特定し、θＲＦ３を示す信号を出力する。
位相算出部１０６は、第１の入力端子、第２の入力端子、第１のクロック端子、第２のクロック端子、および、出力端子を有する。位相算出部１０６の第１の入力端子は、アンテナ５の出力端子に接続されている。位相算出部１０６の第２の入力端子はｎ２、α２判定部１５４の出力端子に接続されている。位相算出部１０６の第１のクロック端子は、信号源１０７の出力端子に接続されている。位相算出部１０６の第２のクロック端子は、信号源９の出力端子に接続されている。位相算出部１０６の出力端子は方位測定部１１０の第３の入力端子に接続されている。
位相算出部１０６は、説明のために周波数検出兼位相算出部１０２とは別の構成として示しているが、周波数検出兼位相算出部１０２と一体の回路として、本開示における周波数検出兼位相算出回路を構成するようにしてもよい。 The
The
For the sake of explanation, the
信号源１０７は、任意の信号波形または任意の周波数の信号を生成できる回路であり、信号源制御回路１４６から出力されたｆＣＬＫ２、θＣＬＫ３のデータに基づいて、周波数検出兼位相算出部１０２、位相算出部１０４、位相算出部１０６に入力する第４のクロック信号を生成する信号源である。
信号源１０７は、制御端子、および、出力端子を有する。信号源１０７の制御端子は、信号源制御回路１４６の第３の出力端子に接続されている。信号源１０７の出力端子は、周波数検出兼位相算出部１０２の第１のクロック端子、位相算出部１０４の第１のクロック端子、位相算出部１０６の第１のクロック端子に接続されている。
例えば、信号源１０７には、ＤＡＣ、ＤＤＳ、ＰＬＬ回路などが用いられる。なお、図においては省略しているが、信号源１０７は外部から入力された制御信号や基準信号を用いて、第４のクロック信号を生成してもよい。信号源１０７は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。 The
The
For example, a DAC, a DDS, a PLL circuit, or the like is used for the
信号源１０８は、任意の信号波形または任意の周波数の信号を生成できる回路であり、信号源制御回路１４６から出力されたｆＣＬＫ２、θＣＬＫ４のデータに基づいて、周波数検出兼位相算出部１０２に入力する第２のクロック信号を生成する信号源である。
信号源１０８は、制御端子、および、出力端子を有する。信号源１０８の制御端子は、信号源制御回路１４６の第４の出力端子に接続されている。信号源１０８の出力端子は、周波数検出兼位相算出部１０２の第２のクロック端子に接続されている。
例えば、信号源１０８には、ＤＡＣ、ＤＤＳ、ＰＬＬ回路などが用いられる。なお、図においては省略しているが、信号源１０８は外部から入力された制御信号や基準信号を用いて、第５のクロック信号を生成してもよい。信号源１０８は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。 The
The
For example, a DAC, a DDS, a PLL circuit, or the like is used for the
方位測定部１１０は、入力された位相を示す信号をもとに、受信した電波の到来した方位を算出する回路である。方位測定部１１０は、θＲＦ１判定部１５６がθＲＦ１を示す信号と、位相算出部１０４が出力したθＲＦ２を示す信号と、位相算出部１０６が出力したθＲＦ３を示す信号から、ｆＲＦ判定部１５１が出力したｆＲＦを示す信号を用いて、電波の到来した方位を算出する。例えば、方位測定部１１０には、ＦＰＧＡ等の論理回路を用いることができる。
方位測定部１１０は、第１の入力端子、第２の入力端子、第３の入力端子、第４の入力端子、および、出力端子を有する。方位測定部１１０の第１の入力端子は、θＲＦ１判定部１５６の出力端子に接続されている。方位測定部１１０の第２の入力端子は、位相算出部１０４の出力端子に接続されている。方位測定部１１０の第３の入力端子は、位相算出部１０６の出力端子に接続されている。方位測定部１１０の第４の入力端子は、ｆＲＦ判定部１５１の出力端子に接続されている。
方位測定部１１０は、入力された位相を示す信号をもとに、受信した電波の到来した方位を算出することができれば、どのような回路を用いてもよい。 The
The
The
Ｓ／Ｈ回路１１１は、信号源１０７が出力した第４のクロック信号に同期して、アンテナ１が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１１３に出力するサンプルアンドホールド回路である。
Ｓ／Ｈ回路１１１は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路１１１のＲＦ端子は、アンテナ１の出力端子に接続されている。Ｓ／Ｈ回路１１１のクロック端子は、信号源１０７の出力端子に接続されている。Ｓ／Ｈ回路１１１の出力端子は、フィルタ１１３の入力端子に接続されている。
例えば、Ｓ／Ｈ回路１１１には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１１１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。 The S/H circuit 111 is a sample-and-hold circuit that undersamples the signal output by the
The S/H circuit 111 has an RF terminal, a clock terminal, and an output terminal. The RF terminal of the S/H circuit 111 is connected to the output terminal of the
For example, the S/H circuit 111 may be configured with a switch that switches between open and short of a line for an input RF signal, and a capacitance that stores a charge when the line for the input RF signal is open. The S/H circuit 111 may have any configuration as long as it can undersample the input RF signal and output the undersampled signal.
Ｓ／Ｈ回路１１２は、信号源１０８が出力した第５のクロック信号に同期して、アンテナ１が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１１４に出力するサンプルアンドホールド回路である。
Ｓ／Ｈ回路１１２は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路１１２のＲＦ端子は、アンテナ１の出力端子に接続されている。Ｓ／Ｈ回路１１２のクロック端子は、信号源１０８の出力端子に接続されている。Ｓ／Ｈ回路１１２の出力端子は、フィルタ１１４の入力端子に接続されている。
例えば、Ｓ／Ｈ回路１１２には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１１２は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。 The S/
The S/
For example, the S/
フィルタ１１３は、所定の通過帯域を有し、Ｓ／Ｈ回路１１１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１１３は、Ｓ／Ｈ回路１１１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器１１５に出力する。
フィルタ１１３は、入力端子、および、出力端子を有する。フィルタ１１３の入力端子は、Ｓ／Ｈ回路１１１の出力端子に接続されている。フィルタ１１３の出力端子は、量子化器１１５の入力端子に接続されている。
例えば、フィルタ１１３には、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ１１３は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, an LPF, an HPF, or a BPF is used for the
フィルタ１１４は、所定の通過帯域を有し、Ｓ／Ｈ回路１１２が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１１４は、Ｓ／Ｈ回路１１２が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器１１６に出力する。
フィルタ１１４は、入力端子、および、出力端子を有する。フィルタ１１４の入力端子は、Ｓ／Ｈ回路１１２の出力端子に接続されている。フィルタ１１４の出力端子は、量子化器１１５の入力端子に接続されている。
例えば、フィルタ１１４には、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ１１４は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, an LPF, an HPF, or a BPF is used for the
量子化器１１５は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期して、フィルタ１１３が出力した信号を量子化し、量子化した信号のデータをｆｏｕｔ２算出回路１２７、位相差算出回路１１８、θｏｕｔ２＿１算出回路１２１に出力する。
量子化器１１５は、入力端子、クロック端子、および、出力端子を有する。量子化器１１５の入力端子は、フィルタ１１３の出力端子に接続されている。量子化器１１５のクロック端子は、信号源９の出力端子に接続されている。量子化器１１５の出力端子は、ｆｏ
ｕｔ２算出回路１１７の入力端子と、位相差算出回路１１８の第１の入力端子と、θｏｕ
ｔ２＿１算出回路１２１の入力端子と、に接続されている。
例えば、量子化器１１５にはＡＤＣを用いることができる。量子化器１１５は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The
The
For example, an ADC can be used as the
量子化器１１６は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期して、フィルタ１１４が出力した信号を量子化し、量子化した信号のデータを位相差算出回路１１８に出力する。
量子化器１１６は、入力端子、クロック端子、および、出力端子を有する。量子化器１１６の入力端子は、フィルタ１１４の出力端子に接続されている。量子化器１１６のクロック端子は、信号源９の出力端子に接続されている。量子化器１１６の出力端子は、位相差算出回路１１８の第２の入力端子に接続されている。
例えば、量子化器１１６にはＡＤＣを用いることができる。量子化器１１６は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The
The
For example, an ADC can be used as the
ｆｏｕｔ２算出回路１１７は、入力された信号の周波数を算出する回路であり、量子化器１１５が出力した信号から、その信号の周波数ｆｏｕｔ２を算出し、算出したｆｏｕｔ
２をｆＲＦ算出回路１２０に出力する。
ｆｏｕｔ２算出回路１１７は、入力端子、および、出力端子を有する。ｆｏｕｔ２算出回路１１７の入力端子は、量子化器１１５の出力端子に接続されている。ｆｏｕｔ２算出回路１１７の出力端子は、ｆＲＦ算出回路１２０の第１の入力端子に接続されている。
例えば、ｆｏｕｔ２算出回路１１７には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴなどの演算処理によって、ｆｏｕｔ２を算出する。なお、図においては示していないが、ｆｏｕｔ２算出回路１１７は外部から入力されたクロック信号に同期してｆｏｕｔ２を算出してもよい。ｆｏｕｔ２算出回路１１７には、入力された信号の周波数を算出し、算出したｆｏｕｔ２を出力することができれば、どのような構成を用いてもよい。 The f out 2 calculation circuit 117 is a circuit that calculates the frequency of the input signal. From the signal output by the
The f out2 calculation circuit 117 has an input terminal and an output terminal. The input terminal of the f out2 calculation circuit 117 is connected to the output terminal of the
For example, a logic circuit such as an FPGA can be used for the f out2 calculation circuit 117. At this time, the FPGA calculates f out2 by arithmetic processing such as FFT. Although not shown in the figure, the f out2 calculation circuit 117 may calculate f out2 in synchronization with a clock signal input from the outside. The f out2 calculation circuit 117 may have any configuration as long as it can calculate the frequency of the input signal and output the calculated f out2 .
位相差算出回路１１８は、入力された２つの信号の位相差を算出する回路であり、量子化器１１５および量子化器１１６が出力した信号から、位相差θｏｕｔ２＿２―θｏｕｔ
２＿１もしくはθｏｕｔ２＿１―θｏｕｔ２＿２を算出し、算出した位相差をｎ２、α２算出回路１１９に出力する。
位相差算出回路１１８は、第１の入力端子、第２の入力端子、および、出力端子を有する。位相差算出回路１１８の第１の入力端子は、量子化器１１５の出力端子に接続され、位相差算出回路１１８の第２の入力端子は、量子化器１１６の出力端子に接続されている。位相差算出回路１１８の出力端子は、ｎ２、α２算出回路１１９の入力端子に接続されている。
例えば、位相差算出回路１１８には、ＦＰＧＡ等の論理回路を用いることができる。ＦＰＧＡを用いた場合、例えば、直交復調演算と逆正接演算を組み合わせて用いることで算出することができる。なお、図においては示していないが、位相差算出回路１１８は外部から入力されたクロック信号に同期して位相差を算出してもよい。位相差算出回路１１８は、入力された２つの信号の位相差を算出し、算出結果を出力することができれば、どのような構成のものを用いてもよい。 The phase
The phase
For example, the phase
ｎ２、α２算出回路１１９は、位相差算出回路１１８が出力した位相差θｏｕｔ２＿２―θｏｕｔ２＿１もしくはθｏｕｔ２＿１―θｏｕｔ２＿２から、第４のクロック信号と第５のクロック信号との位相差を用いてｎ２、α２を算出し、算出したｎ２、α２をｆＲ
Ｆ算出回路１２０に出力する回路である。
ｎ２、α２算出回路１１９は、入力端子、および、出力端子を有する。ｎ２、α２算出回路１１９の入力端子は、位相差算出回路１１８の出力端子に接続されている。ｎ２、α２算出回路１１９の出力端子は、ｆＲＦ算出回路１２０の第２の入力端子と、θＲＦ１算出回路１２２の第２の入力端子と、ｎ２、α２判定部１５４の第１の入力端子と、に接続されている。
例えば、ｎ２、α２算出回路１１９には、ＦＰＧＡ等の論理回路とメモリを用いることができる。ｎ２、α２算出回路１１９には、予め第４のクロック信号と第５のクロック信号との位相差を記憶するメモリをもたせてもよいし、図においては示していないが、外部から第４のクロック信号と第５のクロック信号との位相差を示す信号を入力してもよい。なお、図においては示していないが、ｎ２、α２算出回路１１９は外部から入力されたクロック信号に同期してｎ２、α２を算出してもよい。ｎ２、α２算出回路１１９は、位相差算出回路１１８が出力した位相差を示す信号から、第４のクロック信号と第５のクロック信号との位相差を用いてｎ２、α２を算出し、算出したｎ２、α２を出力することができれば、どのような構成を用いてもよい。 The n 2 , α 2 calculation circuit 119 is a circuit that calculates
The n 2 , α 2 calculation circuit 119 has an input terminal and an output terminal. The input terminal of the n 2 , α 2 calculation circuit 119 is connected to the output terminal of the phase
For example, the n 2 , α 2 calculation circuit 119 may be a logic circuit such as an FPGA and a memory. The n 2 , α 2 calculation circuit 119 may have a memory for storing the phase difference between the fourth clock signal and the fifth clock signal in advance, or may receive a signal indicating the phase difference between the fourth clock signal and the fifth clock signal from an external device, although not shown in the figure. The n 2 , α 2 calculation circuit 119 may calculate n 2 , α 2 in synchronization with a clock signal input from an external device, although not shown in the figure. The n 2 , α 2 calculation circuit 119 may use any configuration as long as it can calculate n 2 , α 2 using the phase difference between the fourth clock signal and the fifth clock signal from the signal indicating the phase difference output by the phase
ｆＲＦ算出回路１２０は、ｆｏｕｔ２算出回路１１７が出力したｆｏｕｔ２を示す信号と、ｎ２、α２算出回路１１９が出力したｎ２、α２を示す信号と、ｆＣＬＫ２から、ｆＲＦを算出し、算出したｆＲＦを出力する回路である。
ｆＲＦ算出回路１２０は、第１の入力端子、第２の入力端子、および、出力端子を有する。ｆＲＦ算出回路１２０の第１の入力端子は、ｆｏｕｔ２算出回路１１７の出力端子に接続されている。ｆＲＦ算出回路１２０の第２の入力端子は、ｎ２、α２算出回路１１９の出力端子に接続されている。ｆＲＦ算出回路１２０の出力端子は、ｆＲＦ判定部１５１の第１の入力端子に接続されている。
例えば、ｆＲＦ算出回路１２０には、ＦＰＧＡ等の論理回路とメモリを用いることができる。ｆＲＦ算出回路１２０には、予めｆＣＬＫ２を記憶するメモリをもたせてもよいし、図においては示していないが、外部からｆＣＬＫ２を示す信号を入力してもよい。なお、図においては示していないが、ｆＲＦ算出回路１２０は外部から入力されたクロック信号に同期してｆＲＦを算出してもよい。ｆＲＦ算出回路１２０は、ｆｏｕｔ２、ｎ２、α２から、ｆＣＬＫ２を用いてｆＲＦを算出し、算出したｆＲＦを出力することができれば、どのような構成を用いてもよい。 The f RF calculation circuit 120 is a circuit that calculates f RF from the signal indicating f out2 output by the f out2 calculation circuit 117, the signals indicating n 2 and α 2 output by the n 2 , α 2 calculation circuit 119, and f CLK2 , and outputs the calculated f RF .
The f RF calculation circuit 120 has a first input terminal, a second input terminal, and an output terminal. The first input terminal of the f RF calculation circuit 120 is connected to the output terminal of the f out2 calculation circuit 117. The second input terminal of the f RF calculation circuit 120 is connected to the output terminal of the n 2 , α 2 calculation circuit 119. The output terminal of the f RF calculation circuit 120 is connected to the first input terminal of the f RF determination unit 151.
For example, the f RF calculation circuit 120 may be a logic circuit such as an FPGA and a memory. The f RF calculation circuit 120 may have a memory for storing f CLK2 in advance, or may receive a signal indicating f CLK2 from the outside, although not shown in the figure. The f RF calculation circuit 120 may calculate f RF in synchronization with a clock signal input from the outside, although not shown in the figure. The f RF calculation circuit 120 may have any configuration as long as it can calculate f RF from f out2 , n 2 , and α 2 using f CLK2 and output the calculated f RF .
θｏｕｔ２＿１算出回路１２１は、入力された信号の位相を算出する回路であり、量子化器１１５が出力した信号から、その信号の位相θｏｕｔ２＿１を算出し、算出したθｏ
ｕｔ２＿１をθＲＦ１算出回路１２２に出力する回路である。
θｏｕｔ２＿１算出回路１２１は、入力端子、および、出力端子を有する。θｏｕｔ２
＿１算出回路１２１の入力端子は、量子化器１１５の出力端子に接続されている。θｏｕ
ｔ２＿１算出回路１２１の出力端子は、θＲＦ１算出回路１２２の第１の入力端子に接続されている。
例えば、θｏｕｔ２＿１算出回路１２１には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴなどの演算処理によって、θｏｕｔ２＿１を算出する。なお、図においては示していないが、θｏｕｔ２＿１算出回路１２１は外部から入力されたクロック信号に同期してθｏｕｔ２＿１を算出してもよい。θｏｕｔ２＿１算出回路１２１には、入力された信号の周波数を算出し、算出したθｏｕｔ２＿１を出力することができれば、どのような構成を用いてもよい。 The θ out2 — 1 calculation circuit 121 is a circuit that calculates the phase of an input signal, calculates the phase θ out2 — 1 of the signal output from the
The
For example, a logic circuit such as an FPGA can be used for the θ out2_1 calculation circuit 121. In this case, the FPGA calculates θ out2_1 by arithmetic processing such as FFT. Although not shown in the figure, the θ out2_1 calculation circuit 121 may calculate θ out2_1 in synchronization with a clock signal input from the outside. The θ out2_1 calculation circuit 121 may have any configuration as long as it can calculate the frequency of an input signal and output the calculated θ out2_1 .
θＲＦ１算出回路１２２は、θｏｕｔ２＿１算出回路１２１が出力したθｏｕｔ２＿１を示す信号と、ｎ２、α２算出回路１１９が出力したｎ２、α２を示す信号から、θＣＬ
Ｋ３を用いてθＲＦ１を算出し、算出したθＲＦ１を出力する回路である。
θＲＦ１算出回路１２２は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ１算出回路１２２の第１の入力端子は、θｏｕｔ２＿１算出回路１２１の出力端子に接続されている。θＲＦ１算出回路１２２の第２の入力端子は、ｎ２、α２算出回路１１９の出力端子に接続されている。θＲＦ１算出回路１２２の出力端子は、θＲＦ
１判定部１５６の第１の入力端子に接続されている。
例えば、θＲＦ１算出回路１２２には、ＦＰＧＡ等の論理回路とメモリを用いることができる。θＲＦ１算出回路１２２には、予めθＣＬＫ３を記憶するメモリをもたせてもよいし、図においては示していないが、外部からθＣＬＫ３を示す信号を入力してもよい。なお、図においては示していないが、θＲＦ１算出回路１２２は外部から入力されたクロック信号に同期してθＲＦ１を算出してもよい。θＲＦ１算出回路１２２は、θｏｕｔ２
＿１、ｎ２、α２を示す信号から、θＣＬＫ３を用いてθＲＦ１を算出し、算出したθＲ
Ｆ１を出力することができれば、どのような構成を用いてもよい。 The θRF1
The θRF1
For example, the θ RF1 calculation circuit 122 may be a logic circuit such as an FPGA and a memory. The θ RF1 calculation circuit 122 may have a memory for storing θ CLK3 in advance, or may receive a signal indicating θ CLK3 from the outside, although not shown in the figure. Note that the θ RF1 calculation circuit 122 may calculate θ RF1 in synchronization with a clock signal input from the outside , although not shown in the figure. The θ RF1 calculation circuit 122 may have any configuration as long as it can calculate θ RF1 from signals indicating θ out2 — 1 , n 2 , and α 2 using θ CLK3 and output the calculated θ RF1 .
Ｓ／Ｈ回路１３１は、信号源１０７が出力した第４のクロック信号に同期して、アンテナ３が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１３２に出力するサンプルアンドホールド回路である。
Ｓ／Ｈ回路１３１は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路１３１のＲＦ端子は、アンテナ３の出力端子に接続されている。Ｓ／Ｈ回路１３１のクロック端子は、信号源１０７の出力端子に接続されている。Ｓ／Ｈ回路１３１の出力端子は、フィルタ１３２の入力端子に接続されている。
例えば、Ｓ／Ｈ回路１３１には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１３１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。 The S/
The S/
For example, the S/
フィルタ１３２は、所定の通過帯域を有し、Ｓ／Ｈ回路１３１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１３２は、Ｓ／Ｈ回路１３１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器１３３に出力する。
フィルタ１３２は、入力端子、および、出力端子を有する。フィルタ１３２の入力端子は、Ｓ／Ｈ回路１３１の出力端子に接続されている。フィルタ１３２の出力端子は、量子化器１３３の入力端子に接続されている。
例えば、フィルタ１３２は、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ１３２は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, an LPF, an HPF, or a BPF is used for the
量子化器１３３は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期し、フィルタ１３２が出力した信号を量子化し、量子化した信号のデータをθｏｕｔ２＿２算出回路１３４に出力する。
量子化器１３３は、入力端子、および、出力端子を有する。量子化器１３３の入力端子は、フィルタ１３２の出力端子に接続され、量子化器１３３のクロック端子は信号源９の出力端子に接続されている。量子化器１３３の出力端子は、θｏｕｔ２＿２算出回路１３４の入力端子に接続されている。
例えば、量子化器１３３にはＡＤＣを用いることができる。量子化器１３３は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The
The
For example, an ADC can be used as the
θｏｕｔ２＿２算出回路１３４は、入力された信号の位相を算出する回路であり、量子化器１３３が出力した信号から、その信号の位相θｏｕｔ２＿２を算出し、算出したθｏ
ｕｔ２＿２をθＲＦ２算出回路１３５に出力する回路である。
θｏｕｔ２＿２算出回路１３４は、入力端子、および、出力端子を有する。θｏｕｔ２
＿２算出回路１３４の入力端子は、量子化器１３３の出力端子に接続されている。θｏｕ
ｔ２＿２算出回路１３４の出力端子は、θＲＦ２算出回路１３５の第１の入力端子に接続されている。
例えば、θｏｕｔ２＿２算出回路１３４には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴなどの演算処理によって、θｏｕｔ２＿２を算出する。なお、図においては示していないが、θｏｕｔ２＿２算出回路１３４は外部から入力されたクロック信号に同期してθｏｕｔ２＿２を算出してもよい。θｏｕｔ２＿２算出回路１３４には、入力された信号の周波数を算出し、算出したθｏｕｔ２＿２を出力することができれば、どのような構成を用いてもよい。 The θ out2 — 2 calculation circuit 134 is a circuit that calculates the phase of the input signal, calculates the phase θ out2 — 2 of the signal output from the
The
For example, the θ out2_2 calculation circuit 134 may be a logic circuit such as an FPGA. In this case, the FPGA calculates θ out2_2 by arithmetic processing such as FFT. Although not shown in the figure, the θ out2_2 calculation circuit 134 may calculate θ out2_2 in synchronization with a clock signal input from the outside. The θ out2_2 calculation circuit 134 may have any configuration as long as it can calculate the frequency of an input signal and output the calculated θ out2_2 .
θＲＦ２算出回路１３５は、θｏｕｔ２＿２算出回路１３４が出力したθｏｕｔ２＿２を示す信号と、ｎ２、α２判定部１５４が出力したｎ２、α２を示す信号から、θＣＬＫ
３を用いてθＲＦ２を算出し、算出したθＲＦ２を示す信号を出力する回路である。
θＲＦ２算出回路１３５は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ２算出回路１３５の第１の入力端子は、θｏｕｔ２＿２算出回路１３４の出力端子に接続されている。θＲＦ２算出回路１３５の第２の入力端子は、ｎ２、α２判定部１５４の出力端子に接続されている。θＲＦ２算出回路１３５の出力端子は、方位測定部１１０の第２の入力端子に接続されている。
例えば、θＲＦ２算出回路１３５には、ＦＰＧＡ等の論理回路とメモリを用いることができる。θＲＦ２算出回路１３５には、予めθＣＬＫ３を記憶するメモリをもたせてもよいし、図においては示していないが、外部からθＣＬＫ３を示す信号を入力してもよい。なお、図においては示していないが、θＲＦ２算出回路１３５は外部から入力されたクロック信号に同期してθＲＦ２を算出してもよい。θＲＦ２算出回路１３５は、θｏｕｔ２
＿２、ｎ２、α２を示す信号から、θＣＬＫ３を用いてθＲＦ２を算出し、算出したθＲ
Ｆ２を示す信号を出力することができれば、どのような構成を用いてもよい。 The θRF2
The θ RF2 calculation circuit 135 has a first input terminal, a second input terminal, and an output terminal. The first input terminal of the θ RF2 calculation circuit 135 is connected to the output terminal of the θ out2_2 calculation circuit 134. The second input terminal of the θ RF2 calculation circuit 135 is connected to the output terminal of the n 2 , α 2
For example, the θ RF2 calculation circuit 135 may be a logic circuit such as an FPGA and a memory. The θ RF2 calculation circuit 135 may have a memory for storing θ CLK3 in advance, or may receive a signal indicating θ CLK3 from the outside, although not shown in the figure. Note that the θ RF2 calculation circuit 135 may calculate θ RF2 in synchronization with a clock signal input from the outside, although not shown in the figure. The θ RF2 calculation circuit 135 may have any configuration as long as it can calculate θ RF2 from signals indicating θ out2 _ 2 , n 2 , and α 2 using θ CLK3 , and output a signal indicating the calculated θ RF2 .
Ｓ／Ｈ回路１４１は、信号源１０７が出力した第４のクロック信号に同期して、アンテナ５が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１４２に出力するサンプルアンドホールド回路である。
Ｓ／Ｈ回路１４１は、ＲＦ端子、クロック端子、および、出力端子を有する。Ｓ／Ｈ回路１４１のＲＦ端子は、アンテナ５の出力端子に接続されている。Ｓ／Ｈ回路１４１のクロック端子は、信号源１０７の出力端子に接続されている。Ｓ／Ｈ回路１４１の出力端子は、フィルタ１４２の入力端子に接続されている。
例えば、Ｓ／Ｈ回路１４１には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと、入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１４１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。 The S/
The S/
For example, the S/
フィルタ１４２は、所定の通過帯域を有し、Ｓ／Ｈ回路１４１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１４２は、Ｓ／Ｈ回路１４１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、量子化器１４３に出力する。
フィルタ１４２は、入力端子、および、出力端子を有する。フィルタ１４２の入力端子は、Ｓ／Ｈ回路１４１の出力端子に接続されている。フィルタ１４２の出力端子は、量子化器１４３の入力端子に接続されている。
例えば、フィルタ１４２は、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ１４２は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。 The
The
For example, an LPF, an HPF, or a BPF is used for the
量子化器１４３は、外部から入力されたクロック信号に同期し、入力された信号を量子化し、量子化した信号のデータを出力する回路であり、第３のクロック信号に同期し、フィルタ１４２が出力した信号を量子化し、量子化した信号のデータをθｏｕｔ３＿２算出回路１４４に出力する。
量子化器１４３は、入力端子、クロック端子、および、出力端子を有する。量子化器１４３の入力端子は、フィルタ１４２の出力端子に接続されている。量子化器１４３のクロック端子は、信号源９の出力端子に接続されている。量子化器１４３の出力端子は、θｏ
ｕｔ３＿２算出回路１４４の入力端子に接続されている。
例えば、量子化器１４３にはＡＤＣを用いることができる。量子化器１４３は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。 The
The
For example, an ADC can be used as the
θｏｕｔ３＿２算出回路１４４は、入力された信号の位相を算出する回路であり、量子化器１４３が出力した信号から、その信号の位相θｏｕｔ３＿２を算出し、算出したθｏ
ｕｔ３＿２をθＲＦ３算出回路１４５に出力する回路である。
θｏｕｔ３＿２算出回路１４４は、入力端子、および、出力端子を有する。θｏｕｔ３
＿２算出回路１４４の入力端子は、量子化器１４３の出力端子に接続されている。θｏｕ
ｔ３＿２算出回路１４４の出力端子は、θＲＦ３算出回路１４５の第１の入力端子に接続されている。
例えば、θｏｕｔ３＿２算出回路１４４には、ＦＰＧＡ等の論理回路を用いることができる。このとき、ＦＰＧＡは例えばＦＦＴなどの演算処理によって、θｏｕｔ３＿２を算出する。なお、図においては示していないが、θｏｕｔ３＿２算出回路１４４は外部から入力されたクロック信号に同期してθｏｕｔ３＿２を算出してもよい。θｏｕｔ３＿２算出回路１４４には、入力された信号の周波数を算出し、算出したθｏｕｔ３＿２を出力することができれば、どのような構成を用いてもよい。 The θ out3 — 2 calculation circuit 144 is a circuit that calculates the phase of an input signal, calculates the phase θ out3 — 2 of the signal output from the
The
For example, the θ out3_2 calculation circuit 144 may be a logic circuit such as an FPGA. In this case, the FPGA calculates θ out3_2 by arithmetic processing such as FFT. Although not shown in the figure, the θ out3_2 calculation circuit 144 may calculate θ out3_2 in synchronization with a clock signal input from the outside. The θ out3_2 calculation circuit 144 may have any configuration as long as it can calculate the frequency of an input signal and output the calculated θ out3_2 .
θＲＦ３算出回路１４５は、θｏｕｔ３＿２算出回路１４４が出力したθｏｕｔ３＿２を示す信号と、ｎ２、α２判定部１５４が出力したｎ２、α２を示す信号から、θＣＬＫ
３を用いてθＲＦ３を算出し、算出したθＲＦ３を示す信号を出力する回路である。
θＲＦ３算出回路１４５は、は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ３算出回路１４５の第１の入力端子は、θｏｕｔ３＿２算出回路１４４の出力端子に接続されている。θＲＦ３算出回路１４５の第２の入力端子は、ｎ２、α２判定部１５４の出力端子に接続されている。θＲＦ３算出回路１４５の出力端子は、方位測定部１１０の第３の入力端子に接続されている。
例えば、θＲＦ３算出回路１４５には、ＦＰＧＡ等の論理回路とメモリを用いることができる。θＲＦ３算出回路１４５には、予めθＣＬＫ３を記憶するメモリをもたせてもよいし、図においては示していないが、外部からθＣＬＫ３を示す信号を入力してもよい。なお、図においては示していないが、θＲＦ３算出回路１４５は外部から入力されたクロック信号に同期してθＲＦ３を算出してもよい。θＲＦ３算出回路１４５は、θｏｕｔ３
＿２、ｎ２、α２を示す信号から、θＣＬＫ３を用いてθＲＦ３を算出し、算出したθＲ
Ｆ３を示す信号を出力することができれば、どのような構成を用いてもよい。 The θRF3
The θRF3
For example, the θ RF3 calculation circuit 145 may be a logic circuit such as an FPGA and a memory. The θ RF3 calculation circuit 145 may have a memory for storing θ CLK3 in advance, or may receive a signal indicating θ CLK3 from the outside, although not shown in the figure. The θ RF3 calculation circuit 145 may calculate θ RF3 in synchronization with a clock signal input from the outside, although not shown in the figure. The θ RF3 calculation circuit 145 may use any configuration as long as it can calculate θ RF3 from signals indicating θ out3 _ 2 , n 2 , and α 2 using θ CLK3 and output a signal indicating the calculated θ RF3 .
信号源制御回路１４６は、ｆＣＬＫ１とθＣＬＫ１、ｆＣＬＫ１とθＣＬＫ２、ｆＣＬ
Ｋ２とθＣＬＫ３、ｆＣＬＫ２とθＣＬＫ４を示すデータをそれぞれ信号源７、信号源８、信号源１０７、信号源１０８に出力する回路である。
信号源制御回路１４６は、第１の出力端子、第２の出力端子、第３の出力端子、および、第４の出力端子を有する。信号源制御回路１４６の第１の出力端子は、信号源７の制御端子に接続されている。信号源制御回路１４６の第２の出力端子は、信号源８の制御端子に接続されている。信号源制御回路１４６の第３の出力端子は、信号源１０７の制御端子に接続されている。信号源制御回路１４６の第４の出力端子は、信号源１０８の制御端子に接続されている。
例えば、信号源制御回路１４６には、ＦＰＧＡやメモリを用いることができる。ｆＣＬ
Ｋ１、ｆＣＬＫ２、θＣＬＫ１、θＣＬＫ２、θＣＬＫ３、θＣＬＫ４は、演算によって求めてもよいし、メモリなどに予め記憶しておいたデータを読み出してもよい。なお、図においては示していないが、信号源制御回路１４６は外部から入力されたクロック信号に同期してｆＣＬＫ１、ｆＣＬＫ２、θＣＬＫ１、θＣＬＫ２、θＣＬＫ３、θＣＬＫ４を示すデータを出力してもよい。信号源制御回路１４６は、ｆＣＬＫ１とθＣＬＫ１、ｆＣ
ＬＫ１とθＣＬＫ２、ｆＣＬＫ２とθＣＬＫ３、ｆＣＬＫ２とθＣＬＫ４を示すデータを出力することができれば、どのような構成を用いてもよい。 The signal
The signal
For example, the signal
ｆＲＦ判定部１５１は、周波数検出兼位相算出部２Ａおよび周波数検出兼位相算出部１０２が出力したｆＲＦを示す信号に対してどちらのｆＲＦが正しいかを判定し、判定結果を出力する回路である。
ｆＲＦ判定部１５１は、第１の入力端子、第２の入力端子、および、出力端子を有する。ｆＲＦ判定部１５１の第１の入力端子は、ｆＲＦ算出回路２０の出力端子に接続されている。
、ｆＲＦ判定部１５１の第２の入力端子は、ｆＲＦ算出回路１２０の出力端子に接続されている。ｆＲＦ判定部１５１の出力端子は、ｎ１、α１判定部１５３の第２の入力端子と、ｎ２、α２判定部１５４の第２の入力端子と、θＲＦ１判定部１５５の第２の入力端子と、θＲＦ１判定部１５６の第２の入力端子と、方位測定部１０の第４の入力端子と、方位測定部１１０の第４の入力端子と、に接続されている。
ｆＲＦ判定部１５１には、例えば、ＦＰＧＡを用いることができる。 The f RF determining unit 151 is a circuit that determines which f RF is correct based on the signals indicating f RF output from the frequency detection and
The f RF determining unit 151 has a first input terminal, a second input terminal, and an output terminal. The first input terminal of the f RF determining unit 151 is connected to the output terminal of the f RF calculation circuit 20.
A second input terminal of the f RF determination unit 151 is connected to an output terminal of the f RF calculation circuit 120. An output terminal of the f RF determination unit 151 is connected to a second input terminal of the n 1 , α 1
The f RF determining unit 151 may be implemented using, for example, an FPGA.
演算回路１５２は、事象Ａおよび事象Ｂとなる周波数関係を避けるようなｆＣＬＫ１およびｆＣＬＫ２を演算し、演算したｆＣＬＫ１およびｆＣＬＫ２をそれぞれ信号源制御回路１４６に出力する演算回路である。予め事象Ａおよび事象Ｂとなる周波数関係を避けるように、演算回路１５２はｆＣＬＫ１およびｆＣＬＫ２を決定する。演算回路には、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）とメモリからなるコンピュータ、マイコン、ＦＰＧＡなどを用いることができる。 The arithmetic circuit 152 is an arithmetic circuit that calculates f CLK1 and f CLK2 so as to avoid the frequency relationship resulting in event A and event B, and outputs the calculated f CLK1 and f CLK2 to the signal
ｎ１、α１判定部１５３は、ｆＲＦ判定部１５１が出力した正しいｆＲＦを示す信号をもとに、ｎ１、α１算出回路１９が出力したｎ１、α１を示す信号が正しいかを判定し、正しいｎ１、α１を示す信号を出力する回路である。
ｎ１、α１判定部１５３は、第１の入力端子、第２の入力端子、および、出力端子を有する。ｎ１、α１判定部１５３の第１の入力端子は、ｎ１、α１算出回路１９の出力端子に接続されている。ｎ１、α１判定部１５３の第２の入力端子は、ｆＲＦ判定部１５１の出力端子に接続されている。ｎ１、α１判定部１５３の出力端子は、位相算出部４の第２の入力端子と、位相算出部６の第２の入力端子と、に接続されている。
ｎ１、α１判定部１５３には、例えば、ＦＰＧＡとｎ１、α１算出回路１９が出力したｎ１、α１を示す信号を記憶しておくメモリなどを用いることができる。 The n1 , α1
The n1 , α1
The n 1 , α 1
ｎ２、α２判定部１５４は、ｆＲＦ判定部１５１が出力した正しいｆＲＦを示す信号をもとに、ｎ２、α２算出回路１１９が出力したｎ２、α２を示す信号が正しいかを判定し、正しいｎ２、α２を示す信号を出力する回路である。
ｎ２、α２判定部１５４は、第１の入力端子、第２の入力端子、および、出力端子を有する。ｎ２、α２判定部１５４の第１の入力端子は、ｎ２、α２算出回路１１９の出力端子に接続されている。ｎ２、α２判定部１５４の第２の入力端子は、ｆＲＦ判定部１５１の出力端子に接続されている。ｎ２、α２判定部１５４の出力端子は、位相算出部１０４の第２の入力端子と、位相算出部１０６の第２の入力端子と、に接続されている。
ｎ２、α２判定部１５４には、例えば、ＦＰＧＡとｎ２、α２算出回路１１９が出力したｎ２、α２を示す信号を記憶しておくメモリなどを用いることができる。 The n2 , α2
The n 2 , α 2
The n 2 , α 2
θＲＦ１判定部１５５は、ｆＲＦ判定部１５１が出力した正しいｆＲＦを示す信号をもとに、θＲＦ１算出回路２２が出力したθＲＦ１を示す信号が正しいかを判定し、正しいθＲＦ１を示す信号を出力する回路である。
θＲＦ１判定部１５５は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ１判定部１５５の第１の入力端子は、θＲＦ１算出回路２２の出力端子に接続されている。θＲＦ１判定部１５５の第２の入力端子は、ｆＲＦ判定部１５１の出力端子に接続されている。θＲＦ１判定部１５５の出力端子は、方位測定部１０の第１の入力端子に接続されている。
θＲＦ１判定部１５５には、例えば、ＦＰＧＡとθＲＦ１算出回路２２が出力したθＲ
Ｆ１を示す信号を記憶しておくメモリなどを用いることができる。 The θ RF1 determination unit 155 is a circuit that determines whether the signal indicating θ RF1 output by the θ RF1 calculation circuit 22 is correct, based on the signal indicating the correct f RF output by the f RF determination unit 151, and outputs a signal indicating the correct θ RF1 .
The θ RF1 determination unit 155 has a first input terminal, a second input terminal, and an output terminal. The first input terminal of the θ RF1 determination unit 155 is connected to the output terminal of the θ RF1 calculation circuit 22. The second input terminal of the θ RF1 determination unit 155 is connected to the output terminal of the f RF determination unit 151. The output terminal of the θ RF1
The θ RF1 determination unit 155 may be implemented using, for example, an FPGA and a memory that stores a signal indicating θ RF1 output from the θ RF1 calculation circuit 22 .
θＲＦ１判定部１５６は、ｆＲＦ判定部１５１が出力した正しいｆＲＦを示す信号をもとに、θＲＦ１算出回路１２２が出力したθＲＦ１を示す信号が正しいかを判定し、正しいθＲＦ１を示す信号を出力する回路である。
θＲＦ１判定部１５６は、第１の入力端子、第２の入力端子、および、出力端子を有する。θＲＦ１判定部１５６の第１の入力端子は、θＲＦ１算出回路１２２の出力端子に接続されている。θＲＦ１判定部１５６の第２の入力端子は、ｆＲＦ判定部１５１の出力端子に接続されている。θＲＦ１判定部１５６の出力端子は、方位測定部１１０の第１の入力端子に接続されている。
θＲＦ１判定部１５６には、例えば、ＦＰＧＡとθＲＦ１算出回路１２２が出力したθＲＦ１を示す信号を記憶しておくメモリなどを用いることができる。 The θ RF1 determination unit 156 is a circuit that determines whether the signal indicating θ RF1 output by the θ RF1 calculation circuit 122 is correct, based on the signal indicating the correct f RF output by the f RF determination unit 151, and outputs a signal indicating the correct θ RF1 .
The θ RF1 determination unit 156 has a first input terminal, a second input terminal, and an output terminal. The first input terminal of the θ RF1 determination unit 156 is connected to the output terminal of the θ RF1 calculation circuit 122. The second input terminal of the θ RF1 determination unit 156 is connected to the output terminal of the f RF determination unit 151. The output terminal of the θ RF1
The θ RF1 determination unit 156 may be implemented using, for example, an FPGA and a memory that stores a signal indicating θ RF1 output from the θ RF1 calculation circuit 122 .
次に、この開示の実施の形態２に係る到来電波測定装置の動作について説明する。なお、周波数検出兼位相算出部２Ａと周波数検出兼位相算出部１０２、位相算出部４と位相算出部１０４、位相算出部６と位相算出部１０６において、事象Ａおよび事象Ｂとなる周波数関係以外の場合の動作は、実施の形態１と同じであるため、説明を省略する。Next, the operation of the incoming radio wave measuring device according to the second embodiment of this disclosure will be described. Note that the operations of the frequency detection and
周波数検出兼位相算出部２Ａと周波数検出兼位相算出部１０２のどちらか一方において、事象Ａもしくは事象Ｂの場合の周波数関係となる場合、その周波数検出兼位相算出部ではｆＲＦを正しく特定できないため、特定したｆＲＦはその周波数検出兼位相算出部で検出できる周波数範囲の対象外となる周波数となる。しかし、もう一方の周波数検出兼位相算出部では、アンダーサンプリングに用いるクロック信号の周波数がｆＲＦを正しく特定できない他方の周波数検出兼位相算出部のクロック信号の周波数と異なるため、事象Ａもしくは事象Ｂの場合の周波数関係を避けることができ、ｆＲＦを正しく特定できる。事象Ａおよび事象Ｂは受信信号の周波数とクロック信号の周波数とがある組み合わせのときに生じるが、２つの周波数検出回路に対して受信信号の周波数は変わらず、クロック信号が異なるため、一方の周波数検出兼位相算出部でその関係を満たした場合、他方の周波数検出兼位相算出部では上記の関係を満たさなくなる。 When either the frequency detection and
ｆＲＦ判定部１５１では、周波数検出兼位相算出部２Ａと周波数検出兼位相算出部１０２のそれぞれが出力したｆＲＦを示す信号から、正しいｆＲＦを特定する。このとき、例えばｆＲＦ判定部１５１では、まず周波数検出兼位相算出部２Ａと周波数検出兼位相算出部１０２のそれぞれが出力したｆＲＦを示す信号を比較し、同じであればそのままｆＲＦを示す信号を出力し、異なっていれば、正しい周波数範囲の周波数かどうかを判断し、正しい方のｆＲＦを示す信号を出力する。 In f RF determination unit 151, the correct f RF is identified from the signals indicating f RF output from frequency detection and
なお、周波数検出兼位相算出部２Ａと周波数検出兼位相算出部１０２のどちらか一方が、事象Ａもしくは事象Ｂの場合の周波数関係となる場合であっても、算出したｆＲＦが周波数検出回路で検出する周波数範囲の対象となる周波数となる場合もある。このため、図においては記載していないが、ｆＲＦ判定部１５１は、周波数検出兼位相算出部２Ａと周波数検出兼位相算出部１０２が算出したｆＲＦの他に、ｎ１、ｎ２、α１、α２の値を用いて正しいｆＲＦを特定してもよい。このとき、例えば、算出したｎ１、ｎ２が、周波数検出兼位相算出部で検出する周波数範囲の対象外となる値であったり、整数から大きく離れた小数となったりした場合、その周波数検出兼位相算出部が算出したｆＲＦは誤りとするといった演算手順で正しいｆＲＦを特定できる。 In addition, even if either the frequency detection and
周波数検出兼位相算出部２Ａと周波数検出兼位相算出部１０２の両方において、事象Ａもしくは事象Ｂの場合の周波数関係となる場合は、ｆＲＦを正しく特定できない。このため、本実施の形態においては、事象Ａもしくは事象Ｂの場合の周波数関係を避けるように、ｆＣＬＫ１およびｆＣＬＫ２を設定する必要がある。この設定方法は、公知の方法（例えば特許第６８９６１８９号）を用いることができ、また本開示とは直接関係しないので、その詳細は省略する。 In both the frequency detection and
θＲＦ１判定部１５５およびθＲＦ１判定部１５６は、ｆＲＦ判定部１５１の判定結果をもとに、それぞれθＲＦ１算出回路２２およびθＲＦ１算出回路１２２が出力したθＲ
Ｆ１の値が正しいかを判定し、正しい値を示す信号を出力する。ｎ１、α１判定部１５３およびｎ２、α２判定部１５４は、ｆＲＦ判定部１５１の判定結果をもとに、それぞれｎ１、α１算出回路１９およびｎ２、α２算出回路１１９が出力したｎ１とα１、およびｎ２とα２の値が正しいかを判定し、正しい値を示す信号を出力する。位相算出部４、位相算出部６、位相算出部１０４、位相算出部１０６では、正しいｎ１、ｎ２、α１、α２の値を用いてθＲＦ２およびθＲＦ３を算出するため、正しいθＲＦ２およびθＲＦ３を算出できる。方位測定部１０および方位測定部１１０は、正しいθＲＦ１、θＲＦ２、θＲ
Ｆ３の値を用いて到来方位を算出するため、正しい到来方位を算出できる。 The θRF1
以上のように、実施の形態２によれば、実施の形態１の到来電波測定装置と同様の効果を得ることができる。加えて、２つの周波数検出兼位相算出部および位相算出部を用い、それぞれの周波数検出回路内のＳ／Ｈ回路に入力するクロック信号を異なる周波数とすることによって、片方の周波数検出回路が事象Ａもしくは事象Ｂの場合の周波数関係となっても、もう片方の周波数検出回路において正しくｆＲＦを特定できる。これにより、正しい到来方位を算出することができるため、周波数検出および到来方位測定の信頼性を向上させることができる。 As described above, according to the second embodiment, it is possible to obtain the same effect as the incoming radio wave measuring device of the first embodiment. In addition, by using two frequency detection and phase calculation units and a phase calculation unit, and by inputting clock signals of different frequencies to the S/H circuits in the respective frequency detection circuits, even if one frequency detection circuit has a frequency relationship for the case of event A or event B, it is possible to correctly identify f RF in the other frequency detection circuit. This allows the correct arrival direction to be calculated, thereby improving the reliability of frequency detection and arrival direction measurement.
ここでは、到来電波測定装置において、各周波数検出兼位相算出部（周波数検出兼位相算出部２Ａ、周波数検出兼位相算出部１０２）とは別に、位相算出部が２つずつ（位相算出部４および位相算出部６、または、位相算出部１０４および位相算出部１０６）備えた構成の場合について説明したが、実施の形態１における説明と同様に、位相算出部は、１つであってもよいし、３つ以上あってもよい。
また、到来電波測定装置において、位相算出部４，６，１０４，１０６を外部の構成とし、外部の位相算出部４，６，１０４，１０６により算出された位相を取得して用いるように構成してもよい。
また、ここでは周波数検出兼位相算出部２Ａがｎ１、α１をｎ１、α１判定部１５３を介して位相算出部４、位相算出部６にｎ１、α１を示す信号を出力し、周波数検出兼位相算出部１０２がｎ２、α２をｎ２、α２判定部１５４を介して位相算出部１０４、位相算出部１０６にｎ２、α２を示す信号を出力する場合について述べたが、周波数検出兼位相算出部２Ａが位相算出部４、位相算出部６にｆＲＦとｆｏｕｔ１を示す信号を出力し、周波数検出兼位相算出部１０２が位相算出部１０４、位相算出部１０６にｆＲＦとｆｏｕｔ
２を示す信号を出力してもよい。この場合、位相算出部４、位相算出部６では、予めメモリなどにｆＣＬＫ１を記憶しておき、ｆＲＦとｆｏｕｔ１を示す信号をもとに、式（３）からｎ１、α１を算出し、式（８）および式（９）を用いてθＲＦ２およびθＲＦ３を算出する。また、位相算出部１０４、位相算出部１０６でも同様に、予めメモリなどにｆＣ
ＬＫ３を記憶しておき、ｆＲＦ示す信号およびｆｏｕｔ２を示す信号をもとに、ｎ２、α２、θＲＦ２、および、θＲＦ３を算出する。 Here, the incoming radio wave measuring device is described as having two phase calculation units (phase calculation unit 4 and phase calculation unit 6, or
Furthermore, in the incoming radio wave measuring device, the
In addition, the case has been described here in which frequency detection and
上述した本開示について、整理して以下に記載する。
（６）
本開示は、さらに、以下の構成を開示した。
それぞれが上記（１）、上記（２）、上記（３）、上記（４）、または、上記（５）のいずれかに記載の到来電波測定装置である、第１の到来電波測定装置および第２の到来電波測定装置を備え、
前記第１の到来電波測定装置の第１のクロック信号の周波数と前記第２の到来電波測定装置の第１のクロック信号の周波数とは、異なる周波数であり、
前記第１の到来電波測定装置により算出された前記第１の受信信号の周波数と、前記第２の到来電波測定装置により算出された前記第１の受信信号の周波数とを比較し、前記第１の受信信号の周波数を判定する判定回路（ｆＲＦ判定部１５１を含む回路）をさらに備え、
前記第１の到来電波測定装置および前記第２の到来電波測定装置における前記方位測定回路（方位測定部１０Ａを含む回路、方位測定部１１０を含む回路）は、前記判定回路による判定結果をさらに用いて、前記第１の到来電波測定装置および前記第２の到来電波測定装置それぞれにより算出された前記第１の受信信号の位相と前記第２の受信信号の位相とをもとに、前記第１の受信信号および前記第２の受信信号の到来方向を算出する、
ことを特徴とする到来電波測定装置（到来電波測定装置１０００Ａ）。
とするよう構成した。
これにより、本開示は、さらに、周波数検出および到来方位測定の精度が高い到来電波測定装置を、装置全体としての規模を大きくし過ぎることなく実現できる構成を提供することができる、という効果を奏する。 The above-mentioned disclosure will be summarized and described below.
(6)
The present disclosure further discloses the following configuration.
A first incoming radio wave measuring device and a second incoming radio wave measuring device, each of which is the incoming radio wave measuring device according to any one of (1), (2), (3), (4), or (5),
a frequency of a first clock signal of the first incoming radio wave measuring device and a frequency of a first clock signal of the second incoming radio wave measuring device are different from each other;
The radio wave measuring device further includes a determination circuit (a circuit including an RF determination unit 151) for comparing the frequency of the first received signal calculated by the first incoming radio wave measuring device with the frequency of the first received signal calculated by the second incoming radio wave measuring device, and determining the frequency of the first received signal,
The direction measurement circuits (circuits including the
An incoming radio wave measuring device (incoming radio
The system was configured to:
As a result, the present disclosure further has the effect of providing a configuration that can realize an incoming radio wave measuring device with high accuracy in frequency detection and arrival direction measurement without making the size of the device too large as a whole.
なお、本開示は、その開示の範囲内において、各実施の形態の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。In addition, within the scope of the present disclosure, the embodiments may be freely combined, any component of each embodiment may be modified, or any component of each embodiment may be omitted.
本開示に係る到来電波測定装置は、例えば受信した電波の周波数および電波の到来方向を測定する到来電波測定装置に用いるのに適している。The incoming radio wave measuring device according to the present disclosure is suitable for use as an incoming radio wave measuring device that measures, for example, the frequency and the direction of arrival of a received radio wave.
１ アンテナ、２，２Ａ 周波数検出兼位相算出部（第１の周波数検出兼位相算出部）、３ アンテナ、４，４Ａ 位相算出部、５ アンテナ、６，６Ａ 位相算出部、７ 信号源、８ 信号源、９ 信号源、１０，１０Ａ 方位測定部、１１ Ｓ／Ｈ回路（第１のサンプルホールド回路）、１２ Ｓ／Ｈ回路（第２のサンプルホールド回路）、１３ フィルタ、１４ フィルタ、１５ 量子化器（第１の量子化器、第１の到来電波測定装置における「第１の量子化器」）、１６ 量子化器（第２の量子化器）、１７ ｆｏｕｔ１算出回路、１８ 位相差算出回路、１９ ｎ１、α１算出回路、２０ ｆＲＦ算出回路、２１
θｏｕｔ１＿１算出回路、２２ θＲＦ１算出回路、３１ Ｓ／Ｈ回路（第３のサンプルホールド回路）、３２ フィルタ、３３ 量子化器（第２の量子化器、第１の到来電波測定装置における「第２の量子化器」）、３４ θｏｕｔ２＿１算出回路、３５ θＲＦ
２算出回路、４１ Ｓ／Ｈ回路、４２ フィルタ、４３ 量子化器（第２の量子化器、第１の到来電波測定装置における「第２の量子化器」）、４４ θｏｕｔ３＿１算出回路、４５ θＲＦ３算出回路、４６ 信号源制御回路、１０２ 周波数検出兼位相算出部（第２の周波数検出兼位相算出部）、１０４ 位相算出部、１０６ 位相算出部、１０７ 信号源、１０８ 信号源、１１０ 方位測定部、１１１ Ｓ／Ｈ回路、１１２ Ｓ／Ｈ回路、１１３ フィルタ、１１４ フィルタ、１１５ 量子化器（第２の到来電波測定装置における「第１の量子化器」）、１１６ 量子化器、１１７ ｆｏｕｔ２算出回路、１１８
位相差算出回路、１１９ ｎ２、α２算出回路、１２０ ｆＲＦ算出回路、１２１ θｏｕｔ２＿１算出回路、１２２ θＲＦ１算出回路、１２７ ｆｏｕｔ２算出回路、１３１ Ｓ／Ｈ回路、１３２ フィルタ、１３３ 量子化器（第２の到来電波測定装置における「第２の量子化器」）、１３４ θｏｕｔ２＿２算出回路、１３５ θＲＦ２算出回路、１４１ Ｓ／Ｈ回路、１４２ フィルタ、１４３ 量子化器（第２の到来電波測定装置における「第２の量子化器」）、１４４ θｏｕｔ３＿２算出回路、１４５ θＲＦ３算出回路、１４６ 信号源制御回路、１５１ ｆＲＦ判定部、１５２ 演算回路、１５３ ｎ１、α１判定部、１５４ ：ｎ２、α２判定部、１５５ θＲＦ１判定部、１５６ θＲＦ１判定部、１０００，１０００Ａ 到来電波測定装置、ｆＣＬＫ１ 周波数、ｆＲＦ 周波数、ｆｏｕｔ１ 周波数、ｆｏｕｔ２ 周波数、θＣＬＫ１ 位相、θＣＬＫ２ 位相、θＲＦ１ 位相、θｏｕｔ１＿１ ：位相、θｏｕｔ２＿１ ：位相、θｏｕｔ２＿２ ：位相、θｏｕｔ３＿１ ：位相、θｏｕｔ３＿２ ：位相。REFERENCE SIGNS
θ out1_1 calculation circuit, 22 θ RF1 calculation circuit, 31 S/H circuit (third sample-and-hold circuit), 32 filter, 33 quantizer (second quantizer, “second quantizer” in the first incoming radio wave measurement device), 34 θ out2_1 calculation circuit, 35 θ RF 2 calculation circuit, 41 S/H circuit, 42 filter, 43 quantizer (second quantizer, “second quantizer” in the first incoming radio wave measurement device), 44 θ out3_1 calculation circuit, 45 θ RF3 calculation circuit, 46 signal source control circuit, 102 frequency detection and phase calculation unit (second frequency detection and phase calculation unit), 104 phase calculation unit, 106 phase calculation unit, 107 signal source, 108 signal source, 110 azimuth measurement unit, 111 S/H circuit, 112 S/H circuit, 113 filter, 114 filter, 115 quantizer ("first quantizer" in the second incoming radio wave measuring device), 116 quantizer, 117 f out2 calculation circuit, 118
Phase difference calculation circuit, 119 n 2 , α 2 calculation circuit, 120 f RF calculation circuit, 121 θ out2_1 calculation circuit, 122 θ RF1 calculation circuit, 127 f out2 calculation circuit, 131 S/H circuit, 132 filter, 133 quantizer (second quantizer in second incoming radio wave measurement device), 134 θ out2_2 calculation circuit, 135 θ RF2 calculation circuit, 141 S/H circuit, 142 filter, 143 quantizer (second quantizer in second incoming radio wave measurement device), 144 θ out3_2 calculation circuit, 145 θ RF3 calculation circuit, 146 signal source control circuit, 151 f RF determination unit, 152 arithmetic circuit, 153 n 1 , α 1 determination unit, 154 :n 2 , α2 determination unit, 155 θ RF1 determination unit, 156 θ RF1 determination unit, 1000, 1000A incoming radio wave measuring device, f CLK1 frequency, f RF frequency, f out1 frequency, f out2 frequency, θ CLK1 phase, θ CLK2 phase, θ RF1 phase, θ out1_1 : phase, θ out2_1 : phase, θ out2_2 : phase, θ out3_1 : phase, θ out3_2 : phase.
Claims (6)
前記第１のクロック信号と周波数が同じで位相が異なる第２のクロック信号を出力する第２の信号源と、
第３のクロック信号を出力する第３の信号源と、
前記第１のクロック信号を用いて第１の受信信号をアンダーサンプリングする第１のサンプルホールド回路と、
前記第２のクロック信号を用いて前記第１の受信信号をアンダーサンプリングする第２のサンプルホールド回路と、
前記第１のサンプルホールド回路の出力信号と前記第２のサンプルホールド回路の出力信号との位相差を用いて、前記第１の受信信号の周波数および前記第１の受信信号の位相を算出する周波数検出兼位相算出回路と、
前記第３のクロック信号を用いて第２の受信信号をアンダーサンプリングする第３のサンプルホールド回路と、
前記第１のサンプルホールド回路の出力信号の位相と前記第３のサンプルホールド回路の出力信号の位相とを用いて、前記第１の受信信号および前記第２の受信信号の到来方向を算出する方位測定回路と、
を備えたことを特徴とする到来電波測定装置。 a first signal source that outputs a first clock signal;
a second signal source that outputs a second clock signal having the same frequency as the first clock signal but a different phase from the first clock signal;
a third signal source that outputs a third clock signal;
a first sample-and-hold circuit that undersamples a first received signal using the first clock signal;
a second sample-and-hold circuit that undersamples the first received signal using the second clock signal;
a frequency detection and phase calculation circuit that calculates a frequency and a phase of the first received signal by using a phase difference between an output signal of the first sample-and-hold circuit and an output signal of the second sample-and-hold circuit;
a third sample-and-hold circuit that undersamples a second received signal using the third clock signal;
an azimuth measurement circuit that calculates directions of arrival of the first received signal and the second received signal by using a phase of an output signal of the first sample-and-hold circuit and a phase of an output signal of the third sample-and-hold circuit;
An incoming radio wave measuring device comprising:
前記位相差を用いて前記第１の受信信号に対するアンダーサンプリングの次数を算出するとともに前記第１のサンプルホールド回路の出力信号の周波数を検出し、算出した前記次数および検出した前記周波数をもとに、前記第１の受信信号の周波数を算出し、
前記第１のサンプルホールド回路の出力信号の第１の位相を検出し、前記次数および検出した前記第１の位相をもとに、前記第１の受信信号の位相を算出し、
前記第３のサンプルホールド回路の出力信号の第２の位相を検出し、前記次数および検出した前記第２の位相をもとに、前記第２の受信信号の位相を算出する、
ことを特徴とする請求項１に記載の到来電波測定装置。 The frequency detection and phase calculation circuit includes:
calculating an order of undersampling for the first received signal using the phase difference and detecting a frequency of an output signal of the first sample-and-hold circuit, and calculating a frequency of the first received signal based on the calculated order and the detected frequency;
Detecting a first phase of an output signal of the first sample-and-hold circuit, and calculating a phase of the first received signal based on the order and the detected first phase;
detecting a second phase of the output signal of the third sample-and-hold circuit, and calculating a phase of the second received signal based on the order and the detected second phase;
2. The incoming radio wave measuring device according to claim 1 .
ことを特徴とする請求項２に記載の到来電波測定装置。 the first signal source and the third signal source are the same signal source;
3. The incoming radio wave measuring device according to claim 2.
前記第４のクロック信号を用いて、前記第１のサンプルホールド回路の出力信号をディジタル信号に変換する第１の量子化器と、
前記第４のクロック信号を用いて、前記第３のサンプルホールド回路の出力信号をディジタル信号に変換する第２の量子化器と、
を備えたことを特徴とする請求項３に記載の到来電波測定装置。 a fourth signal source that outputs a fourth clock signal;
a first quantizer that converts an output signal of the first sample-and-hold circuit into a digital signal using the fourth clock signal;
a second quantizer that converts the output signal of the third sample-and-hold circuit into a digital signal using the fourth clock signal;
4. The incoming radio wave measuring device according to claim 3, further comprising:
前記第１の量子化器の出力信号および前記第２の量子化器の出力信号を用いて、前記第１のサンプルホールド回路の出力信号と前記第２のサンプルホールド回路の出力信号との位相差を算出する第１の演算回路と、
前記第１の演算回路により算出された位相差を用いて前記第１の受信信号に対するアンダーサンプリングの次数を算出する第２の演算回路と、
前記第１の量子化器の出力信号を用いて前記第１のサンプルホールド回路の出力信号の周波数を算出する第３の演算回路と、
前記第２の演算回路により算出された前記次数、および、前記第３の演算回路により算出された前記周波数をもとに、前記第１の受信信号の周波数を算出する第４の演算回路と、
前記第１の量子化器の出力信号を用いて前記第１のサンプルホールド回路の出力信号の第１の位相を算出する第５の演算回路と、
前記第２の演算回路により算出された前記次数および前記第５の演算回路により算出された前記第１の位相をもとに、前記第１の受信信号の位相を算出する第６の演算回路と、
前記第２の量子化器の出力信号を用いて前記第３のサンプルホールド回路の出力信号の第２の位相を算出する第７の演算回路と、
前記第２の演算回路により算出された前記次数、および、前記第７の演算回路により算出された前記第２の位相をもとに、前記第２の受信信号の位相を算出する第８の演算回路と、
を備えたことを特徴とする請求項４に記載の到来電波測定装置。 The frequency detection and phase calculation circuit includes:
a first arithmetic circuit that calculates a phase difference between an output signal of the first sample-and-hold circuit and an output signal of the second sample-and-hold circuit, using an output signal of the first quantizer and an output signal of the second quantizer;
a second arithmetic circuit that calculates an order of undersampling for the first received signal by using the phase difference calculated by the first arithmetic circuit;
a third arithmetic circuit that calculates a frequency of an output signal of the first sample-and-hold circuit by using the output signal of the first quantizer;
a fourth arithmetic circuit that calculates a frequency of the first received signal based on the order calculated by the second arithmetic circuit and the frequency calculated by the third arithmetic circuit;
a fifth arithmetic circuit that calculates a first phase of an output signal of the first sample-and-hold circuit by using the output signal of the first quantizer;
a sixth arithmetic circuit that calculates a phase of the first received signal based on the order calculated by the second arithmetic circuit and the first phase calculated by the fifth arithmetic circuit;
a seventh arithmetic circuit that calculates a second phase of the output signal of the third sample-and-hold circuit by using the output signal of the second quantizer;
an eighth arithmetic circuit that calculates a phase of the second received signal based on the order calculated by the second arithmetic circuit and the second phase calculated by the seventh arithmetic circuit;
5. The incoming radio wave measuring device according to claim 4, further comprising:
前記第１の到来電波測定装置の第１のクロック信号の周波数と前記第２の到来電波測定装置の第１のクロック信号の周波数とは、異なる周波数であり、
前記第１の到来電波測定装置により算出された前記第１の受信信号の周波数と、前記第２の到来電波測定装置により算出された前記第１の受信信号の周波数とを比較し、前記第１の受信信号の周波数を判定する判定回路をさらに備え、
前記第１の到来電波測定装置および前記第２の到来電波測定装置における前記方位測定回路は、前記判定回路による判定結果をさらに用いて、前記第１の到来電波測定装置および前記第２の到来電波測定装置それぞれにより算出された前記第１の受信信号の位相と前記第２の受信信号の位相とをもとに、前記第１の受信信号および前記第２の受信信号の到来方向を算出する、
ことを特徴とする到来電波測定装置。 a first incoming radio wave measurement device and a second incoming radio wave measurement device, each of which is the incoming radio wave measurement device according to claim 1;
a frequency of a first clock signal of the first incoming radio wave measuring device and a frequency of a first clock signal of the second incoming radio wave measuring device are different from each other;
a determination circuit for comparing a frequency of the first received signal calculated by the first incoming radio wave measurement device with a frequency of the first received signal calculated by the second incoming radio wave measurement device, and determining a frequency of the first received signal;
The direction measurement circuits in the first incoming radio wave measurement device and the second incoming radio wave measurement device further use the determination result by the determination circuit to calculate the directions of arrival of the first incoming radio wave signal and the second incoming radio wave signal based on the phases of the first incoming radio wave signal and the second incoming radio wave signal calculated by the first incoming radio wave measurement device and the second incoming radio wave measurement device, respectively.
An incoming radio wave measuring device.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009300284A (en) | 2008-06-13 | 2009-12-24 | Nec Corp | Arrival electric wave direction measuring device, arrival electric wave direction measuring method, and arrival electric wave direction measuring program |
| JP2010276531A (en) | 2009-05-29 | 2010-12-09 | Hitachi Ltd | Apparatus and method for estimating incoming direction |
| JP2016223779A (en) | 2015-05-27 | 2016-12-28 | 中部電力株式会社 | Radio wave arrival direction orientation device and radio wave arrival direction orientation method |
| US20190302218A1 (en) | 2018-03-29 | 2019-10-03 | L3 Technologies, Inc. | Efficiently measuring phase differences in an angle of arrival system |
-
2022
- 2022-06-17 WO PCT/JP2022/024251 patent/WO2023243067A1/en unknown
- 2022-06-17 JP JP2024517027A patent/JP7486700B1/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009300284A (en) | 2008-06-13 | 2009-12-24 | Nec Corp | Arrival electric wave direction measuring device, arrival electric wave direction measuring method, and arrival electric wave direction measuring program |
| JP2010276531A (en) | 2009-05-29 | 2010-12-09 | Hitachi Ltd | Apparatus and method for estimating incoming direction |
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