JP7462391B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、本発明の一態様の半導体装置、およびその作製方法について説明する。特に本実施の形態では、半導体装置の一例として、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタについて説明する。
〔構成例1-1〕
図1(A)に、トランジスタ10のチャネル長方向の断面概略図を示している。
図1(B)は、トランジスタ10Aの断面概略図である。トランジスタ10Aは、上記トランジスタ10と比較して、半導体層108の構成が異なる点で、主に相違している。
図2(A)は、トランジスタ10Bの断面概略図である。トランジスタ10Bは、上記トランジスタ10と比較して、絶縁層103の構成が異なる点、及び導電層106を有する点で、主に相違している。
図2(B)は、トランジスタ10Cの断面概略図である。トランジスタ10Cは、上記構成例1-2で例示したトランジスタ10Aに、上記構成例1-3で例示したトランジスタ10Bで例示した導電層106と、絶縁層103を適用した場合の例である。
以下では、より具体的なトランジスタの構成例について説明する。
図3(A)は、トランジスタ100の上面図であり、図3(B)は、図3(A)に示す一点鎖線A1-A2における切断面の断面図に相当し、図3(C)は、図3(A)に示す一点鎖線B1-B2における切断面の断面図に相当する。なお、図3(A)において、トランジスタ100の構成要素の一部(ゲート絶縁層等)を省略して図示している。また、一点鎖線A1-A2方向はチャネル長方向、一点鎖線B1-B2方向はチャネル幅方向に相当する。また、トランジスタの上面図については、以降の図面においても図3(A)と同様に、構成要素の一部を省略して図示するものとする。
図4(A)は、トランジスタ100Aの上面図であり、図4(B)はトランジスタ100Aのチャネル長方向の断面図であり、図4(C)はトランジスタ100Aのチャネル幅方向の断面図である。
図5(A)は、トランジスタ100Bの上面図であり、図5(B)はトランジスタ100Bのチャネル長方向の断面図であり、図5(C)はトランジスタ100Bのチャネル幅方向の断面図である。
図6(A)は、トランジスタ100Cの上面図であり、図6(B)はトランジスタ100Cのチャネル長方向の断面図であり、図6(C)はトランジスタ100Cのチャネル幅方向の断面図である。
上記構成例2-1乃至2-4では、半導体層108を単層として示していたが、半導体層108を、半導体層108aと半導体層108bとが積層した積層構造とすることが好ましい。
上述のように、絶縁層110と導電層112との間に位置する金属酸化物層114は、絶縁層110へ酸素を供給した後に、除去することもできる。
以下では、本発明の一態様のトランジスタの作製方法の例について説明する。ここでは、構成例2-2で例示したトランジスタ100Aを例に挙げて説明する。
基板102上に導電膜を成膜し、これをエッチングにより加工して、ゲート電極として機能する導電層106を形成する(図9(A))。
続いて、基板102及び導電層106を覆って、絶縁層103を形成する(図9(B))。絶縁層103は、PECVD法、ALD法、スパッタリング法などを用いて形成することができる。
続いて、絶縁層103上に金属酸化物膜108fを成膜する(図9(C))。
続いて、絶縁層103及び半導体層108を覆って、絶縁層110を形成する(図9(E))。
続いて、絶縁層110上に、金属酸化物膜114fを形成する(図10(A))。
続いて、金属酸化物膜114f、絶縁層110、及び絶縁層103の一部をエッチングすることで、導電層106に達する開口部142を形成する(図10(B))。これにより、導電層106と、後に形成する導電層112とを、開口部142を介して電気的に接続することができる。
続いて、金属酸化物膜114f上に、導電層112となる導電膜112fを成膜する(図10(C))。
続いて、導電層112をマスクとして、絶縁層110を介して半導体層108に不純物元素140を供給(添加、または注入ともいう)する処理を行う(図10(D))。これにより、半導体層108の導電層112に覆われない領域に、低抵抗領域108nを形成することができる。このとき、半導体層108の導電層112と重なる領域には、導電層112がマスクとなり、不純物元素140は供給されない。
続いて、絶縁層110、金属酸化物層114、及び導電層112を覆って、絶縁層118を形成する(図11(A))。
続いて、絶縁層118及び絶縁層110の一部をエッチングすることで、低抵抗領域108nに達する開口部141a及び開口部141bを形成する。
続いて、開口部141a及び開口部141bを覆うように、絶縁層118上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層120a及び導電層120bを形成する(図11(B))。
以下では、上記作製方法例1とは一部の工程が異なる例を説明する。ここでは、上記構成例2-4で例示したトランジスタ100Cを例に挙げて説明する。
以下では、本実施の形態の半導体装置に含まれる構成要素について説明する。
基板102の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、SOI基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板102として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板102として用いてもよい。
ゲート電極として機能する導電層112及び導電層106、並びにソース電極またはドレイン電極の一方として機能する導電層120a、及び他方として機能する導電層120bは、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
半導体層108がIn-M-Zn酸化物の場合、In-M-Zn酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=2:2:1、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:3、In:M:Zn=4:2:4.1、In:M:Zn=5:1:6、In:M:Zn=5:1:7、In:M:Zn=5:1:8、In:M:Zn=6:1:6、In:M:Zn=5:2:5等が挙げられる。
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud-Aligned Composite)-OSの構成について説明する。
本実施の形態では、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明する。
図13(A)に、表示装置700の上面図を示す。表示装置700は、シール材712により貼り合された第1の基板701と第2の基板705を有する。また第1の基板701、第2の基板705、及びシール材712で封止される領域において、第1の基板701上に画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706が設けられる。また画素部702には、複数の表示素子が設けられる。
以下では、表示素子として液晶素子を用いる構成、及びEL素子を用いる構成について、図14乃至図17を用いて説明する。なお、図14乃至図16は、それぞれ図13(A)に示す一点鎖線Q-Rにおける断面図である。また図17は、図13(B)に示した表示装置700A中の一点鎖線S-Tにおける断面図である。図14及び図15は、表示素子として液晶素子を用いた構成であり、図16及び図17は、EL素子を用いた構成である。
図14乃至図17に示す表示装置は、引き回し配線部711と、画素部702と、ソースドライバ回路部704と、FPC端子部708と、を有する。引き回し配線部711は、信号線710を有する。画素部702は、トランジスタ750及び容量素子790を有する。ソースドライバ回路部704は、トランジスタ752を有する。図15では、容量素子790が無い場合を示している。
図14に示す表示装置700は、液晶素子775を有する。液晶素子775は、導電層772、導電層774、及びこれらの間に液晶層776を有する。導電層774は、第2の基板705側に設けられ、共通電極としての機能を有する。また、導電層772は、トランジスタ750が有するソース電極またはドレイン電極と電気的に接続される。導電層772は、平坦化絶縁膜770上に形成され、画素電極として機能する。
図16に示す表示装置700は、発光素子782を有する。発光素子782は、導電層772、EL層786、及び導電膜788を有する。EL層786は、有機化合物、または無機化合物などの発光材料を有する。
また、図14乃至図17に示す表示装置700または表示装置700Aに、入力装置を設けてもよい。当該入力装置としては、例えば、タッチセンサ等が挙げられる。
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図18を用いて説明を行う。
以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態1で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
図19(A)に、画素回路400の回路図を示す。画素回路400は、トランジスタM1、トランジスタM2、容量C1、及び回路401を有する。また画素回路400には、配線S1、配線S2、配線G1、及び配線G2が接続される。
続いて、図19(B)を用いて、画素回路400の動作方法の一例を説明する。図19(B)は、画素回路400の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
期間T1では、配線G1と配線G2の両方に、トランジスタをオン状態にする電位を与える。また、配線S1には固定電位である電位Vrefを供給し、配線S2には第1データ電位Vwを供給する。
続いて期間T2では、配線G1にはトランジスタM1をオン状態とする電位を与え、配線G2にはトランジスタM2をオフ状態とする電位を与える。また、配線S1には第2データ電位Vdataを供給する。配線S2には所定の定電位を与える、またはフローティング状態としてもよい。
〔液晶素子を用いた例〕
図19(C)に示す画素回路400LCは、回路401LCを有する。回路401LCは、液晶素子LCと、容量C2とを有する。
図19(D)に示す画素回路400ELは、回路401ELを有する。回路401ELは、発光素子EL、トランジスタM3、及び容量C2を有する。
本実施の形態では、本発明の一態様を用いて作製することができる表示モジュールについて説明する。
本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
作製したトランジスタの構成は、実施の形態1で例示したトランジスタ100を援用できる。なおここでは、バックゲート電極を有するトランジスタ100Aと同一の工程を経てトランジスタ100を作製した。
続いて、上記で作製したトランジスタのId-Vg特性を測定した。
続いて、上記トランジスタの信頼性の評価として、GBT試験を行った。GBT試験では、トランジスタが形成されている基板を60℃に保持し、トランジスタのソースとドレインに0V、ゲートには20Vまたは-20Vの電圧を印加し、この状態を一時間保持した。ここでは特に、PBTS試験及びNBTIS試験について示す。なお、NBTIS試験では、約10000lxの白色LED光を試料に照射した。
図25(A)乃至図25(D)に、測定したトランジスタのId-Vg特性を示す。各図において、ドレイン電圧(Vd)の異なる2つのId-Vg特性と、Vd=10VのId-Vg特性から算出した電界効果移動度(μFE)とを合わせて示している。
続いて、図26(A)に試料A5のId-Vg特性を示す。上述のように試料A5は、半導体層に、第1の金属酸化物膜(IGZO(111))上に第2の金属酸化物膜(IGZO(516))を積層した積層膜を用いたトランジスタである。
まず、ガラス基板上に絶縁層として、上記実施例1で示した第2のゲート絶縁層と同様の条件により、厚さ約5nmの第1の酸化窒化シリコン膜、厚さ約130nmの第2の酸化窒化シリコン膜、及び厚さ約5nmの第3の酸化窒化シリコン膜を、それぞれプラズマCVD法により成膜した。
上記試料B1乃至B5について、それぞれTDS分析を行った。TDS分析は、30℃/minの昇温速度で行った。
まず、石英基板上に厚さ約50nmの第1の窒化シリコン膜と、厚さ約200nmの第2の窒化シリコン膜と、厚さ約50nmの第3の窒化シリコン膜と、厚さ約3nmの酸化窒化シリコン膜をプラズマCVD法により積層して形成した。
次に、電子スピン共鳴法(ESR:Electron Spin Resonance)を用いて試料C1乃至試料C4を評価した。
作製したトランジスタの構成は、実施の形態1で例示したトランジスタ100及びトランジスタ100Aを援用できる。すなわちここでは、バックゲート電極を有するトランジスタ100Aと、これと同一の工程で、バックゲート電極を有さないトランジスタ100を作製した。
続いて、上記で作製したトランジスタのId-Vg特性を測定した。
続いて、上記トランジスタの信頼性の評価として、GBT試験を行った。GBT試験では、トランジスタが形成されている基板を60℃に保持し、トランジスタのソースとドレインに0V、ゲートには20Vまたは-20Vの電圧を印加し、この状態を一時間保持した。ここでは特に、PBTS及びNBTIS試験について示す。なお、NBTIS試験では、約10000lxの白色LED光を試料に照射した。
図30(A)に、試料D1乃至試料D5(Sample D1~D5)のトランジスタのId-Vg特性を示す。各図において、ドレイン電圧(Vd)の異なる2つのId-Vg特性と、Vd=10VのId-Vg特性から算出した電界効果移動度(μFE)とを合わせて示している。
図31(A)に、試料E1乃至E5のトランジスタのId-Vg特性を示す。試料E1乃至試料E5においても、試料D1乃至試料D5と同様に、いずれの試料においても良好な電気特性が得られている。
図32(A)、及び図32(B)は、試料E1乃至試料E5における、デュアルゲートのトランジスタについての結果を示している。
本実施例では、PBTS試験におけるしきい値電圧の変動に関する考察を行った。具体的には、過剰酸素を有し、ガリウムの含有率の高い金属酸化物膜を半導体層108に用いると、PBTS試験におけるしきい値電圧の変動量が大きくなる理由について、第一原理計算の結果を用いて説明する。
Claims (8)
- 第1の絶縁層、第2の絶縁層、半導体層、金属酸化物層、及び第1の導電層を有し、
前記第1の絶縁層上に、前記半導体層、前記第2の絶縁層、前記金属酸化物層、及び前記第1の導電層が、この順で積層されており、
前記第2の絶縁層は、第1の絶縁膜、第2の絶縁膜、及び第3の絶縁膜が、この順で積層された積層構造を有し、
前記第1の絶縁膜、前記第2の絶縁膜、及び前記第3の絶縁膜は、それぞれ酸化物を含み、
前記第1の絶縁膜は、前記半導体層のチャネル形成領域と、ソース領域と、ドレイン領域と接する部分を有し、
前記半導体層は、インジウムと、酸素と、を含み、
前記金属酸化物層は、インジウムを含み、
前記金属酸化物層と、前記半導体層とは、インジウムの含有率が等しい又は概略等しく、
第2の導電層が、前記第1の絶縁層を介して前記半導体層と重なる領域に設けられ、
前記第1の絶縁層は、第4の絶縁膜、第5の絶縁膜、第6の絶縁膜、及び第7の絶縁膜がこの順に積層された積層構造を有し、
前記第7の絶縁膜は、酸化シリコンを含み、
前記第4の絶縁膜、前記第5の絶縁膜、及び前記第6の絶縁膜は、それぞれ窒化シリコンを含む、
半導体装置。 - 請求項1において、
前記半導体層は、ガリウムを含まない、
半導体装置。 - 請求項1または請求項2において、
前記半導体層は、亜鉛を含む、
半導体装置。 - 第1の絶縁層、第2の絶縁層、半導体層、金属酸化物層、及び第1の導電層を有し、
前記第1の絶縁層上に、前記半導体層、前記第2の絶縁層、前記金属酸化物層、及び前記第1の導電層が、この順で積層されており、
前記第2の絶縁層は、第1の絶縁膜、第2の絶縁膜、及び第3の絶縁膜が、この順で積層された積層構造を有し、且つ、前記第1の絶縁膜、前記第2の絶縁膜、及び前記第3の絶縁膜は、それぞれ酸化物を含み、
前記第1の絶縁膜は、前記半導体層のチャネル形成領域と、ソース領域と、ドレイン領域と接する部分を有し、
前記半導体層は、インジウムと、ガリウムと、酸素と、を含み、
前記半導体層は、インジウムの含有率が、ガリウムの含有率よりも高い領域を有し、
前記金属酸化物層は、インジウムを含み、
前記金属酸化物層と、前記半導体層とは、インジウムの含有率が等しい又は概略等しく、
第2の導電層が、前記第1の絶縁層を介して前記半導体層と重なる領域に設けられ、
前記第1の絶縁層は、第4の絶縁膜、第5の絶縁膜、第6の絶縁膜、及び第7の絶縁膜がこの順に積層された積層構造を有し、
前記第7の絶縁膜は、酸化シリコンを含み、
前記第4の絶縁膜、前記第5の絶縁膜、及び前記第6の絶縁膜は、それぞれ窒化シリコンを含む、
半導体装置。 - 請求項4において、
前記半導体層は、亜鉛を含み、
前記半導体層は、亜鉛の含有率が、ガリウムの含有率よりも高い領域を有する、
半導体装置。 - 第1の絶縁層、第2の絶縁層、第1の半導体層、第2の半導体層、金属酸化物層、及び第1の導電層を有し、
前記第1の絶縁層上に、前記第2の半導体層、前記第1の半導体層、前記第2の絶縁層、前記金属酸化物層、及び前記第1の導電層が、この順で積層されており、
前記第2の絶縁層は、第1の絶縁膜、第2の絶縁膜、及び第3の絶縁膜が、この順で積層された積層構造を有し、且つ、前記第1の絶縁膜、前記第2の絶縁膜、及び前記第3の絶縁膜は、それぞれ酸化物を含み、
前記第1の絶縁膜は、前記第1の半導体層の上面および側面と接する部分を有し、
前記第1の半導体層は、インジウムと、酸素と、を含み、
前記第2の半導体層は、インジウムと、亜鉛と、ガリウムと、酸素と、を含み、
前記第1の半導体層は、前記第2の半導体層と比較して、インジウムの含有率が高い領域を有し、
前記金属酸化物層は、インジウムを含み、
前記金属酸化物層と、前記第1の半導体層とは、インジウムの含有率が等しい又は概略等しく、
第2の導電層が、前記第1の絶縁層を介して前記第1の半導体層と重なる領域に設けられ、
前記第1の絶縁層は、第4の絶縁膜、第5の絶縁膜、第6の絶縁膜、及び第7の絶縁膜がこの順に積層された積層構造を有し、
前記第7の絶縁膜は、酸化シリコンを含み、
前記第4の絶縁膜、前記第5の絶縁膜、及び前記第6の絶縁膜は、それぞれ窒化シリコンを含む、
半導体装置。 - 請求項6において、
前記第1の半導体層は、亜鉛と、ガリウムと、を有し、
前記第1の半導体層は、ガリウムの含有率がインジウムの含有率よりも低く、且つ、亜鉛の含有率がガリウムの含有率よりも高い領域を有し、
前記第1の半導体層は、亜鉛の含有率が前記第2の半導体層と等しい領域、または亜鉛の含有率が前記第2の半導体層よりも高い領域を有する、
半導体装置。 - 請求項1乃至請求項7のいずれか一において、
前記第1の絶縁膜は、前記第2の絶縁膜よりも成膜速度の低い条件で形成された膜である、
半導体装置。
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