JP7450026B2 - ゲートインターフェース工学のための新規方法 - Google Patents

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Description

関連出願の相互参照
本出願は、その内容全体があらゆる目的で参照することによって本明細書に組み込まれる、２０１９年１０月４日出願の米国仮出願第６２／９１０，９７４号の優先権の利益を主張する。
本技術は、半導体システム、プロセス、及び機器に関する。より詳細には、本技術は、ゲート構造における材料形成を強化するための処理に関する。
論理ゲートの性能は、用いられる材料の特性、並びに構造層の厚さ及び面積に関係している。しかしながら、一部のゲート特性はデバイスのスケーリングに対応するように調整されることから、課題が生じる。例えば、酸化ケイ素ゲート誘電体を用いると、厚さが薄くなるにつれて静電容量が改善される可能性があり、これにより、より高いチャネル移動度及びより速いデバイス性能をもたらすことができる。しかしながら、厚さが減少し続けると、ゲートリークがデバイスに影響を与える可能性があり、また、デバイスの歩留まりを低下させる可能性がある。ゲートリークへの影響を制限しつつ、有効酸化物厚さを低減するために、高誘電率材料がゲート誘電体に採用されている。高誘電率材料の形成に関連する形態の問題に起因して、特定の高誘電率材料を最大化するための努力が制限されている。
したがって、高誘電率材料の性能を最大化し、高品質のデバイス及び構造の製造を可能にするために使用することができる、改善されたシステム及び方法が必要とされている。本技術は、これら及び他の必要性に対処するものである。
処理方法を実施して、高誘電率誘電体材料を含みうる半導体構造を製造することができる。該方法は、基板の表面から自然酸化物を除去することを含みうる。該方法は、基板に亜酸化窒素を供給し、表面を熱的にアニーリングして、酸化物含有インターフェースを形成することを含みうる。該方法は、半導体処理チャンバ内に含まれる基板に窒素含有前駆体又は酸素含有前駆体を供給することを含みうる。該方法は、窒素含有前駆体又は酸素含有前駆体を用いて、基板の露出した表面に反応性配位子を導入することを含みうる。該方法はまた、基板を覆う高誘電率誘電体材料を形成することも含みうる。
幾つかの実施形態では、自然酸化物を除去することは、その場乾式化学プロセスを含みうる。除去することは、第１の処理チャンバ内で実施されることを含んでよく、該方法はさらに、高誘電率誘電体材料を形成する前に基板を第１の処理チャンバから第２の処理チャンバへと移送することを含むことができる。該方法はまた、基板表面を雰囲気に曝露することなく、１つ以上の処理チャンバ内で実施される方法も含みうる。該方法は、自然酸化物を基板の表面から約２０Å又は最大で約２０Åの深さまで除去することを含みうる。幾つかの実施形態では、該方法は、基板に亜酸化窒素を供給し、表面を熱的にアニーリングして、最大で約５Åまでの厚さの酸化物含有インターフェースを形成することを含みうる。該方法は、原子層堆積プロセスを実施することを含む、高誘電率誘電体材料を形成することを含みうる。幾つかの実施形態では、窒素含有前駆体は、アンモニアであるか、又はアンモニアを含みうる。該方法は、アンモニアを供給している間、基板を約３００℃又はそれより高い温度で維持することを含みうる。幾つかの実施形態では、基板は、ケイ素含有材料であるか、又はそれを含みうる。幾つかの実施形態では、高誘電率誘電体材料は、ハフニウム、ジルコニウム、ケイ素、ランタン、アルミニウム、チタン、及びストロンチウムからなる群より選択される少なくとも１つの元素であるか、又はそれらを含みうる。
本技術の幾つかの実施形態はまた、半導体構造を形成する方法も包含しうる。該方法は、半導体処理チャンバ内に含まれる基板の表面から自然酸化物を除去することを含みうる。該方法は、基板に亜酸化窒素を供給し、表面を熱的にアニーリングして、酸化物含有インターフェースを形成することを含みうる。該方法は、基板を窒素含有前駆体又は酸素含有前駆体と接触させることによって基板を前処理することを含みうる。該方法は、前処理された基板を収容する第１の半導体処理チャンバ内で、前処理された基板を覆う高誘電率誘電体材料を形成することを含みうる。該方法は、基板を第２の半導体処理チャンバに移送することを含みうる。該方法はまた、高誘電率誘電体材料を後処理することも含みうる。
幾つかの実施形態では、自然酸化物を除去することは、その場乾式化学プロセスを含みうる。除去することは、第１の処理チャンバ内で実施されることを含んでよく、該方法はさらに、高誘電率誘電体材料を形成する前に基板を第１の処理チャンバから第２の処理チャンバに移送することを含みうる。該方法はまた、基板表面を雰囲気に曝露することなく、１つ以上の処理チャンバ内で実施される方法も含みうる。幾つかの実施形態では、後処理は、基板及び高誘電率誘電体材料を酸素含有前駆体又は窒素含有前駆体に曝露することを含みうる。該方法は、後処理の後に、高誘電率誘電体材料をアニーリングすることを含みうる。前処理用の窒素含有前駆体は、アンモニアであるか、又はアンモニアを含みうる。
本技術の幾つかの実施形態はまた、半導体構造を形成する方法も包含しうる。該方法は、半導体処理チャンバ内に含まれる基板の表面から自然酸化物を除去することを含みうる。該方法は、基板に亜酸化窒素を供給し、表面を熱的にアニーリングして、酸化物含有インターフェースを形成することを含みうる。該方法は、基板を約４００℃又はそれ以上の第１の温度で維持しつつ、基板を窒素含有前駆体又は酸素含有前駆体と接触させることによって、ケイ素含有材料を含む基板を前処理することを含みうる。該方法は、前処理された基板を第１の温度より低い第２の温度で維持しつつ、前処理された基板を覆う高誘電率誘電体材料を形成することを含みうる。該方法はまた、第１の温度よりも高いか又はほぼ同じ温度である第３の温度でアニーリングを実施することにより、高誘電率誘電体材料を後処理することも含みうる。
このような技術は、従来のシステム及び技法と比べて多くの利点を提供することができる。例えば、これらのプロセスは、高誘電率誘電体材料のより好ましい構造を製造することができる。加えて、製造された高誘電率材料は、従来形成されていた同じ高誘電率誘電体材料と比較して、ゲートリークの低減を特徴としうる。これら及び他の実施形態は、それらの利点及び特徴部の多くとともに、以下の説明及び添付の図と併せて、より詳細に説明される。
開示される技術の性質及び利点は、明細書の残りの部分及び図面を参照することによってさらに理解を深めることができる。
本技術の実施形態による例示的な処理システムの上面図 本技術の実施形態による半導体構造を形成する方法における選択された動作を示す図 本技術の実施形態による例示的な基板の概略的な断面図
幾つかの図は概略図として含まれている。図面は例示を目的とするものであり、特に縮尺が明確に述べられていない限り、縮尺が考慮されるべきではないことが理解されるべきである。さらには、概略図として、図面は理解を助けるために提供されており、現実的な表現と比較してすべての態様又は情報を含まない場合があり、説明目的のために誇張された素材を含む場合がある。
添付の図面において、類似の構成要素及び／又は特徴部は、同一の参照符号を有しうる。さらには、同種のさまざまな構成要素は、類似の構成要素間を区別する文字により、参照符号に従って区別することができる。本明細書において第１の参照符号のみが用いられる場合、その記載は、文字に関わりなく、同じ第１の参照符号を有する類似の構成要素のうちのいずれにも適用可能である。
論理ゲート構造がより小さい寸法へと縮小するにつれて、改善をもたらすために、新しい材料構造が求められている。高誘電率の誘電体を使用すると、酸化ケイ素などの材料を利用する従来のゲートスタックよりもゲートスタックの誘電率が高くなる。しかしながら、酸化ケイ素と同様に、材料の厚さが薄くなるにつれてゲートリークが増加する。例えば、有効酸化物の厚さが薄くなるにつれてゲートリークが増加する。したがって、ゲートリークと有効酸化物厚さとの間の逆の関係は、製造されるトランジスタ及びデバイスの性能に限界を形成する可能性がある。
高誘電率誘電体材料は、同様の厚さの酸化ケイ素よりも大きいチャネル移動度を提供しうる。業界はゲートリークを増加させることなく有効酸化物厚さをより薄くすることを求め続けていることから、既知の高誘電率材料の誘電率値を最大化するための努力は、その形態的特性の理由から限界に達しつつある。従来技術は、誘電率の上限を設定する可能性のある高誘電率材料の天然の特性と、新しい膜を組み込む試みにおけるその後のデバイスの改造を克服するのに苦労してきた。
本技術は高誘電率誘電体材料自体の特性を改善することにより、これらの問題を克服するものである。本技術の実施形態に従う特定の形態又は粒状構造を示す高誘電率誘電体材料を製造することにより、より高い誘電率及びその後の改善されたデバイス性能を可能にすることができる。例示的なデバイスにおける粒子形成を制御するために、処理を実施して、特定の粒子成長を誘発することができる活性化基板表面を提供すること、並びに形成後に膜を安定化することができ、これにより、より高い誘電率をもたらすことができる。
残りの開示は、本開示の技術を利用する特定の堆積及び処理プロセスを規定通りに識別するものであるが、本システム及び方法は、記載されたチャンバ内で起こりうる他のさまざまなプロセスに等しく適用可能であることが容易に理解されよう。したがって、本技術は、記載された処理及び堆積プロセスのみでの使用に限定されるとみなされるべきではない。本開示は、本技術による例示的なプロセスシーケンスの動作を説明する前に、堆積又は処理動作のある特定の要素を実行するために本技術とともに使用することができる１つの可能なシステムについて論じる。本技術は記載された装置に限定されず、論じられたプロセスは、任意の数の処理チャンバ及びシステム内で実施することができるものと理解されたい。
図１は、実施形態による堆積、エッチング、ベーキング、及び／又は硬化チャンバの処理システム１００の一実施形態の上面図を示している。図１に示されるツール又は処理システム１００は、複数の処理チャンバ１１４Ａ－Ｄ、移送チャンバ１１０、サービスチャンバ１１６、統合計測チャンバ１１７、及び一対のロードロックチャンバ１０６Ａ－Ｂを含むことができる。処理チャンバは、任意の数の構造又は構成要素、並びに任意の数又は任意の組合せの処理チャンバを含むことができる。
チャンバ間で基板を移送するために、移送チャンバ１１０は、ロボット輸送機構１１３を含むことができる。輸送機構１１３は、それぞれ、伸長可能なアーム１１３Ｂの遠位端に取り付けられた一対の基板輸送ブレード１１３Ａを有しうる。ブレード１１３Ａは、個々の基板を処理チャンバの内外へと運ぶために使用することができる。動作中、輸送機構１１３のブレード１１３Ａなどの基板輸送ブレードの１つは、チャンバ１０６Ａ－Ｂなどのロードロックチャンバの１つから基板Ｗを回収し、該基板Ｗを、例えば、チャンバ１１４Ａ－Ｄで以下に説明するような処理プロセスなどの処理の第１段階に運ぶことができる。チャンバは、記載された技術の個別又は組み合わせた動作を実施するために含まれうる。例えば、１つ以上のチャンバは、堆積又は形成動作を実施するように構成することができるが、他の１つ以上のチャンバは、前処理動作、及び／又は記載された１つ以上の後処理動作を実施するように構成することができる。任意の数の構成が本技術に含まれ、これはまた、半導体処理で通常実施される任意の数の追加の製造動作を実施することもできる。
チャンバが占有されている場合、ロボットは、処理が完了するまで待機し、その後、１つのブレード１１３Ａを用いてチャンバから処理された基板を取り外し、第２のブレード（図示せず）を用いて新しい基板を挿入することができる。基板が処理されると、該基板は次に処理の第２段階へと移動されうる。各移動について、輸送機構１１３は、概して、基板を運ぶ１つのブレードと、基板交換を実行するための空の１つのブレードとを有しうる。輸送機構１１３は、交換が達成されるまで各チャンバで待機することができる。
処理が処理チャンバ内で完了すると、輸送機構１１３は、基板Ｗを最後の処理チャンバから移動させ、基板Ｗをロードロックチャンバ１０６Ａ－Ｂ内のカセットへと輸送することができる。ロードロックチャンバ１０６Ａ－Ｂから、基板は、ファクトリインターフェース１０４へと移動されうる。ファクトリインターフェース１０４は、概して、大気圧式清浄環境内のポッドローダ１０５Ａ－Ｄとロードロックチャンバ１０６Ａ－Ｂとの間で基板を移送するように動作することができる。ファクトリインターフェース１０４内の清浄環境は、概して、例えばＨＥＰＡ濾過などの空気濾過プロセスを通じて提供することができる。ファクトリインターフェース１０４はまた、処理前に基板を適切に位置合わせするために使用することができる基板オリエンタ／アライナ（図示せず）も含みうる。ロボット１０８Ａ－Ｂなどの少なくとも１つの基板ロボットは、ファクトリインターフェース１０４内に位置決めされて、ファクトリインターフェース１０４内のさまざまな位置／場所間及びそれと通信する他の場所へと基板を輸送することができる。ロボット１０８Ａ－Ｂは、ファクトリインターフェース１０４内のトラックシステムに沿ってファクトリインターフェース１０４の第１の端部から第２の端部まで移動するように構成することができる。
処理システム１００は、制御信号を提供するための統合計測チャンバ１１７をさらに含むことができ、これは、処理チャンバ内で実施されるプロセスのいずれかに対する適応制御を提供することができる。統合計測チャンバ１１７は、厚さ、粗さ、組成など、さまざまな膜特性を測定するためのさまざまな計測デバイスのいずれかを含むことができ、該計測デバイスはさらに、臨界寸法、側壁角度、及び真空下での特徴部の高さなどの格子パラメータを自動化された方法で特徴付けることができる。
処理チャンバ１１４Ａ－Ｄの各々は、半導体構造の製造において１つ以上のプロセス工程を実施するように構成されてよく、任意の数の処理チャンバ及び処理チャンバの組合せをマルチチャンバ処理システム１００上で使用することができる。例えば、任意の処理チャンバは、周期的層堆積、原子層堆積、化学気相堆積、物理的気相堆積、並びに、エッチング、予洗浄、前処理、後処理、アニーリング、プラズマ処理、ガス抜き、配向、及び他の基板プロセスを含めた、任意の数の堆積プロセスを含む多くの基板処理動作を実施するように構成することができる。チャンバのいずれか又はチャンバの任意の組合せで実施されうる幾つかの特定のプロセスは、金属堆積、表面の洗浄及び準備、急速熱処理などの熱アニーリング、並びにプラズマ処理でありうる。他の任意のプロセスは、当業者によって容易に認識されるように、以下に説明される任意のプロセスを含む、マルチチャンバ処理システム１００内に組み込まれた特定のチャンバにおいても同様に実施することができる。
図２は、半導体構造を形成する方法２００を示しており、その動作は、例えば、前述のようにマルチチャンバ処理システム１００に組み込まれた１つ以上のチャンバ内で実施することができる。方法２００は、フロントエンド処理、堆積、エッチング、研磨、洗浄、又は記載された動作の前に実施することができる他の任意の動作を含めた、記載される方法動作の開始前の１つ以上の動作を含むことができる。該方法は、図に示されるように、本技術による方法に具体的に関連付けられても関連付けられていなくてもよい、幾つかの任意選択的な動作を含みうる。例えば、動作の多くは、より広い範囲の構造形成プロセスを提供するために記載されているが、それらは技術にとって重要ではなく、あるいは、以下でさらに論じられる代替的方法論によって実施されてもよい。方法２００は、図３Ａ－３Ｆに概略的に示される動作を説明しており、その図について、方法２００の動作と併せて説明されている。図３は部分的な概略図のみを示しており、基板は、図面に示されている態様を有する、任意の数のトランジスタセクション及び追加の材料を含むことができることが理解されるべきである。
方法２００は、半導体構造を特定の製造動作へと発展させるための任意選択的な動作を含みうる。幾つかの実施形態では、方法２００は、ベース構造上で実施することができるが、幾つかの実施形態では、該方法は、その後の他の材料形成において実施されてもよい。図３Ａに示されるように、半導体構造は、ある特定の処理が完了した後のデバイス３００を表しうる。例えば、基板３０５は、平面材料であってよく、あるいは、支柱、トレンチ、又は、本技術に同様に包含されると理解されるであろう他の構造として構成された、又はそれらを画成する、複数の材料を含みうる構造化されたデバイスであってもよい。基板３０５は、ケイ素、又はケイ素の酸化物、窒化物、及び炭化物などのケイ素含有材料、並びに構造内に組み込むことができる他の任意の材料を含む、任意の数の材料を含みうる。
１つ以上の材料層は、基板３０５の一部又は全部の上に形成され、また基板内に少なくとも部分的に形成されて、実施形態において平坦化又は構造化された材料でありうる構造を生成しうる。非限定的な例として、基板３０５は、ケイ素であるか、又はケイ素を含みうるか、あるいは酸化ケイ素など、追加の材料上に形成された表面量のケイ素を含むことができ、これは、ケイ素の露出表面を残す、酸化ケイ素の還元部分でありうる。基板３０５は、図３Ａに示される自然酸化物３１０を含みうる。幾つかの実施形態では、基板３０５の表面の露出した材料をエッチング、平坦化、又は他の方法で処理して、断続的なパターンを生成することができる。単一の過程として示されているが、デバイス３００は、示されている物体と類似していても異なっていてもよい任意の数の追加のセクションを含みうる、より大きいプロセス集積化の小さいセクションを含みうることが理解されるべきである。基板３０５は、半導体処理チャンバの処理領域に収容又は位置決めすることができ、方法２００を実施して、基板上に高誘電率誘電体材料などの半導体材料を製造することができる。
方法２００は、動作２０５において基板３０５から自然酸化物３１０を除去すること（図３Ａのように）を含みうる。自然酸化物３１０を除去することは、フッ素含有前駆体及び水素含有前駆体を流すことであるか、又はそれを含みうる。フッ素含有前駆体は、三フッ化窒素、並びに他の任意のフッ素含有前駆体であるか、又はそれらを含みうる。水素含有前駆体は、アミン基［－ＮＨ２］、又は他の窒素含有基又は水素含有基によって特徴付けることができる。例えば、水素含有前駆体は、１つの非限定的な例としてアンモニアなどの窒素と水素とを含有する前駆体であるか、又はそれを含みうる。流すことは、フッ素含有前駆体及び水素含有前駆体を遠隔プラズマ領域内へと流すことを含みうる。遠隔プラズマ領域は、基板処理領域に流体的に結合されうる。プラズマ放出物を生成するために、プラズマが形成されうる。フッ素含有前駆体の流量及び水素含有前駆体の流量は、水素原子のフッ素原子に対する流量比が１：２未満であることによって特徴付けることができる。自然酸化物３１０は、基板の表面に固体副生成物を形成しつつ、プラズマ放出物を基板処理領域に流すことによって除去される。特定の理論に縛られることは望まないが、この流れは、基板表面上にフッ素の層を残すことができ、これが、動作２１０でのインターフェース形成を促進し、フッ素終端は信頼性を高めるのに役立つ。固体副生成物は、基板の温度を固体副生成物の昇華温度より高くすることによって昇華される。昇華後、基板３０５は、自然酸化物を含まないか、又は実質的に含まない。除去することは、自然酸化物を約２０Å又は最大で約２０Åの深さまで除去することであるか、又はそれを含みうる。
方法２００は、Ｈ２、ＮＦ３、及び／又はＮＨ３プラズマ副生成物への図３Ａの基板３０５などの基板の同時曝露を包含する遠隔プラズマ支援ドライエッチングプロセスでありうるＳｉＣｏｎｉ（商標）エッチングを、動作２０５において含むことができる。動作２０５における自然酸化物の除去は、基板表面が雰囲気又は酸素含有環境に曝露されないであろう、その場乾式化学プロセスによるものでありうる。動作２０５における自然酸化物の除去は、方法２００の幾つかの実施形態では、第１の処理チャンバ内で実施することができる。方法２００は、動作２２０のように高誘電率誘電体材料を形成する前に、基板を第１の処理チャンバから第２の処理チャンバへと移送することを含みうる。方法２００は、基板表面を雰囲気又は空気に曝露することなく、１つ以上の処理チャンバ内で動作を実施することを含みうる。方法２００は、動作２０５における除去の間、システム１００内に真空を維持することを含みうる。集積真空を維持することにより、表面汚染を有利に低減することができる。移送は、単一のプラットフォーム上の１つ以上のチャンバ間で行われる場合もあれば、複数のプラットフォーム上のチャンバ間で行われる場合もある。しかしながら、単一のプラットフォームを利用することにより、酸素環境への基板の曝露を回避することをより確実にすることができる。
方法２００は、動作２１０で、亜酸化窒素を供給し、基板表面を熱的にアニーリングして、酸化物含有インターフェースを形成することを含みうる。図３Ｂのように基板３０５に供給される亜酸化窒素３１５は、図３Ｃのように、自然酸化物を含まない表面を有する基板３０５のどのくらいが酸化されて酸化物含有インターフェース３２０を形成することができるかを制御するのに役立ちうる。動作２１０は、水素及び／又は酸素を利用する従来の熱技術と比較して、より低速で酸化が行われる、その場蒸気発生プロセスなどの蒸気を使用した熱ベースの反応を含みうる。窒素は酸素の担体として機能することができ、インターフェース又は基板の一部にはならない場合がある。形成された酸化物含有インターフェースは、高品質かつ高度に秩序化されうる（欠陥のない、又は実質的に欠陥のない結晶構造を意味する）。これにより、動作２１５での前処理などの後続の動作での窒素がチャネル領域に密接にアクセスするのを防ぎ、したがって漏れを防ぐことができる、インターフェース３２０を提供することができる。得られる酸化物含有インターフェース３２０は二酸化ケイ素を含みうる。形成された酸化物含有インターフェース３２０は、約５Å又は最大で約５Åの厚さを有しうる。方法２００は、動作２０５で、より厚い自然酸化物を除去することを含むことができ、該自然酸化物は、後続の動作において、より薄い酸化物含有インターフェース３２０で置き換えることができる。
方法２００は、動作２１５において、前処理前駆体を基板に供給することを含みうる。前処理前駆体は、窒素含有前駆体又は酸素含有前駆体であるか、若しくはそれらを含みうる。前駆体は、基板と接触することができ、図３Ｄに配位子３２０として示されている反応性配位子を基板の露出した表面に形成又は導入することができる。従来の技術とは異なり、本技術は、後続の動作で高誘電率誘電体材料の秩序ある成長を生成するように構成された前処理を利用することができる。
例えば、幾つかの実施形態では、基板は、ケイ素の露出した表面であるか、又はそれを含みうる。基板３０５は、それ自体がケイ素でありうるか、又はケイ素表面を提示するように還元又は改質された他のケイ素含有材料でありうる。基板３０５が酸化ケイ素を含みうる１つの非限定的な例として、最初の前処理は、例えば水素含有前駆体を用いて、構造の表面から酸素を除去することを含みうる。次に、ケイ素の薄い表面層を露出させることができる。特定の理論に縛られることは望まないが、ケイ素は、幾つかの実施形態では、酸化ケイ素と比較して、窒素含有前駆体を受け取るための改善された塩基特性を提供することができる。これにより、ある特定の高誘電率誘電体材料の優れた形成が可能になりうる。
前処理前駆体は、任意の窒素含有又は酸素含有前駆体であるか、又はそれらを含みうる。酸素含有前駆体は、基板３０５の表面に組み込むことができるヒドロキシル基［－ＯＨ］によって特徴付けることができる。窒素含有前駆体は、アミン基［－ＮＨ２］、又は他の窒素含有基によって特徴付けることができる。例えば、窒素含有前駆体は、１つの非限定的な例としてアンモニアなどの窒素と水素とを含有する前駆体、又は窒素及び酸素含有前駆体、又は窒素を含む他の任意の前駆体であるか、若しくはそれらを含みうる。
幾つかの実施形態における表面終端は、ヒドロキシル基又はアミン基終端表面であるか、若しくはそれらを含みうる。方法２００は、次に、動作２２０で、基板を覆う高誘電率誘電体材料を形成することを含みうる。本技術は、高誘電率材料の形成又は堆積を包含しうるが、幾つかの実施形態では、形成動作２２０は、原子層堆積、又は他の任意の原子層堆積チャンバであるか、若しくはそれらを含みうる。形成は、基板表面を前処理した直後に実施することができ、前処理と同じチャンバ内で、又はシステム１００などの同じシステムに組み込まれた追加のチャンバなど、追加のチャンバ内で実施することができる。幾つかの実施形態では、基板が前処理チャンバから堆積又は形成チャンバへと移送される間、真空状態を維持させることができ、これにより、空気への基板の曝露を制限することができる。
原子層堆積プロセスを実施して高誘電率誘電体材料を形成する場合には、金属含有前駆体を基板に供給して、前処理された表面と反応させることができる。例えば、前処理から基板上に露出された反応性配位子と相互作用するために、遷移金属含有前駆体、貧金属含有前駆体、又はランタニド金属含有前駆体が処理チャンバに供給されうる。次に、酸素含有前駆体が、その後の金属含有前駆体のパージなどの第２の動作で供給されうる。これにより、図３Ｅに示されるように、原子層堆積によって、層３３０ａなどの酸化物層が生成されうる。１つの非限定的な例では、酸化ハフニウム膜を生成するために、第１の動作でハフニウム含有前駆体が供給され、第２の動作で酸化剤が供給されてもよい。追加の金属含有前駆体は、ジルコニウム含有材料を製造するためのジルコニウム含有前駆体、並びに追加の金属酸化物構造を製造するための他の任意の数の金属含有前駆体を含みうる。ハフニウム含有前駆体の場合、及び同様に任意の代替となる金属の場合、前駆体は、ハフニウムが組み込まれている、ハロゲン含有前駆体、酸素含有前駆体、水素含有前駆体、又は炭素含有前駆体であるか、若しくはそれらを含みうる。
酸化剤については、金属含有材料と反応することができる任意の酸素含有前駆体を使用することができる。例えば、酸素含有前駆体は、水、二原子酸素、オゾン、ヒドロキシル含有前駆体又はアルコール、窒素及び酸素含有前駆体、局所的又は遠隔的に増強された酸素を含むプラズマ強化酸素、又は基板の上に金属酸化物材料層を生成するためにハフニウムなどの金属とともに組み込むことができる、酸素を含む他の任意の材料であるか、若しくはそれらを含みうる。この場合も、上記の金属含有材料のいずれかを本技術の実施形態で使用することができ、ハフニウム、ジルコニウム、ケイ素、ランタン、アルミニウム、チタン、ストロンチウム、又はこれらの材料の組合せ、例えばケイ酸ハフニウムなどを含みうるが、これらに限定されない、グループ化された金属のいずれかを含むことができる。
本技術の実施形態による前処理が行われる場合、金属含有材料の構造は、より均一な粒状構造を生成するために規則正しい方式で形成又は堆積されうる。これは、ケイ素などのより構造化された表面材料上に前処理前駆体の反応性配位子を形成することによって生成することができる。加えて、ある特定の条件で前処理曝露を実施することにより、さらなる改善をもたらすことができる。
前処理は、前駆体及び／又は基板表面を活性化するように構成された温度で実施することができる。例えば、窒素と水素とを含有する前駆体を前処理前駆体として使用することができる状況では、前駆体を供給している間、基板を約３００℃又はそれより高い温度で維持されうる。同様に、酸素含有前駆体を用いた前処理もまた、基板温度を約３００℃又はそれ以上に維持しつつ、実施することができる。任意の前処理動作では、基板はまた、約４００℃又はそれ以上、約５００℃又はそれ以上、約６００℃又はそれ以上、約７００℃又はそれ以上、約８００℃又はそれ以上、又はそれより高い温度で維持することができる。前処理の温度が約５００℃以下に低下すると、効果が低下する可能性がある。同様に、温度が約７００℃又はそれ以上に上昇すると、核形成が改善されない可能性があり、過剰な前駆体が表面に組み込まれる可能性があり、これによりデバイスの移動度が低下する可能性がある。その結果として、幾つかの実施形態では、温度は、前処理中に、約５００℃から約７００℃の間に維持することができる。
同様に、曝露時間は、窒素含有前駆体の組み込みの量に影響を与える可能性があり、したがって、製造されたデバイスの移動度損失を制限するために、前駆体の曝露は約３分以下とすることができ、幾つかの実施形態では、曝露時間は、約２．５分以下、約２分以下、約１．５分以下、約１分以下、約４５秒以下、約３０秒以下、約１５秒以下でありうるか、又はそれより低くなりうる。適切な量のアミン基が組み込まれると、形成を実施することができる。原子層形成を含めた形成は任意の温度で実施することができるが、幾つかの実施形態では、原子層堆積は、動作が同じチャンバ内で行われるか、異なるチャンバ内で行われるかにかかわらず、ほぼ前処理が行われる温度又はそれ以下の温度で実施することができる。例えば、原子層堆積は、前処理温度に対して第２の温度で実施することができ、形成温度は、実施形態では約５００℃以下であってよく、約４５０℃以下、約４００℃以下、約３５０℃以下、約３００℃以下、約２５０℃以下、又はそれより低くなりうる。
高誘電率材料の層が形成又は堆積された後に、１つ以上の後処理を実施することができる。幾つかの実施形態では、任意選択的な動作２２５において材料を後処理するために、基板は、堆積チャンバから別のチャンバ又はチャンバセットへと移送されうる。上で説明したものと同様に、移送は、複数のチャンバを有する単一の処理システムで行うことができ、したがって、これらのチャンバのいずれかから又はそれらの間の移送は、真空状態を維持しつつ、実施することができる。次に、方法２００は、任意選択的な動作２３０によって示されるように、１つ以上の追加の後処理動作を含みうる。後処理動作は、同じクラスタツール上の複数のチャンバを含む、１つ以上のチャンバ内で実施される１つ以上の動作を含みうる。後処理動作は、酸化、窒化、及び／又は熱アニーリングを含みうる。
上記のように、前処理動作は、過剰な前駆体が基板に組み込まれるのを制限しつつ、前述の均一な成長をもたらすのに十分な終端部分を提供するために実施することができる。例えば、組み込まれた窒素インターフェースは、製造されたトランジスタの移動度、又はキャリアが構造内を移動することができる速度を低下させる可能性がある。上記の前処理は、高誘電率膜のスケーリングをさらに改善することができるが、制御されていない場合には、この前処理は実際にデバイスの移動度を低下させる可能性がある。しかしながら、幾つかの実施形態では、１つの後処理は、前処理動作で使用することができる第１の酸素含有前駆体と比較して、形成された高誘電率材料を第２の酸素含有前駆体で酸化することを含みうる。
例えば、上記の酸素含有前駆体のいずれかを利用する酸化動作を実施して、形成後に膜をさらに酸化することができる。高誘電率膜の堆積又は形成は、多孔質膜、又は構造内に空孔を含む膜を生成しうる。酸化動作を実施することにより、酸素種は、層３３０ｂによって示されるように、膜充填空孔に浸透することができ、かつ上記の前の動作で形成されなかった場合に任意選択的な層３２０などの高誘電率材料のインターフェースに酸化物材料を生成しうる。これにより、アミン末端基由来の下地インターフェースを改善することができ、デバイスの移動性能を向上させることができる。下地酸化物層の過度の増加を制限するために、酸化動作は、限られた時間で実施されてよく、前述の時間範囲のいずれか内で実施することができる。
後処理動作は、使用する場合、前処理窒素含有前駆体と比較して、基板を第２の窒素含有前駆体とさらに接触させることをさらに含みうる。第２の窒素含有前駆体は、上述した任意の窒素含有前駆体を含むことができ、窒素ガス、並びに他に記載された任意の窒素含有前駆体を含むことができる。第２の窒素含有前駆体は、プラズマ活性化又はプラズマ増強窒素含有前駆体、熱的に活性化された窒素、若しくは、他の一部の窒素前駆体を含むことができ、これらは、窒素ラジカル又は窒素原子を高誘電率構造内に組み込むことができ、これにより、膜を安定化することができるか又は膜を平衡状態に落ち着かせることができる。酸化動作とは異なり、窒化は、酸化ケイ素などの下層の厚さを増加させず、生成された膜の誘電率値をわずかに増加させうる。
構造的及び電気的特性を維持するために、窒素の組み込みを制御して、膜への組み込みを制限することができる。幾つかの実施形態では、後処理窒化は、高誘電率膜の表面領域に約２０原子％以下の窒素を組み込むことができ、約１５原子％以下の窒素、約１０原子％以下の窒素、約８原子％以下の窒素、約６原子％以下の窒素、約４原子％以下の窒素、約２原子％以下の窒素、又はそれより低い窒素を組み込むことができる。幾つかの実施形態では、約３原子％から約７原子％の間の組み込みは、より高い窒素の組み込みよりも高い誘電率値を維持することができ、また、より低い窒素の組み込みよりも膜をよりよく安定化させることができる。表面領域とは、材料の露出した表面を意味しうるが、窒素の組み込みは膜内の任意の距離に及ぶ可能性があり、また、一貫しているか、又は材料全体にわたって減少勾配を形成しうる。
後処理酸化又は窒化は、前に述べた温度のいずれかで実施することができるが、幾つかの実施形態では、後処理酸化及び／又は窒化は、約５００℃又はそれより低い温度範囲で実施することができ、実施されている動作に応じて、約４００℃以下、約３００℃以下、約２００℃以下、約１００℃以下、又はそれより低い温度範囲で実施することができる。
後処理アニーリングは、記載された後処理動作のいずれかを含む任意の操作の後に、実施することができる。後処理アニーリングは、前の動作が行われる任意のチャンバ内で実施されるか、又は、例えば急速熱アニーリングプロセスを実施するように構成されたものなど、異なるチャンバへの移送を含みうる。この場合も、チャンバは他のチャンバと同じプラットフォームに組み込むことができ、真空状態を維持しつつ、チャンバ間の移動を可能にすることができる。後処理アニーリングは、膜結合をさらに位置合わせし、膜をさらに安定させることができる。実施形態では、後処理アニーリングは、第１の温度に対して第３の温度で実施することができ、ここで、第３の温度はほぼ第１の温度であるか、又はそれより高い温度でありうる。例えば、後処理アニーリングは、約４００℃又はそれより高い温度で実施することができ、実施形態では、約５００℃以上、約６００℃以上、約７００℃以上、約８００℃以上、約９００℃以上、若しくはそれより高い温度で実施することができる。
本技術の実施形態による前処理及び／又は後処理を実施することにより、改善された高誘電率材料を製造することができる。高誘電率材料の層は、約数ナノメートル又はそれ以下を含む任意の厚さに製造することができる。しかしながら、本技術によって生成される好ましい粒状構造に起因して、ゲートリーク性能を損なうことなく、より薄い有効酸化物厚さを製造することができる。本技術によって製造された高誘電率材料は、約１０又はそれより大きい誘電率値によって特徴付けることができ、また、約１５以上、約２０以上、約２１以上、約２２以上、約２３以上、約２４以上、約２５以上、又はそれより大きい誘電率値によって特徴付けることができる。
上記のように、本技術はさらに、従来の技術と比較して改善された誘電率を可能にする。加えて、製造された粒状構造の理由から、膜に関連するゲートリーク電流は、同様の厚さの酸化ケイ素膜のゲートリーク電流の約１０分の１以下にすることができ、ゲートリーク電流は、同様の厚さの酸化ケイ素膜のゲートリーク電流の約１００分の１以下、酸化ケイ素の同様の厚さの膜の約１０００分の１以下、同様の厚さの酸化ケイ素膜の約１／５，０００以下、同様の厚さの酸化ケイ素膜の約１／１０，０００以下、同様の厚さの酸化ケイ素膜の約１／２０，０００以下、同様の厚さの酸化ケイ素膜の約１／５０，０００以下、同様の厚さの酸化ケイ素膜の約１／１００，０００以下、又はそれより低くなりうる。本技術の実施形態による膜を製造することにより、従来の技術と比較して、膜の電気的特性を向上させることができる有益な形態を有する、形成された膜を製造することができる。
前述の記載では、説明を目的として、本技術のさまざまな実施形態の理解をもたらすために、多くの詳細が述べられてきた。しかしながら、これらの詳細の幾つかを含まずに、又はさらなる詳細と共に、ある特定の実施形態を実施しすることができることは、当業者とって明白であろう。
幾つかの実施形態を開示してきたが、実施形態の趣旨から逸脱することなく、さまざまな修正、代替構成、及び等価物を使用することができることは、当業者に認識されよう。さらには、本技術を不必要に不明瞭にすることを避けるために、幾つかのよく知られているプロセス及び要素については説明されていない。したがって、上記の説明は、本技術の範囲を限定するものと解釈すべきではない。
値の範囲が提示される場合、文脈がそうでないことを明確に指示しない限り、その範囲の上限と下限の間の下限値の単位の最小部分までの各介入値も具体的に開示されることが理解される。任意の記載値又は記載された範囲内の記載されていない介在値と、その記載範囲内の他の任意の記載値又は介在値との間の任意の狭い範囲も包含される。これらのより小さい範囲の上限と下限は、独立して範囲に含まれるか、又ははその範囲から除外される場合があり、より小さい範囲に限界値のいずれかが含まれる、どちらも含まれない、又は両方が含まれる各範囲もこの技術範囲に包含され、指定範囲内の具体的に除外された任意の限界値の対象となる。指定された範囲内に一方又は両方の限界値が含まれる場合、それらの含まれた限界値のいずれか又は両方を除外する範囲も含まれる。
本明細書及び添付の特許請求の範囲で用いられるように、単数形「１つの（a）」、「１つの（an）」、及び「その（the）」は、文脈上別途明示しない限り複数の指示対象を含む。したがって、例えば、「１つの層」への言及は、複数のこのような層を含み、「その前駆体」への言及は、１つ以上の前駆体及び当業者に知られているその等価物への言及を含む、等々である。
また、「含む（comprise(s)）」、「含んでいる（comprising）」、「含有する（contain(s)）」、「含有している（containing）」、「含む（include(s)）」、及び「含んでいる（including）」という語句は、本明細書及び添付の特許請求の範囲で用いられた場合、記載された特徴、整数、構成要素、又は工程の存在を特定することが意図されているが、１つ以上の他の特徴、整数、構成要素、工程、作用、又は群の存在又は追加を除外するものではない。

Claims (15)

  1. 半導体構造を形成する方法であって、
    基板の表面から自然酸化物を除去すること、
    前記基板に亜酸化窒素を供給し、前記表面を熱的にアニーリングして、酸化物含有インターフェースを形成すること、
    前記基板に窒素含有前駆体又は酸素含有前駆体を供給すること、
    前記窒素含有前駆体又は前記酸素含有前駆体を用いて、前記酸化物含有インターフェースに反応性配位子を導入することであって、５００℃から６００℃の間の温度において実施される、反応性配位子を導入すること、及び
    前記酸化物含有インターフェースを覆う高誘電率誘電体材料を形成すること
    を含む、方法。
  2. 前記除去することが、その場乾式化学プロセスを含み、ここで、前記除去が第１の処理チャンバで実施され、かつ前記方法が、前記高誘電率誘電体材料を形成する前に、前記基板を前記第１の処理チャンバから第２の処理チャンバへと移送することをさらに含む、請求項１に記載の半導体構造を形成する方法。
  3. 前記基板に亜酸化窒素を供給し、前記表面を熱的にアニーリングすることが、最大で５Åまでの厚さの酸化物含有インターフェースを形成する、請求項１に記載の半導体構造を形成する方法。
  4. 前記高誘電率誘電体材料を形成した後に、熱アニーリングを実施することをさらに含む、請求項１に記載の半導体構造を形成する方法。
  5. 前記高誘電率誘電体材料を形成することが、金属ハロゲン化物及び水を利用して原子層堆積プロセスを実施することを含む、請求項１に記載の半導体構造を形成する方法。
  6. 前記窒素含有前駆体がアンモニアを含み、前記アンモニアを供給する間、前記基板が３００℃又はそれより高い温度で維持される、請求項１に記載の半導体構造を形成する方法。
  7. 前記高誘電率誘電体材料が、ハフニウム、ジルコニウム、ケイ素、ランタン、アルミニウム、チタン、及びストロンチウムからなる群より選択される少なくとも１つの元素を含む、請求項１に記載の半導体構造を形成する方法。
  8. 半導体構造を形成する方法であって、
    第１の半導体処理チャンバ内に含まれる基板の表面から自然酸化物を除去すること、
    真空条件を壊すことなく、前記基板を第２の半導体処理チャンバに移送すること、
    前記基板に亜酸化窒素を供給し、前記表面を熱的にアニーリングして、前記第２の半導体処理チャンバ内で酸化物含有インターフェース層を形成すること、
    前記酸化物含有インターフェース層の厚さを実質的に維持しつつ、かつ前記基板を５００℃から６００℃の間の温度で維持しつつ、前記基板を窒素含有前駆体又は酸素含有前駆体と接触させることによって、前記酸化物含有インターフェース層を前処理すること、
    真空条件を壊すことなく、前記基板を第３の半導体処理チャンバに移送すること、
    前記前処理された基板を収容する前記第３の半導体処理チャンバ内で、前記前処理された酸化物含有インターフェース層を覆う高誘電率誘電体材料を形成すること、
    真空条件を壊すことなく、前記基板を第４の半導体処理チャンバに移送すること、及び
    窒素処理を用いて前記高誘電率誘電体材料を後処理して、１０％から２０％の間の窒素を挿入すること
    を含む、方法。
  9. 前記除去することが、その場乾式化学プロセスを含む、請求項８に記載の半導体構造を形成する方法。
  10. 前記自然酸化物を除去する前に熱アニーリングを実施することをさらに含む、請求項８に記載の半導体構造を形成する方法。
  11. 前記方法が、前記基板の前記表面を雰囲気に曝露することなく、１つ以上の処理チャンバ内で実施される、請求項８に記載の半導体構造を形成する方法。
  12. 前記後処理することが、前記基板及び高誘電率誘電体材料を窒素含有前駆体に曝露することを含む、請求項８に記載の半導体構造を形成する方法。
  13. 前記後処理の後に、前記高誘電率誘電体材料をアニーリングすることをさらに含む、請求項８に記載の半導体構造を形成する方法。
  14. 処理システムであって、
    亜酸化窒素を基板の表面に供給し、前記表面を熱的にアニーリングして、酸化物含有インターフェースを形成するように構成された第１の処理チャンバ、
    前記酸化物含有インターフェースを覆う高誘電率誘電体材料を形成するように構成された第２の処理チャンバ、
    窒素含有前駆体を前記基板に供給するように構成された第３の処理チャンバ、及び
    真空環境を壊すことなく、処理チャンバ間で前記基板を移送するように構成されたロボット
    を含む、処理システム。
  15. プラズマ処理を実施して、前記基板の表面から自然酸化物を除去するように構成された第４の処理チャンバ、及び
    窒素含有前駆体又は酸素含有前駆体を前記基板に供給するように構成された処理チャンバであって、前記窒素含有前駆体又は前記酸素含有前駆体を供給して、前記窒素含有前駆体又は前記酸素含有前駆体を用いて前記酸化物含有インターフェースに反応性配位子を導入する、処理チャンバ
    をさらに含む、請求項１４に記載の処理システム。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004303894A (ja) 2003-03-31 2004-10-28 Semiconductor Leading Edge Technologies Inc 半導体装置および半導体装置の製造方法
JP2008500741A (ja) 2004-05-21 2008-01-10 アプライド　マテリアルズ　インコーポレイテッド 高誘電率誘電体材料の安定化
JP2009529789A (ja) 2006-03-09 2009-08-20 アプライド マテリアルズ インコーポレイテッド 低エネルギープラズマシステムを用いた高誘電率トランジスタゲートを製造するための方法及び装置
JP2014506013A (ja) 2011-02-04 2014-03-06 アプライド マテリアルズ インコーポレイテッド ＳｉＯ２のインシトゥ気相表面活性化

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003291319A1 (en) * 2002-11-08 2004-06-03 Aviza Technology, Inc. Nitridation of high-k dielectrics
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US20050153571A1 (en) * 2003-11-17 2005-07-14 Yoshihide Senzaki Nitridation of high-k dielectric films
US7115530B2 (en) * 2003-12-03 2006-10-03 Texas Instruments Incorporated Top surface roughness reduction of high-k dielectric materials using plasma based processes
JP4219838B2 (ja) * 2004-03-24 2009-02-04 シャープ株式会社 半導体基板の製造方法、並びに半導体装置の製造方法
US7323423B2 (en) * 2004-06-30 2008-01-29 Intel Corporation Forming high-k dielectric layers on smooth substrates
US7888217B2 (en) * 2005-10-20 2011-02-15 Applied Materials, Inc. Method for fabricating a gate dielectric of a field effect transistor
US7964514B2 (en) * 2006-03-02 2011-06-21 Applied Materials, Inc. Multiple nitrogen plasma treatments for thin SiON dielectrics
KR102627458B1 (ko) * 2016-09-13 2024-01-19 삼성전자주식회사 알루미늄 화합물과 이를 이용한 박막 형성 방법 및 집적회로 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004303894A (ja) 2003-03-31 2004-10-28 Semiconductor Leading Edge Technologies Inc 半導体装置および半導体装置の製造方法
JP2008500741A (ja) 2004-05-21 2008-01-10 アプライド　マテリアルズ　インコーポレイテッド 高誘電率誘電体材料の安定化
JP2009529789A (ja) 2006-03-09 2009-08-20 アプライド マテリアルズ インコーポレイテッド 低エネルギープラズマシステムを用いた高誘電率トランジスタゲートを製造するための方法及び装置
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