JP7449697B2 - Semiconductor integrated circuit device - Google Patents

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本発明は、ゲートアレイを有する半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device having a gate array.

ゲートアレイは、ＬＳＩ内に基本セルを規則的に配置することによって構成されており、製造工数を短くできる、メタル配線層レベルで回路を簡単に修正できる等の利点がある。
特許文献１は、たとえば、ゲートが分離された、一対のｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴからなる基本セルを含む半導体集積回路装置を開示している。当該半導体集積回路装置は、基本セルが規則的に配列されたゲートアレイを有している。 A gate array is constructed by regularly arranging basic cells within an LSI, and has advantages such as being able to shorten the number of manufacturing steps and easily modifying the circuit at the metal wiring layer level.
Patent Document 1, for example, discloses a semiconductor integrated circuit device including a basic cell consisting of a pair of p-type MOSFET and n-type MOSFET whose gates are separated. The semiconductor integrated circuit device has a gate array in which basic cells are regularly arranged.

特開２００８－１０３４８８号公報JP2008-103488A

一方で、ゲートアレイは、基本セルのパターンが決まっているため、スタンダードセル方式に比べてセル面積を小さくすることが難しいという課題がある。
そこで、本発明の目的は、従来に比べて基本セルの長さを短くできるゲートアレイを備える半導体集積回路装置を提供することである。 On the other hand, gate arrays have a fixed basic cell pattern, so there is a problem in that it is difficult to reduce the cell area compared to the standard cell method.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor integrated circuit device including a gate array that allows the length of basic cells to be shorter than that of the prior art.

本発明の一の局面に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１電源配線および前記第２電源配線の少なくとも一方の下方に配置され、かつ前記第１方向に沿って点在しているバックゲート用の第３拡散層とを含む。 A semiconductor integrated circuit device according to one aspect of the present invention includes a first power supply wiring arranged on a semiconductor substrate and extending in a first direction, and a first power supply wiring extending in the first direction and spaced apart from the first power supply wiring. a second power supply wiring; a first diffusion layer for a p-channel MOSFET disposed in a region between the first power supply wiring and the second power supply wiring; the first power supply wiring and the second power supply wiring; a second diffusion layer for an n-channel MOSFET, which is a region between and arranged on the second power supply wiring side with respect to the first diffusion layer; , a first gate electrode spanning the first diffusion layer, a second gate electrode extending in the second direction and spanning the second diffusion layer, and the first power wiring and the second power wiring. and a third diffusion layer for a back gate disposed below at least one side and scattered along the first direction.

本発明の他の局面に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１拡散層の、前記第１方向における前記第１ゲート電極の両側から、前記第１電源配線の下方の領域へ選択的に延びる一対の第１コンタクト部とを含む。 A semiconductor integrated circuit device according to another aspect of the present invention includes a first power supply wiring arranged on a semiconductor substrate and extending in a first direction; and a first power supply wiring extending in the first direction and spaced apart from the first power supply wiring. a second power supply wiring; a first diffusion layer for a p-channel MOSFET disposed in a region between the first power supply wiring and the second power supply wiring; the first power supply wiring and the second power supply wiring; a second diffusion layer for an n-channel MOSFET, which is a region between and arranged on the second power supply wiring side with respect to the first diffusion layer; , a first gate electrode spanning the first diffusion layer; a second gate electrode extending in the second direction and spanning the second diffusion layer; and a second gate electrode extending in the second direction and spanning the second diffusion layer; a pair of first contact portions selectively extending from both sides of the first gate electrode to a region below the first power supply wiring.

図１は、本発明の一実施形態に係る半導体集積回路装置の回路セルのレイアウトの一例を示す模式的な平面図である。FIG. 1 is a schematic plan view showing an example of the layout of a circuit cell of a semiconductor integrated circuit device according to an embodiment of the present invention. 図２は、本発明の一実施形態に係る半導体集積回路装置を構成する基本セル（ゲートアレイ）のレイアウトの一例（第１形態）を示す模式的な平面図である。FIG. 2 is a schematic plan view showing an example (first embodiment) of the layout of a basic cell (gate array) constituting a semiconductor integrated circuit device according to an embodiment of the present invention. 図３は、図２の二点鎖線IIIで囲まれた部分の拡大図である。FIG. 3 is an enlarged view of the portion surrounded by the two-dot chain line III in FIG. 図４は、図３のIV－IV断面を示す図である。FIG. 4 is a diagram showing a cross section taken along the line IV-IV in FIG. 3. 図５は、図３のV－V断面を示す図である。FIG. 5 is a diagram showing a cross section taken along the line VV in FIG. 3. 図６は、図３のVI－VI断面を示す図である。FIG. 6 is a diagram showing a VI-VI cross section in FIG. 3. 図７は、図３のVII－VII断面を示す図である。FIG. 7 is a diagram showing a VII-VII cross section in FIG. 3. 図８は、図３のVIII－VIII断面を示す図である。FIG. 8 is a diagram showing a cross section taken along line VIII-VIII in FIG. 3. 図９は、本発明の一実施形態に係る半導体集積回路装置を構成する基本セル（ゲートアレイ）のレイアウトの一例（第２形態）を示す模式的な平面図である。FIG. 9 is a schematic plan view showing an example (second embodiment) of the layout of a basic cell (gate array) constituting a semiconductor integrated circuit device according to an embodiment of the present invention. 図１０は、図９の二点鎖線Ｘで囲まれた部分の拡大図である。FIG. 10 is an enlarged view of the portion surrounded by the two-dot chain line X in FIG. 図１１は、図１０のXI－XI断面を示す図である。FIG. 11 is a diagram showing a cross section taken along the line XI-XI in FIG. 図１２は、図１０のXII－XII断面を示す図である。FIG. 12 is a cross-sectional view taken along the line XII-XII in FIG. 10. 図１３は、図１０のXIII－XIII断面を示す図である。FIG. 13 is a diagram showing a cross section taken along the line XIII-XIII in FIG. 10. 図１４は、図１０のXIV－XIV断面を示す図である。FIG. 14 is a cross-sectional view taken along the line XIV-XIV in FIG. 10. 図１５は、図１０のXV－XV断面を示す図である。FIG. 15 is a cross-sectional view taken along the line XV-XV in FIG. 10. 図１６は、図２の基本セル（ゲートアレイ）の変形例を示す図である。FIG. 16 is a diagram showing a modification of the basic cell (gate array) of FIG. 2. In FIG. 図１７は、図１０の基本セル（ゲートアレイ）の変形例を示す図である。FIG. 17 is a diagram showing a modification of the basic cell (gate array) of FIG. 10. 図１８は、図２の基本セル（ゲートアレイ）の変形例を示す図である。FIG. 18 is a diagram showing a modification of the basic cell (gate array) of FIG. 2.

＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の第１実施形態に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１電源配線および前記第２電源配線の少なくとも一方の下方に配置され、かつ前記第１方向に沿って点在しているバックゲート用の第３拡散層とを含む。 <Embodiments of the present invention>
First, embodiments of the present invention will be listed and described.
A semiconductor integrated circuit device according to a first embodiment of the present invention includes a first power supply wiring arranged on a semiconductor substrate and extending in a first direction, and a first power supply wiring extending in the first direction and spaced apart from the first power supply wiring. a second power supply wiring; a first diffusion layer for a p-channel MOSFET disposed in a region between the first power supply wiring and the second power supply wiring; the first power supply wiring and the second power supply wiring; and a second diffusion layer for an n-channel MOSFET disposed on the second power wiring side with respect to the first diffusion layer; a first gate electrode extending in the second direction and spanning the second diffusion layer; a second gate electrode extending in the second direction and spanning the second diffusion layer; the first power supply wiring; and the second power supply wiring. and a third diffusion layer for a back gate disposed below at least one of the back gates and scattered along the first direction.

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルが第１電源配線と第２電源配線との間の領域に配置されているため、第１電源配線および第２電源配線が基本セル内に配置されていない。これにより、基本セル内のスペースを、他の配線レイアウトに使用することができるので、基本セル内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、第２方向におけるｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルの長さを短くすることができる。なお、基本セルは、複数の半導体素子を含むレイアウト上の基本単位と定義されてもよい。 According to this configuration, since the basic cell including the p-channel MOSFET and the n-channel MOSFET is arranged in the region between the first power supply wiring and the second power supply wiring, the first power supply wiring and the second power supply wiring is not placed within the base cell. This allows the space within the basic cell to be used for other wiring layouts, thereby improving the wiring performance within the basic cell. As a result, there is more space for wiring layout, so the length of the basic cell including the p-channel MOSFET and the n-channel MOSFET in the second direction can be shortened. Note that a basic cell may be defined as a basic unit on a layout including a plurality of semiconductor elements.

さらに、バックゲート用の第３拡散層が、第１電源配線および第２電源配線の少なくとも一方の下方に配置され、かつ第１方向に沿って点在していることによって、第１電源配線および／または第２電源配線の下方の領域であり、かつ第３拡散層が形成されていない領域を有効利用することができる。
本発明の第１実施形態に係る半導体集積回路装置では、前記第３拡散層は、前記第１電源配線の下方に配置され、前記第１拡散層とは反対導電型であり、かつｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含み、前記半導体集積回路装置は、前記第１拡散層から、前記第１電源配線の下方であり、かつ前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域まで選択的に延びる第１コンタクト部を含んでいてもよい。 Furthermore, the third diffusion layer for the back gate is disposed below at least one of the first power supply wiring and the second power supply wiring and is scattered along the first direction, so that the third diffusion layer for the first power supply wiring and Alternatively, a region below the second power supply wiring and in which the third diffusion layer is not formed can be effectively utilized.
In the semiconductor integrated circuit device according to the first embodiment of the present invention, the third diffusion layer is disposed below the first power supply wiring, has a conductivity type opposite to that of the first diffusion layer, and is of a p-channel type. The semiconductor integrated circuit device includes a third diffusion layer for a MOSFET, and the semiconductor integrated circuit device is located below the first power supply wiring from the first diffusion layer, and the third diffusion layer for the p-channel MOSFET is formed. The first contact portion may include a first contact portion that selectively extends to an area where the first contact portion does not exist.

この構成によれば、第１電源配線の下方の領域であり、かつ第３拡散層が形成されていない領域を、第１拡散層への電源供給のための第１コンタクト部として有効利用することができる。これにより、第１拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を一層向上させることができる。
本発明の第１実施形態に係る半導体集積回路装置では、前記第１ゲート電極は、互いに離れている１ペアの第１ゲート電極を含み、前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアのｐチャネル型ＭＯＳＦＥＴが構成されており、前記第１コンタクト部は、前記１ペアの第１ゲート電極の間の前記第１拡散層から延びていてもよい。 According to this configuration, the region below the first power supply wiring and in which the third diffusion layer is not formed can be effectively used as the first contact portion for supplying power to the first diffusion layer. Can be done. Thereby, there is no need to route wiring for power supply to the first diffusion layer inside the basic cell, so that the wiring performance within the basic cell can be further improved.
In the semiconductor integrated circuit device according to the first embodiment of the present invention, the first gate electrode includes a pair of first gate electrodes spaced apart from each other; One pair of p-channel type MOSFETs is configured by the first diffusion layer between one gate electrode and the first diffusion layers on both sides of the one pair of first gate electrodes, and the first contact portion is , may extend from the first diffusion layer between the pair of first gate electrodes.

本発明の第１実施形態に係る半導体集積回路装置では、前記第２方向における前記第１拡散層の長さは、０．９５μｍ～１．４８μｍであってもよい。
本発明の第１実施形態に係る半導体集積回路装置では、前記第３拡散層は、前記第２電源配線の下方に配置され、前記第２拡散層とは反対導電型であり、かつｎチャネル型ＭＯＳＦＥＴ用の第３拡散層を含み、前記半導体集積回路装置は、前記第２拡散層から、前記第２電源配線の下方であり、かつ前記ｎチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域まで選択的に延びる第２コンタクト部を含んでいてもよい。 In the semiconductor integrated circuit device according to the first embodiment of the present invention, the length of the first diffusion layer in the second direction may be 0.95 μm to 1.48 μm.
In the semiconductor integrated circuit device according to the first embodiment of the present invention, the third diffusion layer is arranged below the second power supply wiring, has a conductivity type opposite to that of the second diffusion layer, and is of an n-channel type. The semiconductor integrated circuit device includes a third diffusion layer for a MOSFET, and the semiconductor integrated circuit device is located below the second power wiring from the second diffusion layer, and the third diffusion layer for the n-channel MOSFET is formed. The second contact portion may also include a second contact portion that selectively extends to an area where the contact area is not present.

この構成によれば、第２電源配線の下方の領域であり、かつ第３拡散層が形成されていない領域を、第２拡散層への電源供給のための第２コンタクト部として有効利用することができる。これにより、第２拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を一層向上させることができる。
本発明の第１実施形態に係る半導体集積回路装置では、前記第２ゲート電極は、互いに離れている１ペアの第２ゲート電極を含み、前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアのｎチャネル型ＭＯＳＦＥＴが構成されており、前記第２コンタクト部は、前記１ペアの第２ゲート電極の間の前記第２拡散層から延びていてもよい。 According to this configuration, the region below the second power supply wiring and in which the third diffusion layer is not formed can be effectively used as the second contact portion for supplying power to the second diffusion layer. Can be done. Thereby, there is no need to route wiring for supplying power to the second diffusion layer within the basic cell, so that the wiring performance within the basic cell can be further improved.
In the semiconductor integrated circuit device according to the first embodiment of the present invention, the second gate electrode includes a pair of second gate electrodes separated from each other, the second gate electrode of the pair, the second gate electrode of the pair A pair of n-channel MOSFETs is configured by the second diffusion layer between the two gate electrodes and the second diffusion layers on both sides of the pair of second gate electrodes, and the second contact portion is , may extend from the second diffusion layer between the pair of second gate electrodes.

本発明の第１実施形態に係る半導体集積回路装置では、前記第２方向における前記第２拡散層の長さは、０．８１μｍ～１．３４μｍであってもよい。
本発明の第１実施形態に係る半導体集積回路装置では、前記第１ゲート電極の前記第２電源配線側の端部と、前記第２ゲート電極の前記第１電源配線側の端部とが一体的に接続されていてもよい。 In the semiconductor integrated circuit device according to the first embodiment of the present invention, the length of the second diffusion layer in the second direction may be 0.81 μm to 1.34 μm.
In the semiconductor integrated circuit device according to the first embodiment of the present invention, an end of the first gate electrode on the second power wiring side and an end of the second gate electrode on the first power wiring side are integrated. may be connected to each other.

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴのゲート電極を共通にすることによって、第１ゲート電極および第２ゲート電極のそれぞれに接続する配線を減らすことができる。その結果、基本セル内の配線の自由度が向上するため、基本セル内の配線性を一層向上させることができる。
本発明の第１実施形態に係る半導体集積回路装置は、前記第１ゲート電極と前記第２ゲート電極との接続部分で定義され、前記第１ゲート電極および前記第２ゲート電極よりも幅広なゲートコンタクト部を含んでいてもよい。 According to this configuration, by making the gate electrodes of the p-channel MOSFET and the n-channel MOSFET common, the number of wirings connected to each of the first gate electrode and the second gate electrode can be reduced. As a result, the degree of freedom in wiring within the basic cell is improved, so that the wiring performance within the basic cell can be further improved.
In the semiconductor integrated circuit device according to the first embodiment of the present invention, the gate electrode is defined by a connecting portion between the first gate electrode and the second gate electrode, and is wider than the first gate electrode and the second gate electrode. It may also include a contact portion.

本発明の第１実施形態に係る半導体集積回路装置では、前記第２方向における前記第１電源配線と前記第２電源配線との距離は、３．３８μｍ～３．４０μｍであってもよい。
本発明の第１実施形態に係る半導体集積回路装置では、１ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されていてもよい。 In the semiconductor integrated circuit device according to the first embodiment of the present invention, a distance between the first power supply wiring and the second power supply wiring in the second direction may be 3.38 μm to 3.40 μm.
In the semiconductor integrated circuit device according to the first embodiment of the present invention, a basic cell including a total of four MOSFETs, one pair of the p-channel MOSFET and one pair of the n-channel MOSFET, connects the first power supply wiring and the A plurality of regions between the second power supply wiring and the second power supply wiring may be arranged along the first direction.

本発明の第２実施形態に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第１拡散層の、前記第１方向における前記第１ゲート電極の両側から、前記第１電源配線の下方の領域へ選択的に延びる一対の第１コンタクト部とを含む。 A semiconductor integrated circuit device according to a second embodiment of the present invention includes a first power supply wiring arranged on a semiconductor substrate and extending in a first direction, and a first power supply wiring extending in the first direction and spaced apart from the first power supply wiring. a second power supply wiring; a first diffusion layer for a p-channel MOSFET disposed in a region between the first power supply wiring and the second power supply wiring; the first power supply wiring and the second power supply wiring; and a second diffusion layer for an n-channel MOSFET disposed on the second power wiring side with respect to the first diffusion layer; a first gate electrode extending in the second direction and spanning the first diffusion layer; a second gate electrode extending in the second direction and spanning the second diffusion layer; and a second gate electrode extending in the second direction and spanning the second diffusion layer; a pair of first contact portions selectively extending from both sides of the first gate electrode to a region below the first power supply wiring.

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルが第１電源配線と第２電源配線との間の領域に配置されているため、第１電源配線および第２電源配線が基本セル内に配置されていない。これにより、基本セル内のスペースを、他の配線レイアウトに使用することができるので、基本セル内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、第２方向におけるｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルの長さを短くすることができる。なお、基本セルは、複数の半導体素子を含むレイアウト上の基本単位と定義されてもよい。 According to this configuration, since the basic cell including the p-channel MOSFET and the n-channel MOSFET is arranged in the region between the first power supply wiring and the second power supply wiring, the first power supply wiring and the second power supply wiring is not placed within the base cell. This allows the space within the basic cell to be used for other wiring layouts, thereby improving the wiring performance within the basic cell. As a result, there is more space for wiring layout, so the length of the basic cell including the p-channel MOSFET and the n-channel MOSFET in the second direction can be shortened. Note that a basic cell may be defined as a basic unit on a layout including a plurality of semiconductor elements.

さらに、第１電源配線の下方の領域を、第１拡散層への電源供給のための第１コンタクト部として有効利用することができる。これにより、第１拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を向上させることができる。
本発明の第２実施形態に係る半導体集積回路装置では、前記第１ゲート電極は、互いに離れている１ペアの第１ゲート電極を含み、前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアの前記ｐチャネル型ＭＯＳＦＥＴが構成されており、前記第１コンタクト部は、前記１ペアの第１ゲート電極の両側の前記第１拡散層から延びていてもよい。 Furthermore, the region below the first power supply wiring can be effectively used as a first contact portion for supplying power to the first diffusion layer. Thereby, there is no need to route wiring for supplying power to the first diffusion layer within the basic cell, so that wiring performance within the basic cell can be improved.
In the semiconductor integrated circuit device according to the second embodiment of the present invention, the first gate electrode includes a pair of first gate electrodes separated from each other, the first gate electrode of the pair, the first gate electrode of the pair of One pair of the p-channel type MOSFET is constituted by the first diffusion layer between one gate electrode and the first diffusion layer on both sides of the one pair of first gate electrodes, and the first contact portion may extend from the first diffusion layer on both sides of the pair of first gate electrodes.

本発明の第２実施形態に係る半導体集積回路装置では、前記第１電源配線の下方の領域は、前記一対の第１コンタクト部の延出方向に沿う一対の第１仮想線に重なる一対の第１領域と、前記一対の第１領域に挟まれた第２領域とを含み、前記半導体集積回路装置は、前記第２領域に前記一対の第１コンタクト部から離れて配置された第３拡散層をさらに含んでいてもよい。 In the semiconductor integrated circuit device according to the second embodiment of the present invention, a region below the first power supply wiring includes a pair of first power wiring lines that overlap a pair of first virtual lines along an extending direction of the pair of first contact parts. and a second region sandwiched between the pair of first regions, the semiconductor integrated circuit device includes a third diffusion layer disposed in the second region apart from the pair of first contact portions. may further include.

この構成によれば、第１電源配線の下方の領域であり、かつ第１コンタクト部と重ならない領域を、バックゲート用の第３拡散層として有効利用することができる。これにより、基本セル内の配線性を一層向上させることができる。
本発明の第２実施形態に係る半導体集積回路装置では、前記第３拡散層は、前記第１拡散層とは反対導電型であり、かつ前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含んでいてもよい。 According to this configuration, a region below the first power supply wiring and not overlapping with the first contact portion can be effectively used as the third diffusion layer for the back gate. Thereby, the wiring performance within the basic cell can be further improved.
In the semiconductor integrated circuit device according to the second embodiment of the present invention, the third diffusion layer has a conductivity type opposite to that of the first diffusion layer, and includes a third diffusion layer for the p-channel MOSFET. You can stay there.

本発明の第３実施形態に係る半導体集積回路装置は、半導体基板上に配置され、第１方向に延びる第１電源配線と、前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、前記第２拡散層の、前記第１方向における前記第２ゲート電極の両側から、前記第２電源配線の下方の領域へ選択的に延びる一対の第２コンタクト部とを含む。 A semiconductor integrated circuit device according to a third embodiment of the present invention includes a first power supply wiring arranged on a semiconductor substrate and extending in a first direction, and a first power supply wiring extending in the first direction and spaced apart from the first power supply wiring. a second power supply wiring; a first diffusion layer for a p-channel MOSFET disposed in a region between the first power supply wiring and the second power supply wiring; the first power supply wiring and the second power supply wiring; and a second diffusion layer for an n-channel MOSFET disposed on the second power wiring side with respect to the first diffusion layer; a first gate electrode extending in the second direction and spanning the second diffusion layer; a second gate electrode extending in the second direction and spanning the second diffusion layer; and a first gate electrode extending in the second direction and spanning the second diffusion layer; a pair of second contact portions selectively extending from both sides of the second gate electrode to a region below the second power supply wiring.

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルが第１電源配線と第２電源配線との間の領域に配置されているため、第１電源配線および第２電源配線が基本セル内に配置されていない。これにより、基本セル内のスペースを、他の配線レイアウトに使用することができるので、基本セル内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、第２方向におけるｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴを含む基本セルの長さを短くすることができる。なお、基本セルは、複数の半導体素子を含むレイアウト上の基本単位と定義されてもよい。 According to this configuration, since the basic cell including the p-channel MOSFET and the n-channel MOSFET is arranged in the region between the first power supply wiring and the second power supply wiring, the first power supply wiring and the second power supply wiring is not placed within the base cell. This allows the space within the basic cell to be used for other wiring layouts, thereby improving the wiring performance within the basic cell. As a result, there is more space for wiring layout, so the length of the basic cell including the p-channel MOSFET and the n-channel MOSFET in the second direction can be shortened. Note that a basic cell may be defined as a basic unit on a layout including a plurality of semiconductor elements.

さらに、第２電源配線の下方の領域を、第２拡散層への電源供給のための第２コンタクト部として有効利用することができる。これにより、第２拡散層への電源供給のための配線を基本セル内に引き回す必要がないので、基本セル内の配線性を向上させることができる。
本発明の第３実施形態に係る半導体集積回路装置では、前記第２ゲート電極は、互いに離れている１ペアの第２ゲート電極を含み、前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアの前記ｎチャネル型ＭＯＳＦＥＴが構成されており、前記第２コンタクト部は、前記１ペアの第２ゲート電極の両側の前記第２拡散層から延びていてもよい。 Furthermore, the region below the second power supply wiring can be effectively used as a second contact portion for supplying power to the second diffusion layer. Thereby, it is not necessary to route wiring for supplying power to the second diffusion layer within the basic cell, so that wiring performance within the basic cell can be improved.
In the semiconductor integrated circuit device according to the third embodiment of the present invention, the second gate electrode includes a pair of second gate electrodes spaced apart from each other, and the second gate electrode of the pair and the second gate electrode of the pair of second gate electrodes are separated from each other. The second diffusion layer between the two gate electrodes and the second diffusion layers on both sides of the pair of second gate electrodes constitute one pair of the n-channel MOSFETs, and the second contact portion may extend from the second diffusion layer on both sides of the pair of second gate electrodes.

本発明の第３実施形態に係る半導体集積回路装置では、前記第２電源配線の下方の領域は、前記一対の第２コンタクト部の延出方向に沿う一対の第２仮想線に重なる一対の第３領域と、前記一対の第３領域に挟まれた第４領域とを含み、前記半導体集積回路装置は、前記第４領域に前記一対の第２コンタクト部から離れて配置された第４拡散層をさらに含んでいてもよい。 In the semiconductor integrated circuit device according to the third embodiment of the present invention, a region below the second power supply wiring includes a pair of second imaginary lines that overlap with a pair of second imaginary lines along an extending direction of the pair of second contact parts. and a fourth region sandwiched between the pair of third regions, the semiconductor integrated circuit device includes a fourth diffusion layer disposed in the fourth region apart from the pair of second contact portions. may further include.

この構成によれば、第２電源配線の下方の領域であり、かつ第２コンタクト部と重ならない領域を、バックゲート用の第４拡散層として有効利用することができる。これにより、基本セル内の配線性を一層向上させることができる。
本発明の第３実施形態に係る半導体集積回路装置では、前記第４拡散層は、前記第２拡散層とは反対導電型であり、かつ前記ｎチャネル型ＭＯＳＦＥＴ用の第４拡散層を含んでいてもよい。 According to this configuration, a region below the second power supply wiring and which does not overlap with the second contact portion can be effectively used as the fourth diffusion layer for the back gate. Thereby, the wiring performance within the basic cell can be further improved.
In the semiconductor integrated circuit device according to the third embodiment of the present invention, the fourth diffusion layer has a conductivity type opposite to that of the second diffusion layer, and includes a fourth diffusion layer for the n-channel MOSFET. You can stay there.

本発明の第２および第３実施形態に係る半導体集積回路装置では、前記第２方向における前記第１拡散層の長さＬ１に対する、前記第２方向における前記第２拡散層の長さＬ２の比（Ｌ２／Ｌ１）は、０．４５～０．７０であってもよい。
本発明の第２および第３実施形態に係る半導体集積回路装置では、前記第１ゲート電極の前記第２電源配線側の端部と、前記第２ゲート電極の前記第１電源配線側の端部とが一体的に接続されていてもよい。 In the semiconductor integrated circuit devices according to the second and third embodiments of the present invention, the length L 2 of the second diffusion layer in the second direction is relative to the length L 1 of the first diffusion layer in the second direction. The ratio (L 2 /L 1 ) may be 0.45 to 0.70.
In the semiconductor integrated circuit devices according to the second and third embodiments of the present invention, an end portion of the first gate electrode on the second power wiring side, and an end portion of the second gate electrode on the first power wiring side. may be integrally connected.

この構成によれば、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴのゲート電極を共通にすることによって、第１ゲート電極および第２ゲート電極のそれぞれに接続する配線を減らすことができる。その結果、基本セル内の配線の自由度が向上するため、基本セル内の配線性を一層向上させることができる。
本発明の第２および第３実施形態に係る半導体集積回路装置は、前記第１ゲート電極と前記第２ゲート電極との接続部分で形成され、前記第１ゲート電極および前記第２ゲート電極よりも幅広なゲートコンタクト部を含んでいてもよい。 According to this configuration, by making the gate electrodes of the p-channel MOSFET and the n-channel MOSFET common, the number of wirings connected to each of the first gate electrode and the second gate electrode can be reduced. As a result, the degree of freedom in wiring within the basic cell is improved, so that the wiring performance within the basic cell can be further improved.
The semiconductor integrated circuit device according to the second and third embodiments of the present invention is formed at a connecting portion between the first gate electrode and the second gate electrode, and is formed at a connecting portion between the first gate electrode and the second gate electrode. A wide gate contact portion may be included.

本発明の第２および第３実施形態に係る半導体集積回路装置では、前記第２方向における前記第１電源配線と前記第２電源配線との距離は、４．０７μｍ～４．０９μｍであっていてもよい。
本発明の第２および第３実施形態に係る半導体集積回路装置では、１ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されていてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施の形態を、添付図面を参照して詳細に説明する。 In the semiconductor integrated circuit devices according to the second and third embodiments of the present invention, the distance between the first power supply wiring and the second power supply wiring in the second direction is 4.07 μm to 4.09 μm. Good too.
In the semiconductor integrated circuit devices according to the second and third embodiments of the present invention, a basic cell consisting of a total of four MOSFETs, one pair of the p-channel MOSFET and one pair of the n-channel MOSFET, is connected to the first power source. A plurality of regions between the wiring and the second power supply wiring may be arranged along the first direction.
<Detailed description of embodiments of the present invention>
Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の一実施形態に係る半導体集積回路装置１の回路セル４，５，６のレイアウトの一例を示す模式的な平面図である。
半導体集積回路装置１は、所定の機能を果たす電子回路の素子が多数搭載された電子部品（ＩＣ）である。半導体集積回路装置１は、外形を構成する樹脂パッケージ２と、樹脂パッケージ２から露出する複数の端子３（アウタリード）とを含む。 FIG. 1 is a schematic plan view showing an example of the layout of circuit cells 4, 5, and 6 of a semiconductor integrated circuit device 1 according to an embodiment of the present invention.
The semiconductor integrated circuit device 1 is an electronic component (IC) equipped with a large number of electronic circuit elements that perform predetermined functions. The semiconductor integrated circuit device 1 includes a resin package 2 forming an outer shape and a plurality of terminals 3 (outer leads) exposed from the resin package 2.

樹脂パッケージ２内には、複数の回路セル４，５，６が配置されている。この実施形態では、第１回路セル４、第２回路セル５および第３回路セル６が、それぞれ、複数の端子３に電気的に接続された態様で配置されている。
複数の回路セル４，５，６は、様々な回路を含むことができる。複数の回路セル４，５，６、たとえば、ＮＡＮＤ、ＮＯＲ等の論理回路や、ＡＤ変換器やコンパレータ等のアナログ回路を含んでいてもよい。複数の回路セル４，５，６は、互いに面積が異なっていてもよく、この実施形態では、第３回路セル６が、第１回路セル４および第２回路セル５に比べて広い面積で形成されている。以下では、第１回路セル４の内部構成について説明する。 Inside the resin package 2, a plurality of circuit cells 4, 5, and 6 are arranged. In this embodiment, a first circuit cell 4, a second circuit cell 5, and a third circuit cell 6 are arranged in such a manner that they are each electrically connected to a plurality of terminals 3.
The plurality of circuit cells 4, 5, 6 can include various circuits. The plurality of circuit cells 4, 5, and 6 may include logic circuits such as NAND and NOR, and analog circuits such as AD converters and comparators. The plurality of circuit cells 4, 5, and 6 may have different areas, and in this embodiment, the third circuit cell 6 is formed with a larger area than the first circuit cell 4 and the second circuit cell 5. has been done. Below, the internal configuration of the first circuit cell 4 will be explained.

図２は、半導体集積回路装置１の第１回路セル４を構成する基本セル（ゲートアレイ）のレイアウトの一例（第１形態）を示す模式的な平面図である。図３は、図２の二点鎖線IIIで囲まれた部分の拡大図である。図４は、図３のIV－IV断面を示す図である。図５は、図３のV－V断面を示す図である。図６は、図３のVI－VI断面を示す図である。図７は、図３のVII－VII断面を示す図である。図８は、図３のVIII－VIII断面を示す図である。 FIG. 2 is a schematic plan view showing an example (first form) of the layout of basic cells (gate arrays) constituting the first circuit cell 4 of the semiconductor integrated circuit device 1. FIG. 3 is an enlarged view of the portion surrounded by the two-dot chain line III in FIG. FIG. 4 is a diagram showing a cross section taken along the line IV-IV in FIG. 3. FIG. 5 is a diagram showing a cross section taken along the line VV in FIG. 3. FIG. 6 is a diagram showing a VI-VI cross section in FIG. 3. FIG. 7 is a diagram showing a VII-VII cross section in FIG. 3. FIG. 8 is a diagram showing a cross section taken along line VIII-VIII in FIG. 3.

図２に示すように、第１回路セル４では、半導体基板７の上に、第１電源配線８および第２電源配線９が配置されている。第１電源配線８および第２電源配線９は、一方が正側の配線（電源のプラス側に接続されるＶＤＤ配線）であり、他方が負側の配線（電源のマイナス側に接続されるＶＳＳ配線）である。この実施形態では、第１電源配線８が正側の配線であり、第２電源配線９が負側の配線である。 As shown in FIG. 2, in the first circuit cell 4, a first power supply wiring 8 and a second power supply wiring 9 are arranged on a semiconductor substrate 7. One of the first power supply wiring 8 and the second power supply wiring 9 is a positive wiring (VDD wiring connected to the positive side of the power supply), and the other is a negative wiring (VSS wiring connected to the negative side of the power supply). wiring). In this embodiment, the first power supply wiring 8 is the positive side wiring, and the second power supply wiring 9 is the negative side wiring.

第１電源配線８および第２電源配線９は、本発明の第１方向の一例としてのＸ方向に沿って延びている。第１電源配線８および第２電源配線９は、Ｘ方向に直交する本発明の第２方向の一例としてのＹ方向において互いに離れている。これにより、第１電源配線８と第２電源配線９との間には、複数の素子（この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２）が配置される素子配置領域１０が形成されている。 The first power supply wiring 8 and the second power supply wiring 9 extend along the X direction, which is an example of the first direction of the present invention. The first power supply wiring 8 and the second power supply wiring 9 are separated from each other in the Y direction, which is an example of the second direction of the present invention orthogonal to the X direction. As a result, an element arrangement region 10 is formed between the first power supply wiring 8 and the second power supply wiring 9, in which a plurality of elements (in this embodiment, a p-channel MOSFET 11 and an n-channel MOSFET 12) are arranged. ing.

この実施形態では、それぞれ帯状の第１電源配線８および第２電源配線９が、Ｘ方向に沿って互いに平行に延びており、第１電源配線８と第２電源配線９との間に、第１電源配線８および第２電源配線９よりも幅広な帯状の素子配置領域１０が形成されている。たとえば、第１電源配線８と第２電源配線９の幅（配線幅）が、０．２８μｍ～０．３０μｍであり、第１電源配線８と第２電源配線９との距離（素子配置領域１０の幅Ｗ１）が、３．３８μｍ～３．４０μｍであってもよい。 In this embodiment, a first power supply wiring 8 and a second power supply wiring 9 each having a strip shape extend parallel to each other along the X direction, and a first power supply wiring 8 and a second power supply wiring 9 each have a strip shape. A strip-shaped element arrangement region 10 wider than the first power supply wiring 8 and the second power supply wiring 9 is formed. For example, the width (wiring width) of the first power supply wiring 8 and the second power supply wiring 9 is 0.28 μm to 0.30 μm, and the distance between the first power supply wiring 8 and the second power supply wiring 9 (element arrangement area 10 The width W 1 ) may be 3.38 μm to 3.40 μm.

素子配置領域１０には、所定のパターンで形成された複数の基本セル１３が、ゲートアレイで敷き詰められている。ここで、基本セル１３は、複数の半導体素子を含むレイアウト上の基本単位と定義される。たとえば、所望の論理を構成するための基本となる論理ゲート（たとえば、ＮＡＮＤゲート、ＮＯＲゲート等）を構成可能な複数の素子（ＭＯＳＦＥＴ）の集合体と定義されてもよい。この実施形態では、１ペアのｐチャネル型ＭＯＳＦＥＴ１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１２で構成されたものを基本セル１３と定義してもよい。１ペアのｐチャネル型ＭＯＳＦＥＴ１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１２は、それぞれ、共通のレイアウトで形成されている。そして、１ペアのｐチャネル型ＭＯＳＦＥＴ１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１２の合計４つのＭＯＳＦＥＴを含むパターンを基本セル１３とし、当該基本セル１３が、素子配置領域１０をＸ方向に沿って複数配列されている。 In the element arrangement region 10, a plurality of basic cells 13 formed in a predetermined pattern are laid out in a gate array. Here, the basic cell 13 is defined as a basic unit on the layout including a plurality of semiconductor elements. For example, it may be defined as an aggregate of a plurality of elements (MOSFETs) that can constitute a basic logic gate (for example, a NAND gate, a NOR gate, etc.) for constructing a desired logic. In this embodiment, the basic cell 13 may be defined as one composed of one pair of p-channel type MOSFET 11 and one pair of n-channel type MOSFET 12. One pair of p-channel type MOSFET 11 and one pair of n-channel type MOSFET 12 are each formed in a common layout. A basic cell 13 is a pattern including a total of four MOSFETs, one pair of p-channel MOSFET 11 and one pair of n-channel MOSFET 12, and a plurality of basic cells 13 are arranged in the element arrangement region 10 along the X direction. ing.

次に、主に図３～図８を参照して、各基本セル１３の構造について、より具体的に説明する。
半導体基板７は、たとえばシリコン基板等で構成されていてもよく、この実施形態では、ｐ型のシリコン基板で構成されている。
半導体基板７には、互いに隣り合う基本セル１３の間、および各基本セル１３においてｐチャネル型ＭＯＳＦＥＴ１１とｎチャネル型ＭＯＳＦＥＴ１２との間に素子分離部１４が形成されている。素子分離部１４は、この実施形態では、トレンチ１５に埋め込まれた絶縁膜１６によって構成されたＳＴＩ（Shallow Trench Isolation）構造によって構成されている。むろん、素子分離部１４は、ＳＴＩ構造に制限されず、たとえば、ＬＯＣＯＳ等のフィールド酸化膜によって構成されていてもよい。 Next, the structure of each basic cell 13 will be explained in more detail, mainly with reference to FIGS. 3 to 8.
The semiconductor substrate 7 may be made of, for example, a silicon substrate, and in this embodiment, it is made of a p-type silicon substrate.
Element isolation portions 14 are formed in the semiconductor substrate 7 between adjacent basic cells 13 and between the p-channel MOSFET 11 and the n-channel MOSFET 12 in each basic cell 13. In this embodiment, the element isolation section 14 is configured by an STI (Shallow Trench Isolation) structure configured by an insulating film 16 embedded in a trench 15. Of course, the element isolation section 14 is not limited to the STI structure, and may be formed of a field oxide film such as LOCOS, for example.

素子分離部１４によって、素子配置領域１０は、ｐチャネル型ＭＯＳＦＥＴ１１が形成される第１領域１７と、ｎチャネル型ＭＯＳＦＥＴ１２が形成される第２領域１８とに区画されている。
ｐチャネル型ＭＯＳＦＥＴ１１は、ｎ型ウェル１９と、本発明の第１拡散層の一例としてのｐ型拡散層２０と、第１ゲート絶縁膜２１と、第１ゲート電極２２と、本発明の第３拡散層の一例としてのｎ型拡散層２３と、第１コンタクト部２４とを含む。 The element isolation region 14 divides the element arrangement region 10 into a first region 17 where a p-channel MOSFET 11 is formed and a second region 18 where an n-channel MOSFET 12 is formed.
The p-channel type MOSFET 11 includes an n-type well 19, a p-type diffusion layer 20 as an example of the first diffusion layer of the present invention, a first gate insulating film 21, a first gate electrode 22, and a third diffusion layer of the present invention. It includes an n-type diffusion layer 23 as an example of a diffusion layer and a first contact portion 24 .

ｎ型ウェル１９は、第１領域１７の全体にわたって、半導体基板７の表面部に形成されている。ｎ型ウェル１９は、素子分離部１４よりも深く形成されており、かつその一部が素子分離部１４の下方に配置されている。
ｐ型拡散層２０は、ｎ型ウェル１９の表面部に形成され、かつ半導体基板７の表面から露出している。ｐ型拡散層２０は、ｐ型の半導体基板７よりも高いｐ型不純物濃度を有している。また、ｐ型拡散層２０は、この実施形態では、各基本セル１３に３つ配置されている。各ｐ型拡散層２０は、Ｙ方向における長さがＸ方向における長さよりも長い長方形状である。たとえば、各ｐ型拡散層２０のＹ方向における長さＷ２は、０．９５μｍ～１．４８μｍである。 The n-type well 19 is formed on the surface of the semiconductor substrate 7 over the entire first region 17 . The n-type well 19 is formed deeper than the element isolation part 14, and a part thereof is arranged below the element isolation part 14.
The p-type diffusion layer 20 is formed on the surface of the n-type well 19 and is exposed from the surface of the semiconductor substrate 7. The p-type diffusion layer 20 has a higher p-type impurity concentration than the p-type semiconductor substrate 7. Further, in this embodiment, three p-type diffusion layers 20 are arranged in each basic cell 13. Each p-type diffusion layer 20 has a rectangular shape in which the length in the Y direction is longer than the length in the X direction. For example, the length W 2 of each p-type diffusion layer 20 in the Y direction is 0.95 μm to 1.48 μm.

３つのｐ型拡散層２０は、Ｘ方向において互いに離れている。また、この実施形態では、３つのｐ型拡散層２０のうち、両側のｐ型拡散層２０で挟まれた中央のｐ型拡散層２０は、両側のｐ型拡散層２０よりも広い幅を有している。
互いに隣り合うｐ型拡散層２０は、一方がｐチャネル型ＭＯＳＦＥＴ１１のソースとされ、他方がｐチャネル型ＭＯＳＦＥＴ１１のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｐ型拡散層２０に接続されるメタル配線（後述する層間絶縁膜３５上の配線）のパターンによって決定される。この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１に関して、中央のｐ型拡散層２０は、第１コンタクト部２４を介して第１電源配線８（正側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｐ型拡散層２０は、ドレイン領域と称してもよい。 The three p-type diffusion layers 20 are separated from each other in the X direction. Furthermore, in this embodiment, among the three p-type diffusion layers 20, the central p-type diffusion layer 20 sandwiched between the p-type diffusion layers 20 on both sides has a wider width than the p-type diffusion layers 20 on both sides. are doing.
One of the p-type diffusion layers 20 adjacent to each other serves as the source of the p-channel MOSFET 11, and the other serves as the drain of the p-channel MOSFET 11. Whether it functions as a source or a drain is determined by the pattern of the metal wiring (wiring on the interlayer insulating film 35 described later) connected to each p-type diffusion layer 20. In this embodiment, regarding the p-channel MOSFET 11, the central p-type diffusion layer 20 is a diffusion layer connected to the first power supply wiring 8 (positive side wiring) via the first contact portion 24, so the source It may also be called a region. On the other hand, the p-type diffusion layers 20 on both sides may be called drain regions.

第１ゲート絶縁膜２１は、互いに離れている１ペアの第１ゲート絶縁膜２１を含む。各第１ゲート絶縁膜２１は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層２０の間から露出するｎ型ウェル１９の部分上に配置されている。第１ゲート絶縁膜２１の一部は、図４に示すようにｐ型拡散層２０の周縁部にオーバーラップしている。これにより、第１ゲート絶縁膜２１は、互いに隣り合うｐ型拡散層２０の間に跨っている。また、第１ゲート絶縁膜２１は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。 The first gate insulating film 21 includes a pair of first gate insulating films 21 separated from each other. Each first gate insulating film 21 has a band shape extending in the Y direction, and is disposed on a portion of the n-type well 19 exposed between adjacent p-type diffusion layers 20 . A portion of the first gate insulating film 21 overlaps the peripheral portion of the p-type diffusion layer 20, as shown in FIG. Thereby, the first gate insulating film 21 straddles between the p-type diffusion layers 20 adjacent to each other. Further, the first gate insulating film 21 is made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN), for example.

第１ゲート電極２２は、互いに離れている１ペアの第１ゲート電極２２を含む。各第１ゲート電極２２は、第１ゲート絶縁膜２１上に配置され、第１ゲート絶縁膜２１と同形状に形成されている。つまり、第１ゲート電極２２は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層２０の間に跨っている。また、第１ゲート電極２２は、たとえば、ポリシリコン等の導電材料からなる。 The first gate electrodes 22 include a pair of first gate electrodes 22 that are spaced apart from each other. Each first gate electrode 22 is placed on the first gate insulating film 21 and is formed in the same shape as the first gate insulating film 21 . That is, the first gate electrode 22 has a band shape extending in the Y direction, and straddles between the p-type diffusion layers 20 adjacent to each other. Further, the first gate electrode 22 is made of a conductive material such as polysilicon, for example.

ｎ型ウェル１９において、第１ゲート絶縁膜２１を挟んで第１ゲート電極２２に対向する部分は、互いに隣り合うｐ型拡散層２０を電気的に接続するチャネルが形成されるチャネル領域２５である。互いに隣り合うｐ型拡散層２０の間に電位差が生じた状態で、第１ゲート電極２２に適切な電圧を印加することによって、チャネル領域２５にｐ型チャネルを形成することができる。 In the n-type well 19, a portion facing the first gate electrode 22 with the first gate insulating film 21 in between is a channel region 25 in which a channel is formed to electrically connect the p-type diffusion layers 20 adjacent to each other. . A p-type channel can be formed in the channel region 25 by applying an appropriate voltage to the first gate electrode 22 while a potential difference is generated between the p-type diffusion layers 20 adjacent to each other.

第１ゲート電極２２は、さらに、第１ゲートコンタクト部２６を含む。第１ゲートコンタクト部２６は、図３および図８に示すように、ｐ型拡散層２０に対して第１電源配線８側の素子分離部１４上に配置されている。第１ゲートコンタクト部２６は、チャネル領域２５上の第１ゲート電極２２の部分よりも幅広に形成されている。より具体的には、第１ゲートコンタクト部２６は、Ｘ方向において、チャネル領域２５上の第１ゲート電極２２に対して外側（第１コンタクト部２４から離れる側）に突出する形状で形成されている。また、第１ゲートコンタクト部２６と素子分離部１４との間には、第１ゲート絶縁膜２１が介在されている。 The first gate electrode 22 further includes a first gate contact portion 26 . The first gate contact section 26 is arranged on the element isolation section 14 on the first power supply wiring 8 side with respect to the p-type diffusion layer 20, as shown in FIGS. 3 and 8. The first gate contact portion 26 is formed wider than the portion of the first gate electrode 22 on the channel region 25 . More specifically, the first gate contact portion 26 is formed in a shape that protrudes outward (away from the first contact portion 24) with respect to the first gate electrode 22 on the channel region 25 in the X direction. There is. Further, a first gate insulating film 21 is interposed between the first gate contact part 26 and the element isolation part 14.

ｎ型拡散層２３は、ｐチャネル型ＭＯＳＦＥＴ１１において、基板電位をとるためのバックゲート用の拡散層であり、ｎ型ウェル１９よりも高いｎ型不純物濃度を有している。
ｎ型拡散層２３は、図３および図６に示すように、第１電源配線８の下方のｎ型ウェル１９の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｎ型拡散層２３が、第１電源配線８に沿って間隔を空けて規則的に配列されている。この実施形態では、互いに隣り合う基本セル１３の境界部にｎ型拡散層２３が配置されており、ｎ型拡散層２３が、互いに隣り合う基本セル１３で共有されている。したがって、各基本セル１３において、第１電源配線８の下方領域であって、かつＹ方向においてｐ型拡散層２０に対向する領域は、ｎ型拡散層２３が形成されていない領域となっている。 The n-type diffusion layer 23 is a back-gate diffusion layer for obtaining a substrate potential in the p-channel MOSFET 11, and has a higher n-type impurity concentration than the n-type well 19.
As shown in FIGS. 3 and 6, the n-type diffusion layer 23 is formed on the surface of the n-type well 19 below the first power supply wiring 8, and is scattered along the X direction. That is, the plurality of n-type diffusion layers 23 are regularly arranged at intervals along the first power supply wiring 8. In this embodiment, the n-type diffusion layer 23 is arranged at the boundary between the basic cells 13 adjacent to each other, and the n-type diffusion layer 23 is shared by the basic cells 13 adjacent to each other. Therefore, in each basic cell 13, the region below the first power supply wiring 8 and facing the p-type diffusion layer 20 in the Y direction is a region in which the n-type diffusion layer 23 is not formed. .

第１コンタクト部２４は、ｐ型拡散層２０から、第１電源配線８の下方におけるｎ型拡散層２３が形成されていない領域に向かって選択的に延びている。これにより、半導体基板７の厚さ方向において、第１コンタクト部２４の先端部５０は、第１電源配線８に対向している。この実施形態では、第１コンタクト部２４は、１ペアの第１ゲート電極２２の間のｐ型拡散層２０（中央のｐ型拡散層２０）から選択的に延びており、１ペアの第１ゲート電極２２の両側のｐ型拡散層２０には、第１コンタクト部２４が接続されていない。一方、第１電源配線８の下方領域においてｎ型拡散層２３が形成されていない領域は、第１コンタクト部２４の先端部５０を除いて、素子分離部１４で構成されている。 The first contact portion 24 selectively extends from the p-type diffusion layer 20 toward a region below the first power supply wiring 8 where the n-type diffusion layer 23 is not formed. Thereby, the tip portion 50 of the first contact portion 24 faces the first power supply wiring 8 in the thickness direction of the semiconductor substrate 7 . In this embodiment, the first contact portion 24 selectively extends from the p-type diffusion layer 20 (center p-type diffusion layer 20) between the first gate electrodes 22 of one pair, and The first contact portions 24 are not connected to the p-type diffusion layers 20 on both sides of the gate electrode 22 . On the other hand, the region below the first power supply wiring 8 where the n-type diffusion layer 23 is not formed is constituted by the element isolation section 14, except for the tip 50 of the first contact section 24.

第１コンタクト部２４は、ｐ型拡散層２０と一体的なｐ型の拡散層であり、ｐ型拡散層２０と同じイオン注入工程によって作製することができる。また、第１コンタクト部２４のｐ型不純物濃度は、ｐ型拡散層２０のｐ型不純物濃度と同じであってもよい。
また、第１コンタクト部２４は、図３に示すように、ｐ型拡散層２０よりも幅狭であってもよく、たとえば、平面視において、第１ゲート電極２２にオーバーラップしないような幅で形成されていてもよい。 The first contact portion 24 is a p-type diffusion layer integrated with the p-type diffusion layer 20, and can be manufactured by the same ion implantation process as the p-type diffusion layer 20. Further, the p-type impurity concentration of the first contact portion 24 may be the same as the p-type impurity concentration of the p-type diffusion layer 20.
Further, as shown in FIG. 3, the first contact portion 24 may be narrower than the p-type diffusion layer 20, for example, the first contact portion 24 may have a width that does not overlap the first gate electrode 22 in a plan view. may be formed.

ｎチャネル型ＭＯＳＦＥＴ１２の基本ゲートパターンは、図３に示すように、ｐチャネル型ＭＯＳＦＥＴ１１とｎチャネル型ＭＯＳＦＥＴ１２との間をＸ方向に沿って延びる素子分離部１４上の軸Ａを対称軸として、ｐチャネル型ＭＯＳＦＥＴ１１の基本ゲートパターンと線対称である。
より具体的には、ｎチャネル型ＭＯＳＦＥＴ１２は、本発明の第２拡散層の一例としてのｎ型拡散層２７と、第２ゲート絶縁膜２８と、第２ゲート電極２９と、本発明の第３拡散層の一例としてのｐ型拡散層３０と、第２コンタクト部３１とを含む。 As shown in FIG. 3, the basic gate pattern of the n-channel MOSFET 12 is p It is line symmetrical with the basic gate pattern of the channel type MOSFET 11.
More specifically, the n-channel MOSFET 12 includes an n-type diffusion layer 27 as an example of the second diffusion layer of the present invention, a second gate insulating film 28, a second gate electrode 29, and a third diffusion layer of the present invention. It includes a p-type diffusion layer 30 as an example of a diffusion layer and a second contact portion 31.

ｎ型拡散層２７は、半導体基板７の表面部に形成され、かつ半導体基板７の表面から露出している。ｎ型拡散層２７は、ｐ型の半導体基板７よりも高いｎ型不純物濃度を有している。また、ｎ型拡散層２７は、この実施形態では、各基本セル１３に３つ配置されている。各ｎ型拡散層２７は、Ｙ方向における長さがＸ方向における長さよりも長い長方形状である。たとえば、各ｎ型拡散層２７のＹ方向における長さＷ３は、０．８１μｍ～１．３４μｍである。 The n-type diffusion layer 27 is formed on the surface of the semiconductor substrate 7 and is exposed from the surface of the semiconductor substrate 7. The n-type diffusion layer 27 has a higher n-type impurity concentration than the p-type semiconductor substrate 7. Further, in this embodiment, three n-type diffusion layers 27 are arranged in each basic cell 13. Each n-type diffusion layer 27 has a rectangular shape in which the length in the Y direction is longer than the length in the X direction. For example, the length W 3 of each n-type diffusion layer 27 in the Y direction is 0.81 μm to 1.34 μm.

３つのｎ型拡散層２７は、Ｘ方向において互いに離れている。また、この実施形態では、３つのｎ型拡散層２７のうち、両側のｎ型拡散層２７で挟まれた中央のｎ型拡散層２７は、両側のｎ型拡散層２７よりも広い幅を有している。
互いに隣り合うｎ型拡散層２７は、一方がｎチャネル型ＭＯＳＦＥＴ１２のソースとされ、他方がｎチャネル型ＭＯＳＦＥＴ１２のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｎ型拡散層２７に接続されるメタル配線（後述する層間絶縁膜３５上の配線）のパターンによって決定される。この実施形態では、ｎチャネル型ＭＯＳＦＥＴ１２に関して、中央のｎ型拡散層２７は、第２コンタクト部３１を介して第２電源配線９（負側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｎ型拡散層２７は、ドレイン領域と称してもよい。 The three n-type diffusion layers 27 are separated from each other in the X direction. Further, in this embodiment, among the three n-type diffusion layers 27, the central n-type diffusion layer 27 sandwiched between the n-type diffusion layers 27 on both sides has a wider width than the n-type diffusion layers 27 on both sides. are doing.
One of the n-type diffusion layers 27 adjacent to each other serves as the source of the n-channel MOSFET 12, and the other serves as the drain of the n-channel MOSFET 12. Whether it functions as a source or a drain is determined by the pattern of the metal wiring (wiring on the interlayer insulating film 35 described later) connected to each n-type diffusion layer 27. In this embodiment, regarding the n-channel MOSFET 12, the central n-type diffusion layer 27 is a diffusion layer connected to the second power supply wiring 9 (negative side wiring) via the second contact portion 31, so the source It may also be called a region. On the other hand, the n-type diffusion layers 27 on both sides may be called drain regions.

第２ゲート絶縁膜２８は、互いに離れている１ペアの第２ゲート絶縁膜２８を含む。各第２ゲート絶縁膜２８は、Ｙ方向に延びる帯状であり、半導体基板７上に配置されている。第２ゲート絶縁膜２８の一部は、図５に示すようにｎ型拡散層２７の周縁部にオーバーラップしている。これにより、第２ゲート絶縁膜２８は、互いに隣り合うｎ型拡散層２７の間に跨っている。また、第２ゲート絶縁膜２８は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。 The second gate insulating film 28 includes a pair of second gate insulating films 28 that are spaced apart from each other. Each second gate insulating film 28 has a band shape extending in the Y direction, and is arranged on the semiconductor substrate 7. A portion of the second gate insulating film 28 overlaps the peripheral edge of the n-type diffusion layer 27, as shown in FIG. Thereby, the second gate insulating film 28 straddles between the n-type diffusion layers 27 that are adjacent to each other. Further, the second gate insulating film 28 is made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN), for example.

第２ゲート電極２９は、互いに離れている１ペアの第２ゲート電極２９を含む。各第２ゲート電極２９は、第２ゲート絶縁膜２８上に配置され、第２ゲート絶縁膜２８と同形状に形成されている。つまり、第２ゲート電極２９は、Ｙ方向に延びる帯状であり、互いに隣り合うｎ型拡散層２７の間に跨っている。また、第２ゲート電極２９は、たとえば、ポリシリコン等の導電材料からなる。 The second gate electrodes 29 include a pair of second gate electrodes 29 that are spaced apart from each other. Each second gate electrode 29 is placed on the second gate insulating film 28 and is formed in the same shape as the second gate insulating film 28 . That is, the second gate electrode 29 has a band shape extending in the Y direction, and straddles between the n-type diffusion layers 27 adjacent to each other. Further, the second gate electrode 29 is made of a conductive material such as polysilicon, for example.

半導体基板７において、第２ゲート絶縁膜２８を挟んで第２ゲート電極２９に対向する部分は、互いに隣り合うｎ型拡散層２７を電気的に接続するチャネルが形成されるチャネル領域３２である。互いに隣り合うｎ型拡散層２７の間に電位差が生じた状態で、第２ゲート電極２９に適切な電圧を印加することによって、チャネル領域３２にｎ型チャネルを形成することができる。 In the semiconductor substrate 7, a portion facing the second gate electrode 29 with the second gate insulating film 28 in between is a channel region 32 in which a channel electrically connecting the n-type diffusion layers 27 adjacent to each other is formed. An n-type channel can be formed in the channel region 32 by applying an appropriate voltage to the second gate electrode 29 while a potential difference is generated between the n-type diffusion layers 27 adjacent to each other.

第２ゲート電極２９は、さらに、第２ゲートコンタクト部３３を含む。第２ゲートコンタクト部３３は、図３および図８に示すように、ｎ型拡散層２７に対して第２電源配線９側の素子分離部１４上に配置されている。第２ゲートコンタクト部３３は、チャネル領域３２上の第２ゲート電極２９の部分よりも幅広に形成されている。より具体的には、第２ゲートコンタクト部３３は、Ｘ方向において、チャネル領域３２上の第２ゲート電極２９に対して外側（第２コンタクト部３１から離れる側）に突出する形状で形成されている。また、第２ゲートコンタクト部３３と素子分離部１４との間には、第２ゲート絶縁膜２８が介在されている。 Second gate electrode 29 further includes a second gate contact portion 33 . As shown in FIGS. 3 and 8, the second gate contact section 33 is arranged on the element isolation section 14 on the second power supply wiring 9 side with respect to the n-type diffusion layer 27. The second gate contact portion 33 is formed wider than the portion of the second gate electrode 29 on the channel region 32 . More specifically, the second gate contact portion 33 is formed in a shape that protrudes outward (away from the second contact portion 31) with respect to the second gate electrode 29 on the channel region 32 in the X direction. There is. Furthermore, a second gate insulating film 28 is interposed between the second gate contact section 33 and the element isolation section 14.

また、この実施形態では、第１ゲート電極２２の第２電源配線９側の端部と、第２ゲート電極２９の第１電源配線８側の端部とが一体的に接続されており、共通のゲートコンタクト部３４が形成されている。ゲートコンタクト部３４は、第１ゲートコンタクト部２６および第２ゲートコンタクト部３３よりも幅広に形成されている。
より具体的には、ゲートコンタクト部３４は、Ｘ方向において、第１ゲート電極２２および第２ゲート電極２９に対して両側に突出する形状で形成されている。第１ゲート電極２２および第２ゲート電極２９に対して内側（第１コンタクト部２４および第２コンタクト部３１に近づく側）に突出するゲートコンタクト部３４の部分の突出量が、その反対側に突出するゲートコンタクト部３４の突出量よりも小さくなっている。 Further, in this embodiment, the end of the first gate electrode 22 on the second power supply wiring 9 side and the end of the second gate electrode 29 on the first power supply wiring 8 side are integrally connected, and a common A gate contact portion 34 is formed. The gate contact part 34 is formed wider than the first gate contact part 26 and the second gate contact part 33.
More specifically, the gate contact portion 34 is formed in a shape that protrudes on both sides with respect to the first gate electrode 22 and the second gate electrode 29 in the X direction. The amount of protrusion of the portion of the gate contact portion 34 that protrudes inward (the side approaching the first contact portion 24 and second contact portion 31) with respect to the first gate electrode 22 and the second gate electrode 29 is such that the amount of protrusion of the portion of the gate contact portion 34 that protrudes toward the opposite side The amount of protrusion of the gate contact portion 34 is smaller than that of the gate contact portion 34 .

ｐ型拡散層３０は、ｎチャネル型ＭＯＳＦＥＴ１２において、基板電位をとるためのバックゲート用の拡散層であり、ｐ型の半導体基板７よりも高いｐ型不純物濃度を有している。
ｐ型拡散層３０は、図３および図６に示すように、第２電源配線９の下方の半導体基板７の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｐ型拡散層３０が、第２電源配線９に沿って間隔を空けて規則的に配列されている。この実施形態では、互いに隣り合う基本セル１３の境界部にｐ型拡散層３０が配置されており、ｐ型拡散層３０が、互いに隣り合う基本セル１３で共有されている。したがって、各基本セル１３において、第２電源配線９の下方領域であって、かつＹ方向においてｎ型拡散層２７に対向する領域は、ｐ型拡散層３０が形成されていない領域となっている。 The p-type diffusion layer 30 is a back-gate diffusion layer for obtaining a substrate potential in the n-channel MOSFET 12, and has a higher p-type impurity concentration than the p-type semiconductor substrate 7.
As shown in FIGS. 3 and 6, the p-type diffusion layer 30 is formed on the surface portion of the semiconductor substrate 7 below the second power supply wiring 9, and is scattered along the X direction. That is, a plurality of p-type diffusion layers 30 are regularly arranged at intervals along the second power supply wiring 9. In this embodiment, the p-type diffusion layer 30 is arranged at the boundary between the basic cells 13 adjacent to each other, and the p-type diffusion layer 30 is shared by the basic cells 13 adjacent to each other. Therefore, in each basic cell 13, the region below the second power supply wiring 9 and facing the n-type diffusion layer 27 in the Y direction is a region in which the p-type diffusion layer 30 is not formed. .

図３に示すように、基本セル１３の上側の両角部に１ペアのｎ型拡散層２３が配置され、下側の両角部に１ペアのｐ型拡散層３０が配置されている。したがって、この半導体集積回路装置１の第１回路セル４では、基本セル１３の４隅に、バックゲート用の拡散層が配置されていることになる。
第２コンタクト部３１は、ｎ型拡散層２７から、第２電源配線９の下方におけるｐ型拡散層３０が形成されていない領域に向かって選択的に延びている。これにより、半導体基板７の厚さ方向において、第２コンタクト部３１の先端部５１は、第２電源配線９に対向している。この実施形態では、第２コンタクト部３１は、１ペアの第２ゲート電極２９の間のｎ型拡散層２７（中央のｎ型拡散層２７）から選択的に延びており、１ペアの第２ゲート電極２９の両側のｎ型拡散層２７には、第２コンタクト部３１が接続されていない。一方、第２電源配線９の下方領域においてｐ型拡散層３０が形成されていない領域は、第２コンタクト部３１の先端部５１を除いて、素子分離部１４で構成されている。 As shown in FIG. 3, a pair of n-type diffusion layers 23 are arranged at both upper corners of the basic cell 13, and a pair of p-type diffusion layers 30 are arranged at both lower corners. Therefore, in the first circuit cell 4 of the semiconductor integrated circuit device 1, back gate diffusion layers are arranged at the four corners of the basic cell 13.
The second contact portion 31 selectively extends from the n-type diffusion layer 27 toward a region below the second power supply wiring 9 where the p-type diffusion layer 30 is not formed. Thereby, the tip portion 51 of the second contact portion 31 faces the second power supply wiring 9 in the thickness direction of the semiconductor substrate 7 . In this embodiment, the second contact portion 31 selectively extends from the n-type diffusion layer 27 (center n-type diffusion layer 27) between one pair of second gate electrodes 29, and The second contact portions 31 are not connected to the n-type diffusion layers 27 on both sides of the gate electrode 29 . On the other hand, the region below the second power supply wiring 9 where the p-type diffusion layer 30 is not formed is constituted by the element isolation section 14, except for the tip end 51 of the second contact section 31.

第２コンタクト部３１は、ｎ型拡散層２７と一体的なｎ型の拡散層であり、ｎ型拡散層２７と同じイオン注入工程によって作製することができる。また、第２コンタクト部３１のｎ型不純物濃度は、ｎ型拡散層２７のｎ型不純物濃度と同じであってもよい。
また、第２コンタクト部３１は、図３に示すように、ｎ型拡散層２７よりも幅狭であってもよく、たとえば、平面視において、第２ゲート電極２９にオーバーラップしないような幅で形成されていてもよい。 The second contact portion 31 is an n-type diffusion layer integrated with the n-type diffusion layer 27, and can be manufactured by the same ion implantation process as the n-type diffusion layer 27. Further, the n-type impurity concentration of the second contact portion 31 may be the same as the n-type impurity concentration of the n-type diffusion layer 27.
Further, as shown in FIG. 3, the second contact portion 31 may be narrower than the n-type diffusion layer 27, for example, the second contact portion 31 may have a width that does not overlap the second gate electrode 29 in a plan view. may be formed.

半導体基板７上には、第１ゲート電極２２および第２ゲート電極２９を覆うように、層間絶縁膜３５が積層されている。層間絶縁膜３５は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。
層間絶縁膜３５上には、配線パターン３６が形成されている。配線パターン３６は、たとえば、アルミニウム等のメタル配線で構成されている。配線パターン３６は、第１電源配線８および第２電源配線９の他、第１ゲート電極２２、第２ゲート電極２９、ｐ型拡散層２０、ｎ型拡散層２７等に接続される回路配線３７を含んでいてもよい。 An interlayer insulating film 35 is laminated on the semiconductor substrate 7 so as to cover the first gate electrode 22 and the second gate electrode 29 . The interlayer insulating film 35 is made of an insulating material such as silicon oxide (SiO 2 ), for example.
A wiring pattern 36 is formed on the interlayer insulating film 35. The wiring pattern 36 is made of, for example, metal wiring made of aluminum or the like. The wiring pattern 36 includes, in addition to the first power supply wiring 8 and the second power supply wiring 9, a circuit wiring 37 connected to the first gate electrode 22, the second gate electrode 29, the p-type diffusion layer 20, the n-type diffusion layer 27, etc. May contain.

回路配線３７のパターンは、設計されたデジタル回路に応じて適宜変更されるものである。この実施形態では、図３に示すように、第１ゲートコンタクト部２６、第２ゲートコンタクト部３３およびゲートコンタクト部３４に回路配線３７が接続された態様のみを例示している。
また、層間絶縁膜３５には、第１コンタクトホール３８、第２コンタクトホール３９、第３コンタクトホール４０、第４コンタクトホール４１および第５コンタクトホール４２が形成されている。 The pattern of the circuit wiring 37 is changed as appropriate depending on the designed digital circuit. In this embodiment, as shown in FIG. 3, only a mode in which the circuit wiring 37 is connected to the first gate contact section 26, the second gate contact section 33, and the gate contact section 34 is illustrated.
Further, a first contact hole 38 , a second contact hole 39 , a third contact hole 40 , a fourth contact hole 41 , and a fifth contact hole 42 are formed in the interlayer insulating film 35 .

図７に示すように、第１コンタクト部２４は、第１コンタクトホール３８に埋め込まれたビア４３（たとえば、タングステン（Ｗ））を介して、第１電源配線８から分岐した第１分岐配線４８に電気的に接続されている。第１分岐配線４８は、第１電源配線８から垂直に分岐し、第１コンタクト部２４に対して平行に延びている。この実施形態では、第１分岐配線４８の下方には、複数（図３では、３つ）の第１コンタクトホール３８が形成されている。複数の第１コンタクトホール３８は、第１分岐配線４８の延出方向に沿って間隔を空けて配列されている。 As shown in FIG. 7, the first contact portion 24 connects a first branch wiring 48 branched from the first power supply wiring 8 via a via 43 (for example, tungsten (W)) embedded in the first contact hole 38. electrically connected to. The first branch wiring 48 branches perpendicularly from the first power supply wiring 8 and extends parallel to the first contact portion 24 . In this embodiment, a plurality of (three in FIG. 3) first contact holes 38 are formed below the first branch wiring 48 . The plurality of first contact holes 38 are arranged at intervals along the direction in which the first branch wiring 48 extends.

第２コンタクト部３１は、第２コンタクトホール３９に埋め込まれたビア４４（たとえば、タングステン（Ｗ））を介して、第２電源配線９から分岐した第２分岐配線４９に電気的に接続されている。第２分岐配線４９は、第２電源配線９から垂直に分岐し、第２コンタクト部３１に対して平行に延びている。この実施形態では、第２分岐配線４９の下方には、複数（図３では、３つ）の第２コンタクトホール３９が形成されている。複数の第２コンタクトホール３９は、第２分岐配線４９の延出方向に沿って間隔を空けて配列されている。 The second contact portion 31 is electrically connected to a second branch wiring 49 branched from the second power supply wiring 9 via a via 44 (for example, tungsten (W)) embedded in the second contact hole 39. There is. The second branch wiring 49 branches perpendicularly from the second power supply wiring 9 and extends parallel to the second contact portion 31 . In this embodiment, a plurality of (three in FIG. 3) second contact holes 39 are formed below the second branch wiring 49. The plurality of second contact holes 39 are arranged at intervals along the direction in which the second branch wiring 49 extends.

図６に示すように、ｐチャネル型ＭＯＳＦＥＴ１１のｎ型拡散層２３は、第３コンタクトホール４０に埋め込まれたビア４５（たとえば、タングステン（Ｗ））を介して、第１電源配線８に電気的に接続されている。ｎチャネル型ＭＯＳＦＥＴ１２のｐ型拡散層３０は、第４コンタクトホール４１に埋め込まれたビア４６（たとえば、タングステン（Ｗ））を介して、第２電源配線９に電気的に接続されている。 As shown in FIG. 6, the n-type diffusion layer 23 of the p-channel MOSFET 11 is electrically connected to the first power supply wiring 8 via a via 45 (for example, tungsten (W)) embedded in the third contact hole 40. It is connected to the. The p-type diffusion layer 30 of the n-channel MOSFET 12 is electrically connected to the second power supply wiring 9 via a via 46 (for example, tungsten (W)) filled in the fourth contact hole 41.

図３および図８に示すように、第１ゲートコンタクト部２６、第２ゲートコンタクト部３３およびゲートコンタクト部３４は、第５コンタクトホール４２に埋め込まれたビア４７（たとえば、タングステン（Ｗ））を介して、回路配線３７に電気的に接続されている。
以上、この半導体集積回路装置１によれば、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２の素子配置領域１０（第１領域１７および第２領域１８）が、第１電源配線８と第２電源配線９との間の領域に配置されている。そのため、第１電源配線８および第２電源配線９が基本セル１３内に配置されていない。 As shown in FIGS. 3 and 8, the first gate contact section 26, the second gate contact section 33, and the gate contact section 34 have a via 47 (for example, tungsten (W)) embedded in the fifth contact hole 42. It is electrically connected to the circuit wiring 37 via.
As described above, according to this semiconductor integrated circuit device 1, the element arrangement region 10 (the first region 17 and the second region 18) of the p-channel type MOSFET 11 and the n-channel type MOSFET 12 is connected to the first power supply wiring 8 and the second power supply wiring 9. It is located in the area between. Therefore, the first power supply wiring 8 and the second power supply wiring 9 are not arranged within the basic cell 13.

これにより、基本セル１３内のスペースを、他の配線（たとえば、図３の回路配線３７）レイアウトに使用することができるので、基本セル１３内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、Ｙ方向におけるｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２を含む基本セル１３の長さを短くすることができる。たとえば、ｐ型拡散層２０およびｎ型拡散層２７のＹ方向における長さＷ２およびＷ３を、それぞれ０．８１μｍ～０．９５μｍにすることができる。 Thereby, the space within the basic cell 13 can be used for layout of other wiring (for example, the circuit wiring 37 in FIG. 3), so that the wiring performance within the basic cell 13 can be improved. As a result, there is more space for wiring layout, so the length of the basic cell 13 including the p-channel MOSFET 11 and the n-channel MOSFET 12 in the Y direction can be shortened. For example, the lengths W 2 and W 3 of the p-type diffusion layer 20 and the n-type diffusion layer 27 in the Y direction can be set to 0.81 μm to 0.95 μm, respectively.

さらに、バックゲート用のｎ型拡散層２３およびｐ型拡散層３０が、それぞれ、第１電源配線８および第２電源配線９の下方に配置され、かつＸ方向に沿って点在している。これにより、第１電源配線８および第２電源配線９の下方の領域であり、かつｎ型拡散層２３およびｐ型拡散層３０が形成されていない領域を有効利用することができる。
たとえば、図３に示すように、第１電源配線８の下方の領域であり、かつｎ型拡散層２３が形成されていない領域の近傍を、ｐ型拡散層２０への電源供給のための第１コンタクト部２４として有効利用することができる。これにより、ｐ型拡散層２０への電源供給のための配線（第１分岐配線４８）を基本セル１３内（第１領域１７内）に長く引き回す必要がなく、第１電源配線８から少し分岐させるだけで済むので、基本セル１３内の配線性を一層向上させることができる。 Further, an n-type diffusion layer 23 and a p-type diffusion layer 30 for a back gate are arranged below the first power supply wiring 8 and the second power supply wiring 9, respectively, and are scattered along the X direction. Thereby, the region below the first power supply wiring 8 and the second power supply wiring 9 and in which the n-type diffusion layer 23 and the p-type diffusion layer 30 are not formed can be effectively utilized.
For example, as shown in FIG. 3, a region below the first power supply wiring 8 and in the vicinity of the region where the n-type diffusion layer 23 is not formed is connected to a region for supplying power to the p-type diffusion layer 20. It can be effectively used as one contact portion 24. As a result, there is no need to route the wiring for power supply to the p-type diffusion layer 20 (first branch wiring 48) long inside the basic cell 13 (inside the first region 17), and the wiring (first branch wiring 48) for supplying power to the p-type diffusion layer 20 does not have to be routed for a long time, and the wiring is slightly branched from the first power wiring 8. Since it is only necessary to do this, the wiring performance within the basic cell 13 can be further improved.

また、たとえば、図３に示すように、第２電源配線９の下方の領域であり、かつｐ型拡散層３０が形成されていない領域の近傍を、ｎ型拡散層２７への電源供給のための第２コンタクト部３１として有効利用することができる。これにより、ｎ型拡散層２７への電源供給のための配線（第２分岐配線４９）を基本セル１３内（第２領域１８内）に長く引き回す必要がなく、第２電源配線９から少し分岐させるだけで済むので、基本セル１３内の配線性を一層向上させることができる。 For example, as shown in FIG. 3, the area below the second power supply wiring 9 and near the area where the p-type diffusion layer 30 is not formed is used for supplying power to the n-type diffusion layer 27. It can be effectively used as the second contact portion 31 of the. This eliminates the need to route the wiring for power supply to the n-type diffusion layer 27 (second branch wiring 49) long inside the basic cell 13 (inside the second region 18), and it is not necessary to route the wiring (second branch wiring 49) for power supply to the n-type diffusion layer 27 for a long time. Since it is only necessary to do this, the wiring performance within the basic cell 13 can be further improved.

さらに、ゲートコンタクト部３４によって、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２のゲート電極が共通化されている。これにより、第１ゲート電極２２および第２ゲート電極２９のそれぞれに接続する配線を減らすことができる。その結果、基本セル１３内の配線の自由度が向上するため、基本セル１３内の配線性を一層向上させることができる。 Furthermore, the gate electrodes of the p-channel type MOSFET 11 and the n-channel type MOSFET 12 are shared by the gate contact portion 34. Thereby, the number of wirings connected to each of the first gate electrode 22 and the second gate electrode 29 can be reduced. As a result, the degree of freedom in wiring within the basic cell 13 is improved, so that the wiring performance within the basic cell 13 can be further improved.

図９は、半導体集積回路装置１の第１回路セル４を構成する基本セル（ゲートアレイ）のレイアウトの一例（第２形態）を示す模式的な平面図である。図１０は、図９の二点鎖線Ｘで囲まれた部分の拡大図である。図１１は、図１０のXI－XI断面を示す図である。図１２は、図１０のXII－XII断面を示す図である。図１３は、図１０のXIII－XIII断面を示す図である。図１４は、図１０のXIV－XIV断面を示す図である。図１５は、図１０のXV－XV断面を示す図である。 FIG. 9 is a schematic plan view showing an example (second form) of the layout of basic cells (gate arrays) constituting the first circuit cell 4 of the semiconductor integrated circuit device 1. FIG. 10 is an enlarged view of the portion surrounded by the two-dot chain line X in FIG. FIG. 11 is a diagram showing a cross section taken along the line XI-XI in FIG. FIG. 12 is a cross-sectional view taken along the line XII-XII in FIG. 10. FIG. 13 is a diagram showing a cross section taken along the line XIII-XIII in FIG. 10. FIG. 14 is a cross-sectional view taken along the line XIV-XIV in FIG. 10. FIG. 15 is a cross-sectional view taken along the line XV-XV in FIG. 10.

図９に示すように、第１回路セル４では、半導体基板１０７の上に、第１電源配線１０８および第２電源配線１０９が配置されている。第１電源配線１０８および第２電源配線１０９は、一方が正側の配線（電源のプラス側に接続されるＶＤＤ配線）であり、他方が負側の配線（電源のマイナス側に接続されるＶＳＳ配線）である。この実施形態では、第１電源配線１０８が正側の配線であり、第２電源配線１０９が負側の配線である。 As shown in FIG. 9, in the first circuit cell 4, a first power supply wiring 108 and a second power supply wiring 109 are arranged on a semiconductor substrate 107. One of the first power supply wiring 108 and the second power supply wiring 109 is a positive side wiring (VDD wiring connected to the positive side of the power supply), and the other is a negative side wiring (VSS wiring connected to the negative side of the power supply). wiring). In this embodiment, the first power supply wiring 108 is the positive side wiring, and the second power supply wiring 109 is the negative side wiring.

第１電源配線１０８および第２電源配線１０９は、本発明の第１方向の一例としてのＸ方向に沿って延びている。第１電源配線１０８および第２電源配線１０９は、Ｘ方向に直交する本発明の第２方向の一例としてのＹ方向において互いに離れている。これにより、第１電源配線１０８と第２電源配線１０９との間には、複数の素子（この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２）が配置される素子配置領域１１０が形成されている。 The first power supply wiring 108 and the second power supply wiring 109 extend along the X direction, which is an example of the first direction of the present invention. The first power supply wiring 108 and the second power supply wiring 109 are separated from each other in the Y direction, which is an example of the second direction of the present invention orthogonal to the X direction. As a result, an element arrangement region 110 is formed between the first power supply wiring 108 and the second power supply wiring 109, in which a plurality of elements (in this embodiment, a p-channel MOSFET 111 and an n-channel MOSFET 112) are arranged. ing.

この実施形態では、それぞれ帯状の第１電源配線１０８および第２電源配線１０９が、Ｘ方向に沿って互いに平行に延びており、第１電源配線１０８と第２電源配線１０９との間に、第１電源配線１０８および第２電源配線１０９よりも幅広な帯状の素子配置領域１１０が形成されている。たとえば、第１電源配線１０８と第２電源配線１０９の幅（配線幅）が、０．３９μｍ～０．４１μｍであり、第１電源配線１０８と第２電源配線１０９との距離（素子配置領域１１０の幅Ｗ１）が、４．０７μｍ～４．０９μｍであってもよい。 In this embodiment, a first power supply wiring 108 and a second power supply wiring 109 each having a strip shape extend parallel to each other along the X direction, and a first power supply wiring 108 and a second power supply wiring 109 are provided between A band-shaped element arrangement region 110 wider than the first power supply wiring 108 and the second power supply wiring 109 is formed. For example, the width (wiring width) of the first power supply wiring 108 and the second power supply wiring 109 is 0.39 μm to 0.41 μm, and the distance between the first power supply wiring 108 and the second power supply wiring 109 (element arrangement area 110 The width W 1 ) may be 4.07 μm to 4.09 μm.

素子配置領域１１０には、所定のパターンで形成された複数の基本セル１１３が、ゲートアレイで敷き詰められている。ここで、基本セル１１３は、複数の半導体素子を含むレイアウト上の基本単位と定義される。たとえば、所望の論理を構成するための基本となる論理ゲート（たとえば、ＮＡＮＤゲート、ＮＯＲゲート等）を構成可能な複数の素子（ＭＯＳＦＥＴ）の集合体と定義されてもよい。この実施形態では、１ペアのｐチャネル型ＭＯＳＦＥＴ１１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１１２で構成されたものを基本セル１１３と定義してもよい。１ペアのｐチャネル型ＭＯＳＦＥＴ１１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１１２は、それぞれ、共通のレイアウトで形成されている。そして、１ペアのｐチャネル型ＭＯＳＦＥＴ１１１および１ペアのｎチャネル型ＭＯＳＦＥＴ１１２の合計４つのＭＯＳＦＥＴを含むパターンを基本セル１１３とし、当該基本セル１１３が、素子配置領域１１０をＸ方向に沿って複数配列されている。 In the element arrangement region 110, a plurality of basic cells 113 formed in a predetermined pattern are laid out in a gate array. Here, the basic cell 113 is defined as a basic unit on the layout including a plurality of semiconductor elements. For example, it may be defined as an aggregate of a plurality of elements (MOSFETs) that can constitute a basic logic gate (for example, a NAND gate, a NOR gate, etc.) for constructing a desired logic. In this embodiment, a basic cell 113 may be defined as one composed of one pair of p-channel MOSFET 111 and one pair of n-channel MOSFET 112. One pair of p-channel type MOSFET 111 and one pair of n-channel type MOSFET 112 are each formed in a common layout. A basic cell 113 is a pattern including a total of four MOSFETs, one pair of p-channel MOSFET 111 and one pair of n-channel MOSFET 112, and a plurality of basic cells 113 are arranged in the element arrangement region 110 along the X direction. ing.

次に、主に図１０～図１５を参照して、各基本セル１１３の構造について、より具体的に説明する。
半導体基板１０７は、たとえばシリコン基板等で構成されていてもよく、この実施形態では、ｐ型のシリコン基板で構成されている。
半導体基板１０７には、互いに隣り合う基本セル１１３の間、および各基本セル１１３においてｐチャネル型ＭＯＳＦＥＴ１１１とｎチャネル型ＭＯＳＦＥＴ１１２との間に素子分離部１１４が形成されている。素子分離部１１４は、この実施形態では、トレンチ１１５に埋め込まれた絶縁膜１１６によって構成されたＳＴＩ（Shallow Trench Isolation）構造によって構成されている。むろん、素子分離部１１４は、ＳＴＩ構造に制限されず、たとえば、ＬＯＣＯＳ等のフィールド酸化膜によって構成されていてもよい。 Next, the structure of each basic cell 113 will be described in more detail, mainly with reference to FIGS. 10 to 15.
The semiconductor substrate 107 may be made of, for example, a silicon substrate, and in this embodiment, it is made of a p-type silicon substrate.
Element isolation portions 114 are formed in the semiconductor substrate 107 between adjacent basic cells 113 and between the p-channel MOSFET 111 and the n-channel MOSFET 112 in each basic cell 113. In this embodiment, the element isolation section 114 has an STI (Shallow Trench Isolation) structure formed by an insulating film 116 embedded in a trench 115. Of course, the element isolation section 114 is not limited to the STI structure, and may be formed of a field oxide film such as LOCOS, for example.

素子分離部１１４によって、素子配置領域１１０は、ｐチャネル型ＭＯＳＦＥＴ１１１が形成される第１領域１１７と、ｎチャネル型ＭＯＳＦＥＴ１１２が形成される第２領域１１８とに区画されている。
ｐチャネル型ＭＯＳＦＥＴ１１１は、ｎ型ウェル１１９と、本発明の第１拡散層の一例としてのｐ型拡散層１２０と、第１ゲート絶縁膜１２１と、第１ゲート電極１２２と、本発明の第３拡散層の一例としてのｎ型拡散層１２３と、第１コンタクト部１２４とを含む。 The element isolation region 114 divides the element arrangement region 110 into a first region 117 where a p-channel MOSFET 111 is formed and a second region 118 where an n-channel MOSFET 112 is formed.
The p-channel type MOSFET 111 includes an n-type well 119, a p-type diffusion layer 120 as an example of the first diffusion layer of the present invention, a first gate insulating film 121, a first gate electrode 122, and a third diffusion layer of the present invention. It includes an n-type diffusion layer 123 as an example of a diffusion layer and a first contact part 124.

ｎ型ウェル１１９は、第１領域１１７の全体にわたって、半導体基板１０７の表面部に形成されている。ｎ型ウェル１１９は、素子分離部１１４よりも深く形成されており、かつその一部が素子分離部１１４の下方に配置されている。
ｐ型拡散層１２０は、ｎ型ウェル１１９の表面部に形成され、かつ半導体基板１０７の表面から露出している。ｐ型拡散層１２０は、ｐ型の半導体基板１０７よりも高いｐ型不純物濃度を有している。また、ｐ型拡散層１２０は、この実施形態では、各基本セル１１３に３つ配置されている。各ｐ型拡散層１２０は、Ｘ方向における長さがＹ方向における長さよりも長い長方形状である。たとえば、各ｐ型拡散層１２０のＹ方向における長さＬ１は、１．１４μｍ～１．８６μｍである。 The n-type well 119 is formed on the surface of the semiconductor substrate 107 over the entire first region 117 . The n-type well 119 is formed deeper than the element isolation part 114, and a portion thereof is placed below the element isolation part 114.
The p-type diffusion layer 120 is formed on the surface of the n-type well 119 and is exposed from the surface of the semiconductor substrate 107. The p-type diffusion layer 120 has a higher p-type impurity concentration than the p-type semiconductor substrate 107. Further, in this embodiment, three p-type diffusion layers 120 are arranged in each basic cell 113. Each p-type diffusion layer 120 has a rectangular shape in which the length in the X direction is longer than the length in the Y direction. For example, the length L 1 of each p-type diffusion layer 120 in the Y direction is 1.14 μm to 1.86 μm.

３つのｐ型拡散層１２０は、Ｘ方向において互いに離れている（図１１参照）。また、この実施形態では、３つのｐ型拡散層１２０のうち、両側のｐ型拡散層１２０で挟まれた中央のｐ型拡散層１２０は、両側のｐ型拡散層１２０よりも狭い幅を有している。
互いに隣り合うｐ型拡散層１２０は、一方がｐチャネル型ＭＯＳＦＥＴ１１１のソースとされ、他方がｐチャネル型ＭＯＳＦＥＴ１１１のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｐ型拡散層１２０に接続されるメタル配線（後述する層間絶縁膜１３５上の配線）のパターンによって決定される。この実施形態では、ｐチャネル型ＭＯＳＦＥＴ１１１に関して、両側のｐ型拡散層１２０のうち一方（図１０の紙面左側）のｐ型拡散層１２０は、第１コンタクト部１２４を介して第１電源配線１０８（正側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｐ型拡散層１２０のうち他方（図１０の紙面右側）のｐ型拡散層１２０は、ドレイン領域と称してもよい。 The three p-type diffusion layers 120 are separated from each other in the X direction (see FIG. 11). Furthermore, in this embodiment, among the three p-type diffusion layers 120, the central p-type diffusion layer 120 sandwiched between the p-type diffusion layers 120 on both sides has a narrower width than the p-type diffusion layers 120 on both sides. are doing.
One of the p-type diffusion layers 120 adjacent to each other serves as the source of the p-channel MOSFET 111, and the other serves as the drain of the p-channel MOSFET 111. Whether it functions as a source or a drain is determined by the pattern of the metal wiring (wiring on the interlayer insulating film 135 described later) connected to each p-type diffusion layer 120. In this embodiment, regarding the p-channel MOSFET 111, one of the p-type diffusion layers 120 on both sides (on the left side of the paper in FIG. 10) is connected to the first power supply wiring 108 ( Since it is a diffusion layer connected to the positive side wiring), it may also be called a source region. On the other hand, of the p-type diffusion layers 120 on both sides, the other p-type diffusion layer 120 (on the right side of the paper in FIG. 10) may be referred to as a drain region.

第１ゲート絶縁膜１２１は、互いに離れている１ペアの第１ゲート絶縁膜１２１を含む。各第１ゲート絶縁膜１２１は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層１２０の間から露出するｎ型ウェル１１９の部分上に配置されている。第１ゲート絶縁膜１２１の一部は、図１１に示すようにｐ型拡散層１２０の周縁部にオーバーラップしている。これにより、第１ゲート絶縁膜１２１は、互いに隣り合うｐ型拡散層１２０の間に跨っている。また、第１ゲート絶縁膜１２１は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。 The first gate insulating layer 121 includes a pair of first gate insulating layers 121 that are spaced apart from each other. Each first gate insulating film 121 has a band shape extending in the Y direction, and is disposed on a portion of the n-type well 119 exposed between adjacent p-type diffusion layers 120. A portion of the first gate insulating film 121 overlaps the peripheral edge of the p-type diffusion layer 120, as shown in FIG. Thereby, the first gate insulating film 121 straddles between the p-type diffusion layers 120 that are adjacent to each other. Further, the first gate insulating film 121 is made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN), for example.

第１ゲート電極１２２は、互いに離れている１ペアの第１ゲート電極１２２を含む。各第１ゲート電極１２２は、第１ゲート絶縁膜１２１上に配置され、第１ゲート絶縁膜１２１と同形状に形成されている。つまり、第１ゲート電極１２２は、Ｙ方向に延びる帯状であり、互いに隣り合うｐ型拡散層１２０の間に跨っている。また、第１ゲート電極１２２は、たとえば、ポリシリコン等の導電材料からなる。 The first gate electrodes 122 include a pair of first gate electrodes 122 that are spaced apart from each other. Each first gate electrode 122 is disposed on the first gate insulating film 121 and is formed in the same shape as the first gate insulating film 121. That is, the first gate electrode 122 has a band shape extending in the Y direction, and straddles between the p-type diffusion layers 120 that are adjacent to each other. Further, the first gate electrode 122 is made of a conductive material such as polysilicon, for example.

ｎ型ウェル１１９において、第１ゲート絶縁膜１２１を挟んで第１ゲート電極１２２に対向する部分は、互いに隣り合うｐ型拡散層１２０を電気的に接続するチャネルが形成されるチャネル領域１２５である。互いに隣り合うｐ型拡散層１２０の間に電位差が生じた状態で、第１ゲート電極１２２に適切な電圧を印加することによって、チャネル領域１２５にｐ型チャネルを形成することができる。 In the n-type well 119, a portion facing the first gate electrode 122 with the first gate insulating film 121 in between is a channel region 125 in which a channel is formed to electrically connect the p-type diffusion layers 120 adjacent to each other. . A p-type channel can be formed in the channel region 125 by applying an appropriate voltage to the first gate electrode 122 while a potential difference is generated between the p-type diffusion layers 120 adjacent to each other.

第１ゲート電極１２２は、さらに、第１ゲートコンタクト部１２６を含む。第１ゲートコンタクト部１２６は、図１０および図１５に示すように、ｐ型拡散層１２０に対して第１電源配線１０８側の素子分離部１１４上に配置されている。第１ゲートコンタクト部１２６は、チャネル領域１２５上の第１ゲート電極１２２の部分よりも幅広に形成されている。より具体的には、第１ゲートコンタクト部１２６は、Ｘ方向において、チャネル領域１２５上の第１ゲート電極１２２に対して外側（第１コンタクト部１２４に近づく側）に突出する形状で形成されている。また、第１ゲートコンタクト部１２６と素子分離部１１４との間には、第１ゲート絶縁膜１２１が介在されている。 The first gate electrode 122 further includes a first gate contact portion 126 . As shown in FIGS. 10 and 15, the first gate contact section 126 is arranged on the element isolation section 114 on the first power supply wiring 108 side with respect to the p-type diffusion layer 120. The first gate contact portion 126 is formed to be wider than the portion of the first gate electrode 122 on the channel region 125 . More specifically, the first gate contact portion 126 is formed in a shape that protrudes outward (towards the first contact portion 124) with respect to the first gate electrode 122 on the channel region 125 in the X direction. There is. Further, a first gate insulating film 121 is interposed between the first gate contact part 126 and the element isolation part 114.

第１コンタクト部１２４は、ｐ型拡散層１２０から、第１電源配線１０８の下方の領域に向かって選択的に延びている。これにより、半導体基板１０７の厚さ方向において、第１コンタクト部１２４の先端部１５０は、第１電源配線１０８に対向している。他の言い方では、第１コンタクト部１２４の先端部１５０は、平面視において、第１電源配線１０８に重なっている。なお、第１コンタクト部１２４の先端部１５０は、平面視において、第１電源配線１０８に重なっていなくてもよい。第１コンタクト部１２４の先端部１５０を第１電源配線１０８に重ねるか否かは、たとえば、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができる。 The first contact portion 124 selectively extends from the p-type diffusion layer 120 toward a region below the first power supply wiring 108 . As a result, the tip portion 150 of the first contact portion 124 faces the first power supply wiring 108 in the thickness direction of the semiconductor substrate 107 . In other words, the tip portion 150 of the first contact portion 124 overlaps the first power supply wiring 108 in plan view. Note that the tip portion 150 of the first contact portion 124 does not need to overlap the first power supply wiring 108 in plan view. Whether or not the tip portion 150 of the first contact portion 124 overlaps the first power supply wiring 108 can be appropriately determined based on design rules such as line and space (L/S), for example.

この実施形態では、第１コンタクト部１２４は、Ｘ方向における１ペアの第１ゲート電極１２２の両側（外側）のｐ型拡散層１２０（両側のｐ型拡散層１２０）から選択的に延びている。一方で、１ペアの第１ゲート電極１２２の間のｐ型拡散層１２０には、第１コンタクト部１２４よりもＹ方向における長さが短い第１延出部１５２が接続されている。たとえば、第１コンタクト部１２４のＹ方向における長さＬ３（図１３参照）に対する、第１延出部１５２のＹ方向における長さＬ４（図１４参照）の比（Ｌ４／Ｌ３）は、０．５０～０．５２であってもよい。具体的な大きさとしては、長さＬ３は、たとえば、０．７１μｍ～０．７３μｍであってもよいし、長さＬ４は、たとえば、０．３５μｍ～０．３８μｍであってもよい。 In this embodiment, the first contact portions 124 selectively extend from the p-type diffusion layers 120 (p-type diffusion layers 120 on both sides) on both sides (outside) of one pair of first gate electrodes 122 in the X direction. . On the other hand, a first extension portion 152 having a shorter length in the Y direction than the first contact portion 124 is connected to the p-type diffusion layer 120 between one pair of first gate electrodes 122 . For example, the ratio (L 4 /L 3 ) of the length L 4 (see FIG. 14) of the first extension portion 152 in the Y direction to the length L 3 (see FIG. 13) of the first contact portion 124 in the Y direction. may be 0.50 to 0.52. As a specific size, the length L 3 may be, for example, 0.71 μm to 0.73 μm, and the length L 4 may be, for example, 0.35 μm to 0.38 μm. .

第１コンタクト部１２４は、ｐ型拡散層１２０と一体的なｐ型の拡散層であり、ｐ型拡散層１２０と同じイオン注入工程によって作製することができる。また、第１コンタクト部１２４のｐ型不純物濃度は、ｐ型拡散層１２０のｐ型不純物濃度と同じであってもよい。
また、第１コンタクト部１２４は、図１０に示すように、各ｐ型拡散層１２０よりも幅狭であってもよく、たとえば、平面視において、第１ゲート電極１２２にオーバーラップしないような幅で形成されていてもよい。 The first contact portion 124 is a p-type diffusion layer integrated with the p-type diffusion layer 120, and can be manufactured by the same ion implantation process as the p-type diffusion layer 120. Further, the p-type impurity concentration of the first contact portion 124 may be the same as the p-type impurity concentration of the p-type diffusion layer 120.
Further, as shown in FIG. 10, the first contact portion 124 may be narrower than each p-type diffusion layer 120, for example, the first contact portion 124 may have a width that does not overlap the first gate electrode 122 in a plan view. It may be formed of.

なお、この実施形態では、第１ゲート電極１２２の両側（外側）のｐ型拡散層１２０から延びる拡散層を、ｐ型拡散層１２０に対するコンタクトのための第１コンタクト部１２４と称しているが、全ての第１コンタクト部１２４がｐ型拡散層１２０に対するコンタクトに使用されなくてもよい。つまり、第１コンタクト部１２４は、第１電源配線１０８からｐ型拡散層１２０への電源供給のための配線を基本セル１１３内に引き回す必要なく、コンタクトとして使用可能な部分と定義できる。 Note that in this embodiment, the diffusion layers extending from the p-type diffusion layer 120 on both sides (outside) of the first gate electrode 122 are referred to as the first contact portions 124 for contacting the p-type diffusion layer 120. Not all the first contact portions 124 may be used for contacting the p-type diffusion layer 120. In other words, the first contact portion 124 can be defined as a portion that can be used as a contact without the need to route a wiring for power supply from the first power supply wiring 108 to the p-type diffusion layer 120 inside the basic cell 113.

ｎ型拡散層１２３は、ｐチャネル型ＭＯＳＦＥＴ１１１において、基板電位をとるためのバックゲート用の拡散層であり、ｎ型ウェル１１９よりも高いｎ型不純物濃度を有している。
ｎ型拡散層１２３は、図９、図１０および図１４に示すように、第１電源配線１０８の下方のｎ型ウェル１１９の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｎ型拡散層１２３が、第１電源配線１０８に沿って間隔を空けて規則的に配列されている。 The n-type diffusion layer 123 is a back gate diffusion layer for obtaining a substrate potential in the p-channel MOSFET 111, and has a higher n-type impurity concentration than the n-type well 119.
As shown in FIGS. 9, 10, and 14, the n-type diffusion layer 123 is formed on the surface of the n-type well 119 below the first power supply wiring 108, and is scattered along the X direction. . That is, the plurality of n-type diffusion layers 123 are regularly arranged at intervals along the first power supply wiring 108.

この実施形態では、第１電源配線１０８の下方の領域は、一対の第１コンタクト部１２４の延出方向に沿う一対の第１仮想線１５３に重なる一対の第１領域１５４と、一対の第１領域１５４に挟まれた第２領域１５５とを含んでいる。そして、ｎ型拡散層１２３は、第２領域１５５に一対の第１コンタクト部１２４から離れて配置されている。
また、ｎ型拡散層１２３は、Ｙ方向において、中央のｐ型拡散層１２０に対向する位置に形成されている。これにより、ｎ型拡散層１２３は、Ｙ方向において、素子分離部１１４を挟んで第１延出部１５２に隣り合っている（図１４参照）。ｎ型拡散層１２３と第１延出部１５２とのＹ方向における距離は、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができるが、たとえば、０．２７μｍ～０．２９μｍであってもよい。 In this embodiment, a region below the first power supply wiring 108 includes a pair of first regions 154 overlapping a pair of first virtual lines 153 along the extending direction of the pair of first contact portions 124 and a pair of first A second region 155 sandwiched between regions 154 is included. The n-type diffusion layer 123 is placed in the second region 155 away from the pair of first contact portions 124 .
Further, the n-type diffusion layer 123 is formed at a position facing the central p-type diffusion layer 120 in the Y direction. Thereby, the n-type diffusion layer 123 is adjacent to the first extension part 152 with the element isolation part 114 in between in the Y direction (see FIG. 14). The distance in the Y direction between the n-type diffusion layer 123 and the first extension part 152 can be determined as appropriate based on design rules such as line and space (L/S), and is, for example, 0.27 μm to 0. .29 μm may be sufficient.

なお、各基本セル１１３において、第１電源配線１０８の下方領域であって、かつＹ方向においてｐ型拡散層１２０に対向する領域は、ｎ型拡散層１２３が形成されていない領域となっている。つまり、第１電源配線１０８の下方領域においてｎ型拡散層１２３が形成されていない領域は、第１コンタクト部１２４の先端部１５０を除いて、素子分離部１１４で構成されている。 Note that in each basic cell 113, a region below the first power supply wiring 108 and facing the p-type diffusion layer 120 in the Y direction is a region in which the n-type diffusion layer 123 is not formed. . That is, the region below the first power supply wiring 108 where the n-type diffusion layer 123 is not formed is constituted by the element isolation section 114, except for the tip section 150 of the first contact section 124.

ｎチャネル型ＭＯＳＦＥＴ１１２の基本ゲートパターンは、図１０に示すように、ｐチャネル型ＭＯＳＦＥＴ１１１とｎチャネル型ＭＯＳＦＥＴ１１２との間をＸ方向に沿って延びる素子分離部１１４上の軸Ａを対称軸として、ｐチャネル型ＭＯＳＦＥＴ１１１の基本ゲートパターンと線対称である。
より具体的には、ｎチャネル型ＭＯＳＦＥＴ１１２は、本発明の第２拡散層の一例としてのｎ型拡散層１２７と、第２ゲート絶縁膜１２８と、第２ゲート電極１２９と、本発明の第４拡散層の一例としてのｐ型拡散層１３０と、第２コンタクト部１３１とを含む。 As shown in FIG. 10, the basic gate pattern of the n-channel MOSFET 112 is p-shaped with an axis A on the element isolation section 114 extending along the X direction between the p-channel MOSFET 111 and the n-channel MOSFET 112 as the axis of symmetry. It is line symmetrical with the basic gate pattern of the channel type MOSFET 111.
More specifically, the n-channel MOSFET 112 includes an n-type diffusion layer 127 as an example of the second diffusion layer of the present invention, a second gate insulating film 128, a second gate electrode 129, and a fourth gate electrode 129 of the present invention. It includes a p-type diffusion layer 130 as an example of a diffusion layer and a second contact portion 131.

ｎ型拡散層１２７は、半導体基板１０７の表面部に形成され、かつ半導体基板１０７の表面から露出している。ｎ型拡散層１２７は、ｐ型の半導体基板１０７よりも高いｎ型不純物濃度を有している。また、ｎ型拡散層１２７は、この実施形態では、各基本セル１１３に３つ配置されている。各ｎ型拡散層１２７は、Ｘ方向における長さがＹ方向における長さよりも長い長方形状である。 The n-type diffusion layer 127 is formed on the surface of the semiconductor substrate 107 and is exposed from the surface of the semiconductor substrate 107. The n-type diffusion layer 127 has a higher n-type impurity concentration than the p-type semiconductor substrate 107. Further, in this embodiment, three n-type diffusion layers 127 are arranged in each basic cell 113. Each n-type diffusion layer 127 has a rectangular shape in which the length in the X direction is longer than the length in the Y direction.

たとえば、各ｎ型拡散層１２７のＹ方向における長さＬ２は、０．５２μｍ～１．２４μｍである。また、ｐ型拡散層１２０のＹ方向における長さＬ１に対する、ｎ型拡散層１２７のＹ方向における長さＬ２の比（Ｌ２／Ｌ１）は、たとえば、０．４５～０．７０であり、長さＬ１は長さＬ２よりも長くなっている。つまり、ホール（正孔）の移動度が電子の移動度よりも小さいため、長さＬ１を相対的に長くしてｐチャネル型ＭＯＳＦＥＴ１１１をｎチャネル型ＭＯＳＦＥＴ１１２よりも大きく形成している。これにより、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２の電流駆動能力をほぼ同じにすることができる。 For example, the length L 2 of each n-type diffusion layer 127 in the Y direction is 0.52 μm to 1.24 μm. Further, the ratio (L 2 /L 1 ) of the length L 2 of the n-type diffusion layer 127 in the Y direction to the length L 1 of the p-type diffusion layer 120 in the Y direction is, for example, 0.45 to 0.70. , and the length L1 is longer than the length L2 . In other words, since the mobility of holes is smaller than the mobility of electrons, the length L1 is made relatively longer to make the p-channel MOSFET 111 larger than the n-channel MOSFET 112. Thereby, the current driving capabilities of the p-channel type MOSFET 111 and the n-channel type MOSFET 112 can be made almost the same.

３つのｎ型拡散層１２７は、Ｘ方向において互いに離れている（図１２参照）。また、この実施形態では、３つのｎ型拡散層１２７のうち、両側のｎ型拡散層１２７で挟まれた中央のｎ型拡散層１２７は、両側のｎ型拡散層１２７よりも狭い幅を有している。
互いに隣り合うｎ型拡散層１２７は、一方がｎチャネル型ＭＯＳＦＥＴ１１２のソースとされ、他方がｎチャネル型ＭＯＳＦＥＴ１１２のドレインとされる。ソース／ドレインのいずれとして機能するかは、各ｎ型拡散層１２７に接続されるメタル配線（後述する層間絶縁膜１３５上の配線）のパターンによって決定される。この実施形態では、ｎチャネル型ＭＯＳＦＥＴ１１２に関して、両側のｎ型拡散層１２７のうち一方（図１０の紙面左側）のｎ型拡散層１２７は、第２コンタクト部１３１を介して第２電源配線１０９（負側の配線）に接続される拡散層であるので、ソース領域と称してもよい。一方、両側のｐ型拡散層１２０のうち他方（図１０の紙面右側）のｎ型拡散層１２７は、ドレイン領域と称してもよい。 The three n-type diffusion layers 127 are separated from each other in the X direction (see FIG. 12). Furthermore, in this embodiment, among the three n-type diffused layers 127, the central n-type diffused layer 127 sandwiched between the n-type diffused layers 127 on both sides has a narrower width than the n-type diffused layers 127 on both sides. are doing.
One of the n-type diffusion layers 127 adjacent to each other serves as the source of the n-channel MOSFET 112, and the other serves as the drain of the n-channel MOSFET 112. Whether it functions as a source or a drain is determined by the pattern of the metal wiring (wiring on the interlayer insulating film 135 described later) connected to each n-type diffusion layer 127. In this embodiment, with respect to the n-channel MOSFET 112, one of the n-type diffusion layers 127 on both sides (on the left side of the paper in FIG. 10) is connected to the second power supply wiring 109 ( Since it is a diffusion layer connected to the negative side wiring), it may also be called a source region. On the other hand, of the p-type diffusion layers 120 on both sides, the n-type diffusion layer 127 on the other side (on the right side of the paper in FIG. 10) may be referred to as a drain region.

第２ゲート絶縁膜１２８は、互いに離れている１ペアの第２ゲート絶縁膜１２８を含む。各第２ゲート絶縁膜１２８は、Ｙ方向に延びる帯状であり、半導体基板１０７上に配置されている。第２ゲート絶縁膜１２８の一部は、図１２に示すようにｎ型拡散層１２７の周縁部にオーバーラップしている。これにより、第２ゲート絶縁膜１２８は、互いに隣り合うｎ型拡散層１２７の間に跨っている。また、第２ゲート絶縁膜１２８は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。 The second gate insulating layer 128 includes a pair of second gate insulating layers 128 that are spaced apart from each other. Each second gate insulating film 128 has a band shape extending in the Y direction, and is disposed on the semiconductor substrate 107. A portion of the second gate insulating film 128 overlaps the peripheral edge of the n-type diffusion layer 127, as shown in FIG. Thereby, the second gate insulating film 128 straddles between the n-type diffusion layers 127 adjacent to each other. Further, the second gate insulating film 128 is made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN), for example.

第２ゲート電極１２９は、互いに離れている１ペアの第２ゲート電極１２９を含む。各第２ゲート電極１２９は、第２ゲート絶縁膜１２８上に配置され、第２ゲート絶縁膜１２８と同形状に形成されている。つまり、第２ゲート電極１２９は、Ｙ方向に延びる帯状であり、互いに隣り合うｎ型拡散層１２７の間に跨っている。また、第２ゲート電極１２９は、たとえば、ポリシリコン等の導電材料からなる。 The second gate electrodes 129 include a pair of second gate electrodes 129 that are spaced apart from each other. Each second gate electrode 129 is disposed on the second gate insulating film 128 and is formed in the same shape as the second gate insulating film 128. That is, the second gate electrode 129 has a band shape extending in the Y direction, and straddles between the n-type diffusion layers 127 that are adjacent to each other. Further, the second gate electrode 129 is made of a conductive material such as polysilicon, for example.

半導体基板１０７において、第２ゲート絶縁膜１２８を挟んで第２ゲート電極１２９に対向する部分は、互いに隣り合うｎ型拡散層１２７を電気的に接続するチャネルが形成されるチャネル領域１３２である。互いに隣り合うｎ型拡散層１２７の間に電位差が生じた状態で、第２ゲート電極１２９に適切な電圧を印加することによって、チャネル領域１３２にｎ型チャネルを形成することができる。 In the semiconductor substrate 107, a portion facing the second gate electrode 129 with the second gate insulating film 128 in between is a channel region 132 in which a channel is formed to electrically connect the n-type diffusion layers 127 adjacent to each other. An n-type channel can be formed in the channel region 132 by applying an appropriate voltage to the second gate electrode 129 while a potential difference is generated between the n-type diffusion layers 127 adjacent to each other.

第２ゲート電極１２９は、さらに、第２ゲートコンタクト部１３３を含む。第２ゲートコンタクト部１３３は、図１０および図１５に示すように、ｎ型拡散層１２７に対して第２電源配線１０９側の素子分離部１１４上に配置されている。第２ゲートコンタクト部１３３は、チャネル領域１３２上の第２ゲート電極１２９の部分よりも幅広に形成されている。より具体的には、第２ゲートコンタクト部１３３は、Ｘ方向において、チャネル領域１３２上の第２ゲート電極１２９に対して外側（第２コンタクト部１３１に近づく側）に突出する形状で形成されている。また、第２ゲートコンタクト部１３３と素子分離部１１４との間には、第２ゲート絶縁膜１２８が介在されている。 The second gate electrode 129 further includes a second gate contact portion 133. As shown in FIGS. 10 and 15, the second gate contact section 133 is arranged on the element isolation section 114 on the second power supply wiring 109 side with respect to the n-type diffusion layer 127. The second gate contact portion 133 is formed wider than the portion of the second gate electrode 129 on the channel region 132 . More specifically, the second gate contact portion 133 is formed in a shape that protrudes outward (towards the second contact portion 131) with respect to the second gate electrode 129 on the channel region 132 in the X direction. There is. Further, a second gate insulating film 128 is interposed between the second gate contact part 133 and the element isolation part 114.

また、この実施形態では、第１ゲート電極１２２の第２電源配線１０９側の端部と、第２ゲート電極１２９の第１電源配線１０８側の端部とが一体的に接続されており、共通のゲートコンタクト部１３４が形成されている。ゲートコンタクト部１３４は、第１ゲートコンタクト部１２６および第２ゲートコンタクト部１３３よりも幅広に形成されている。
より具体的には、ゲートコンタクト部１３４は、Ｘ方向において、第１ゲート電極１２２および第２ゲート電極１２９に対して両側に突出する形状で形成されている。第１ゲート電極１２２および第２ゲート電極１２９に対して内側に突出するゲートコンタクト部１３４の部分の突出量が、その反対側（第１コンタクト部１２４および第２コンタクト部１３１に近づく側）に突出するゲートコンタクト部１３４の突出量よりも小さくなっている。 Furthermore, in this embodiment, the end of the first gate electrode 122 on the second power supply wiring 109 side and the end of the second gate electrode 129 on the first power supply wiring 108 side are integrally connected, and a common A gate contact portion 134 is formed. The gate contact portion 134 is formed wider than the first gate contact portion 126 and the second gate contact portion 133.
More specifically, the gate contact portion 134 is formed in a shape that protrudes on both sides with respect to the first gate electrode 122 and the second gate electrode 129 in the X direction. The amount of protrusion of the portion of the gate contact portion 134 that protrudes inward with respect to the first gate electrode 122 and the second gate electrode 129 is such that the portion of the gate contact portion 134 protrudes toward the opposite side (the side approaching the first contact portion 124 and the second contact portion 131). The amount of protrusion of the gate contact portion 134 is smaller than that of the gate contact portion 134.

第２コンタクト部１３１は、ｎ型拡散層１２７から、第２電源配線１０９の下方の領域に向かって選択的に延びている。これにより、半導体基板１０７の厚さ方向において、第２コンタクト部１３１の先端部１５１は、第２電源配線１０９に対向している。他の言い方では、第２コンタクト部１３１の先端部１５１は、平面視において、第２電源配線１０９に重なっている。なお、第２コンタクト部１３１の先端部１５１は、平面視において、第２電源配線１０９に重なっていなくてもよい。第２コンタクト部１３１の先端部１５１を第２電源配線１０９に重ねるか否かは、たとえば、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができる。 The second contact portion 131 selectively extends from the n-type diffusion layer 127 toward a region below the second power supply wiring 109 . As a result, the tip portion 151 of the second contact portion 131 faces the second power supply wiring 109 in the thickness direction of the semiconductor substrate 107 . In other words, the tip portion 151 of the second contact portion 131 overlaps the second power supply wiring 109 in plan view. Note that the tip portion 151 of the second contact portion 131 does not need to overlap the second power supply wiring 109 in plan view. Whether or not the tip portion 151 of the second contact portion 131 overlaps the second power supply wiring 109 can be determined as appropriate based on design rules such as line and space (L/S), for example.

この実施形態では、第２コンタクト部１３１は、Ｘ方向における１ペアの第２ゲート電極１２９の両側（外側）のｎ型拡散層１２７（両側のｎ型拡散層１２７）から選択的に延びている。一方で、１ペアの第２ゲート電極１２９の間のｎ型拡散層１２７には、第２コンタクト部１３１よりもＹ方向における長さが短い第２延出部１５６が接続されている。たとえば、第２コンタクト部１３１のＹ方向における長さＬ５（図１３参照）に対する、第２延出部１５６のＹ方向における長さＬ６（図１４参照）の比（Ｌ６／Ｌ５）は、０．５０～０．５２であってもよい。具体的な大きさとしては、長さＬ５は、たとえば、０．７１μｍ～０．７３μｍであってもよいし、長さＬ６は、たとえば、０．３６μｍ～０．３８μｍであってもよい。 In this embodiment, the second contact portion 131 selectively extends from the n-type diffusion layers 127 on both sides (outside) of one pair of second gate electrodes 129 in the X direction (the n-type diffusion layers 127 on both sides). . On the other hand, a second extension portion 156 having a shorter length in the Y direction than the second contact portion 131 is connected to the n-type diffusion layer 127 between one pair of second gate electrodes 129 . For example, the ratio (L 6 /L 5 ) of the length L 6 (see FIG. 14) of the second extension portion 156 in the Y direction to the length L 5 (see FIG. 13 ) of the second contact portion 131 in the Y direction. may be 0.50 to 0.52. As a specific size, the length L 5 may be, for example, 0.71 μm to 0.73 μm, and the length L 6 may be, for example, 0.36 μm to 0.38 μm. .

第２コンタクト部１３１は、ｎ型拡散層１２７と一体的なｎ型の拡散層であり、ｎ型拡散層１２７と同じイオン注入工程によって作製することができる。また、第２コンタクト部１３１のｎ型不純物濃度は、ｎ型拡散層１２７のｎ型不純物濃度と同じであってもよい。
また、第２コンタクト部１３１は、図１０に示すように、ｎ型拡散層１２７よりも幅狭であってもよく、たとえば、平面視において、第２ゲート電極１２９にオーバーラップしないような幅で形成されていてもよい。 The second contact portion 131 is an n-type diffusion layer integrated with the n-type diffusion layer 127, and can be manufactured by the same ion implantation process as the n-type diffusion layer 127. Further, the n-type impurity concentration of the second contact portion 131 may be the same as the n-type impurity concentration of the n-type diffusion layer 127.
Further, as shown in FIG. 10, the second contact portion 131 may be narrower than the n-type diffusion layer 127, for example, the second contact portion 131 may have a width that does not overlap the second gate electrode 129 in a plan view. may be formed.

なお、この実施形態では、第２ゲート電極１２９の両側（外側）のｎ型拡散層１２７から延びる拡散層を、ｎ型拡散層１２７に対するコンタクトのための第２コンタクト部１３１と称しているが、全ての第２コンタクト部１３１がｎ型拡散層１２７に対するコンタクトに使用されなくてもよい。つまり、第２コンタクト部１３１は、第２電源配線１０９からｎ型拡散層１２７への電源供給のための配線を基本セル１１３内に引き回す必要なく、コンタクトとして使用可能な部分と定義できる。 Note that in this embodiment, the diffusion layers extending from the n-type diffusion layer 127 on both sides (outside) of the second gate electrode 129 are referred to as second contact portions 131 for contacting the n-type diffusion layer 127. Not all of the second contact portions 131 may be used for contacting the n-type diffusion layer 127. In other words, the second contact portion 131 can be defined as a portion that can be used as a contact without the need to route a wiring for power supply from the second power supply wiring 109 to the n-type diffusion layer 127 inside the basic cell 113.

ｐ型拡散層１３０は、ｎチャネル型ＭＯＳＦＥＴ１１２において、基板電位をとるためのバックゲート用の拡散層であり、ｐ型の半導体基板１０７よりも高いｐ型不純物濃度を有している。
ｐ型拡散層１３０は、図９、図１０および図１４に示すように、第２電源配線１０９の下方の半導体基板１０７の表面部に形成され、かつＸ方向に沿って点在している。つまり、複数のｐ型拡散層１３０が、第２電源配線１０９に沿って間隔を空けて規則的に配列されている。 The p-type diffusion layer 130 is a back-gate diffusion layer for obtaining a substrate potential in the n-channel MOSFET 112, and has a higher p-type impurity concentration than the p-type semiconductor substrate 107.
As shown in FIGS. 9, 10, and 14, the p-type diffusion layer 130 is formed on the surface portion of the semiconductor substrate 107 below the second power supply wiring 109, and is scattered along the X direction. That is, the plurality of p-type diffusion layers 130 are regularly arranged at intervals along the second power supply wiring 109.

この実施形態では、第２電源配線１０９の下方の領域は、一対の第２コンタクト部１３１の延出方向に沿う一対の第２仮想線１５７に重なる一対の第３領域１５８と、一対の第３領域１５８に挟まれた第４領域１５９とを含んでいる。そして、ｐ型拡散層１３０は、第４領域１５９に一対の第２コンタクト部１３１から離れて配置されている。
また、ｐ型拡散層１３０は、Ｙ方向において、中央のｎ型拡散層１２７に対向する位置に形成されている。これにより、ｐ型拡散層１３０は、Ｙ方向において、素子分離部１１４を挟んで第２延出部１５６に隣り合っている（図１４参照）。ｐ型拡散層１３０と第２延出部１５６とのＹ方向における距離は、ラインアンドスペース（Ｌ／Ｓ）等のデザインルールに基づいて、適宜定めることができるが、たとえば、０．２７μｍ～０．２９μｍであってもよい。 In this embodiment, a region below the second power supply wiring 109 includes a pair of third regions 158 overlapping a pair of second virtual lines 157 along the extending direction of the pair of second contact portions 131; A fourth region 159 sandwiched between regions 158 is included. The p-type diffusion layer 130 is arranged in the fourth region 159 away from the pair of second contact parts 131.
Further, the p-type diffusion layer 130 is formed at a position facing the central n-type diffusion layer 127 in the Y direction. Thereby, the p-type diffusion layer 130 is adjacent to the second extension part 156 with the element isolation part 114 in between in the Y direction (see FIG. 14). The distance in the Y direction between the p-type diffusion layer 130 and the second extension part 156 can be determined as appropriate based on design rules such as line and space (L/S), and is, for example, 0.27 μm to 0. .29 μm may be sufficient.

なお、各基本セル１１３において、第２電源配線１０９の下方領域であって、かつＹ方向においてｎ型拡散層１２７に対向する領域は、ｐ型拡散層１３０が形成されていない領域となっている。つまり、第２電源配線１０９の下方領域においてｐ型拡散層１３０が形成されていない領域は、第２コンタクト部１３１の先端部１５１を除いて、素子分離部１１４で構成されている。 In each basic cell 113, a region below the second power supply wiring 109 and facing the n-type diffusion layer 127 in the Y direction is a region in which the p-type diffusion layer 130 is not formed. . That is, the region below the second power supply wiring 109 where the p-type diffusion layer 130 is not formed is constituted by the element isolation section 114, except for the tip end 151 of the second contact section 131.

半導体基板１０７上には、第１ゲート電極１２２および第２ゲート電極１２９を覆うように、層間絶縁膜１３５が積層されている。層間絶縁膜１３５は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。
層間絶縁膜１３５上には、配線パターン１３６が形成されている。配線パターン１３６は、たとえば、アルミニウム等のメタル配線で構成されている。配線パターン１３６は、第１電源配線１０８および第２電源配線１０９の他、第１ゲート電極１２２、第２ゲート電極１２９、ｐ型拡散層１２０、ｎ型拡散層１２７等に接続される回路配線１３７を含んでいてもよい。 An interlayer insulating film 135 is stacked on the semiconductor substrate 107 so as to cover the first gate electrode 122 and the second gate electrode 129. The interlayer insulating film 135 is made of an insulating material such as silicon oxide (SiO 2 ), for example.
A wiring pattern 136 is formed on the interlayer insulating film 135. The wiring pattern 136 is made of, for example, metal wiring made of aluminum or the like. The wiring pattern 136 includes, in addition to the first power supply wiring 108 and the second power supply wiring 109, a circuit wiring 137 connected to the first gate electrode 122, the second gate electrode 129, the p-type diffusion layer 120, the n-type diffusion layer 127, etc. May contain.

回路配線１３７のパターンは、設計されたデジタル回路に応じて適宜変更されるものである。この実施形態では、図１０に示すように、第１コンタクト部１２４、第１延出部１５２、第２コンタクト部１３１、第２延出部１５６およびゲートコンタクト部１３４に回路配線１３７が接続された態様のみを例示している。
また、層間絶縁膜１３５には、第１コンタクトホール１６０、第２コンタクトホール１６１、第３コンタクトホール１６２、第４コンタクトホール１６３、第５コンタクトホール１６４、第６コンタクトホール１６５、第７コンタクトホール１６６、第８コンタクトホール１６７および第９コンタクトホール１６８が形成されている。 The pattern of the circuit wiring 137 is changed as appropriate depending on the designed digital circuit. In this embodiment, as shown in FIG. 10, a circuit wiring 137 is connected to the first contact section 124, the first extension section 152, the second contact section 131, the second extension section 156, and the gate contact section 134. Only aspects are illustrated.
Further, in the interlayer insulating film 135, a first contact hole 160, a second contact hole 161, a third contact hole 162, a fourth contact hole 163, a fifth contact hole 164, a sixth contact hole 165, and a seventh contact hole 166 are provided. , an eighth contact hole 167, and a ninth contact hole 168 are formed.

図１０および図１３に示すように、一対の第１コンタクト部１２４のうち一方（図１０の紙面左側）の第１コンタクト部１２４は、第１コンタクトホール１６０に埋め込まれたビア１３８（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８から分岐した第１分岐配線１４８に電気的に接続されている。第１分岐配線１４８は、第１電源配線１０８から垂直に分岐し、第１コンタクト部１２４に対して平行に延びている。この実施形態では、第１分岐配線１４８の下方には、１つの第１コンタクトホール１６０が形成されている。なお、第１コンタクトホール１６０は、複数形成されていてもよい。 As shown in FIGS. 10 and 13, one of the pair of first contact portions 124 (on the left side of the paper in FIG. 10) has a via 138 (for example, a tungsten (W)) is electrically connected to a first branch wiring 148 branched from the first power supply wiring 108. The first branch wiring 148 branches perpendicularly from the first power supply wiring 108 and extends parallel to the first contact portion 124 . In this embodiment, one first contact hole 160 is formed below the first branch wiring 148. Note that a plurality of first contact holes 160 may be formed.

図１０に示すように、一対の第１コンタクト部１２４のうち他方（図１０の紙面右側）の第１コンタクト部１２４は、第２コンタクトホール１６１に埋め込まれたビア１３９（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８から分離された第１配線１７１に電気的に接続されている。第１配線１７１は、素子配置領域１１０内を引き回され、たとえば、図示しない位置で、他の基本セル１１３のｐ型拡散層１２０等に接続されていてもよい。 As shown in FIG. 10, the other first contact portion 124 (on the right side of the paper in FIG. 10) of the pair of first contact portions 124 has a via 139 (for example, tungsten (W) ) is electrically connected to a first wiring 171 separated from the first power wiring 108 . The first wiring 171 is routed within the element arrangement region 110 and may be connected to the p-type diffusion layer 120 of another basic cell 113, for example, at a position not shown.

図１０および図１４に示すように、第１延出部１５２は、第３コンタクトホール１６２に埋め込まれたビア１４０（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８から分岐した第２分岐配線１４９に電気的に接続されている。第２分岐配線１４９は、第１電源配線１０８から垂直に分岐し、第１延出部１５２に対して平行に延びている。この実施形態では、第２分岐配線１４９の下方には、１つの第３コンタクトホール１６２が形成されている。なお、第３コンタクトホール１６２は、複数形成されていてもよい。 As shown in FIGS. 10 and 14, the first extending portion 152 is connected to a first extending portion 152 branched from the first power supply wiring 108 via a via 140 (for example, tungsten (W)) embedded in a third contact hole 162. It is electrically connected to two branch wiring 149. The second branch wiring 149 branches perpendicularly from the first power supply wiring 108 and extends parallel to the first extension 152 . In this embodiment, one third contact hole 162 is formed below the second branch wiring 149. Note that a plurality of third contact holes 162 may be formed.

図１０および図１４に示すように、ｐチャネル型ＭＯＳＦＥＴ１１１のｎ型拡散層１２３は、第４コンタクトホール１６３に埋め込まれたビア１４１（たとえば、タングステン（Ｗ））を介して、第１電源配線１０８に電気的に接続されている。これにより、中央のｐ型拡散層１２０は、第１延出部１５２、第２分岐配線１４９および第１電源配線１０８を介して、ｎ型拡散層１２３に電気的に接続されている。 As shown in FIGS. 10 and 14, the n-type diffusion layer 123 of the p-channel MOSFET 111 is connected to the first power supply wiring 108 via a via 141 (for example, tungsten (W)) embedded in the fourth contact hole 163. electrically connected to. Thereby, the central p-type diffusion layer 120 is electrically connected to the n-type diffusion layer 123 via the first extension portion 152, the second branch wiring 149, and the first power supply wiring 108.

図１０および図１３に示すように、一対の第２コンタクト部１３１のうち一方（図１０の紙面左側）の第２コンタクト部１３１は、第５コンタクトホール１６４に埋め込まれたビア１４２（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９から分岐した第３分岐配線１６９に電気的に接続されている。第３分岐配線１６９は、第２電源配線１０９から垂直に分岐し、第２コンタクト部１３１に対して平行に延びている。この実施形態では、第３分岐配線１６９の下方には、１つの第５コンタクトホール１６４が形成されている。なお、第５コンタクトホール１６４は、複数形成されていてもよい。 As shown in FIGS. 10 and 13, one of the pair of second contact parts 131 (on the left side of the paper in FIG. 10) has a via 142 (for example, a tungsten (W)) is electrically connected to a third branch wiring 169 branched from the second power supply wiring 109. The third branch wiring 169 branches perpendicularly from the second power supply wiring 109 and extends parallel to the second contact portion 131. In this embodiment, one fifth contact hole 164 is formed below the third branch wiring 169. Note that a plurality of fifth contact holes 164 may be formed.

図１０に示すように、一対の第２コンタクト部１３１のうち他方（図１０の紙面右側）の第２コンタクト部１３１は、第６コンタクトホール１６５に埋め込まれたビア１４３（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９から分離された第２配線１７２に電気的に接続されている。第２配線１７２は、素子配置領域１１０内を引き回され、たとえば、図示しない位置で、他の基本セル１１３のｎ型拡散層１２７等に接続されていてもよい。 As shown in FIG. 10, the other of the pair of second contact portions 131 (on the right side of the paper in FIG. 10) has a via 143 (for example, tungsten (W) ) is electrically connected to a second wiring 172 separated from the second power supply wiring 109. The second wiring 172 is routed within the element arrangement region 110 and may be connected to the n-type diffusion layer 127 of another basic cell 113, for example, at a position not shown.

図１０および図１４に示すように、第２延出部１５６は、第７コンタクトホール１６６に埋め込まれたビア１４４（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９から分岐した第４分岐配線１７０に電気的に接続されている。第４分岐配線１７０は、第２電源配線１０９から垂直に分岐し、第２延出部１５６に対して平行に延びている。この実施形態では、第４分岐配線１７０の下方には、１つの第７コンタクトホール１６６が形成されている。なお、第７コンタクトホール１６６は、複数形成されていてもよい。 As shown in FIGS. 10 and 14, the second extending portion 156 is connected to a second power supply line branched from the second power supply wiring 109 via a via 144 (for example, tungsten (W)) embedded in the seventh contact hole 166. It is electrically connected to the four-branch wiring 170. The fourth branch wiring 170 branches perpendicularly from the second power supply wiring 109 and extends parallel to the second extension 156. In this embodiment, one seventh contact hole 166 is formed below the fourth branch wiring 170. Note that a plurality of seventh contact holes 166 may be formed.

図１０および図１４に示すように、ｎチャネル型ＭＯＳＦＥＴ１１２のｐ型拡散層１３０は、第８コンタクトホール１６７に埋め込まれたビア１４５（たとえば、タングステン（Ｗ））を介して、第２電源配線１０９に電気的に接続されている。これにより、中央のｎ型拡散層１２７は、第２延出部１５６、第４分岐配線１７０および第２電源配線１０９を介して、ｐ型拡散層１３０に電気的に接続されている。 As shown in FIGS. 10 and 14, the p-type diffusion layer 130 of the n-channel MOSFET 112 is connected to the second power supply wiring 109 via a via 145 (for example, tungsten (W)) embedded in the eighth contact hole 167. electrically connected to. Thereby, the central n-type diffusion layer 127 is electrically connected to the p-type diffusion layer 130 via the second extension 156, the fourth branch wiring 170, and the second power supply wiring 109.

図１０および図１５に示すように、ゲートコンタクト部１３４は、第９コンタクトホール１６８に埋め込まれたビア１４６（たとえば、タングステン（Ｗ））を介して、回路配線１３７に電気的に接続されている。この回路配線１３７は、たとえば、第１電源配線１０８や第２電源配線１０９よりも上層の配線層に、さらにビア（図示せず）を用いて引き上げられ、当該配線層内で引き回されていてもよい。 As shown in FIGS. 10 and 15, the gate contact portion 134 is electrically connected to the circuit wiring 137 via a via 146 (for example, tungsten (W)) embedded in the ninth contact hole 168. . The circuit wiring 137 is, for example, pulled up to a wiring layer above the first power wiring 108 and the second power wiring 109 using vias (not shown), and routed within the wiring layer. Good too.

以上、この半導体集積回路装置１によれば、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２の素子配置領域１１０（第１領域１１７および第２領域１１８）が、第１電源配線１０８と第２電源配線１０９との間の領域に配置されている。そのため、第１電源配線１０８および第２電源配線１０９が基本セル１１３内に配置されていない。 As described above, according to this semiconductor integrated circuit device 1, the element arrangement region 110 (first region 117 and second region 118) of the p-channel type MOSFET 111 and the n-channel type MOSFET 112 is located between the first power supply wiring 108 and the second power supply wiring 109. It is located in the area between. Therefore, the first power supply wiring 108 and the second power supply wiring 109 are not arranged within the basic cell 113.

これにより、基本セル１１３内のスペースを、他の配線（たとえば、図１０の回路配線１３７）レイアウトに使用することができるので、基本セル１１３内の配線性を向上させることができる。その結果、配線レイアウト用のスペースに余裕ができるので、Ｙ方向におけるｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２を含む基本セル１１３の長さを短くすることができる。たとえば、ｐ型拡散層１２０およびｎ型拡散層１２７のＹ方向における長さＬ１およびＬ２を、それぞれ、１．１４μｍ～１．８６μｍおよび０．５２μｍ～１．２４μｍにすることができる。 Thereby, the space within the basic cell 113 can be used for layout of other wiring (for example, the circuit wiring 137 in FIG. 10), so that the wiring performance within the basic cell 113 can be improved. As a result, there is more space for wiring layout, so the length of the basic cell 113 including the p-channel MOSFET 111 and the n-channel MOSFET 112 in the Y direction can be shortened. For example, the lengths L 1 and L 2 in the Y direction of the p-type diffusion layer 120 and the n-type diffusion layer 127 can be set to 1.14 μm to 1.86 μm and 0.52 μm to 1.24 μm, respectively.

また、図１０および図１３に示すように、第１電源配線１０８の下方の領域を、ｐ型拡散層１２０への電源供給のための第１コンタクト部１２４として有効利用することができる。これにより、ｐ型拡散層１２０への電源供給のための配線（第１分岐配線１４８）を基本セル１１３内（第１領域１１７内）に長く引き回す必要がなく、第１電源配線１０８から少し分岐させるだけで済むので、基本セル１１３内の配線性を向上させることができる。 Furthermore, as shown in FIGS. 10 and 13, the region below the first power supply wiring 108 can be effectively used as a first contact portion 124 for supplying power to the p-type diffusion layer 120. As a result, there is no need to route the wiring for power supply to the p-type diffusion layer 120 (first branch wiring 148) long inside the basic cell 113 (inside the first region 117), and it is not necessary to route the wiring (first branch wiring 148) for power supply to the p-type diffusion layer 120 for a long time. Since it is only necessary to do this, the wiring performance within the basic cell 113 can be improved.

また、たとえば、図１０および図１３に示すように、第２電源配線１０９の下方の領域を、ｎ型拡散層１２７への電源供給のための第２コンタクト部１３１として有効利用することができる。これにより、ｎ型拡散層１２７への電源供給のための配線（第３分岐配線１６９）を基本セル１１３内（第２領域１１８内）に長く引き回す必要がなく、第２電源配線１０９から少し分岐させるだけで済むので、基本セル１１３内の配線性を向上させることができる。 Further, for example, as shown in FIGS. 10 and 13, a region below the second power supply wiring 109 can be effectively used as a second contact portion 131 for supplying power to the n-type diffusion layer 127. As a result, there is no need to route the wiring for power supply to the n-type diffusion layer 127 (third branch wiring 169) long inside the basic cell 113 (inside the second region 118), and it is not necessary to route the wiring (third branch wiring 169) for power supply to the n-type diffusion layer 127 for a long time. Since it is only necessary to do this, the wiring performance within the basic cell 113 can be improved.

また、第１電源配線１０８の下方であり、かつ第１コンタクト部１２４と重ならない領域（第２領域１５５）を、バックゲート用のｎ型拡散層１２３として有効利用することができる。これにより、基本セル１１３内の配線性を一層向上させることができる。
また、第２電源配線１０９の下方であり、かつ第２コンタクト部１３１と重ならない領域（第４領域１５９）を、バックゲート用のｐ型拡散層１３０として有効利用することができる。これにより、基本セル１１３内の配線性を一層向上させることができる。 Furthermore, a region (second region 155) that is below the first power supply wiring 108 and does not overlap with the first contact portion 124 can be effectively used as the n-type diffusion layer 123 for the back gate. Thereby, the wiring performance within the basic cell 113 can be further improved.
Further, a region (fourth region 159) that is below the second power supply wiring 109 and does not overlap with the second contact portion 131 can be effectively used as the p-type diffusion layer 130 for the back gate. Thereby, the wiring performance within the basic cell 113 can be further improved.

さらに、ゲートコンタクト部１３４によって、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２のゲート電極が共通化されている。これにより、第１ゲート電極１２２および第２ゲート電極１２９のそれぞれに接続する配線を減らすことができる。その結果、基本セル１１３内の配線の自由度が向上するため、基本セル１１３内の配線性を一層向上させることができる。 Furthermore, the gate electrodes of the p-channel type MOSFET 111 and the n-channel type MOSFET 112 are shared by the gate contact portion 134. Thereby, the number of wirings connected to each of the first gate electrode 122 and the second gate electrode 129 can be reduced. As a result, the degree of freedom in wiring within the basic cell 113 is improved, so that the wiring performance within the basic cell 113 can be further improved.

以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、図１６に示すように、第１ゲート電極２２および第２ゲート電極２９は、素子分離部１４上で互いに分離されていてもよい。つまり、ｐチャネル型ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１２のゲート電極が共通化されていなくてもよい。 Although the embodiments of the present invention have been described above, the present invention can also be implemented in other forms.
For example, as shown in FIG. 16, the first gate electrode 22 and the second gate electrode 29 may be separated from each other on the element isolation section 14. That is, the gate electrodes of the p-channel type MOSFET 11 and the n-channel type MOSFET 12 do not need to be shared.

また、たとえば、図１７に示すように、第１ゲート電極１２２および第２ゲート電極１２９は、素子分離部１１４上で互いに分離されていてもよい。つまり、ｐチャネル型ＭＯＳＦＥＴ１１１およびｎチャネル型ＭＯＳＦＥＴ１１２のゲート電極が共通化されていなくてもよい。つまり、ゲートコンタクト部１３４が分離されていてもよい。
また、ｐ型拡散層２０への電源供給のための配線を基本セル１３内に引き回すこと、およびｎ型拡散層２７への電源供給のための配線を基本セル１３内に引き回すことを避けるという観点に限れば、第１コンタクト部２４および第２コンタクト部３１は、複数備えられていてもよい。 Further, for example, as shown in FIG. 17, the first gate electrode 122 and the second gate electrode 129 may be separated from each other on the element isolation section 114. That is, the gate electrodes of the p-channel type MOSFET 111 and the n-channel type MOSFET 112 do not need to be shared. In other words, the gate contact portion 134 may be separated.
Also, from the viewpoint of avoiding routing wiring for supplying power to the p-type diffusion layer 20 within the basic cell 13 and routing wiring for supplying power to the n-type diffusion layer 27 within the basic cell 13. As long as the first contact portion 24 and the second contact portion 31 are plural, a plurality may be provided.

たとえば、図１８に示すように、第１コンタクト部２４は、１ペアの第１ゲート電極２２の両側のｐ型拡散層２０から第１電源配線８の下方に向かって延びていてもよいし、第２コンタクト部３１は、１ペアの第２ゲート電極２９の両側のｎ型拡散層２７から第２電源配線９の下方に向かって延びていてもよい。
また、図３で示した回路配線３７および図１０で示した回路配線１３７のパターンは、ほんの一例に過ぎず、たとえば、回路配線３７，１３７を所定のパターンで形成することによって、基本セル１３，１１３を用いてインバータ回路等の所望の回路を形成することができる。 For example, as shown in FIG. 18, the first contact portions 24 may extend from the p-type diffusion layers 20 on both sides of a pair of first gate electrodes 22 toward the bottom of the first power supply wiring 8, or The second contact portion 31 may extend from the n-type diffusion layer 27 on both sides of one pair of second gate electrodes 29 toward the bottom of the second power supply wiring 9.
Furthermore, the patterns of the circuit wiring 37 shown in FIG. 3 and the circuit wiring 137 shown in FIG. 113 can be used to form a desired circuit such as an inverter circuit.

また、図３、図１６および図１８に示した基本セル１３、ならびに図１０および図１７に示した基本セル１１３、その他のゲートアレイの基本セル（図示せず）、ならびにスタンダードセル方式のセルは、１つの半導体集積回路装置１に混載されていてもよい。
たとえば、前述の実施形態において、比較的面積を広く使用できる第３回路セル６に、その他のゲートアレイの基本セルパターン（前述の実施形態のようにセル長Ｗ２，Ｗ３（セル長Ｌ１，Ｌ２）が縮小されていないもの）を敷き詰め、比較的小面積の第１回路セル４および第２回路セル５に、前述の基本セル１３，１１３やスタンダードセル方式のセルを敷き詰めてもよい。 In addition, the basic cell 13 shown in FIGS. 3, 16, and 18, the basic cell 113 shown in FIGS. 10 and 17, other gate array basic cells (not shown), and standard cell type cells are , may be mounted together in one semiconductor integrated circuit device 1.
For example, in the embodiment described above, the third circuit cell 6, which can use a relatively wide area, is provided with other basic cell patterns of the gate array (cell lengths W 2 , W 3 (cell length L 1 ) as in the embodiment described above). , L 2 ) which are not reduced in size), and the aforementioned basic cells 13, 113 or standard cell type cells may be spread over the first circuit cell 4 and second circuit cell 5, which have relatively small areas. .

また、図１では、半導体集積回路装置１のパッケージ方式がＳＯＰ（Small Out-line Package）である場合を取り上げたが、半導体集積回路装置１のパッケージ方式は、これに限らない。たとえば、半導体集積回路装置１のパッケージ方式は、ＱＦＰ（Quad Flat Package）、ＱＦＮ（Quad Flat Non-leaded package）、ＱＦＪ（Quad Flat J leaded package）、ＳＯＪ（Small Out-line J leaded package）、ＤＩＰ（Dual In-line Package）、ＳＩＰ（Single In-line Package）、ＢＧＡ（Ball grid array）、ＬＧＡ（Land grid array）等であってもよい。 Further, although FIG. 1 shows a case where the packaging method of the semiconductor integrated circuit device 1 is an SOP (Small Out-line Package), the packaging method of the semiconductor integrated circuit device 1 is not limited to this. For example, the packaging methods of the semiconductor integrated circuit device 1 include QFP (Quad Flat Package), QFN (Quad Flat Non-leaded package), QFJ (Quad Flat J leaded package), SOJ (Small Out-line J leaded package), and DIP. (Dual In-line Package), SIP (Single In-line Package), BGA (Ball grid array), LGA (Land grid array), etc. may be used.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、図１、図９～図１５および図１７の形態から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）
半導体基板上に配置され、第１方向に延びる第１電源配線と、
前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、
前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、
前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、
前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、
前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、
前記第１拡散層の、前記第１方向における前記第１ゲート電極の両側から、前記第１電源配線の下方の領域へ選択的に延びる一対の第１コンタクト部とを含む、半導体集積回路装置。
（項２）
前記第１ゲート電極は、互いに離れている１ペアの第１ゲート電極を含み、
前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアの前記ｐチャネル型ＭＯＳＦＥＴが構成されており、
前記第１コンタクト部は、前記１ペアの第１ゲート電極の両側の前記第１拡散層から延びている、項１に記載の半導体集積回路装置。
（項３）
前記第１電源配線の下方の領域は、前記一対の第１コンタクト部の延出方向に沿う一対の第１仮想線に重なる一対の第１領域と、前記一対の第１領域に挟まれた第２領域とを含み、
前記第２領域に前記一対の第１コンタクト部から離れて配置された第３拡散層をさらに含む、項１または２に記載の半導体集積回路装置。
（項４）
前記第３拡散層は、前記第１拡散層とは反対導電型であり、かつ前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含む、項３に記載の半導体集積回路装置。
（項５）
半導体基板上に配置され、第１方向に延びる第１電源配線と、
前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、
前記第１電源配線と前記第２電源配線との間の領域に配置されたｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、
前記第１電源配線と前記第２電源配線との間の領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置されたｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、
前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っている第１ゲート電極と、
前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、
前記第２拡散層の、前記第１方向における前記第２ゲート電極の両側から、前記第２電源配線の下方の領域へ選択的に延びる一対の第２コンタクト部とを含む、半導体集積回路装置。
（項６）
前記第２ゲート電極は、互いに離れている１ペアの第２ゲート電極を含み、
前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアの前記ｎチャネル型ＭＯＳＦＥＴが構成されており、
前記第２コンタクト部は、前記１ペアの第２ゲート電極の両側の前記第２拡散層から延びている、項５に記載の半導体集積回路装置。
（項７）
前記第２電源配線の下方の領域は、前記一対の第２コンタクト部の延出方向に沿う一対の第２仮想線に重なる一対の第３領域と、前記一対の第３領域に挟まれた第４領域とを含み、
前記第４領域に前記一対の第２コンタクト部から離れて配置された第４拡散層をさらに含む、項５または６に記載の半導体集積回路装置。
（項８）
前記第４拡散層は、前記第２拡散層とは反対導電型であり、かつ前記ｎチャネル型ＭＯＳＦＥＴ用の第４拡散層を含む、項７に記載の半導体集積回路装置。
（項９）
前記第２方向における前記第１拡散層の長さＬ１に対する、前記第２方向における前記第２拡散層の長さＬ２の比（Ｌ２／Ｌ１）は、０．４５～０．７０である、項１～８のいずれか一項に記載の半導体集積回路装置。
（項１０）
前記第１ゲート電極の前記第２電源配線側の端部と、前記第２ゲート電極の前記第１電源配線側の端部とが一体的に接続されている、項１～９のいずれか一項に記載の半導体集積回路装置。
（項１１）
前記第１ゲート電極と前記第２ゲート電極との接続部分で形成され、前記第１ゲート電極および前記第２ゲート電極よりも幅広なゲートコンタクト部を含む、項１０に記載の半導体集積回路装置。
（項１２）
前記第２方向における前記第１電源配線と前記第２電源配線との距離は、３．３８μｍ～３．４０μｍである、項１～１１のいずれか一項に記載の半導体集積回路装置。
（項１３）
１ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されている、項１～１２のいずれか一項に記載の半導体集積回路装置。 In addition, various design changes can be made within the scope of the claims.
In addition to the invention described in the claims, the following features can be extracted from the forms of FIGS. 1, 9 to 15, and 17.
(Section 1)
a first power supply wiring arranged on the semiconductor substrate and extending in a first direction;
a second power supply wiring extending in the first direction and spaced apart from the first power supply wiring;
a first diffusion layer for a p-channel MOSFET arranged in a region between the first power supply wiring and the second power supply wiring;
a second diffusion layer for an n-channel MOSFET, which is a region between the first power supply wiring and the second power supply wiring and is arranged on the second power supply wiring side with respect to the first diffusion layer;
a first gate electrode extending in a second direction perpendicular to the first direction and spanning the first diffusion layer;
a second gate electrode extending in the second direction and spanning the second diffusion layer;
A semiconductor integrated circuit device including a pair of first contact portions of the first diffusion layer selectively extending from both sides of the first gate electrode in the first direction to a region below the first power supply wiring.
(Section 2)
The first gate electrode includes a pair of first gate electrodes spaced apart from each other,
The one pair of the first gate electrodes, the first diffusion layer between the one pair of first gate electrodes, and the first diffusion layers on both sides of the one pair of first gate electrodes A channel type MOSFET is configured,
2. The semiconductor integrated circuit device according to item 1, wherein the first contact portion extends from the first diffusion layer on both sides of the pair of first gate electrodes.
(Section 3)
The region below the first power supply wiring includes a pair of first regions overlapping a pair of first imaginary lines along the extending direction of the pair of first contact portions, and a region sandwiched between the pair of first regions. 2 areas,
3. The semiconductor integrated circuit device according to item 1 or 2, further including a third diffusion layer arranged in the second region apart from the pair of first contact parts.
(Section 4)
4. The semiconductor integrated circuit device according to item 3, wherein the third diffusion layer has a conductivity type opposite to that of the first diffusion layer, and includes a third diffusion layer for the p-channel MOSFET.
(Section 5)
a first power supply wiring arranged on the semiconductor substrate and extending in a first direction;
a second power supply wiring extending in the first direction and spaced apart from the first power supply wiring;
a first diffusion layer for a p-channel MOSFET arranged in a region between the first power supply wiring and the second power supply wiring;
a second diffusion layer for an n-channel MOSFET, which is a region between the first power supply wiring and the second power supply wiring and is arranged on the second power supply wiring side with respect to the first diffusion layer;
a first gate electrode extending in a second direction perpendicular to the first direction and spanning the first diffusion layer;
a second gate electrode extending in the second direction and spanning the second diffusion layer;
A semiconductor integrated circuit device including a pair of second contact portions of the second diffusion layer selectively extending from both sides of the second gate electrode in the first direction to a region below the second power supply wiring.
(Section 6)
The second gate electrode includes a pair of second gate electrodes spaced apart from each other,
The pair of second gate electrodes, the second diffusion layer between the pair of second gate electrodes, and the second diffusion layers on both sides of the pair of second gate electrodes A channel type MOSFET is configured,
6. The semiconductor integrated circuit device according to item 5, wherein the second contact portion extends from the second diffusion layer on both sides of the pair of second gate electrodes.
(Section 7)
The region below the second power supply wiring includes a pair of third regions overlapping a pair of second imaginary lines along the extending direction of the pair of second contact portions, and a region sandwiched between the pair of third regions. 4 areas,
7. The semiconductor integrated circuit device according to item 5 or 6, further including a fourth diffusion layer arranged in the fourth region apart from the pair of second contact parts.
(Section 8)
8. The semiconductor integrated circuit device according to item 7, wherein the fourth diffusion layer has a conductivity type opposite to that of the second diffusion layer, and includes a fourth diffusion layer for the n-channel MOSFET.
(Section 9)
The ratio (L 2 /L 1 ) of the length L 2 of the second diffusion layer in the second direction to the length L 1 of the first diffusion layer in the second direction is 0.45 to 0.70. The semiconductor integrated circuit device according to any one of Items 1 to 8, which is.
(Section 10)
Any one of Items 1 to 9, wherein an end of the first gate electrode on the second power wiring side and an end of the second gate electrode on the first power wiring side are integrally connected. 2. The semiconductor integrated circuit device described in .
(Section 11)
11. The semiconductor integrated circuit device according to item 10, further comprising a gate contact portion formed at a connecting portion between the first gate electrode and the second gate electrode and wider than the first gate electrode and the second gate electrode.
(Section 12)
12. The semiconductor integrated circuit device according to any one of Items 1 to 11, wherein a distance between the first power supply wiring and the second power supply wiring in the second direction is 3.38 μm to 3.40 μm.
(Section 13)
A basic cell consisting of a total of four MOSFETs, one pair of the p-channel MOSFET and one pair of the n-channel MOSFET, extends a region between the first power supply wiring and the second power supply wiring in the first direction. 13. The semiconductor integrated circuit device according to any one of Items 1 to 12, wherein a plurality of semiconductor integrated circuit devices are arranged along the line.

１ 半導体集積回路装置
７ 半導体基板
８ 第１電源配線
９ 第２電源配線
１０ 素子配置領域
１１ ｐチャネル型ＭＯＳＦＥＴ
１２ ｎチャネル型ＭＯＳＦＥＴ
１３ 基本セル
２０ ｐ型拡散層
２１ 第１ゲート絶縁膜
２２ 第１ゲート電極
２３ ｎ型拡散層
２４ 第１コンタクト部
２７ ｎ型拡散層
２８ 第２ゲート絶縁膜
２９ 第２ゲート電極
３０ ｐ型拡散層
３１ 第２コンタクト部
３４ ゲートコンタクト部
１０７ 半導体基板
１０８ 第１電源配線
１０９ 第２電源配線
１１０ 素子配置領域
１１１ ｐチャネル型ＭＯＳＦＥＴ
１１２ ｎチャネル型ＭＯＳＦＥＴ
１１３ 基本セル
１２０ ｐ型拡散層
１２１ 第１ゲート絶縁膜
１２２ 第１ゲート電極
１２３ ｎ型拡散層
１２４ 第１コンタクト部
１２７ ｎ型拡散層
１２８ 第２ゲート絶縁膜
１２９ 第２ゲート電極
１３０ ｐ型拡散層
１３１ 第２コンタクト部
１３４ ゲートコンタクト部
１５３ 第１仮想線
１５４ 第１領域
１５５ 第２領域
１５７ 第２仮想線
１５８ 第３領域
１５９ 第４領域 1 Semiconductor integrated circuit device 7 Semiconductor substrate 8 First power supply wiring 9 Second power supply wiring 10 Element placement area 11 P-channel MOSFET
12 n-channel MOSFET
13 Basic cell 20 P-type diffusion layer 21 First gate insulating film 22 First gate electrode 23 N-type diffusion layer 24 First contact portion 27 N-type diffusion layer 28 Second gate insulating film 29 Second gate electrode 30 P-type diffusion layer 31 Second contact part 34 Gate contact part 107 Semiconductor substrate 108 First power supply wiring 109 Second power supply wiring 110 Element arrangement area 111 P channel type MOSFET
112 n-channel MOSFET
113 Basic cell 120 P-type diffusion layer 121 First gate insulating film 122 First gate electrode 123 N-type diffusion layer 124 First contact portion 127 N-type diffusion layer 128 Second gate insulating film 129 Second gate electrode 130 P-type diffusion layer 131 Second contact portion 134 Gate contact portion 153 First virtual line 154 First region 155 Second region 157 Second virtual line 158 Third region 159 Fourth region

Claims (14)

半導体基板と、
前記半導体基板に形成され、前記半導体基板にｐチャネル型ＭＯＳＦＥＴ用の第１領域およびｎチャネル型ＭＯＳＦＥＴ用の第２領域を区画する素子分離部と、
前記半導体基板上に配置され、第１方向に延びる第１電源配線と、
前記第１方向に延び、かつ前記第１電源配線と間隔を空けた第２電源配線と、
前記第１電源配線と前記第２電源配線との間の前記第１領域に配置された前記ｐチャネル型ＭＯＳＦＥＴ用の第１拡散層と、
前記第１電源配線と前記第２電源配線との間の前記第２領域であり、かつ前記第１拡散層に対して前記第２電源配線側に配置された前記ｎチャネル型ＭＯＳＦＥＴ用の第２拡散層と、
前記第１方向に直交する第２方向に延び、前記第１拡散層に跨っており、前記第１方向において互いに離れている１ペアの第１ゲート電極と、
前記第２方向に延び、前記第２拡散層に跨っている第２ゲート電極と、
前記第１電源配線および前記第２電源配線の少なくとも一方の下方に配置され、かつ前記第１方向に沿って点在しているバックゲート用の第３拡散層であって、前記第１電源配線の下方に配置され、前記第１拡散層とは反対導電型であり、かつ前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層を含む第３拡散層と、
前記１ペアの第１ゲート電極、前記１ペアの第１ゲート電極の間の前記第１拡散層、および前記１ペアの第１ゲート電極の両側の前記第１拡散層によって、１ペアの前記ｐチャネル型ＭＯＳＦＥＴが構成されており、
前記第１方向における前記１ペアの第１ゲート電極の両側の前記第１拡散層から前記第１電源配線の下方における前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域に向かって選択的に延びる一対の第１コンタクト部と、
前記１ペアの第１ゲート電極の間の前記第１拡散層から前記第２方向において前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層に向かって延び、前記第２方向において前記素子分離部を挟んで前記ｐチャネル型ＭＯＳＦＥＴ用の第３拡散層に隣り合う第１延出部とを含む、半導体集積回路装置。 a semiconductor substrate;
an element isolation section formed on the semiconductor substrate and partitioning the semiconductor substrate into a first region for a p-channel MOSFET and a second region for an n-channel MOSFET;
a first power supply wiring arranged on the semiconductor substrate and extending in a first direction;
a second power supply wiring extending in the first direction and spaced apart from the first power supply wiring;
a first diffusion layer for the p-channel MOSFET arranged in the first region between the first power supply wiring and the second power supply wiring;
A second region for the n-channel MOSFET, which is the second region between the first power supply wiring and the second power supply wiring and is arranged on the second power supply wiring side with respect to the first diffusion layer. a diffusion layer;
a pair of first gate electrodes extending in a second direction perpendicular to the first direction, spanning the first diffusion layer, and separated from each other in the first direction ;
a second gate electrode extending in the second direction and spanning the second diffusion layer;
a third diffusion layer for a back gate disposed below at least one of the first power supply wiring and the second power supply wiring and scattered along the first direction; a third diffusion layer disposed below, having a conductivity type opposite to that of the first diffusion layer, and including a third diffusion layer for the p-channel MOSFET;
The one pair of the first gate electrodes, the first diffusion layer between the one pair of first gate electrodes, and the first diffusion layers on both sides of the one pair of first gate electrodes A channel type MOSFET is configured,
From the first diffusion layer on both sides of the pair of first gate electrodes in the first direction toward the region below the first power supply wiring where the third diffusion layer for the p-channel MOSFET is not formed. a pair of first contact portions that selectively extend;
extending from the first diffusion layer between the pair of first gate electrodes toward the third diffusion layer for the p-channel MOSFET in the second direction, and sandwiching the element isolation section in the second direction; a first extension portion adjacent to the third diffusion layer for the p-channel MOSFET . 前記第１延出部の前記第２方向における長さは、前記一対の第１コンタクト部の前記第２方向における長さよりも短い、請求項１に記載の半導体集積回路装置。 2. The semiconductor integrated circuit device according to claim 1, wherein the length of the first extending portion in the second direction is shorter than the length of the pair of first contact portions in the second direction . 前記第１電源配線から分岐し、前記一対の第１コンタクト部のうちの一方の前記第１コンタクト部に電気的に接続された第１分岐配線と、
前記第１電源配線から分離され、前記一対の第１コンタクト部のうちの他方の前記第１コンタクト部に電気的に接続された第１配線と、
前記第１電源配線から分岐し、前記第１延出部に電気的に接続された第２分岐配線とを含む、請求項１または２に記載の半導体集積回路装置。 a first branch wiring branching from the first power supply wiring and electrically connected to one of the first contact parts of the pair of first contact parts;
a first wiring separated from the first power supply wiring and electrically connected to the other first contact part of the pair of first contact parts;
3. The semiconductor integrated circuit device according to claim 1, further comprising a second branch wiring branched from the first power supply wiring and electrically connected to the first extension . 前記第２方向における前記第１拡散層の長さは、０．９５μｍ～１．４８μｍである、請求項１～３のいずれか一項に記載の半導体集積回路装置。 4. The semiconductor integrated circuit device according to claim 1 , wherein the length of the first diffusion layer in the second direction is 0.95 μm to 1.48 μm. 前記第２ゲート電極は、前記第１方向において互いに離れている１ペアの第２ゲート電極を含み、
前記第３拡散層は、前記第２電源配線の下方に配置され、前記第２拡散層とは反対導電型であり、かつ前記ｎチャネル型ＭＯＳＦＥＴ用の第３拡散層を含み、
前記１ペアの第２ゲート電極、前記１ペアの第２ゲート電極の間の前記第２拡散層、および前記１ペアの第２ゲート電極の両側の前記第２拡散層によって、１ペアの前記ｎチャネル型ＭＯＳＦＥＴが構成されており、
前記第１方向における前記１ペアの第２ゲート電極の両側の前記第２拡散層から前記第２電源配線の下方における前記ｎチャネル型ＭＯＳＦＥＴ用の第３拡散層が形成されていない領域に向かって選択的に延びる一対の第２コンタクト部と、
前記１ペアの第２ゲート電極の間の前記第２拡散層から前記第２方向において前記ｎチャネル型ＭＯＳＦＥＴ用の第３拡散層に向かって延び、前記第２方向において前記素子分離部を挟んで前記ｎチャネル型ＭＯＳＦＥＴ用の第３拡散層に隣り合う第２延出部とを含む、請求項１～４のいずれか一項に記載の半導体集積回路装置。 The second gate electrode includes a pair of second gate electrodes separated from each other in the first direction,
The third diffusion layer is disposed below the second power supply wiring, has a conductivity type opposite to that of the second diffusion layer, and includes a third diffusion layer for the n-channel MOSFET,
The pair of second gate electrodes, the second diffusion layer between the pair of second gate electrodes, and the second diffusion layers on both sides of the pair of second gate electrodes A channel type MOSFET is configured,
From the second diffusion layer on both sides of the pair of second gate electrodes in the first direction toward the region below the second power supply wiring where the third diffusion layer for the n-channel MOSFET is not formed. a pair of second contact portions that selectively extend;
extending from the second diffusion layer between the pair of second gate electrodes toward the third diffusion layer for the n-channel MOSFET in the second direction, and sandwiching the element isolation section in the second direction. 5. The semiconductor integrated circuit device according to claim 1, further comprising a second extension portion adjacent to the third diffusion layer for the n-channel MOSFET . 前記第２延出部の前記第２方向における長さは、前記一対の第２コンタクト部の前記第２方向における長さよりも短い、請求項５に記載の半導体集積回路装置。 6. The semiconductor integrated circuit device according to claim 5 , wherein the length of the second extending portion in the second direction is shorter than the length of the pair of second contact portions in the second direction . 前記第２電源配線から分岐し、前記一対の第２コンタクト部のうちの一方の前記第２コンタクト部に電気的に接続された第３分岐配線と、 a third branch wiring branched from the second power supply wiring and electrically connected to one of the second contact parts of the pair of second contact parts;
前記第２電源配線から分離され、前記一対の第２コンタクト部のうちの他方の前記第２コンタクト部に電気的に接続された第２配線と、 a second wiring separated from the second power supply wiring and electrically connected to the other second contact part of the pair of second contact parts;
前記第２電源配線から分岐し、前記第２延出部に電気的に接続された第４分岐配線とを含む、請求項５または６に記載の半導体集積回路装置。 7. The semiconductor integrated circuit device according to claim 5, further comprising a fourth branch wiring branched from the second power supply wiring and electrically connected to the second extension. 前記第２方向における前記第２拡散層の長さは、０．８１μｍ～１．３４μｍである、請求項５～７のいずれか一項に記載の半導体集積回路装置。 8. The semiconductor integrated circuit device according to claim 5 , wherein the length of the second diffusion layer in the second direction is 0.81 μm to 1.34 μm. 前記１ペアの第１ゲート電極の前記第２電源配線側の端部と、前記１ペアの第２ゲート電極の前記第１電源配線側の端部とが１対１で一体的に接続されている、請求項５～８のいずれか一項に記載の半導体集積回路装置。 The ends of the one pair of first gate electrodes on the second power supply wiring side and the ends of the one pair of second gate electrodes on the first power supply wiring side are integrally connected on a one-to-one basis. The semiconductor integrated circuit device according to any one of claims 5 to 8 . 各前記第１ゲート電極と各前記第２ゲート電極との接続部分で定義され、各前記第１ゲート電極および各前記第２ゲート電極よりも幅広なゲートコンタクト部を含む、請求項９に記載の半導体集積回路装置。 10. The gate contact portion according to claim 9 , wherein the gate contact portion is defined by a connecting portion between each of the first gate electrode and each of the second gate electrode, and is wider than each of the first gate electrode and each of the second gate electrode. Semiconductor integrated circuit device. 前記ゲートコンタクト部は、前記第１方向において、当該ゲートコンタクト部を介して接続された前記第１ゲート電極および前記第２ゲート電極に対して両側に突出する形状で形成されている、請求項１０に記載の半導体集積回路装置。 10. The gate contact section is formed in a shape that projects in the first direction on both sides with respect to the first gate electrode and the second gate electrode connected through the gate contact section. The semiconductor integrated circuit device described in . 前記１ペアの第１ゲート電極の一方および前記１ペアの第２ゲート電極の一方を接続する前記ゲートコンタクト部において、他方側の前記第１ゲート電極および前記第２ゲート電極に向かって突出する部分の突出量が、その反対側に突出する当該ゲートコンタクト部の部分の突出量よりも小さい、請求項１１に記載の半導体集積回路装置。 In the gate contact portion connecting one of the pair of first gate electrodes and one of the pair of second gate electrodes, a portion protruding toward the first gate electrode and the second gate electrode on the other side. 12. The semiconductor integrated circuit device according to claim 11, wherein the amount of protrusion is smaller than the amount of protrusion of the portion of the gate contact portion that protrudes to the opposite side. 前記第２方向における前記第１電源配線と前記第２電源配線との距離は、３．３８μｍ～３．４０μｍである、請求項１～１２のいずれか一項に記載の半導体集積回路装置。 13. The semiconductor integrated circuit device according to claim 1, wherein a distance between the first power supply wiring and the second power supply wiring in the second direction is 3.38 μm to 3.40 μm. １ペアの前記ｐチャネル型ＭＯＳＦＥＴおよび１ペアの前記ｎチャネル型ＭＯＳＦＥＴの合計４つのＭＯＳＦＥＴからなる基本セルが、前記第１電源配線と前記第２電源配線との間の領域を前記第１方向に沿って複数配列されている、請求項１～１３のいずれか一項に記載の半導体集積回路装置。 A basic cell consisting of a total of four MOSFETs, one pair of the p-channel type MOSFET and one pair of the n-channel type MOSFET, extends a region between the first power supply wiring and the second power supply wiring in the first direction. 14. The semiconductor integrated circuit device according to claim 1, wherein a plurality of semiconductor integrated circuit devices are arranged along the line.
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