JP7444210B2

JP7444210B2 - Glass circuit board with built-in capacitor

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Publication number: JP7444210B2
Application number: JP2022130129A
Authority: JP
Inventors: 貴志木津
Original assignee: Individual
Current assignee: Individual
Priority date: 2017-12-22
Filing date: 2022-08-17
Publication date: 2024-03-06
Anticipated expiration: 2037-12-22
Also published as: JP2022159478A; JP2019114635A; JP7206589B2

Description

本発明は、キャパシタ内蔵ガラス回路基板及びキャパシタ内蔵ガラス回路基板の製造方法に係り、特にキャパシタの高信頼性及び容量の安定化を実現できるものに関する。 The present invention relates to a glass circuit board with a built-in capacitor and a method of manufacturing the glass circuit board with a built-in capacitor, and particularly relates to a method that can realize high reliability and stable capacitance of a capacitor.

電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、回路配線の微細化に合わせて、抵抗、キャパシタ、インダクタ等の受動部品についても小型化が求められている。しかしながら、これら受動部品の小型化と基板表面への高密度実装のみではさらなる小型化には限界がある。そこで、実装基板に受動素子を内蔵化する技術が提案されている（例えば、特許文献１参照。）。この技術では、受動素子を印刷や真空成膜法等で形成することで多層基板内に内蔵することで小型化が可能となる。さらに多層基板内に形成することで、配線長を短くすることが可能となり、高周波ノイズを軽減することも可能である。 2. Description of the Related Art As electronic devices become more sophisticated and smaller, there is an increasing demand for higher density wiring boards that constitute semiconductor devices. In response to the miniaturization of circuit wiring, passive components such as resistors, capacitors, and inductors are also required to be miniaturized. However, there is a limit to further miniaturization only by miniaturizing these passive components and high-density mounting on the substrate surface. Therefore, a technique has been proposed in which a passive element is built into a mounting board (see, for example, Patent Document 1). With this technology, miniaturization is possible by incorporating passive elements into a multilayer substrate by forming them by printing, vacuum film-forming, or the like. Furthermore, by forming it in a multilayer substrate, it is possible to shorten the wiring length, and it is also possible to reduce high frequency noise.

一方、配線基板の材料としては、一般的にガラスエポキシ樹脂に代表される有機材料が用いられている。近年、ガラス材料への穴あけ技術の進歩により、例えば、３００μｍ厚のガラス基板に対して１００μｍ以下の小径スルーホールを１５０μｍピッチ以下で形成することが可能である。このことからガラス材料を用いた電子回路基板が注目されている。ガラス材料をコアに用いた回路基板（以下、「ガラス回路基板」と称する）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ～８ｐｐｍと小さく、シリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。また、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。 On the other hand, organic materials such as glass epoxy resin are generally used as materials for wiring boards. In recent years, advances in drilling techniques for glass materials have made it possible, for example, to form small-diameter through holes of 100 μm or less at a pitch of 150 μm or less in a 300 μm thick glass substrate. For this reason, electronic circuit boards using glass materials are attracting attention. A circuit board using a glass material for its core (hereinafter referred to as a "glass circuit board") has a low coefficient of linear thermal expansion (CTE) of 2 ppm to 8 ppm, and has high mounting reliability because it matches a silicon chip. Furthermore, since it has excellent flatness, highly accurate mounting is possible. Furthermore, since it has excellent flatness, it also has excellent ability to form fine wiring and high-speed transmission.

さらにガラスの透明性、化学的安定性、高弾性、かつ、安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザ、撮像素子用回路基板、通信機器用のＬＣ分波器（デュプレクサ）等の製品化が期待されている（例えば、特許文献２参照。）。これらガラス基板をコアとする電子回路にはデカップリングコンデンサやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まっている。キャパシタを内蔵させるためには、誘電体を下部電極層と上部電極層で挟持するＭＩＭ構造（ＭｅｔａｌｉｎｓｕｌａｔｏｒＭｅｔａｌ）を有する薄膜キャパシタを形成することが考えられる。 Furthermore, research is being conducted on the application of glass to electronic circuit boards that take advantage of its transparency, chemical stability, high elasticity, and low cost. The commercialization of LC branching filters (duplexers) and the like is expected (for example, see Patent Document 2). Since it is necessary to form decoupling capacitors, LC circuits, etc. in electronic circuits having glass substrates as cores, there is an increasing demand for incorporating capacitors. In order to incorporate a capacitor, it is conceivable to form a thin film capacitor having an MIM structure (Metal insulator metal) in which a dielectric material is sandwiched between a lower electrode layer and an upper electrode layer.

特開２０００－１５１１１４号公報Japanese Patent Application Publication No. 2000-151114 特許第５９８２５８５号公報Patent No. 5982585

上述したガラス回路基板にキャパシタを内蔵しようとすると、次のような問題があった。すなわち、キャパシタ部の下部電極層表面の粗さに応じてキャパシタの容量が変化するという問題があった。特に下部電極層の表面が粗い場合は、その凹凸の影響を受けてキャパシタのショート誘発や、キャパシタ容量の大きな変化を引き起こす。また、基板面内での下部電極層表面の粗さのバラつきは、キャパシタ容量のバラつきに直結するため、基板面内で均一な下部電極層表面が必要であり、製造工程において高い精度で加工制御する必要がある。 When attempting to incorporate a capacitor into the above-mentioned glass circuit board, the following problems occurred. That is, there is a problem in that the capacitance of the capacitor changes depending on the roughness of the surface of the lower electrode layer of the capacitor portion. In particular, when the surface of the lower electrode layer is rough, the unevenness causes a short circuit in the capacitor and a large change in capacitance. In addition, variations in the roughness of the lower electrode layer surface within the substrate plane are directly linked to variations in capacitance of the capacitor, so it is necessary to have a uniform lower electrode layer surface within the substrate plane, and processing control with high precision during the manufacturing process. There is a need to.

そこで本発明は、上述した問題を解決するためになされたものであり、電子回路、電子機器の小型化薄型化の際に必要となる、高信頼性及び容量の安定化を実現できるキャパシタ内蔵ガラス回路基板及びこのキャパシタ内蔵ガラス基板を歩留まり良く製造できるキャパシタ内蔵ガラス基板製造方法と提供することを課題とする。 Therefore, the present invention was made to solve the above-mentioned problems, and provides a capacitor-embedded glass that can achieve high reliability and stabilized capacity, which is necessary when electronic circuits and electronic devices are made smaller and thinner. It is an object of the present invention to provide a method for manufacturing a glass substrate with a built-in capacitor that can manufacture a circuit board and the glass substrate with a built-in capacitor at a high yield.

上記の課題を解決する手段としての本発明の請求項１に記載の発明は、ガラス基板と、前記ガラス基板上に設けられた導体回路層と、前記導体回路層の一部を下部電極として含むとともに、前記下部電極上に設けられた誘電体層及び前記誘電体層上に設けられた上部電極層を更に含んだキャパシタとを備え、前記導体回路層の上面は、第１上面領域と、前記第１上面領域から突き出た凸部の上面としての第２上面領域とを有し、前記第２上面領域は前記下部電極の上面であり、前記導体回路層のうち、前記第１上面領域に対応した部分は、前記第２上面領域に対応した部分と比較してより薄く、前記誘電体層は、前記ガラス基板と前記導体回路層との積層方向の平面視において前記第２上面領域の内側に位置し、前記誘電体層は、前記上部電極層をマスクとして不要部分が除去された形状を有しているキャパシタ内蔵ガラス回路基板である。 The invention according to claim 1 of the present invention as a means for solving the above problems includes a glass substrate, a conductor circuit layer provided on the glass substrate, and a part of the conductor circuit layer as a lower electrode. and a capacitor further including a dielectric layer provided on the lower electrode and an upper electrode layer provided on the dielectric layer, the upper surface of the conductor circuit layer having a first upper surface region; a second upper surface region serving as an upper surface of a convex portion protruding from the first upper surface region; the second upper surface region is the upper surface of the lower electrode; The corresponding portion is thinner than the portion corresponding to the second upper surface region, and the dielectric layer is located inside the second upper surface region in a plan view in the lamination direction of the glass substrate and the conductive circuit layer. The dielectric layer is a glass circuit board with a built-in capacitor, and the dielectric layer has a shape in which unnecessary portions are removed using the upper electrode layer as a mask .

本発明の請求項２に記載の発明は、前記キャパシタは、前記下部電極と前記誘電体層との間に設けられた下部密着層を更に含み、前記上部電極層は銅からなり、前記下部密着層はＣｕ又はＣｕ合金を含み、前記下部密着層は、前記上部電極層をマスクとして不要部分が除去された形状を有している請求項１に記載のキャパシタ内蔵ガラス回路基板である。 According to a second aspect of the present invention, the capacitor further includes a lower adhesive layer provided between the lower electrode and the dielectric layer, the upper electrode layer is made of copper, and the lower adhesive layer is provided between the lower electrode and the dielectric layer. 2. The glass circuit board with a built-in capacitor according to claim 1, wherein the layer contains Cu or a Cu alloy, and the lower adhesive layer has a shape in which an unnecessary portion is removed using the upper electrode layer as a mask.

本発明の請求項３に記載の発明は、前記下部密着層の厚さは１０ｎｍ以上１μｍ以下である請求項２に記載のキャパシタ内蔵ガラス回路基板である。 A third aspect of the present invention is the capacitor built-in glass circuit board according to the second aspect, wherein the lower adhesive layer has a thickness of 10 nm or more and 1 μm or less .

本発明の請求項４に記載の発明は、前記誘電体層は、アルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムからなる群より選択される材料からなる請求項３に記載のキャパシタ内蔵ガラス回路基板である。 According to a fourth aspect of the present invention, the dielectric layer is selected from the group consisting of alumina, silica, silicon nitride, tantalum oxide, titanium oxide, calcium titanate, barium titanate, and strontium titanate. 4. The glass circuit board with a built-in capacitor according to claim 3, which is made of a material .

本発明の請求項５に記載の発明は、前記ガラス基板と前記導体回路基板との間に設けられたシード金属層を更に備え、前記導体回路層は銅からなり、前記シード金属層はＣｕ又はＣｕ合金を含んだ請求項１乃至４の何れか１項に記載のキャパシタ内蔵ガラス回路基板である。 The invention according to claim 5 of the present invention further includes a seed metal layer provided between the glass substrate and the conductor circuit board, the conductor circuit layer is made of copper, and the seed metal layer is made of Cu or 5. A glass circuit board with a built-in capacitor according to any one of claims 1 to 4, which contains a Cu alloy.

本発明によれば、下部電極の表面粗さの均一化を行うことで、ショート誘発や、キャパシタ容量の大きな変化を防止し、高信頼性及び容量の安定化を実現することができると共に、上述した表面粗さの均一化を容易な加工制御によって行うことが可能となる。 According to the present invention, by making the surface roughness of the lower electrode uniform, short-circuit induction and large changes in capacitor capacitance can be prevented, high reliability and capacitance stability can be achieved, and the above-mentioned It becomes possible to make the surface roughness uniform by easy processing control.

本発明の実施形態に係るキャパシタ内蔵ガラス回路基板の要部を示す縦断面図。FIG. 1 is a vertical cross-sectional view showing a main part of a glass circuit board with a built-in capacitor according to an embodiment of the present invention. 同キャパシタ内蔵ガラス回路基板の要部を積層方向に見た平面図。FIG. 3 is a plan view of the main parts of the glass circuit board with a built-in capacitor, viewed in the stacking direction. 同キャパシタ内蔵ガラス回路基板及びキャパシタ内蔵ガラス回路基板の製造方法の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing steps of the capacitor built-in glass circuit board and the capacitor built-in glass circuit board manufacturing method. 同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the glass circuit board with a built-in capacitor. 同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the glass circuit board with a built-in capacitor. 同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the glass circuit board with a built-in capacitor. 同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the glass circuit board with a built-in capacitor. 同キャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the glass circuit board with a built-in capacitor. 同キャパシタ内蔵ガラス回路基板のキャパシタ形成部の製造工程を図２中Ａ－Ａ線で切断して矢印方向に示す縦断面図。FIG. 3 is a vertical cross-sectional view taken along line AA in FIG. 2 and shown in the direction of the arrow, illustrating the manufacturing process of the capacitor forming portion of the glass circuit board with a built-in capacitor. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. 同キャパシタ形成部の製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the manufacturing process of the same capacitor forming part. キャパシタ内蔵ガラス回路基板の製造工程の比較例を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing a comparative example of the manufacturing process of a glass circuit board with a built-in capacitor. 同製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the same manufacturing process. 同製造工程を示す縦断面図。FIG. 3 is a vertical cross-sectional view showing the same manufacturing process. 本発明の実施形態の変形例に係る電子部品の要部を示す縦断面図。FIG. 7 is a vertical cross-sectional view showing a main part of an electronic component according to a modification of the embodiment of the present invention.

以下、図に基づいて、本発明の実施形態について説明する。 Embodiments of the present invention will be described below based on the drawings.

図１は本発明の第１の実施の形態に係るキャパシタ内蔵ガラス回路基板１０の要部を示す縦断面図である。なお、図３Ｆ中Ｐはキャパシタ形成部を示している。 FIG. 1 is a longitudinal cross-sectional view showing a main part of a capacitor built-in glass circuit board 10 according to a first embodiment of the present invention. Note that P in FIG. 3F indicates a capacitor forming portion.

図１に示すようにキャパシタ内蔵ガラス回路基板１０は、ガラス基板１００を有している。 As shown in FIG. 1, the capacitor built-in glass circuit board 10 has a glass substrate 100.

ガラス基板１００には表裏面を貫通する貫通孔１０１が形成されており、この貫通孔１０１内壁面及びガラス基板１００の両面にわたってシード金属層１０２が形成されている。シード金属層１０２には、導体回路層１０４が形成されている。導体回路層１０４の一部はキャパシタ１０９を構成する下部電極１０５となる。 A through hole 101 passing through the front and back surfaces of the glass substrate 100 is formed, and a seed metal layer 102 is formed over the inner wall surface of the through hole 101 and both surfaces of the glass substrate 100. A conductive circuit layer 104 is formed on the seed metal layer 102 . A portion of the conductor circuit layer 104 becomes a lower electrode 105 that constitutes a capacitor 109.

キャパシタ１０９の導体回路層１０４の上面（表面）１０６は、導体回路層の上面１０６ａ領域と、下部電極１０５の上面（凸部の表面）１０６ｂ領域とが形成されている（図４Ｄ参照）。 On the upper surface (front surface) 106 of the conductor circuit layer 104 of the capacitor 109, an upper surface 106a region of the conductor circuit layer and an upper surface (surface of the convex portion) 106b region of the lower electrode 105 are formed (see FIG. 4D).

キャパシタ１０９は、図１に示すように基本的に下部電極と誘電体層と上部電極とから構成されるが、さらに密着層、またはシード層を設けてもよい。従って、一つの形態としては、図４Ｉに示すように、下部電極１０５上に下部密着層１１０、誘電体層１１１、上部密着層１１２、シード金属層１１３を順次設けられている。シード金属層１１３の上部には上部電極１１４が形成されている。 As shown in FIG. 1, the capacitor 109 basically consists of a lower electrode, a dielectric layer, and an upper electrode, but may further include an adhesion layer or a seed layer. Therefore, in one form, as shown in FIG. 4I, a lower adhesion layer 110, a dielectric layer 111, an upper adhesion layer 112, and a seed metal layer 113 are sequentially provided on the lower electrode 105. An upper electrode 114 is formed on the seed metal layer 113.

また、ガラス基板の両面に絶縁樹脂層１３１を設ける。絶縁樹脂層１３１には、ビアホール１３２、積層導体回路層１３３が形成される。さらに必要に応じて第２の絶縁樹脂層と第２の導体回路層が形成され積層される。最外部に外部接続端子１３４が形成されている。外部接続端子１３４の所定部位にははんだボール１３５が形成されている。 Insulating resin layers 131 are also provided on both sides of the glass substrate. A via hole 132 and a laminated conductor circuit layer 133 are formed in the insulating resin layer 131 . Further, a second insulating resin layer and a second conductor circuit layer are formed and laminated as necessary. An external connection terminal 134 is formed at the outermost side. A solder ball 135 is formed at a predetermined portion of the external connection terminal 134 .

次に、各要素の材質、形状等について詳細に説明する。ガラス基板１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラス等が挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本実施形態にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基板１００の厚さは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは０．１ｍｍ以上０．８ｍｍ以下である。 Next, the material, shape, etc. of each element will be explained in detail. The glass substrate 100 is a transparent glass material that transmits light. The components of the glass, the blending ratio of each component contained in the glass, and the method for producing the glass are not particularly limited. For example, examples of the glass include alkali-free glass, alkali glass, borosilicate glass, quartz glass, sapphire glass, photosensitive glass, etc., but any glass material containing silicate as a main component may be used. Furthermore, other so-called glass materials may also be used. However, in the semiconductor application according to this embodiment, it is desirable to use alkali-free glass. Further, the thickness of the glass substrate 100 is preferably 1 mm or less, but more preferably 0.1 mm or more and 0.8 mm or less in consideration of ease of the glass through-hole forming process and handling during manufacturing.

ガラス基板１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法等が挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、本実施形態のものに限定されない。ガラスの線膨張係数は－１ｐｐｍ／Ｋ以上１５．０ｐｐｍ／Ｋ以下であることが望ましい。その理由として、－１ｐｐｍ／Ｋ以下である場合、ガラス材料自体を選定することが困難となり安価に作成できない。一方、１５．０ｐｐｍ／Ｋ以上である場合、他層との熱膨張係数の差異が大きく信頼性が低下する。また、本実施形態の基板にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下する。なお、ガラスの線膨張係数は、より好ましくは０．５ｐｐｍ／Ｋ以上８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上４．０ｐｐｍ／Ｋ以下であることが望ましい。 Examples of methods for manufacturing the glass substrate 100 include a float method, a down-draw method, a fusion method, an up-draw method, and a roll-out method. Glass materials manufactured by any method may be used, and the present embodiment It is not limited to those of The coefficient of linear expansion of the glass is preferably -1 ppm/K or more and 15.0 ppm/K or less. The reason for this is that if it is -1 ppm/K or less, it becomes difficult to select the glass material itself, and the glass cannot be manufactured at a low cost. On the other hand, if it is 15.0 ppm/K or more, the difference in thermal expansion coefficient with other layers will be large and reliability will decrease. Furthermore, when a silicon chip is mounted on the substrate of this embodiment, the reliability of connection with the silicon chip decreases. The linear expansion coefficient of the glass is more preferably 0.5 ppm/K or more and 8.0 ppm/K or less, and even more preferably 1.0 ppm/K or more and 4.0 ppm/K or less.

また、ガラス基板１００には予め反射防止膜またはＩＲカットフィルタ等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御等の機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルタ膜、テクスチャー制御においては、アンチグレア、光散乱膜等が挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタリング法、ウエット方式等の成膜技術が用いられる。 Furthermore, a functional film such as an antireflection film or an IR cut filter may be formed on the glass substrate 100 in advance. Further, functions such as strength imparting, antistatic imparting, coloring, texture control, etc. may be imparted. Examples of these functional films include hard coat films for imparting strength, antistatic films for imparting antistatic properties, optical filter films for coloring, and anti-glare and light scattering films for texture control. Not as long. As a method for forming these functional films, film forming techniques such as vapor deposition, sputtering, and wet methods are used.

シード金属層１０２はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。ガラス基板１００直上及び貫通孔１０１内壁に設けられるシード金属層１０２は、例えば、スパッタ法、またはＣＶＤ法によって形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金単体もしくは複数組み合わせたものが用いられている。さらにその上に無電解めっき層（無電解銅めっき、無電解ニッケルめっき等）が形成されている。 The seed metal layer 102 acts as a power supply layer for electroplating in wiring formation in a semi-additive construction method. The seed metal layer 102 provided directly above the glass substrate 100 and on the inner wall of the through hole 101 is formed by, for example, a sputtering method or a CVD method, and includes, for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu ₃ N ₄ and a Cu alloy alone or in combination are used. Furthermore, an electroless plating layer (electroless copper plating, electroless nickel plating, etc.) is formed thereon.

本実施形態では、電気特性、製造の容易性の観点及びコスト面を考慮して、ガラスと密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とするのが望ましい。１μｍより厚い場合ピッチ３０μｍ以下の微細配線形成が困難である。 In this embodiment, a titanium layer that has good adhesion to glass, and then a copper layer are sequentially formed by sputtering, taking into consideration electrical properties, ease of manufacture, and cost. The total film thickness of the titanium and copper layers for circuit formation on the glass substrate is desirably 1 μm or less because it is advantageous for forming fine wiring by a semi-additive method. If it is thicker than 1 μm, it is difficult to form fine wiring with a pitch of 30 μm or less.

導体回路層１０４は、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましいが、電解銅めっきの他、電解ニッケルめっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等であっても良い。 The conductor circuit layer 104 is preferably electrolytic copper plating because it is simple, inexpensive, and has good electrical conductivity; however, in addition to electrolytic copper plating, electrolytic nickel plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold Plating, electrolytic rhodium plating, electrolytic iridium plating, etc. may be used.

キャパシタ１０９において、下部密着層１１０は、下部電極１０５と誘電体層１１１との密着性を向上させる機能を有し、上部密着層１１２は、誘電体層１１１とシード金属層１１３との密着性を向上させる機能を有している。下部密着層１１０及び上部密着層１１２の材質は、例えばＴｉである。この他、例えばＣｕ、Ｎｉ、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを用いてもよい。Ｔｉは、密着性、電気伝導性、製造の容易性の観点及びコスト面から優れている。 In the capacitor 109, the lower adhesion layer 110 has the function of improving the adhesion between the lower electrode 105 and the dielectric layer 111, and the upper adhesion layer 112 has the function of improving the adhesion between the dielectric layer 111 and the seed metal layer 113. It has the ability to improve. The material of the lower adhesive layer 110 and the upper adhesive layer 112 is, for example, Ti. In addition, for example, Cu, Ni, Al, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, or a Cu alloy alone or in combination may be used. Ti is excellent in terms of adhesion, electrical conductivity, ease of manufacture, and cost.

下部密着層１１０及び上部密着層１１２の厚さは例えば、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる虞がある。１μｍを超える場合、後述する製造工程において、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかる虞がある。下部密着層１１０及び上部密着層１１２の厚さは、より好ましくは１０ｎｍ以上、５００ｎｍ以下であることが望ましい。下部密着層１１０及び上部密着層１１２はそれぞれ厚さが異なってもよいが、構造上単純になるため同厚であることが望ましい。また、下部電極１０５と誘電体層１１１との密着が十分である場合は、下部密着層１１０はなくてもかまわない。誘電体層１１１とシード金属層１１３との密着が十分である場合は、上部密着層１１２はなくてもかまわない。 The thickness of the lower adhesive layer 110 and the upper adhesive layer 112 is preferably, for example, 10 nm or more and 1 μm or less. If it is less than 10 nm, there is a possibility that the adhesion strength will be insufficient. If it exceeds 1 μm, not only will it take too much time to form a film in the manufacturing process described below, resulting in a lack of mass productivity, but there is also a risk that the process of removing unnecessary portions will take even more time. The thickness of the lower adhesive layer 110 and the upper adhesive layer 112 is more preferably 10 nm or more and 500 nm or less. Although the lower adhesion layer 110 and the upper adhesion layer 112 may have different thicknesses, it is preferable that they have the same thickness in order to simplify the structure. Further, if the lower electrode 105 and the dielectric layer 111 have sufficient adhesion, the lower adhesion layer 110 may be omitted. If the adhesion between the dielectric layer 111 and the seed metal layer 113 is sufficient, the upper adhesion layer 112 may be omitted.

誘電体層１１１は、絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することができる。誘電体層１１１の厚さは、１０ｎｍ以上５μｍ以下であることが望ましい。誘電体層１１１の厚さが、１０ｎｍ以下である場合、絶縁性を保つことができずにキャパシタとしての機能が発現しない。誘電体層１１１の厚さが、５μｍ以上の場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは５０ｎｍ以上、１μｍ以下であることが望ましい。 The dielectric layer 111 can be selected from alumina, silica, silicon nitride, tantalum oxide, titanium oxide, calcium titanate, barium titanate, and strontium titanate from the viewpoint of insulation and dielectric constant. The thickness of the dielectric layer 111 is preferably 10 nm or more and 5 μm or less. If the thickness of the dielectric layer 111 is 10 nm or less, insulation cannot be maintained and the function as a capacitor will not be expressed. When the thickness of the dielectric layer 111 is 5 μm or more, not only does it take too much time to form the film, resulting in a lack of mass productivity, but the process of removing unnecessary portions takes even more time. More preferably, the thickness is 50 nm or more and 1 μm or less.

シード金属層１１３はキャパシタ１０９の上部電極１１４をセミアディティブ法で形成するための給電層である。シード金属層１１３は例えばＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくは銅であることが後のエッチング除去が簡便となるため銅であることが望ましい。シード金属層１１３の厚さは、１０ｎｍ以上５μｍ以下であることが望ましい。シード金属層１１３の厚さが、１００ｎｍ未満である場合、続く電解めっき工程において通電不良が発生する可能性がある。シード金属層１１３の厚さが、５μｍを超えると、エッチング除去に時間がかかってしまう。シード金属層１１３の厚さが、より好ましくは１００ｎｍ以上５００ｎｍ以下が望ましい。 Seed metal layer 113 is a power supply layer for forming upper electrode 114 of capacitor 109 by a semi-additive method. The seed metal layer 113 is made of, for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, or a combination of Cu alloys. can do. More preferably, it is copper because it facilitates subsequent etching removal. The thickness of the seed metal layer 113 is preferably 10 nm or more and 5 μm or less. If the thickness of the seed metal layer 113 is less than 100 nm, there is a possibility that failure in conduction will occur in the subsequent electrolytic plating process. If the thickness of the seed metal layer 113 exceeds 5 μm, it will take time to remove it by etching. The thickness of the seed metal layer 113 is more preferably 100 nm or more and 500 nm or less.

上部電極１１４は、電解めっき層である。電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましいが、電解銅めっきの他、電解ニッケルめっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等であっても良い。 The upper electrode 114 is an electroplated layer. Electrolytic copper plating is desirable because it is simple, inexpensive, and has good electrical conductivity, but in addition to electrolytic copper plating, electrolytic nickel plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, Electrolytic iridium plating or the like may also be used.

上部電極１１４の厚さ（電解銅めっきの厚さ）は３μｍ以上３０μｍ以下であることが望ましい。３μｍ未満の場合、上部電極１１４を形成した後のエッチング処理によっては回路が消失してしまう虞がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超えると、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらに望ましくは１０μｍ以上、２０μｍ以下であることが望ましい。 The thickness of the upper electrode 114 (thickness of electrolytic copper plating) is preferably 3 μm or more and 30 μm or less. If the thickness is less than 3 μm, there is a risk that the circuit may disappear depending on the etching process after forming the upper electrode 114. Furthermore, there is a risk that the connection reliability and electrical conductivity of the circuit will decrease. When the electrolytic copper plating thickness exceeds 30 μm, it is necessary to form a resist layer with a thickness of 30 μm or more, which increases manufacturing costs. Furthermore, since resist resolution deteriorates, it becomes difficult to form fine wiring with a pitch of 30 μm or less. More preferably, it is 5 μm or more and 25 μm or less. More preferably, the thickness is 10 μm or more and 20 μm or less.

その後、図１に示すように、ガラス直上の導体回路層１０４の一部を下部電極としてキャパシタ１０９を形成した後に絶縁樹脂層１３１、ビアホール１３２を形成する。その後、積層導体回路層１３３と絶縁樹脂層１３１を繰り返して形成することによって多層配線が形成される。なお、導体回路層１０４と積層導体回路層１３３は公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することができる。さらに積層導体回路層１３３を形成した後に外部接続端子１３４を形成する。さらに、外部接続端子１３４にはんだボール１３５を形成する。 Thereafter, as shown in FIG. 1, a capacitor 109 is formed using a part of the conductive circuit layer 104 directly above the glass as a lower electrode, and then an insulating resin layer 131 and a via hole 132 are formed. Thereafter, multilayer wiring is formed by repeatedly forming the laminated conductor circuit layer 133 and the insulating resin layer 131. Note that the conductor circuit layer 104 and the laminated conductor circuit layer 133 can be formed using a known semi-additive method or subtractive method. Furthermore, after forming the laminated conductor circuit layer 133, external connection terminals 134 are formed. Furthermore, a solder ball 135 is formed on the external connection terminal 134.

本実施形態による回路基板は図１に示すように、片面に積層導体回路層１３３、外部接続端子１３４、はんだボール１３５があってもよく、両面にあっても良い。 As shown in FIG. 1, the circuit board according to this embodiment may have a laminated conductor circuit layer 133, external connection terminals 134, and solder balls 135 on one side, or may have them on both sides.

なお、絶縁樹脂層１３１は最外層であれば、ソルダーレジストを用いても良く、本実施形態により限定されない。また、外部接続端子１３４に表面処理を行ってもよい。表面処理を行うことではんだボール１３５との接合性が向上する。 Note that the insulating resin layer 131 may be a solder resist as long as it is the outermost layer, and is not limited to this embodiment. Further, the external connection terminal 134 may be subjected to surface treatment. Surface treatment improves the bondability with the solder balls 135.

表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ－Ｐ／無電解Ｐｄ－Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ－Ｐ／Ａｕめっき皮膜等を成膜することができる。または、プレソルダー処理、または、ＯＳＰ（ＯｒｇａｎｉｃＳｏｌｄｅｒａｂｉｌｉｔｙＰＲｅｓｅｒｖａｔｉｖｅ）等の有機皮膜処理が施されてもよい。はんだボール１３５はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモン等一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。 The surface treatment can be performed by forming a tin or tin alloy plating film, an electroless Ni-P/electroless Pd-P/Au plating film, an electroless Ni-P/Au plating film, or the like. Alternatively, a pre-solder treatment or an organic film treatment such as OSP (Organic Solderability PRerservative) may be performed. The solder balls 135 can be formed by a screen printing method, a solder ball transfer mounting method, an electrolytic plating method, or the like. The composition of the solder ball can be one or a mixture of tin, silver, copper, bismuth, lead, zinc, indium, antimony, etc., and the mixing ratio of these metal materials does not matter. Wire bonding pads may be provided instead of solder.

図２はキャパシタ内蔵ガラス回路基板のキャパシタ周辺部を積層方向に見た平面図である。この図は、導体回路層１０４のうち、キャパシタ１０９を構成する領域近傍の下部電極１０５を示している。後述するが、図２のＡ－Ａ線で切断した断面図でキャパシタ形成工程を説明する（図４参照）。 FIG. 2 is a plan view of the capacitor periphery of the capacitor built-in glass circuit board as viewed in the stacking direction. This figure shows the lower electrode 105 in the vicinity of the region forming the capacitor 109 in the conductive circuit layer 104. Although described later, the capacitor forming process will be explained using a cross-sectional view taken along line AA in FIG. 2 (see FIG. 4).

次に、キャパシタ内蔵ガラス回路基板１０の製造方法について説明する。図３Ａ～図３Ｆは、キャパシタ内蔵ガラス回路基板１０を構成するキャパシタ内蔵ガラス回路基板の製造工程を示す縦断面図である。 Next, a method for manufacturing the capacitor built-in glass circuit board 10 will be described. 3A to 3F are longitudinal cross-sectional views showing the manufacturing process of a glass circuit board with a built-in capacitor that constitutes the glass circuit board with a built-in capacitor 10. FIG.

図３Ａに示すように、ガラス基板１００を準備する。続いて図３Ｂに記載するようにガラス基板１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は本実施形態により限定されない。例えば貫通孔のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状等でもよい。更に、貫通孔のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。貫通孔の公知形成方法としては、レーザ加工、放電加工、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザ加工、放電加工が簡便でスループットが良いことから望ましい。用いることができるレーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等から選択することができる。 As shown in FIG. 3A, a glass substrate 100 is prepared. Subsequently, a through hole 101 is formed in the glass substrate 100 as shown in FIG. 3B. The cross-sectional shape and diameter of the through hole 101 are not limited by this embodiment. For example, the through-hole may have a shape in which the diameter at the center is narrower than the top diameter and the bottom diameter, or may have a shape in which the bottom diameter is smaller than the top diameter. Further, the through hole may have a shape in which the diameter at the center is wider than the top diameter and the bottom diameter. Known methods for forming through holes include laser machining, electrical discharge machining, sandblasting when using a photosensitive resist material, dry etching, and chemical etching using hydrofluoric acid or the like. Furthermore, it is also possible to create a glass core using photosensitive glass. Laser machining and electric discharge machining are preferred because they are simple and have good throughput. Lasers that can be used can be selected from CO2 lasers, UV lasers, picosecond lasers, femtosecond lasers, and the like.

続いて図３Ｃに記載するように貫通孔１０１が形成されたガラス基板１００の表面及び貫通孔内にシード金属層１０２を形成する。シード金属層１０２はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。 Subsequently, as shown in FIG. 3C, a seed metal layer 102 is formed on the surface of the glass substrate 100 in which the through hole 101 is formed and inside the through hole. The seed metal layer 102 acts as a power supply layer for electroplating in wiring formation in a semi-additive construction method.

シード金属層１０２の形成工程は、ガラス基板１００上にチタン、銅層を形成した後に、無電解めっき層を形成する。チタン、銅層のみである場合、貫通孔１０１内部すべてに金属皮膜を形成することができずに、貫通孔１０１の接続信頼性低下が生じる。本実施形態によれば、無電解めっき法によって貫通孔１０１内に金属層を増強することで貫通孔１０１の接続信頼性を向上させることができる。無電解めっき層は無電解銅めっき、無電解ニッケルめっきが挙げられるが、ガラスあるいはチタン、銅層との密着性がよいことから無電解ニッケルめっきを行う。ニッケルめっき層が厚い場合微細は配線形成が困難となってしまうばかりでなく、膜応力増加による密着性低下する。そのため、無電解ニッケルめっき厚は１μｍ以下が望ましい。また、より好ましくは、０．５μｍ以下であり、さらに好ましくは０．３μｍ以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマス等が含まれていてもよい。以上の工程を経て、貫通孔１０１が形成されたガラス基板上にシード金属層１０２が形成された基板（図３Ｃ）が得られる。 In the process of forming the seed metal layer 102, titanium and copper layers are formed on the glass substrate 100, and then an electroless plating layer is formed. In the case of only titanium and copper layers, a metal film cannot be formed entirely inside the through hole 101, resulting in a decrease in connection reliability of the through hole 101. According to this embodiment, the connection reliability of the through hole 101 can be improved by reinforcing the metal layer inside the through hole 101 by electroless plating. Examples of the electroless plating layer include electroless copper plating and electroless nickel plating, but electroless nickel plating is used because it has good adhesion to glass, titanium, and copper layers. If the nickel plating layer is thick, not only will it be difficult to form fine wiring, but also the adhesion will decrease due to increased film stress. Therefore, the thickness of electroless nickel plating is preferably 1 μm or less. Moreover, it is more preferably 0.5 μm or less, and still more preferably 0.3 μm or less. Further, the electroless nickel plating film may contain phosphorus, which is a eutectoid derived from the reducing agent, and sulfur, lead, bismuth, etc. contained in the electroless nickel plating solution. Through the above steps, a substrate (FIG. 3C) in which a seed metal layer 102 is formed on a glass substrate in which a through hole 101 is formed is obtained.

続いて、図３Ｄに記載するように、フォトレジストパターンＰＲを形成する。フォトレジストパターンＰＲの形成方法について記載する。まず、シード金属層１０２上全面にフォトレジスト層を形成する。形成するフォトレジスト層はネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが挙げられるが、レジスト層の形成が簡便でかつ安価であるためネガ型フォトレジストであることが望ましい。レジスト層形成方法は、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は本実施形態により限定されない。 Subsequently, a photoresist pattern PR is formed as shown in FIG. 3D. A method for forming the photoresist pattern PR will be described. First, a photoresist layer is formed on the entire surface of the seed metal layer 102. The photoresist layer to be formed may be a negative type dry film resist, a negative type liquid resist, or a positive type liquid resist, but a negative type photoresist is preferable because the resist layer can be easily formed and is inexpensive. Examples of the resist layer forming method include a roll lamination method and a vacuum lamination method in the case of a negative dry film resist. In the case of a liquid negative type or positive type resist, it can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating, and doctor coating. The method of forming these resist layers is not limited to this embodiment.

続いて、フォトレジスト層に所望の導体回路層１０４を形成するためのパターンを公知のフォトリソグラフィー法によって形成する。すなわち、レジストパターンは後の導体回路層１０４が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。レジスト層の厚みは、導体回路層の厚みにも依存するが、好ましくは５μｍ以上、２５μｍ以下であることが望ましい。５μｍより薄い場合、導体回路層となる電解めっき層を５μｍ以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。２５μｍより厚くなる場合、ピッチ３０μｍ以下の微細配線を形成することが困難となる。こうして図３Ｄに示すように、フォトレジストパターンＰＲが形成されたガラス基板を得る。 Subsequently, a pattern for forming a desired conductive circuit layer 104 is formed on the photoresist layer by a known photolithography method. That is, the resist pattern is patterned by aligning, exposing, and developing so that the portion where the conductive circuit layer 104 will be formed later is exposed. Although the thickness of the resist layer depends on the thickness of the conductor circuit layer, it is preferably 5 μm or more and 25 μm or less. If it is thinner than 5 μm, it becomes impossible to increase the electrolytic plating layer that becomes the conductive circuit layer to 5 μm or more, and there is a possibility that the connection reliability of the circuit decreases. If it becomes thicker than 25 μm, it becomes difficult to form fine wiring with a pitch of 30 μm or less. In this way, as shown in FIG. 3D, a glass substrate on which a photoresist pattern PR is formed is obtained.

続いて、図３Ｅに示すように、導体回路層１０４の元となる電解めっき層１０３を電解めっき法により形成する。電解めっき法は電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚さは３μｍ以上３０μｍ以下であることが望ましい。この理由として、３μｍ以下の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性があるためである。一方、電解銅めっき厚が３０μｍ以上である場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかることになる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であり、さらに好ましくは１０μｍ以上、２０μｍ以下であることが望ましい。 Subsequently, as shown in FIG. 3E, an electrolytic plating layer 103, which will become the basis of the conductor circuit layer 104, is formed by electrolytic plating. Electrolytic plating methods include electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc., but electrolytic copper plating is simple and inexpensive. It is desirable because it has good electrical conductivity. The thickness of the electrolytic copper plating is preferably 3 μm or more and 30 μm or less. The reason for this is that if the thickness is 3 μm or less, there is a risk that the circuit will disappear depending on the subsequent etching process, and there is also a risk that the connection reliability and electrical conductivity of the circuit will decrease. On the other hand, when the electrolytic copper plating thickness is 30 μm or more, it is necessary to form a resist layer with a thickness of 30 μm or more, which increases manufacturing costs. Furthermore, since resist resolution deteriorates, it becomes difficult to form fine wiring with a pitch of 30 μm or less. More preferably, it is 5 μm or more and 25 μm or less, and even more preferably 10 μm or more and 20 μm or less.

続いて、図３Ｆに示すように、電解めっきにより配線形成した後に不要となったフォトレジストパターンＰＲを除去し、導体回路層１０４のみをガラス基板１００に配置すると共に、シード金属層１０２を露出させる。本実施形態にレジスト除去方法は限定されず、例えば、アルカリ水溶液によって剥離除去することができる。 Subsequently, as shown in FIG. 3F, the photoresist pattern PR that is no longer needed after wiring is formed by electrolytic plating is removed, and only the conductor circuit layer 104 is placed on the glass substrate 100, and the seed metal layer 102 is exposed. . The resist removal method is not limited to this embodiment, and for example, the resist can be removed by peeling with an alkaline aqueous solution.

図４Ａ～図４Ｉは、図３Ｆ中二点鎖線Ｐの部分を拡大して示す縦断面図である。なお、これらの図において、ガラス基板１００上に形成された導体回路層１０４上へのキャパシタ形成の一例を記載してあるが、導体回路層１０４の直上にキャパシタ１０９を作成することに限定されない。 4A to 4I are vertical cross-sectional views showing an enlarged portion of the chain double-dashed line P in FIG. 3F. Note that in these figures, an example of forming the capacitor on the conductive circuit layer 104 formed on the glass substrate 100 is described, but the present invention is not limited to forming the capacitor 109 directly above the conductive circuit layer 104.

図４Ａは、導体回路層１０４の一部であるキャパシタ１０９を構成する下部電極１０５を示している。続いて、図４Ｂに記載するように下部電極１０５の上部に導体回路層の上面（表面）１０６を保護するため、保護層Ｈを形成する。保護層Ｈとしては前述のフォトレジストパターンＰＲを適用することができ、前記と同じ方法で形成することができる。保護層の形成領域はその後のキャパシタ形成領域よりやや大きいことが好ましい。 FIG. 4A shows a lower electrode 105 that constitutes a capacitor 109 that is part of the conductor circuit layer 104. Subsequently, as shown in FIG. 4B, a protective layer H is formed on the lower electrode 105 in order to protect the upper surface (surface) 106 of the conductive circuit layer. As the protective layer H, the photoresist pattern PR described above can be applied, and it can be formed by the same method as described above. It is preferable that the area where the protective layer is formed is slightly larger than the area where the capacitor will be formed thereafter.

続いて、先ほど図３Ｆに示したシード金属層１０２の露出した部分を除去し、回路を電気的に分断することによって、導体回路層１０４が形成される。露出したシード層を除去する工程では、導体回路層１０４も同時にエッチングされる。この際、図４Ｃに記載するように、保護層Ｈで保護された導体回路層の部分は、エッチングされず、凸状段差部が形成される。なお、シード層除去方法は本実施形態によって限定されることはないが、無電解Ｎｉ層、銅層、チタン層を順次化学エッチングにより除去する方法を用いることができる。エッチング液の種類は除去する金属種により適宜選択され、本実施形態によって限定されない。 Subsequently, the exposed portion of the seed metal layer 102 shown earlier in FIG. 3F is removed and the circuit is electrically separated, thereby forming the conductive circuit layer 104. In the step of removing the exposed seed layer, the conductor circuit layer 104 is also etched at the same time. At this time, as shown in FIG. 4C, the portion of the conductive circuit layer protected by the protective layer H is not etched, and a convex stepped portion is formed. Although the method for removing the seed layer is not limited to this embodiment, it is possible to use a method in which the electroless Ni layer, the copper layer, and the titanium layer are sequentially removed by chemical etching. The type of etching solution is appropriately selected depending on the type of metal to be removed, and is not limited by this embodiment.

続いて、図４Ｄに示すように、不要になった保護層Ｈを除去する。保護層Ｈの除去は前述のフォトレジストパターンＰＲと同様に公知方法のアルカリ水溶液で除去剥離処理を行うことができる。この場合、保護層Ｈが形成されていた領域は導体回路層１０４がエッチング液から保護されていたため、エッチングされず、一方、非保護部の導体回路層のみがエッチングされ、導体回路層１０４上に凸状段差部が形成される。この凸状部は下部電極１０５としてキャパシタ１０９が形成される領域となる。 Subsequently, as shown in FIG. 4D, the protective layer H that is no longer needed is removed. The protective layer H can be removed by a peeling process using a known aqueous alkali solution, similar to the photoresist pattern PR described above. In this case, the area where the protective layer H was formed was not etched because the conductor circuit layer 104 was protected from the etching solution.On the other hand, only the unprotected area of the conductor circuit layer was etched, and the area on the conductor circuit layer 104 was not etched. A convex step portion is formed. This convex portion becomes a region where a capacitor 109 is formed as a lower electrode 105.

続いて、図４Ｅに示すように、下部電極１０５上の全面に渡り、下部密着層１１０、誘電体層１１１、上部密着層１１２、及び、シード金属層１１３を順次堆積形成する。上記層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザブレーション法、ＣＶＤ法が挙げられるが、本実施形態により限定されない。 Subsequently, as shown in FIG. 4E, a lower adhesion layer 110, a dielectric layer 111, an upper adhesion layer 112, and a seed metal layer 113 are sequentially deposited over the entire surface of the lower electrode 105. Methods for forming the layer include vacuum evaporation, sputtering, ion plating, MBE, laser ablation, and CVD, but are not limited to this embodiment.

誘電体層１１１の下層にある下部密着層１１０は、誘電体層１１１と導体回路層１０４の密着性を向上させる機能を有する。また、誘電体層１１１と導体回路層１０４との密着が十分である場合は、下部密着層１１０は無くても構わない。シード金属層１１３はキャパシタ１０９の上部電極１１４をセミアディティブ法で形成するための給電層として機能する。 The lower adhesion layer 110 under the dielectric layer 111 has a function of improving the adhesion between the dielectric layer 111 and the conductive circuit layer 104. Furthermore, if the adhesion between the dielectric layer 111 and the conductive circuit layer 104 is sufficient, the lower adhesion layer 110 may be omitted. The seed metal layer 113 functions as a power supply layer for forming the upper electrode 114 of the capacitor 109 by a semi-additive method.

続いて、図４Ｆに記載するようにフォトレジストパターンＰＳを形成する。フォトレジストパターンＰＳの形成は、前述したフォトレジストパターンＰＲと同じ方法で行うことができる。この場合、フォトレジストパターンＰＳの開口領域は導体回路層の凸部上面１０６ｂの内側となるように形成し、積層方向における平面視においても内側になるように形成する（図２参照）。 Subsequently, a photoresist pattern PS is formed as shown in FIG. 4F. The photoresist pattern PS can be formed by the same method as the photoresist pattern PR described above. In this case, the opening region of the photoresist pattern PS is formed so as to be inside the convex upper surface 106b of the conductor circuit layer, and also inside when viewed from above in the stacking direction (see FIG. 2).

続いて、図４Ｇに示すように、シード金属層１１３を用いて電解めっき法によって上部電極１１４を形成する。 Subsequently, as shown in FIG. 4G, an upper electrode 114 is formed using the seed metal layer 113 by electrolytic plating.

上述したように、フォトレジストパターンＰＳは導体回路層の凸部上面１０６ｂの内側に開口部が形成されているため、上部電極１１４は導体回路層の凸部上面１０６ｂの内側にのみ形成される。 As described above, since the photoresist pattern PS has an opening formed inside the top surface 106b of the convex portion of the conductive circuit layer, the upper electrode 114 is formed only inside the top surface 106b of the convex portion of the conductive circuit layer.

続いて、図４Ｈに示すように、フォトレジストパターンＰＳを除去する。フォトレジストパターンＰＳの除去は公知方法のアルカリ水溶液で除去剥離処理を行うことができる。 Subsequently, as shown in FIG. 4H, the photoresist pattern PS is removed. The photoresist pattern PS can be removed by a known peeling process using an alkaline aqueous solution.

続いて、図４Ｉに示すように、上部電極１１４をマスクとして、シード金属層１１３、上部密着層１１２、誘電体層１１１、及び、下部密着層１１０の不要部分を除去する。シード金属層１１３、上部密着層１１２、誘電体層１１１、及び、下部密着層１１０の除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることができ、各層毎で異なった方法でも、また、全ての層で同じ方法でもよく、本実施形態により限定されない。上述したように、上部電極１１４は導体回路層の凸部上面１０６ｂの内側に形成にされているため、上部電極１１４をマスクとして不要部分を除去すると誘電体層１１１は導体回路層の凸部上面１０６ｂの内側にのみ形成される。以上の工程によりキャパシタ１０９が形成される。 Subsequently, as shown in FIG. 4I, unnecessary portions of the seed metal layer 113, the upper adhesion layer 112, the dielectric layer 111, and the lower adhesion layer 110 are removed using the upper electrode 114 as a mask. The seed metal layer 113, the upper adhesion layer 112, the dielectric layer 111, and the lower adhesion layer 110 can be removed by chemical etching or dry etching, both of which are known methods. Also, the same method may be used for all layers, and the method is not limited to this embodiment. As described above, since the upper electrode 114 is formed inside the upper surface 106b of the convex portion of the conductive circuit layer, when the unnecessary portion is removed using the upper electrode 114 as a mask, the dielectric layer 111 is formed on the upper surface of the convex portion of the conductive circuit layer. It is formed only inside 106b. Capacitor 109 is formed through the above steps.

その後、図１に示すように、ガラス直上の配線回路上にキャパシタ１０９を形成した後に絶縁樹脂層１３１、ビアホール１３２を形成する。その後、積層導体回路層１３３と絶縁樹脂層１３１を繰り返して形成することによって多層配線が形成される。なお、導体回路層１０４と積層導体回路層１３３は公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することができる。さらに積層導体回路層１３３を形成した後に外部接続端子１３４を形成する。さらに、外部接続端子１３４にはんだボール１３５を形成する。 Thereafter, as shown in FIG. 1, after a capacitor 109 is formed on the wiring circuit directly above the glass, an insulating resin layer 131 and a via hole 132 are formed. Thereafter, multilayer wiring is formed by repeatedly forming the laminated conductor circuit layer 133 and the insulating resin layer 131. Note that the conductor circuit layer 104 and the laminated conductor circuit layer 133 can be formed using a known semi-additive method or subtractive method. Furthermore, after forming the laminated conductor circuit layer 133, external connection terminals 134 are formed. Furthermore, a solder ball 135 is formed on the external connection terminal 134.

本実施形態による回路基板は図１に記載のように片面に積層導体回路層１３３、外部接続端子１３４、はんだボール１３５があってもよく、変形例として図６に示したように両面にあっても良い。さらに半導体チップ１３６、チップ部品１３７を搭載してもよい。 The circuit board according to this embodiment may have a laminated conductor circuit layer 133, an external connection terminal 134, and a solder ball 135 on one side as shown in FIG. Also good. Furthermore, a semiconductor chip 136 and a chip component 137 may be mounted.

以下に多層配線の形成方法について説明する。多層配線の形成方法は公知方法を用いることができる。すなわち、多層配線層の絶縁樹脂層１３１として使用できる例としてはエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル－エポキシ樹脂を用いても良い。絶縁樹脂の形成方法は本実施形態により限定されないが、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることができる。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。 A method for forming multilayer wiring will be described below. A known method can be used to form the multilayer wiring. That is, examples of materials that can be used as the insulating resin layer 131 of the multilayer wiring layer include epoxy resin, polyimide, maleimide resin, polyethylene terephthalate, polyphenylene oxide, liquid crystal polymer, and composite materials thereof, photosensitive polyimide resin, and photosensitive polybenzoxazole. , photosensitive acrylic-epoxy resin may also be used. The method for forming the insulating resin is not limited to this embodiment, but if it is in the form of a sheet, vacuum lamination, vacuum pressing, or roll lamination can be used. As long as it is liquid, it can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating, and doctor coating.

絶縁樹脂層１３１の厚さであるが、好ましくは５μｍ以上５０μｍ以下であることが望ましい。５０μｍ以上である場合、絶縁樹脂層１３１に形成できるビアホール１３２の小径化が難しくなるため、配線の高密度化が不利となってしまう、５μｍ以下である場合、層間絶縁性を確保することが困難となる。 The thickness of the insulating resin layer 131 is preferably 5 μm or more and 50 μm or less. If the diameter is 50 μm or more, it becomes difficult to reduce the diameter of the via hole 132 that can be formed in the insulating resin layer 131, making it disadvantageous to increase the wiring density. If the diameter is 5 μm or less, it is difficult to ensure interlayer insulation. becomes.

多層配線中のビアホール１３２の形成は、非感光性絶縁樹脂であればレーザ加工を用いることができる。レーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等が挙げられるが、好ましくはＵＶレーザ、ＣＯ２レーザであることが簡便で望ましい。感光性絶縁樹脂であればフォトリソグラフィー法によって形成することができる。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化とビアホール内をクリーニングして導体回路層１０４との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。 To form the via hole 132 in the multilayer wiring, laser processing can be used if a non-photosensitive insulating resin is used. Examples of lasers include CO2 lasers, UV lasers, picosecond lasers, femtosecond lasers, etc., but preferably UV lasers and CO2 lasers are convenient and desirable. If it is a photosensitive insulating resin, it can be formed by photolithography. After forming the via hole, desirably perform desmearing using a permanganic acid solution as appropriate to roughen the resin surface and clean the inside of the via hole to improve adhesion to the conductor circuit layer 104. Alternatively, a method of cleaning the resin surface and the inside of the via by plasma treatment may be used.

このように構成されたキャパシタ内蔵ガラス回路基板と、このキャパシタ内蔵ガラス回路基板の製造方法によれば、次のような効果が得られる。すなわち、図４Ｂに示すように、導体回路層の上面１０６を保護層Ｈで保護することによって、図４Ｄに示すように、キャパシタの下部電極層側となる導体回路層の上面１０６に、シード金属層１０２のエッチング液に侵されない導体回路層の凸部上面（表面）１０６ｂの領域を形成可能である。導体回路層の凸部上面１０６ｂは、非保護部導体回路の上面１０６ａと比較して、シード金属層１０２のエッチング液に侵されていないため滑らかな表面を得ることが可能である。この場合、より滑らかな面上にキャパシタを形成できるため、表面荒れに起因するキャパシタのショート低減や、電極表面積のバラつきに起因する容量のバラつきを低減できるため、歩留まりを向上することが可能である。 According to the glass circuit board with a built-in capacitor constructed in this way and the method for manufacturing the glass circuit board with a built-in capacitor, the following effects can be obtained. That is, as shown in FIG. 4B, by protecting the upper surface 106 of the conductive circuit layer with the protective layer H, as shown in FIG. It is possible to form a region of the upper surface (surface) 106b of the convex portion of the conductive circuit layer that is not attacked by the etching solution of the layer 102. The upper surface 106b of the convex portion of the conductor circuit layer is not eroded by the etching solution of the seed metal layer 102 than the upper surface 106a of the unprotected conductor circuit, so that a smooth surface can be obtained. In this case, since the capacitor can be formed on a smoother surface, it is possible to reduce short circuits in the capacitor caused by surface roughness and to reduce variations in capacitance caused by variations in the electrode surface area, thereby improving yield. .

また、図４Ｂに示すように、保護層Ｈをキャパシタ形成領域Ｑより積層方向における平面視において外側になるように形成することによって、導体回路層の凸部上面１０６ｂ領域Ｑをキャパシタ形成領域より大きい。すなわち、キャパシタは凸状段差部の内側に形成される。この場合、キャパシタ１０９の下部電極層の全面がより滑らかな面である導体回路層の凸部上面１０６ｂであるため、より歩留まりを向上することができる。 Furthermore, as shown in FIG. 4B, by forming the protective layer H to be outside the capacitor formation region Q in a plan view in the stacking direction, the convex upper surface 106b region Q of the conductor circuit layer is made larger than the capacitor formation region. . That is, the capacitor is formed inside the convex step portion. In this case, since the entire surface of the lower electrode layer of the capacitor 109 is the smoother surface 106b of the convex portion of the conductor circuit layer, the yield can be further improved.

また、図４Ｅに示すように、シード金属層１１３の厚さを、凸状段差部の段差よりも大きくすることによって、キャパシタの上部電極１１４をセミアディティブ法で形成するための給電を安定して行うことが可能である。この場合、絶縁体である誘電体層１１１表面の段差を導電性の高いシード金属層１１３で乗り越えるため、凸状段差部の段差による誘電体層１１１表面の段差で断線する可能性がなくなり歩留まり良く上部電極１１４を形成可能となる。 Furthermore, as shown in FIG. 4E, by making the thickness of the seed metal layer 113 larger than the step of the convex step portion, the power supply for forming the upper electrode 114 of the capacitor by a semi-additive method can be stabilized. It is possible to do so. In this case, since the step on the surface of the dielectric layer 111, which is an insulator, is overcome by the highly conductive seed metal layer 113, there is no possibility of disconnection due to the step on the surface of the dielectric layer 111 due to the step of the convex step portion, and the yield is improved. The upper electrode 114 can now be formed.

また、図４Ｆ～図４Ｈに示すように、上部電極１１４は、導体回路層の凸部上面１０６ｂに対して、平面視において内側に形成することによって、キャパシタを導体回路層の凸部上面１０６ｂの内側に形成できる。この場合、キャパシタの下部電極層の全面がより滑らかな面である導体回路層の凸部上面１０６ｂであるため、より歩留まりを向上することができる。 Further, as shown in FIGS. 4F to 4H, the upper electrode 114 is formed inside the convex top surface 106b of the conductive circuit layer in a plan view, thereby forming a capacitor on the convex top surface 106b of the conductive circuit layer. Can be formed inside. In this case, since the entire surface of the lower electrode layer of the capacitor is the smoother surface 106b of the convex portion of the conductive circuit layer, the yield can be further improved.

図５Ａ～図５Ｃは、比較例に係るキャパシタを形成する製造工程を説明する説明図である。図５Ａ～図５Ｃに示す製造工程においては、導体回路層の上面１０６を保護層Ｈで保護しない製造方法である。なお、これらの図において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。 5A to 5C are explanatory diagrams illustrating a manufacturing process for forming a capacitor according to a comparative example. The manufacturing process shown in FIGS. 5A to 5C is a manufacturing method in which the upper surface 106 of the conductive circuit layer is not protected with the protective layer H. Note that in these figures, the same elements or parts having the same function are denoted by the same reference numerals, and overlapping explanations will be omitted.

図５Ａは、導体回路層１０４の一部であるキャパシタ１０９を構成する下部電極１０５を示しており、図４Ａと同じ状態である。続いて、図５Ｂに示すように、シード金属層１０２を除去する。この場合、導体回路層の上面１０６の全面がシード金属層１０２のエッチング液に侵されるため、導体回路層の上面１０６の全てが、上述の実施形態における非保護部導体回路の上面１０６ａと同じ状態となる。 FIG. 5A shows the lower electrode 105 constituting the capacitor 109, which is a part of the conductive circuit layer 104, and is in the same state as FIG. 4A. Subsequently, as shown in FIG. 5B, the seed metal layer 102 is removed. In this case, the entire top surface 106 of the conductor circuit layer is eroded by the etching solution for the seed metal layer 102, so that the entire top surface 106 of the conductor circuit layer is in the same state as the top surface 106a of the unprotected conductor circuit in the above-described embodiment. becomes.

次いで、前述した図４Ｅ～図４Ｈと同じ製造方法を経て、図５Ｃのようにキャパシタが形成される。この場合、キャパシタの下部電極層側はエッチング液で侵された非保護部導体回路の上面１０６ａとなるため、荒れた面の上にキャパシタを形成することとなる。表面荒れに起因するキャパシタのショートや、電極表面積のバラつきに起因する容量のバラつきが生じるため歩留まり低下を引き起こす。 Next, a capacitor is formed as shown in FIG. 5C through the same manufacturing method as in FIGS. 4E to 4H described above. In this case, the lower electrode layer side of the capacitor becomes the upper surface 106a of the unprotected conductor circuit which has been eroded by the etching solution, so the capacitor is formed on the rough surface. Short-circuiting of the capacitor due to surface roughness and variation in capacitance due to variation in electrode surface area occur, resulting in a decrease in yield.

このように、本実施形態におけるキャパシタ内蔵ガラス回路基板においては、導体回路層の上面１０６を保護層Ｈで保護しない製造方法に比べて、信頼性を向上させることができると共に、電極表面積のバラつきに起因する容量のバラつきが生じるため歩留まり低下を防止できる。また、本実施形態に係るキャパシタ内蔵ガラス回路基板１０においても、電気的信頼性を高めることができると共に、電子回路、電子機器の小型化・薄型化を実現することが可能となる。 As described above, in the glass circuit board with a built-in capacitor according to the present embodiment, reliability can be improved compared to a manufacturing method in which the upper surface 106 of the conductive circuit layer is not protected with the protective layer H, and variations in the electrode surface area can be reduced. Due to the variation in capacitance caused by this, a decrease in yield can be prevented. Furthermore, in the glass circuit board 10 with a built-in capacitor according to the present embodiment, electrical reliability can be improved, and electronic circuits and electronic devices can be made smaller and thinner.

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。 Note that the present invention is not limited to the above-described embodiments, and can be variously modified at the implementation stage without departing from the gist thereof. Moreover, each embodiment may be implemented in combination as appropriate, and in that case, a combined effect can be obtained. Furthermore, the embodiments described above include various inventions, and various inventions can be extracted by combinations selected from the plurality of constituent features disclosed. For example, if a problem can be solved and an effect can be obtained even if some constituent features are deleted from all the constituent features shown in the embodiment, the configuration from which these constituent features are deleted can be extracted as an invention.

本発明によれば、ガラス基板を有するキャパシタ内蔵回路基板を高い信頼性で製造することが可能となる。なお、キャパシタ内蔵ガラス回路基板は、半導体パッケージ基板、インターポーザ、光学素子用基板の製造、あるいは電子部品の製造に利用することができる。
以下に、当初の特許請求の範囲に記載していた発明を付記する。
［１］
ガラス基板と、
このガラス基板に積層され、内部に導体回路層が形成された絶縁樹脂層と、
前記導体回路層の一部を下部電極とし、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極層とを有するキャパシタとを備え、
前記下部電極は、前記ガラス基板と前記絶縁樹脂層の積層方向を含む平面における断面視において前記誘電体層側に凸状段差部を有し、前記凸状段差部の表面は凸状段差部以外の表面より、表面粗さが小さく形成されたキャパシタ内蔵ガラス回路基板。
［２］
前記キャパシタは、前記積層方向の平面視において前記導体回路層の前記凸状段差部の内側に備えられている項１に記載のキャパシタ内蔵ガラス回路基板。
［３］
前記キャパシタの前記上部電極層の下地にはシード金属層が形成され、
前記シード金属層の厚さが、前記下部電極の前記凸状段差部の段差より厚く形成されている項１に記載のキャパシタ内蔵ガラス回路基板。
［４］
前記ガラス基板には、表裏面を貫通する貫通孔が形成されている項１に記載のキャパシタ内蔵ガラス回路基板。
［５］
ガラス基板表面に導体回路層を形成する工程と、前記ガラス基板に絶縁樹脂層を積層形成する工程と、前記絶縁樹脂層にビアを形成する工程を複数回繰り返す第１工程と、
前記第１工程は、前記導体回路層の一部に、誘電体層と、上部電極層とを有するキャパシタを形成する工程を含み、
前記キャパシタを形成する工程は、前記導体回路層の上に保護層を形成する工程と、前記保護層をマスクとして前記導体回路層のシード金属層を除去する工程と、前記保護層を剥離する工程と、前記導体回路層の上に下部電極、若しくは、前記誘電体層を形成する工程を含むキャパシタ内蔵ガラス回路基板の製造方法。
［６］
前記保護層を形成する工程は、前記ガラス基板と前記絶縁樹脂層との積層方向の平面視において前記キャパシタの形成領域位の外側まで形成する項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
［７］
前記キャパシタを形成する工程は、前記上部電極層を、前記ガラス基板と前記絶縁樹脂層との積層方向の平面視において前記保護層によって保護された導体回路層部の内側に形成する項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
［８］
前記キャパシタを形成する工程は、前記誘電体層の上部にシード金属層を形成する工程を備え、
前記シード金属層を形成する工程は、シード層の厚さが、前記保護層によって保護された導体回路層部と、保護されていない導体回路層部の段差より厚くなるように実施する項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
［９］
前記第１工程の前に、前記ガラス基板に表裏面を貫通する貫通孔を形成する工程を有する項５に記載のキャパシタ内蔵ガラス回路基板の製造方法。
According to the present invention, it is possible to manufacture a circuit board with a built-in capacitor having a glass substrate with high reliability. Note that the capacitor built-in glass circuit board can be used for manufacturing semiconductor package substrates, interposers, optical element substrates, or electronic components.
The invention described in the original claims is additionally described below.
[1]
a glass substrate;
An insulating resin layer laminated on this glass substrate and having a conductor circuit layer formed inside;
A capacitor including a part of the conductive circuit layer as a lower electrode, a dielectric layer laminated on the lower electrode, and an upper electrode layer laminated on the dielectric layer,
The lower electrode has a convex step portion on the dielectric layer side in a cross-sectional view in a plane including the stacking direction of the glass substrate and the insulating resin layer, and the surface of the convex step portion is other than the convex step portion. A glass circuit board with a built-in capacitor that has a surface roughness smaller than that of the .
[2]
2. The glass circuit board with a built-in capacitor according to Item 1, wherein the capacitor is provided inside the convex step portion of the conductive circuit layer when viewed in plan in the lamination direction.
[3]
a seed metal layer is formed under the upper electrode layer of the capacitor;
2. The glass circuit board with a built-in capacitor according to item 1, wherein the seed metal layer is thicker than the step of the convex step portion of the lower electrode.
[4]
2. The glass circuit board with a built-in capacitor according to item 1, wherein the glass substrate has a through hole penetrating the front and back surfaces.
[5]
A first step of repeating multiple times a step of forming a conductor circuit layer on the surface of a glass substrate, a step of laminating an insulating resin layer on the glass substrate, and a step of forming a via in the insulating resin layer;
The first step includes forming a capacitor having a dielectric layer and an upper electrode layer on a part of the conductor circuit layer,
The step of forming the capacitor includes forming a protective layer on the conductive circuit layer, removing the seed metal layer of the conductive circuit layer using the protective layer as a mask, and peeling off the protective layer. and a method for manufacturing a glass circuit board with a built-in capacitor, comprising the step of forming a lower electrode or the dielectric layer on the conductor circuit layer.
[6]
6. The method for manufacturing a glass circuit board with a built-in capacitor according to Item 5, wherein the step of forming the protective layer extends to the outside of the capacitor formation region when viewed in plan in the lamination direction of the glass substrate and the insulating resin layer.
[7]
According to item 5, in the step of forming the capacitor, the upper electrode layer is formed inside a conductor circuit layer portion protected by the protective layer in a plan view in a lamination direction of the glass substrate and the insulating resin layer. A method for manufacturing a glass circuit board with a built-in capacitor.
[8]
The step of forming the capacitor includes forming a seed metal layer on top of the dielectric layer,
According to item 5, the step of forming the seed metal layer is carried out so that the thickness of the seed layer is thicker than the step difference between the conductor circuit layer portion protected by the protective layer and the conductor circuit layer portion not protected. A manufacturing method of the glass circuit board with a built-in capacitor described above.
[9]
6. The method for manufacturing a glass circuit board with a built-in capacitor according to Item 5, further comprising the step of forming a through hole penetrating the front and back surfaces of the glass substrate before the first step.

１０，１０Ａ…キャパシタ内蔵ガラス回路基板、１００…ガラス基板、１０１…貫通孔、１０２…シード金属層、１０３…電解めっき層、１０４…導体回路層、１０５…下部電極、１０６…導体回路の上面（表面）、１０６ａ…非保護部導体回路の上面（表面）、１０６ｂ…凸部上面（表面）、１０９…キャパシタ、１１０…下部密着層、１１１…誘電体層、１１２…上部密着層、１１３…シード金属層、１１４…上部電極、１３１…絶縁樹脂層、１３２…ビアホール、１３３…積層導体回路層、１３４…外部接続端子、１３５…はんだボール、１３６…半導体チップ、１３７…チップ部品。 10, 10A...Glass circuit board with built-in capacitor, 100...Glass substrate, 101...Through hole, 102...Seed metal layer, 103...Electrolytic plating layer, 104...Conductor circuit layer, 105...Lower electrode, 106...Top surface of conductor circuit ( surface), 106a...Top surface (surface) of unprotected conductor circuit, 106b...Top surface (surface) of convex portion, 109...Capacitor, 110...Lower adhesion layer, 111...Dielectric layer, 112...Top adhesion layer, 113...Seed Metal layer, 114... Upper electrode, 131... Insulating resin layer, 132... Via hole, 133... Laminated conductor circuit layer, 134... External connection terminal, 135... Solder ball, 136... Semiconductor chip, 137... Chip component.

Claims

ガラス基板と、
前記ガラス基板上に設けられた導体回路層と、
前記導体回路層の一部を下部電極として含むとともに、前記下部電極上に設けられた誘電体層及び前記誘電体層上に設けられた上部電極層を更に含んだキャパシタと
を備え、
前記導体回路層の上面は、第１上面領域と、前記第１上面領域から突き出た凸部の上面としての第２上面領域とを有し、前記第２上面領域は前記下部電極の上面であり、
前記導体回路層のうち、前記第１上面領域に対応した部分は、前記第２上面領域に対応した部分と比較してより薄く、
前記誘電体層は、前記ガラス基板と前記導体回路層との積層方向の平面視において前記第２上面領域の内側に位置し、
前記誘電体層は、前記上部電極層をマスクとして不要部分が除去された形状を有しているキャパシタ内蔵ガラス回路基板。 a glass substrate;
a conductive circuit layer provided on the glass substrate;
A capacitor including a part of the conductive circuit layer as a lower electrode, and further including a dielectric layer provided on the lower electrode and an upper electrode layer provided on the dielectric layer,
The upper surface of the conductor circuit layer has a first upper surface region and a second upper surface region as the upper surface of a convex portion protruding from the first upper surface region, and the second upper surface region is the upper surface of the lower electrode. ,
A portion of the conductive circuit layer corresponding to the first upper surface region is thinner than a portion corresponding to the second upper surface region,
The dielectric layer is located inside the second upper surface region in a plan view in the stacking direction of the glass substrate and the conductive circuit layer,
The dielectric layer has a shape in which unnecessary portions are removed using the upper electrode layer as a mask .

前記キャパシタは、前記下部電極と前記誘電体層との間に設けられた下部密着層を更に含み、前記上部電極層は銅からなり、前記下部密着層はＣｕ又はＣｕ合金を含み、前記下部密着層は、前記上部電極層をマスクとして不要部分が除去された形状を有している請求項１に記載のキャパシタ内蔵ガラス回路基板。The capacitor further includes a lower adhesion layer provided between the lower electrode and the dielectric layer, the upper electrode layer is made of copper, the lower adhesion layer contains Cu or a Cu alloy, and the lower adhesion layer is made of copper. 2. The glass circuit board with a built-in capacitor according to claim 1, wherein the layer has a shape in which unnecessary portions are removed using the upper electrode layer as a mask.

前記下部密着層の厚さは１０ｎｍ以上１μｍ以下である請求項２に記載のキャパシタ内蔵ガラス回路基板。The glass circuit board with a built-in capacitor according to claim 2, wherein the thickness of the lower adhesive layer is 10 nm or more and 1 μm or less.

前記誘電体層は、アルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムからなる群より選択される材料からなる請求項３に記載のキャパシタ内蔵ガラス回路基板。The capacitor built-in glass according to claim 3, wherein the dielectric layer is made of a material selected from the group consisting of alumina, silica, silicon nitride, tantalum oxide, titanium oxide, calcium titanate, barium titanate, and strontium titanate. circuit board.

前記ガラス基板と前記導体回路層との間に設けられたシード金属層を更に備え、前記導体回路層は銅からなり、前記シード金属層はＣｕ又はＣｕ合金を含んだ請求項１乃至４の何れか１項に記載のキャパシタ内蔵ガラス回路基板。 Any one of claims 1 to 4, further comprising a seed metal layer provided between the glass substrate and the conductor circuit layer , the conductor circuit layer being made of copper, and the seed metal layer containing Cu or a Cu alloy. The glass circuit board with a built-in capacitor according to item 1.