JP7441923B2 - 半導体チップ - Google Patents
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Description
<半導体装置(QFPパッケージ)の構成例>
半導体装置のパッケージ構造には、例えば、BGA(Ball Grid Array)パッケージやQFP(Quad Flat Package)パッケージなどのように様々な種類がある。本実施の形態1における技術的思想は、これらのパッケージに適用可能であり、以下に、一例として、QFPパッケージからなる半導体装置の構成について説明する。
図4は、半導体チップに形成されているパッドPDの近傍領域を拡大して示す図である。図4に示すように、半導体チップの端辺ESの内側にシールリングSRGが形成されており、このシールリングSRGの内側にパッドPDが形成されている。このパッドPDは、矩形形状をしており、パッドPDと一体的に引き出し配線部DWUが形成されている。引き出し配線部DWUは、パッドPDと、パッドPDの下層に形成されている配線(図示せず)とを接続する機能を有する。そして、パッドPDを覆うように表面保護膜PASが形成されており、この表面保護膜PASにパッドPDの表面領域の一部を露出する開口部OPが形成されている。すなわち、パッドPDの表面領域の大部分は、表面保護膜PASに設けられた開口部OPから露出している一方、パッドPDの端部を含む端部領域は、表面保護膜PASで覆われている。
図6は、本実施の形態1における半導体チップCHPの一部を拡大して示す平面図である。図6において、半導体チップCHPは、例えば、複数の端辺ESを有する矩形形状をしており、互いに交差する端辺ESによって角部CNRが形成されている。そして、半導体チップCHPの端辺の内側には、半導体チップCHPの内部への異物の侵入を抑制するシールリングSRGが形成されており、このシールリングSRGの内側に、半導体チップCHPの端辺ESに沿って、アルミニウムを主成分とする複数のパッドPDが配置されている。複数のパッドPDのそれぞれは、例えば、長方形形状に代表される矩形形状をしており、これらの複数のパッドPDのそれぞれにおいて、パッドPDの表面の大部分は、表面保護膜PASに設けられた開口部OPから露出している一方、パッドPDの端部は、表面保護膜で覆われている。また、複数のパッドPDのそれぞれと一体的に引き出し配線部DWUが設けられており、この引き出し配線部DWUは、表面保護膜PASで覆われている。なお、図6では、半導体チップCHPの端辺ESの内側にシールリングSRGが形成されているが、半導体チップCHPの端辺ESとシールリングSRGとの間に、ダイシング時に発生するおそれのあるクラックの半導体チップCHP内(チップ領域内)への進行を抑制するダミーパターンが設けられる場合がある。このとき、ダミーパターンは必ずしも必要ではないが、ダイシング時のクラック防止や、各配線層の形成時に行われるCMP工程での平坦性向上のため、ダミーパターンを設けることが望ましい。
続いて、本実施の形態1における特徴点について説明する。図6において、本実施の形態1における特徴点は、パッドPDと引き出し配線部DWUとの接続部位に、補強パターンとしての傾斜部SLPを設けている点にある。これにより、本実施の形態1によれば、パッドPDの一部を表面保護膜PASによって被覆する被覆領域にクラックCLKが発生することを抑制することができる。以下に、この理由について、図面を参照しながら説明する。
本実施の形態1における半導体装置は、上記のように構成されており、以下では、実施の形態1の変形例について説明する。
次に、本実施の形態1における半導体装置の製造方法について、図面を参照しながら説明する。図14は、半導体ウェハWFのレイアウト構成を示す平面図である。図14に示すように、半導体ウェハWFは、略円盤形状をしており、内部領域に複数のチップ領域CRを有している。複数のチップ領域CRのそれぞれには、電界効果トランジスタに代表される半導体素子と多層配線層が形成されており、これらの複数のチップ領域CRは、スクライブ領域SCRによって区画されている。本実施の形態1では、図14に示すように、矩形形状のチップ領域CRと、チップ領域CRを区画するスクライブ領域SCRとを有する半導体ウェハ(半導体基板)WFを用意する。この段階で、半導体ウェハWFの複数のチップ領域CRのそれぞれには、電界効果トランジスタに代表される半導体素子が形成され、この半導体素子の上方に、例えば、ダマシン法によって、銅配線からなる多層配線層が形成されている。そして、以下の工程では、複数のチップ領域CRのそれぞれにおいて、多層配線層の最上層にパッドを形成する工程から説明することにする。
前記実施の形態1では,パッドPDと引き出し配線部DWUとの接続部位が直角であることに起因して、接続部位における表面保護膜PASにクラックCLKが発生するという第1要因に対する工夫を施した技術的思想について説明した。本実施の形態2では、前記実施の形態1で説明した技術的思想に加えて、さらに、表面保護膜PASで覆われたパッドPDの被覆領域の幅が小さいことに起因して、表面保護膜PASにクラックCLKが発生しやすくなるという第2要因に対する工夫を施した技術的思想について説明する。
前記実施の形態1および前記実施の形態2では、半導体チップCHPの端辺ESに沿って、複数のパッドPDが1列に配置されている構成例について説明したが、本実施の形態3では、半導体チップCHPの端辺ESに沿って、複数のパッドPDが複数列(例えば、2列)に配置されている構成例について説明する。
実施の形態3では、図23に示すように、内側パッドIPDと一体的に設けられている傾斜部SLP(IN)の形状やサイズは、外側パッドOPDと一体的に設けられている傾斜部SLP(OUT)の形状やサイズと同一となっている例について説明したが、本変形例1では、傾斜部SLP(IN)のサイズと、傾斜部SLP(OUT)のサイズが異なる例について説明する。
本変形例2では、内側パッドIPDと一体的に傾斜部SLP(IN)を設ける一方、外側パッドOPDと引き出し配線部DWUとの接続部位には、傾斜部を設けない例について説明する。
本実施の形態4では、前記実施の形態3と同様に、半導体チップCHPの端辺ESに沿って、複数のパッドが千鳥配置で配置されている構成例を前提として、さらに、表面保護膜PASで覆われたパッドの被覆領域の幅が小さいことに起因して、表面保護膜PASにクラックが発生しやすくなるという第2要因に対する工夫も取り入れた技術的思想について説明する。
次に、実施の形態4の変形例について説明する。実施の形態4では、外側パッドOPDに着目して、表面保護膜PASで覆われた外側パッドOPDの被覆領域の幅が小さいことに起因して、表面保護膜PASにクラックが発生しやすくなるという第2要因に対する工夫も取り入れた例について説明した。本変形例では、さらに、内側パッドIPDにも着目して、内側パッドIPDに対しても第2要因に対する工夫も取り入れる例について説明する。つまり、実施の形態4では、半導体チップCHPの端辺ESに近い外側パッドOPDにおいて、上述した第2要因が顕在化すると考えられることから、まず、外側パッドOPDに対して、第2要因に対する工夫を取り入れる例を説明した。さらに、本変形例では、内側パッドIPDにおいては、外側パッドOPDよりも半導体チップCHPの端辺ESから離れていることから、外側パッドOPDよりも上述した第2要因に対する影響は少ないと考えられるが、第2要因の影響を多少受ける可能性を考慮している。すなわち、本変形例では、半導体装置の信頼性のさらなる向上を図る観点から、内側パッドIPDに対しても第2要因に対する工夫も取り入れている。
本実施の形態5では、上述した第3要因に対する工夫を施した技術的思想について説明する。つまり、本実施の形態5では、表面保護膜PASで覆われたパッドPDの被覆領域の幅(Y方向の幅)に対して、被覆領域の幅と直交する方向の線分(パッドPDの1辺の一部)の長さ(X方向の長さ)が長くなることに起因して、パッドPDの一部がずれる「アルミスライド」や、表面保護膜PASにクラックCLKが発生しやすくなる点に対する工夫を説明する。
実施の形態5で説明したように、引き出し配線部DWUの一方の片側(長線分側)に設けられている傾斜部SLP1のサイズを、引き出し配線部の他方の片側(短線分側)に設けられている傾斜部SLP2のサイズよりも大きくすることが、長線分側での撓みによって顕在化する「アルミスライド」やクラックの発生を防止する観点から望ましい。
また、上述の図28および図29に開示した技術を、前述の実施の形態3に記載した図23、図24および図25に適用することも可能である。すなわち、図23のように、上述の傾斜部SLP1および傾斜部SLP2を、千鳥配置の1列目および2列目に形成してもよい。また、図24のように、千鳥配置の2列目に形成する傾斜部SLP1および傾斜部SLP2の大きさを、千鳥配置の1列目に形成する傾斜部SLP1および傾斜部SLP2の大きさよりも大きくなるように形成してもよい。また、図25のように、傾斜部SLP1および傾斜部SLP2を千鳥配置の2列目にのみ形成し、1列目には形成しないようにしてもよい。また、上述の図28および図29に開示した技術を、前述の実施の形態4に適用することも可能である。
本実施の形態6では、パッドPDと一体的に設けられる引き出し配線部DWUが複数存在する構成を前提として、この前提構成に対して、第1要因に対する工夫を施した技術的思想を適用する例について説明する。
本実施の形態7では、図11に開示した表面保護膜PASのうち、窒化シリコン膜SNFの開口部の位置を変更している例について説明する。
矩形形状の半導体チップを備え、
前記半導体チップは、
(a)前記半導体チップの端辺に沿って配置された複数のパッド、
(b)前記複数のパッドのそれぞれに設けられた引き出し配線部、
(c)前記複数のパッドのそれぞれと前記引き出し配線部との接続部位に設けられた傾斜部、
を有し、
前記引き出し配線部の幅は、前記複数のパッドのそれぞれを構成する複数の辺のうち、前記引き出し配線部が接続される辺の長さよりも短く、
前記引き出し配線部の幅の中心位置は、前記複数のパッドのそれぞれを構成する複数の辺のうち、前記引き出し配線部が接続される辺の中心位置に対して、ずれている半導体装置。
付記1に記載の半導体装置において、
前記引き出し配線部の両側に前記傾斜部が設けられている、半導体装置。
付記2に記載の半導体装置において、
前記引き出し配線部の一方の片側に設けられている前記傾斜部の形状と、前記引き出し配線部の他方の片側に設けられている前記傾斜部の形状とは、非対称である、半導体装置。
付記3に記載の半導体装置において、
前記引き出し配線部の一方の片側は、前記引き出し配線部が接続される辺のうちの前記引き出し配線部と接触しない線分の長さが長い側であり、
前記引き出し配線部の他方の片側は、前記引き出し配線部が接続される辺のうちの前記引き出し配線部と接触しない線分の長さが短い側であり、
前記引き出し配線部の一方の片側に設けられている前記傾斜部のサイズは、前記引き出し配線部の他方の片側に設けられている前記傾斜部のサイズよりも大きい、半導体装置。
付記4に記載の半導体装置において、
前記引き出し配線部の一方の片側に設けられている前記傾斜部の形状は、台形形状であり、前記引き出し配線部の他方の片側に設けられている前記傾斜部の形状は、三角形形状である、半導体装置。
付記5に記載の半導体装置において、
(d)前記複数のパッドのそれぞれと、前記引き出し配線部と、前記傾斜部とを覆う表面保護膜を有し、
前記表面保護膜には、前記複数のパッドのそれぞれの表面の一部を露出する開口部が設けられており、
前記台形形状の高さをa2とし、
前記台形形状の底辺の長さをb2とする場合、b2/a2<3の関係を満たす、半導体装置。
付記4に記載の半導体装置において、
前記引き出し配線部の一方の片側に設けられている前記傾斜部の形状は、第1三角形形状であり、前記引き出し配線部の他方の片側に設けられている前記傾斜部の形状は、第2三角形形状である、半導体装置。
付記7に記載の半導体装置において、
(d)前記複数のパッドのそれぞれと、前記引き出し配線部と、前記傾斜部とを覆う表面保護膜を有し、
前記表面保護膜には、前記複数のパッドのそれぞれの表面の一部を露出する開口部が設けられており、
前記第1三角形形状の高さをa2とし、
前記第1三角形形状の底辺の長さをb2とする場合、b2/a2<3の関係を満たす、半導体装置。
矩形形状の半導体チップを備え、
前記半導体チップは、
(a)前記半導体チップの端辺に沿って配置された複数のパッド、
(b)前記複数のパッドのそれぞれに設けられた引き出し配線部、
(c)前記複数のパッドのそれぞれと前記引き出し配線部との接続部位に設けられた傾斜部、
を有し、
前記複数のパッドのうちの第1パッドには、複数の引き出し配線部が接続されており、
前記第1パッドと接続されている複数の引き出し配線部のそれぞれの接続部位には、前記傾斜部が設けられている、半導体装置。
付記9に記載の半導体装置において、
前記複数のパッドのそれぞれは、長方形形状をしており、
前記第1パッドと接続されている前記複数の引き出し配線部は、前記第1パッドの短辺と接続される第1引き出し配線部と、前記第1パッドの長辺と接続される第2引き出し配線部とを含む、半導体装置。
(a)矩形形状のチップ領域と、前記チップ領域を区画するスクライブ領域とを有する半導体基板を用意する工程、
(b)前記チップ領域と前記スクライブ領域との境界線に沿って、前記チップ領域内に、矩形形状の複数のパッドと、前記複数のパッドのそれぞれに設けられた引き出し配線部と、
前記複数のパッドのそれぞれと前記引き出し配線部との接続部位に設けられた傾斜部とを形成する工程、
を備える、半導体装置の製造方法。
付記11に記載の半導体装置の製造方法において、
(c)前記複数のパッドと前記引き出し配線部と前記傾斜部とを覆う表面保護膜を形成する工程、
(d)前記表面保護膜に前記複数のパッドのそれぞれの表面の一部を露出する開口部を形成する工程、
(e)前記(d)工程後、前記スクライブ領域に沿って、前記半導体基板をダイシングすることにより、半導体チップを取得する工程、
(f)前記(e)工程後、前記開口部から露出する前記複数のパッドのそれぞれの表面にワイヤを接続する工程、
(g)前記(f)工程後、前記半導体チップを封止する工程、
を有する、半導体装置の製造方法。
付記12に記載の半導体装置の製造方法において、
(g)工程後、温度サイクル試験を実施する工程を有する、半導体装置の製造方法。
付記12に記載の半導体装置の製造方法において、
前記(d)工程は、前記開口部の中心位置が、前記複数のパッドのそれぞれの中心位置に対して、前記チップ領域の内側方向にずれるように、前記開口部を形成する、半導体装置の製造方法。
付記12に記載の半導体装置の製造方法において、
前記(d)工程は、前記複数のパッドのそれぞれを構成する複数の辺のうち、前記境界線に最も近い辺を覆う前記表面保護膜の被覆領域の幅が、前記境界線から最も離れた辺を覆う前記表面保護膜の被覆領域の幅よりも広くなるように、前記開口部を形成する、半導体装置の製造方法。
付記15に記載の半導体装置の製造方法において、
前記(d)工程は、前記複数のパッドのうち、前記チップ領域の角部に最も近い第1パッドにおいては、さらに、前記第1パッドを構成する複数の辺のうち、前記チップ領域の角部に最も近い辺を覆う前記表面保護膜の被覆領域の幅も、前記境界線から最も離れた辺を覆う前記表面保護膜の被覆領域の幅よりも広くなるように、前記開口部を形成する、半導体装置の製造方法。
AF アルミニウム膜
BCF1 バリア導体膜
BCF2 バリア導体膜
CHP 半導体チップ
CLK クラック
CNR 角部
CR チップ領域
CVR1 被覆領域
CVR2 被覆領域
CVR3 被覆領域
DWU 引き出し配線部
DWU1 引き出し配線部
DWU2 引き出し配線部
ES 端辺
FL ファイン層
GL グローバル層
ICR 集積回路領域
IL 層間絶縁膜
IL1 インナーリード
IPD 内側パッド
IPD1 内側パッド
MR 樹脂
OL アウターリード
OP 開口部
OPD 外側パッド
OPD1 外側パッド
OPD2 外側パッド
OXF1 酸化シリコン膜
OXF2 酸化シリコン膜
OXF3 酸化シリコン膜
PAS 表面保護膜
PD パッド
PD1 パッド
PF めっき膜
Q 電界効果トランジスタ
SA1 半導体装置
SCR スクライブ領域
SLP 傾斜部
SLP(IN) 傾斜部
SLP(OUT) 傾斜部
SLP1 傾斜部
SLP2 傾斜部
SM 不連続領域
SM1 不連続領域
SM2 不連続領域
SNF 窒化シリコン膜
SRG シールリング
SRR シールリング領域
TAB チップ搭載部
W ワイヤ
WF 半導体ウェハ
Claims (40)
- 半導体チップであって、
第1パッドと、
前記第1パッドと一体的に形成され、かつ第1コンタクトを介して下層配線と接続された第1引き出し配線部と、
前記第1パッドと前記第1引き出し配線部との接続部位に設けられた傾斜部と、
前記第1引き出し配線部を覆っており、かつ前記第1パッドの表面の一部を露出している第1開口部が形成された表面保護膜と、
前記半導体チップの端辺に沿って、前記第1パッドと隣り合って形成された第2パッドと、
を有し、
前記第1引き出し配線部の幅の中心位置は、前記第1パッドを構成する複数の辺のうち、前記第1引き出し配線部が接続される辺の中心位置に対してずれており、
前記第1パッドと前記第1引き出し配線部との前記接続部位の接続角は、2箇所の鈍角から構成されており、
前記表面保護膜には、前記第2パッドの表面の一部を露出している第2開口部が形成されており、
平面視において、前記第1パッドのサイズと前記第2パッドのサイズとの差は、前記第1開口部のサイズと前記第2開口部のサイズとの差よりも大きい、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記第1パッドは、平面視において、前記半導体チップの端辺と、前記第1引き出し配線部との間に位置している、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記第1パッドは、前記第2パッドよりも前記半導体チップの角部に近い、半導体チップ。 - 請求項3に記載の半導体チップにおいて、
平面視において、前記半導体チップの角部と、前記第1パッドとの間には、他のパッドが形成されていない、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記半導体チップの端辺に沿って、前記第2パッドと隣り合って形成された第3パッドをさらに有し、
前記表面保護膜には、前記第3パッドの表面の一部を露出している第3開口部が形成されており、
前記第3開口部のサイズは、平面視において、前記第1開口部のサイズ、および前記第2開口部のサイズと同一であり、
前記半導体チップの端辺に沿う方向における、前記第1開口部および前記第2開口部の間隔は、平面視において、前記半導体チップの端辺に沿う方向における、前記第2開口部および前記第3開口部の間隔と同一である、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
平面視において、前記第1パッドは矩形形状である、半導体チップ。 - 請求項6に記載の半導体チップにおいて、
前記第1パッドを構成する複数の辺のうち、前記第1パッドの一辺を覆う前記表面保護膜の被覆領域の幅は、前記半導体チップの端辺から最も離れた、前記第1パッドの他の一辺を覆っている前記表面保護膜の被覆領域の幅より大きい、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記第1パッドと一体的に形成され、かつ、第2コンタクトを介して下層配線と接続された第2引き出し配線部をさらに有する、半導体チップ。 - 請求項8に記載の半導体チップにおいて、
前記第2引き出し配線部は、前記半導体チップの端辺に沿って延在している、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記第1パッドの膜厚は、断面視において、前記表面保護膜の膜厚よりも厚い、半導体チップ。 - 請求項10に記載の半導体チップにおいて、
前記表面保護膜は、
酸化シリコン膜と、
前記酸化シリコン膜上に形成された窒化シリコン膜と、
を有し、
前記第1パッドの膜厚は、断面視において、前記酸化シリコン膜の膜厚と、前記窒化シリコン膜の膜厚とを加えた膜厚よりも厚い、半導体チップ。 - 請求項11に記載の半導体チップにおいて、
前記第1パッドは、
第1バリア導体膜と、
前記第1バリア導体膜上に形成されたアルミニウム膜と、
前記アルミニウム膜上に形成された第2バリア導体膜と、
を有し、
前記第2バリア導体膜は、窒化チタン膜を有し、
前記アルミニウム膜は、前記第1開口部から露出している、半導体チップ。 - 請求項12に記載の半導体チップにおいて、
前記窒化シリコン膜は、前記第1開口部において、前記酸化シリコン膜の側面と、前記第2バリア導体膜の側面とを覆っている、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
平面視において、前記半導体チップの端辺の内側に形成されたシールリングと、
前記シールリングの外側であって、前記半導体チップの前記端辺側に形成されたダミーパターンと、
をさらに有する、半導体チップ。 - 請求項14に記載の半導体チップにおいて、
前記ダミーパターンは、固定電位に接続されていない、半導体チップ。 - 請求項14に記載の半導体チップにおいて、
前記表面保護膜は、前記シールリングを覆っている、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記第1引き出し配線部の幅は、前記第1パッドを構成する複数の辺のうち、前記第1引き出し配線部が接続される辺の長さより短い、半導体チップ。 - 請求項1に記載の半導体チップにおいて、
前記第1パッドと前記第1引き出し配線部との前記接続部位の接続角は、前記2箇所の鈍角と直角から構成されている、半導体チップ。 - 半導体チップであって、
第1方向に沿って延在している第1辺と、前記第1方向に沿って延在し、かつ前記第1辺の延長線上に位置している第2辺と、を有する第1パッドと、
平面視において、前記第1方向と直交する第2方向に沿って延在している第3辺と、前記第2方向に沿って延在し、かつ前記第3辺と対向している第4辺とを有し、前記第1パッドと一体的に形成され、かつ、第1コンタクトを介して下層配線と接続された第1引き出し配線部と、
前記第1引き出し配線部を覆っており、かつ前記第1パッドの表面の一部を露出している第1開口部が形成された表面保護膜と、
前記半導体チップの端辺に沿って、前記第1パッドと隣り合って形成された第2パッドと、
を有し、
前記第1方向において、前記第1辺の長さは、前記第2辺の長さより長く、
前記第1辺および前記第3辺は、平面視において前記第1方向および前記第2方向と異なり、かつ、前記第1辺および前記第3辺の一方から他方に向かう第3方向に沿って延在している第5辺を介して互いに接続されており、
前記第2辺および前記第4辺は、平面視において前記第1方向および前記第2方向と異なり、かつ、前記第2辺および前記第4辺の一方から他方に向かう第4方向に沿って延在している第6辺を介して互いに接続されており、
前記第1辺および前記第5辺により構成される外角は、90度よりも大きく、
前記第2辺および前記第6辺により構成される外角は、90度よりも大きく、
前記表面保護膜には、前記第2パッドの表面の一部を露出している第2開口部が形成されており、
平面視において、前記第1パッドのサイズと前記第2パッドのサイズとの差は、前記第1開口部のサイズと前記第2開口部のサイズとの差よりも大きい、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記第3辺および前記第5辺により構成される外角は、90度よりも大きく、
前記第4辺および前記第6辺により構成される外角は、90度よりも大きい、半導体チップ。 - 請求項20に記載の半導体チップにおいて、
前記第5辺の長さは、前記第6辺の長さよりも長い、半導体チップ。 - 請求項20に記載の半導体チップにおいて、
前記第1引き出し配線部の幅は、前記第1辺の長さよりも短い、半導体チップ。 - 請求項22に記載の半導体チップにおいて、
前記第1引き出し配線部の幅は、前記第2辺の長さよりも長い、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記第1パッドは、平面視において、前記半導体チップの端辺と、前記第1引き出し配線部との間に位置している、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記第1パッドは、前記第2パッドよりも前記半導体チップの角部に近い、半導体チップ。 - 請求項25に記載の半導体チップにおいて、
平面視において、前記半導体チップの角部と、前記第1パッドとの間には、他のパッドが形成されていない、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記半導体チップの端辺に沿って、前記第2パッドと隣り合って形成された第3パッドをさらに有し、
前記表面保護膜には、前記第3パッドの表面の一部を露出している第3開口部が形成されており、
前記第3開口部のサイズは、平面視において、前記第1開口部のサイズ、および前記第2開口部のサイズと同一であり、
前記第1方向における、前記第1開口部および前記第2開口部の間隔は、平面視において、前記第1方向における、前記第2開口部および前記第3開口部の間隔と同一である、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
平面視において、前記第1パッドは矩形形状である、半導体チップ。 - 請求項28に記載の半導体チップにおいて、
前記第1パッドを構成する複数の辺のうち、前記第1パッドの一辺を覆う前記表面保護膜の被覆領域の幅は、前記半導体チップの端辺から最も離れた、前記第1パッドの他の一辺を覆っている前記表面保護膜の被覆領域の幅より大きい、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記第1パッドと一体的に形成され、かつ、第2コンタクトを介して下層配線と接続された第2引き出し配線部をさらに有する、半導体チップ。 - 請求項30に記載の半導体チップにおいて、
前記第2引き出し配線部は、前記半導体チップの端辺に沿って延在している、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記第1パッドの膜厚は、断面視において、前記表面保護膜の膜厚よりも厚い、半導体チップ。 - 請求項32に記載の半導体チップにおいて、
前記表面保護膜は、
酸化シリコン膜と、
前記酸化シリコン膜上に形成された窒化シリコン膜と、
を有し、
前記第1パッドの膜厚は、断面視において、前記酸化シリコン膜の膜厚と、前記窒化シリコン膜の膜厚とを加えた膜厚よりも厚い、半導体チップ。 - 請求項33に記載の半導体チップにおいて、
前記第1パッドは、
第1バリア導体膜と、
前記第1バリア導体膜上に形成されたアルミニウム膜と、
前記アルミニウム膜上に形成された第2バリア導体膜と、
を有し、
前記第2バリア導体膜は、窒化チタン膜を有し、
前記アルミニウム膜は、前記第1開口部から露出している、半導体チップ。 - 請求項34に記載の半導体チップにおいて、
前記窒化シリコン膜は、前記第1開口部において、前記酸化シリコン膜の側面と、前記第2バリア導体膜の側面とを覆っている、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
平面視において、前記半導体チップの端辺の内側に形成されたシールリングと、
前記シールリングの外側であって、前記半導体チップの前記端辺側に形成されたダミーパターンと、
をさらに有する、半導体チップ。 - 請求項36に記載の半導体チップにおいて、
前記ダミーパターンは、固定電位に接続されていない、半導体チップ。 - 請求項36に記載の半導体チップにおいて、
前記表面保護膜は、前記シールリングを覆っている、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記第1引き出し配線部の幅は、前記第1パッドを構成する複数の辺のうち、前記第1引き出し配線部が接続される辺の長さより短い、半導体チップ。 - 請求項19に記載の半導体チップにおいて、
前記第2辺および前記第4辺は、前記第4方向に沿って延在している前記第6辺および前記第1方向に沿って延在している第7辺を介して互いに接続されている、半導体チップ。
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