JP7429150B2 - 半導体装置 - Google Patents
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Description
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第1材料層と、前記第1材料層に形成され、十字パターンを少なくとも含むトレンチと、前記第1材料層と同じ材料を含み、前記十字パターンの交差部に形成された柱状部と、前記トレンチに埋め込まれ、前記第1材料層とは異なる材料からなる第2材料層とを含む。
本発明の一実施形態に係る半導体装置では、前記トレンチは、第1の深さD1および第1の幅W1を有しており、前記トレンチのアスペクト比(D1/W1)が、5~50であってもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチの前記第1の幅W1に対する前記柱状部の第2の幅W2(W2/W1)は、0.2~2.0であってもよい。
本発明の一実施形態に係る半導体装置では、前記柱状部は、前記十字パターンの前記交差部に臨む前記第1材料層の角部に対向する対向部を有しており、前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さL1が、前記トレンチの前記第1の幅W1の50%~100%であってもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、第1の幅W1を有しており、平面視において、前記トレンチ内における任意の第1の点から、前記第1の点から最短距離にある前記トレンチの側面または前記柱状部の側面の第2の点までの距離が、X/W1=0.5~1.0を満たすX未満であってもよい。
この構成によれば、隣り合う素子領域同士を共通のトレンチで絶縁分離することができるので、素子領域間の距離を縮めることができる。その結果、半導体装置のチップサイズを小さくすることができる。
本発明の一実施形態に係る半導体装置では、前記第1材料層は、前記半導体基板上に形成された絶縁層を含み、前記トレンチは、前記絶縁層に形成された導電パターン用トレンチを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、ライン状の第1部分および前記第1部分を起点に延びるライン状の第2部分で形成されたT字パターンを含み、前記第1材料層と同じ材料を含み、前記第1部分と前記第2部分との第2交差部において、前記第1部分の側壁から前記第2交差部に向かって突出した突出部をさらに含んでいてもよい。
本発明の他の実施形態に係る半導体装置では、前記トレンチは、第1の深さD1および第1の幅W1を有しており、前記トレンチのアスペクト比(D1/W1)が、5~50であってもよい。
本発明の一実施形態に係る半導体装置では、前記突出部は、前記T字パターンの前記交差部に臨む前記第1材料層の角部に対向する対向部を有しており、前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さL2が、前記トレンチの前記第1の幅W1の50%~100%であってもよい。
<本発明の実施形態の詳細な説明>
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
≪半導体装置1の全体構成≫
図1は、本発明の一実施形態に係る半導体装置1の模式的な斜視図である。
半導体装置1は、回路素子が形成された複数の素子領域2,3を有している。複数の素子領域2,3は、後述する共通の半導体層5に形成されている。
半導体装置1は、半導体基板4と、半導体層5と、絶縁層6と、素子分離部7と、フィールド絶縁膜8と、ボディ領域9と、ソース領域10と、ボディコンタクト領域11と、ドレイン領域12と、ゲート絶縁膜13と、ゲート電極14と、第1層間絶縁膜15と、第1配線層16と、第2層間絶縁膜17と、第2配線層18とを含んでいてもよい。
絶縁層6は、半導体基板4と半導体層5との間に挟まれていてもよい。絶縁層6は、この実施形態では、酸化シリコン(SiO2)で形成されており、たとえば、5μm~20μmの厚さを有していてもよい。また、絶縁層6は、半導体基板4と半導体層5との境界部に埋め込まれた埋め込み層と称してもよい。この場合、絶縁層6は、BOX(Buried Oxide)層と称してもよい。また、半導体基板4、絶縁層6および半導体層5の積層構造によって形成された基板は、SOI(Silicon On Insulator)基板と称してもよい。
素子分離部7は、第1トレンチ21と、第1絶縁膜22と、第1埋め込み層23とを含んでいてもよい。第1トレンチ21は、素子領域2,3を区画するトレンチであるので、素子分離用トレンチと称してもよい。
第1トレンチ21は、図2および図3に示すように、第1方向Aに延びるライン状の第1部分24と、第1方向Aに直交する第2方向Bに延びるライン状の第2部分25とを含み、第1部分24と第2部分25とが互いに交差している。「ライン状」とは、素子領域2,3を区画する細長いトレンチであれば特に制限されず、図2および図3に示すような直線状や、曲線状を含む意味であってもよい。
第1絶縁膜22は、第1トレンチ21の内面に形成されている。この実施形態では、第1絶縁膜22は、第1トレンチ21の底面28および側面29の両方を覆うように形成されている。なお、第1トレンチ21が絶縁層6に達しているので、第1トレンチ21の底面28は、第1絶縁膜22で覆われていなくてもよい。また、第1絶縁膜22は、この実施形態では、酸化シリコン(SiO2)で形成されているが、他の絶縁材料(たとえば、窒化シリコン酸化膜(SiON)等)で形成されていてもよい。
ボディ領域9は、半導体層5の素子主面19に形成されている。ボディ領域9は、フィールド絶縁膜8の第1開口31の周縁部から内側に離れている。ボディ領域9の外周縁とフィールド絶縁膜8の周縁部との間に挟まれ、かつ半導体層5の一部で形成された環状の領域は、半導体層5と同じ導電型の半導体領域33である。
ソース領域10は、この実施形態ではn+型の半導体領域である。ソース領域10は、たとえば、1×1019cm-3~5×1021cm-3の不純物濃度を有している。また、ソース領域10の深さは、ボディ領域9よりも浅く、たとえば、0.2μm~1.0μmであってもよい。したがって、断面視において、ソース領域10は、その側部および底部がボディ領域9によって一体的に覆われている。
ゲート絶縁膜13は、半導体層5の素子主面19に形成されている。より具体的には、ゲート絶縁膜13は、ソース領域10の外周縁からフィールド絶縁膜8の第1開口31の周縁部に至る領域に形成され、フィールド絶縁膜8と一体化しており、かつチャネル領域34および半導体領域33を覆っている。
ゲート電極14は、ゲート絶縁膜13上に形成されている。ゲート電極14は、ゲート絶縁膜13を介してチャネル領域34および半導体領域33に対向し、かつゲート絶縁膜13上からフィールド絶縁膜8上に連続して延びている。これにより、ゲート電極14は、フィールド絶縁膜8の一部を覆っている。ゲート電極14のチャネル領域34に対向する部分は、ゲート電極14の本体部35と称してもよい。また、ゲート電極14のフィールド絶縁膜8上の部分は、たとえば、フィールドプレート36と称してもよい。
第1層間絶縁膜15は、半導体層5の素子主面19に形成されている。第1層間絶縁膜15は、ボディ領域9、ソース領域10、ボディコンタクト領域11、ドレイン領域12およびゲート電極14を覆っている。第1層間絶縁膜15は、この実施形態では、酸化シリコン(SiO2)で形成されているが、他の絶縁材料(たとえば、窒化シリコン(SiN)等)で形成されていてもよい。また、第1層間絶縁膜15は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、第1層間絶縁膜15の厚さは、たとえば、0.3μm~2.0μmであってもよい。
第1配線層16は、第1ソース配線層42、第1ドレイン配線層43および第1ゲート配線層44を含んでいてもよい。
第2配線層18は、第2ドレイン配線層51および第2ゲート配線層52を含んでいてもよい。
≪素子分離用トレンチ(第1トレンチ21)の構造≫
図6は、第1トレンチ21の第1交差部26の構造を示す模式的な斜視図である。図7は、第1トレンチ21の第2交差部27の構造を示す模式的な斜視図である。図8は、第1トレンチ21の第1交差部26の構造を示す模式的な平面図である。図9は、第1トレンチ21の第2交差部27の構造を示す模式的な平面図である。図10Aおよび図10Bは、それぞれ、図8のXA-XA断面およびXB-XB断面を示す断面図である。図11Aおよび図11Bは、それぞれ、図9のXIA-XIA断面およびXIB-XIB断面を示す断面図である。
このように、十字パターンの第1交差部26に第1柱状部59が形成されているため、第1交差部26において、第1トレンチ21の側面29から一定の距離の位置に、第1埋め込み層23が堆積可能な部分(半導体層5の側面78)を確保することができる。そのため、第1交差部26における第1埋め込み層23の埋め込み不良を抑制することができる。
このように、T字パターンの第2交差部27に第1突出部62が形成されているため、第2交差部27において、第1トレンチ21の側面29から一定の距離の位置に、第1埋め込み層23が堆積可能な部分(半導体層5の側面79)を確保することができる。そのため、第2交差部27における第1埋め込み層23の埋め込み不良を抑制することができる。
≪埋め込みコンタクト66の構造≫
図12は、埋め込みコンタクト66のパターンを示す模式的な平面図である。図13Aおよび図13Bは、それぞれ、図12のXIIIA-XIIIA断面およびXIIIB-XIIIB断面を示す断面図である。図14Aおよび図14Bは、それぞれ、図12のXIVA-XIVA断面およびXIVB-XIVB断面を示す断面図である。
埋め込みコンタクト66は、第2トレンチ67と、第2埋め込み層68とを含んでいてもよい。
また、第2埋め込み層68は、タングステン(W)で形成されているが、他の導電材料(たとえば、アルミニウム(Al)、銅(Cu)等)で形成されていてもよい。第2埋め込み層68は、平面視において、第2柱状部73を取り囲むように第1交差部71に埋め込まれ、第2突出部74を取り囲むように第2交差部72に埋め込まれている。
≪第1素子領域2の変形例≫
図15は、図1の第1素子領域2の変形例を示す半導体装置1の模式的な断面図である。
半導体基板75は、この実施形態ではシリコン(Si)基板で形成されているが、他の素材(たとえば、炭化シリコン(SiC)等)で形成された基板であってもよい。半導体基板75は、この実施形態ではp+型である。半導体基板75は、たとえば、1×1019cm-3~5×1021cm-3の不純物濃度を有していてもよい。また、半導体基板75の厚さは、たとえば、研削前で500μm~800μmであってもよい。
そして、素子分離部7は、エピタキシャル層77の素子主面19から埋め込み層76を貫通し、半導体基板75に達するように形成されている。第1絶縁膜22は、第1トレンチ21の側面29に選択的に形成されており、第1トレンチ21の底面28には半導体基板75が露出している。これにより、第1埋め込み層23は、p+型の半導体基板75に電気的に接続されていてもよい。
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされた半導体装置1が採用されてもよい。
2 第1素子領域
3 第2素子領域
4 半導体基板
5 半導体層
7 素子分離部
15 第1層間絶縁膜
17 第2層間絶縁膜
21 第1トレンチ
22 第1絶縁膜
23 第1埋め込み層
24 (第1トレンチ)第1部分
25 (第1トレンチ)第2部分
26 (第1トレンチ)第1交差部
27 (第1トレンチ)第2交差部
28 (第1トレンチ)底面
29 (第1トレンチ)側面
45 ソースコンタクト
46 ボディコンタクト
47 第1ドレインコンタクト
48 第1ゲートコンタクト
51 第2ドレイン配線層
52 第2ゲート配線層
55 第2ドレインコンタクト
58 第2ゲートコンタクト
59 第1柱状部
60 (第1交差部)角部
61 (第1柱状部)対向部
62 第1突出部
63 (第1突出部)頂部
64 (第2交差部)角部
65 (第1突出部)対向部
66 埋め込みコンタクト
67 第2トレンチ
68 第2埋め込み層
69 (第2トレンチ)第1部分
70 (第2トレンチ)第2部分
71 (第2トレンチ)第1交差部
72 (第2トレンチ)第2交差部
73 第2柱状部
74 第2突出部
75 半導体基板
76 埋め込み層
77 エピタキシャル層
80 第1の点
81 第2の点
Claims (10)
- 半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体層に素子領域を区画する素子分離用トレンチと、
前記素子領域に形成された機能素子と、
前記半導体層上に形成された絶縁層と、
前記絶縁層に形成され、第1方向に延びるライン状の第1部分と、前記第1方向に直交する第2方向に延びるライン状の第2部分とを含み、前記第1部分と前記第2部分とが互いに交差することにより形成された交差部を有する十字パターンを少なくとも含む導電パターン用トレンチと、
前記絶縁層と同じ材料により、前記十字パターンの前記交差部に形成された平面視において円形の柱状部と、
前記導電パターン用トレンチに埋め込まれた金属層からなり、前記機能素子に電気的に接続され、前記導電パターン用トレンチに沿うライン状のコンタクトパターンとして形成された埋め込みコンタクトとを含む、半導体装置。 - 前記導電パターン用トレンチは、第1の深さD1および第1の幅W1を有しており、
前記導電パターン用トレンチのアスペクト比(D1/W1)が、5~50である、請求項1に記載の半導体装置。 - 前記導電パターン用トレンチの第1の深さD1は、20μm~30μmである、請求項2に記載の半導体装置。
- 前記導電パターン用トレンチの前記第1の幅W1に対する前記柱状部の直径である第2の幅W2(W2/W1)は、0.2~2.0である、請求項2または3に記載の半導体装置。
- 前記柱状部は、前記十字パターンの前記交差部に臨む前記絶縁層の角部に対向する対向部を有しており、
前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さL1が、前記導電パターン用トレンチの前記第1の幅W1の50%~100%である、請求項2~4のいずれか一項に記載の半導体装置。 - 前記導電パターン用トレンチは、第1の幅W1を有しており、
平面視において、前記導電パターン用トレンチ内における任意の第1の点から、前記第1の点から最短距離にある前記導電パターン用トレンチの側面または前記柱状部の側面の第2の点までの距離が、X/W1=0.5~1.0を満たすX未満である、請求項1に記載の半導体装置。 - 前記半導体層は、単結晶シリコン層を含み、
前記素子分離用トレンチの内面に形成された絶縁膜と、
前記絶縁膜の内側に埋め込まれた多結晶シリコンとを含む、請求項1~6のいずれか一項に記載の半導体装置。 - 前記絶縁層は、酸化シリコン層を含む、請求項1~7のいずれか一項に記載の半導体装置。
- 前記導電パターン用トレンチは、前記第1部分および前記第1部分を起点に延びるライン状の前記第2部分で形成されたT字パターンを含み、
前記絶縁層と同じ材料により、前記T字パターンを形成する前記第1部分と前記第2部分との第2交差部において、前記T字パターンを形成する前記第1部分の側壁から前記第2交差部に向かって突出した突出部をさらに含む、請求項1~8のいずれか一項に記載の半導体装置。 - 前記金属層は、タングステンからなる、請求項1~9のいずれか一項に記載の半導体装置。
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