JP7429150B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
たとえば、特許文献１は、ＳＯＩ基板内部の活性層であって回路を構成する素子が形成された活性層と、ＳＯＩ基板内部の埋め込み絶縁層であって活性層に接する埋め込み絶縁層と、平面視において素子の形成領域の周囲全体を取り囲むように活性層に形成され、活性層の表面から裏面に達するＤＴＩ（Deep Trench Isolation）領域と、素子の上方に形成された第１の導電膜とを備え、ＤＴＩ領域はＤＴＩ領域の内部に第１の空孔を有し、第１の導電膜の膜厚は活性層の厚さよりも厚い、半導体装置を開示している。
再公表特許ＷＯ２０１８／０２０７１３号公報
本発明の一実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１材料層と、前記第１材料層に形成され、十字パターンを少なくとも含むトレンチと、前記第１材料層と同じ材料を含み、前記十字パターンの交差部に形成された柱状部と、前記トレンチに埋め込まれ、前記第１材料層とは異なる材料からなる第２材料層とを含む。
図１は、本発明の一実施形態に係る半導体装置の模式的な斜視図である。 図２は、図１の第１素子領域を示す前記半導体装置の模式的な平面図である。 図３は、図２から第２層間絶縁膜の上の構造を取り除いて示す前記半導体装置の平面図である。 図４は、図２のIV－IV断面を示す断面図である。 図５は、図２のV－V断面を示す断面図である。 図６は、第１トレンチの第１交差部の構造を示す模式的な斜視図である。 図７は、第１トレンチの第２交差部の構造を示す模式的な斜視図である。 図８は、第１トレンチの第１交差部の構造を示す模式的な平面図である。 図９は、第１トレンチの第２交差部の構造を示す模式的な平面図である。 図１０Ａおよび図１０Ｂは、それぞれ、図８のXA－XA断面およびXB－XB断面を示す断面図である。 図１１Ａおよび図１１Ｂは、それぞれ、図９のXIA－XIA断面およびXIB－XIB断面を示す断面図である。 図１２は、埋め込みコンタクトのパターンを示す模式的な平面図である。 図１３Ａおよび図１３Ｂは、それぞれ、図１２のXIIIA－XIIIA断面およびXIIIB－XIIIB断面を示す断面図である。 図１４Ａおよび図１４Ｂは、それぞれ、図１２のXIVA－XIVA断面およびXIVB－XIVB断面を示す断面図である。 図１５は、図１の第１素子領域の変形例を示す前記半導体装置の模式的な断面図である。
＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１材料層と、前記第１材料層に形成され、十字パターンを少なくとも含むトレンチと、前記第１材料層と同じ材料を含み、前記十字パターンの交差部に形成された柱状部と、前記トレンチに埋め込まれ、前記第１材料層とは異なる材料からなる第２材料層とを含む。
この構成によれば、十字パターンの交差部に柱状部が形成されているため、第２材料層の埋め込み不良を抑制することができる。
本発明の一実施形態に係る半導体装置では、前記トレンチは、第１の深さＤ１および第１の幅Ｗ１を有しており、前記トレンチのアスペクト比（Ｄ１／Ｗ１）が、５～５０であってもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチの第１の深さＤ１は、２０μｍ～３０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチの前記第１の幅Ｗ１に対する前記柱状部の第２の幅Ｗ２（Ｗ２／Ｗ１）は、０．２～２．０であってもよい。
本発明の一実施形態に係る半導体装置では、前記柱状部は、前記十字パターンの前記交差部に臨む前記第１材料層の角部に対向する対向部を有しており、前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さＬ１が、前記トレンチの前記第１の幅Ｗ１の５０％～１００％であってもよい。
本発明の一実施形態に係る半導体装置では、前記柱状部は、平面視において円形を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、第１の幅Ｗ１を有しており、平面視において、前記トレンチ内における任意の第１の点から、前記第１の点から最短距離にある前記トレンチの側面または前記柱状部の側面の第２の点までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満であってもよい。
本発明の一実施形態に係る半導体装置では、前記第１材料層は、前記半導体基板上に形成された半導体層を含み、前記トレンチは、前記半導体層に素子領域を区画する素子分離用トレンチを含んでいてもよい。
この構成によれば、隣り合う素子領域同士を共通のトレンチで絶縁分離することができるので、素子領域間の距離を縮めることができる。その結果、半導体装置のチップサイズを小さくすることができる。
本発明の一実施形態に係る半導体装置では、前記第１材料層は、単結晶シリコン層を含み、前記第２材料層は、前記トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれた多結晶シリコンとを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１材料層は、前記半導体基板上に形成された絶縁層を含み、前記トレンチは、前記絶縁層に形成された導電パターン用トレンチを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１材料層は、酸化シリコン層を含み、前記第２材料層は、前記トレンチに埋め込まれた金属層を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、ライン状の第１部分および前記第１部分を起点に延びるライン状の第２部分で形成されたＴ字パターンを含み、前記第１材料層と同じ材料を含み、前記第１部分と前記第２部分との第２交差部において、前記第１部分の側壁から前記第２交差部に向かって突出した突出部をさらに含んでいてもよい。
本発明の他の実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１材料層と、前記第１材料層に形成され、ライン状の第１部分および前記第１部分を起点に延びるライン状の第２部分で形成されたＴ字パターンを少なくとも含むトレンチと、前記第１材料層と同じ材料を含み、前記第１部分と前記第２部分との交差部において、前記第１部分の側壁から前記交差部に向かって突出した突出部と、前記トレンチに埋め込まれ、前記第１材料層とは異なる材料からなる第２材料層とを含む。
この構成によれば、Ｔ字パターンの交差部に突出部が形成されているため、第２材料層の埋め込み不良を抑制することができる。
本発明の他の実施形態に係る半導体装置では、前記トレンチは、第１の深さＤ１および第１の幅Ｗ１を有しており、前記トレンチのアスペクト比（Ｄ１／Ｗ１）が、５～５０であってもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチの第１の深さＤ１は、２０μｍ～３０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記突出部は、前記Ｔ字パターンの前記交差部に臨む前記第１材料層の角部に対向する対向部を有しており、前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さＬ２が、前記トレンチの前記第１の幅Ｗ１の５０％～１００％であってもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
≪半導体装置１の全体構成≫
図１は、本発明の一実施形態に係る半導体装置１の模式的な斜視図である。
半導体装置１は、たとえば、チップ状の集積回路（ＩＣ：Integrated Circuit）装置を含む。半導体装置１は、集積される回路素子の数に基づいて、ＳＳＩ(Small Scale IC)、ＭＳＩ(Middle Scale IC)、ＬＳＩ(Large Scale IC)、ＶＬＳＩ（Very Large Scale IC）、ＵＬＳＩ（Ultra Large Scale IC）と称してもよい。
半導体装置１は、回路素子が形成された複数の素子領域２，３を有している。複数の素子領域２，３は、後述する共通の半導体層５に形成されている。
複数の素子領域２，３は、第１素子領域２と、複数の第２素子領域３とを含む。第１素子領域２は、回路素子としてＬＤＭＯＳ（Lateral double-diffusedMOS）が形成された素子領域であってもよい。複数の第２素子領域３は、たとえば、その他の機能素子（たとえば、ＬＤＭＯＳ用の保護ダイオード、抵抗、コンデンサ等）が形成された領域であってもよい。なお、図１では、４つの素子領域２，３が示されているが、半導体装置１は、より多数の素子領域を有していてもよい。
図２は、図１の第１素子領域２を示す半導体装置１の模式的な平面図である。図３は、図２から第２層間絶縁膜１７の上の構造を取り除いて示す半導体装置１の平面図である。図４は、図２のIV－IV断面を示す断面図である。図５は、図２のV－V断面を示す断面図である。
半導体装置１は、半導体基板４と、半導体層５と、絶縁層６と、素子分離部７と、フィールド絶縁膜８と、ボディ領域９と、ソース領域１０と、ボディコンタクト領域１１と、ドレイン領域１２と、ゲート絶縁膜１３と、ゲート電極１４と、第１層間絶縁膜１５と、第１配線層１６と、第２層間絶縁膜１７と、第２配線層１８とを含んでいてもよい。
半導体基板４は、この実施形態では単結晶シリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。半導体基板４は、この実施形態ではｎ＋型である。半導体基板４は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有していてもよい。また、半導体基板４の厚さは、たとえば、研削前で５００μｍ～８００μｍであってもよい。
半導体層５は、たとえば、絶縁層６を介して半導体基板４に貼り合わせた層であってもよい。半導体層５は、絶縁層６に接しており、かつ絶縁層６に積層されている。半導体層５は、素子主面１９と、半導体層５の厚さ方向において素子主面１９の反対側を向く接合面２０とを有する。素子主面１９は、素子領域２，３が形成された面である。素子主面１９を有する半導体層５は、活性層と称してもよい。一方、接合面２０は、絶縁層６に接する面である。
半導体層５は、半導体基板４と同じ導電型を有しており、この実施形態ではｎ－型である。半導体層５は、たとえば、５×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有していてもよい。また、半導体層５の厚さは、たとえば、３μｍ～２０μｍであってもよい。
絶縁層６は、半導体基板４と半導体層５との間に挟まれていてもよい。絶縁層６は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されており、たとえば、５μｍ～２０μｍの厚さを有していてもよい。また、絶縁層６は、半導体基板４と半導体層５との境界部に埋め込まれた埋め込み層と称してもよい。この場合、絶縁層６は、ＢＯＸ（Buried Oxide）層と称してもよい。また、半導体基板４、絶縁層６および半導体層５の積層構造によって形成された基板は、ＳＯＩ（Silicon On Insulator）基板と称してもよい。
素子分離部７は、この実施形態では、ＤＴＩ（Deep Trench Isolation）構造が適用されているが、たとえば、素子主面１９から絶縁層６にまで達するｐ型ウェルによる素子分離ウェル構造が採用されてもよい。
素子分離部７は、第１トレンチ２１と、第１絶縁膜２２と、第１埋め込み層２３とを含んでいてもよい。第１トレンチ２１は、素子領域２，３を区画するトレンチであるので、素子分離用トレンチと称してもよい。
第１トレンチ２１は、半導体層５の素子主面１９から絶縁層６に達するまで形成されていてもよい。また、第１トレンチ２１は、絶縁層６において底部を有していてもよい。
第１トレンチ２１は、図２および図３に示すように、第１方向Ａに延びるライン状の第１部分２４と、第１方向Ａに直交する第２方向Ｂに延びるライン状の第２部分２５とを含み、第１部分２４と第２部分２５とが互いに交差している。「ライン状」とは、素子領域２，３を区画する細長いトレンチであれば特に制限されず、図２および図３に示すような直線状や、曲線状を含む意味であってもよい。
第１トレンチ２１は、第１部分２４と第２部分２５との交差部として、第１交差部２６および第２交差部２７を有していてもよい。第１交差部２６は、第１部分２４と第２部分２５とが十字状に交差する部分である。第１交差部２６からは、第１方向Ａの両側に向かって一対の第１部分２４が延び、第２方向Ｂの両側に向かって一対の第２部分２５が延びている。一方、第２交差部２７は、第１部分２４と第２部分２５とがＴ字状に交差する部分である。第２交差部２７からは、第１方向Ａの両側に向かって一対の第１部分２４が延び、第１部分２４を起点に第２方向Ｂへ１本の第２部分２５が延びている。
これにより、第１トレンチ２１は、図２および図３に示すように、一対の第１部分２４と一対の第２部分２５とを含む帯状の閉曲線によって、半導体層５の一部からなる第１素子領域２を区画している。また、第１素子領域２を区画する第１部分２４は、第１素子領域２に隣り合う第２素子領域３を区画する第１部分２４としても利用されている。つまり、互いに隣り合う第１素子領域２と第２素子領域３との間で、これらの素子領域２，３を区画する第１トレンチ２１が共有されている。また、第１素子領域２を区画する第２部分２５と、当該第１素子領域２に隣り合う第２素子領域３を区画する第２部分２５とは、これらの素子領域２，３で共有された第１部分２４と交差することによって第２交差部２７を形成している。
このように、半導体層５において、第１素子領域２の外周領域には、第１素子領域２と同じく電気的にフローティングされた第２素子領域３が区画されている。第２素子領域３は、素子分離部７を隔てて第１素子領域２に隣り合って形成されている。第１素子領域２は、たとえば、５Ｖ～１００Ｖ程度の低基準電圧を基準に動作する低電圧素子領域であってもよいし、たとえば、４００Ｖ～６００Ｖ程度の高基準電圧を基準に動作する高電圧素子領域であってもよい。
なお、この実施形態では、第１素子領域２の周囲には、２つの第１交差部２６と２つの第２交差部２７が形成されているが、第１素子領域２は、４つの第１交差部２６に取り囲まれていてもよい。つまり、格子パターンの第１トレンチ２１が形成され、その格子パターンの１つの窓部が第１素子領域２であってもよい。
第１絶縁膜２２は、第１トレンチ２１の内面に形成されている。この実施形態では、第１絶縁膜２２は、第１トレンチ２１の底面２８および側面２９の両方を覆うように形成されている。なお、第１トレンチ２１が絶縁層６に達しているので、第１トレンチ２１の底面２８は、第１絶縁膜２２で覆われていなくてもよい。また、第１絶縁膜２２は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で形成されていてもよい。
第１埋め込み層２３は、第１トレンチ２１において、第１絶縁膜２２の内側に埋め込まれている。第１埋め込み層２３は、第１トレンチ２１の底部から半導体層５の素子主面１９まで埋め込まれていてもよい。一方、第１埋め込み層２３は、図示しないが、半導体層５の素子主面１９に対して絶縁層６側に位置する上面を有していてもよい。つまり、半導体層５の素子主面１９と第１埋め込み層２３の上面との間に段差が形成されていてもよい。第１埋め込み層２３は、この実施形態では、多結晶シリコン（ポリシリコン）で形成されていてもよい。
フィールド絶縁膜８は、図２および図３では具体的な端縁が示されていないが、閉曲線を描く帯状に形成されている。フィールド絶縁膜８は、素子分離部７と同様に、第１素子領域２の周囲を取り囲むように平面視で四角環状に形成されている。なお、図２および図３では、フィールド絶縁膜８で取り囲まれ、ＭＩＳＦＥＴが形成されるアクティブ領域３０の範囲を模式的に示している。第１素子領域２において、アクティブ領域３０以外の領域は、ボディ領域９が形成されているが、ソース領域１０およびボディコンタクト領域１１が形成されていない領域であってもよい。
フィールド絶縁膜８は、たとえば、半導体層５の素子主面１９を選択的に酸化させることによって形成されたＬＯＣＯＳ膜であってもよい。フィールド絶縁膜８は、ボディ領域９およびソース領域１０を露出させる第１開口３１と、ドレイン領域１２を露出させる第２開口３２とを有している。
ボディ領域９は、半導体層５の素子主面１９に形成されている。ボディ領域９は、フィールド絶縁膜８の第１開口３１の周縁部から内側に離れている。ボディ領域９の外周縁とフィールド絶縁膜８の周縁部との間に挟まれ、かつ半導体層５の一部で形成された環状の領域は、半導体層５と同じ導電型の半導体領域３３である。
ボディ領域９は、第１方向Ａに延びるように形成されている。たとえば、ボディ領域９は、第１方向Ａに沿って細長形状であってもよい。ボディ領域９は、この実施形態ではｐ－型の半導体領域である。ボディ領域９は、たとえば、１×１０１７ｃｍ－３～１×１０１８ｃｍ－３の不純物濃度を有している。また、ボディ領域９の深さは、図４に示すようにフィールド絶縁膜８の底部位置よりも深く、たとえば、０．５μｍ～４．０μｍであってもよい。
ソース領域１０およびボディコンタクト領域１１は、半導体層５の素子主面１９においてボディ領域９の内方領域に形成されている。ソース領域１０およびボディコンタクト領域１１は、それぞれ、ボディ領域９の外周縁から内側に離れており、かつボディ領域９の外周縁に沿う外周縁および外周縁を有している。ボディ領域９の外周縁とソース領域１０の外周縁との間に挟まれ、かつボディ領域９で構成された領域は、ゲート電極１４に適切な電圧が印加されたときにチャネルが形成されるチャネル領域３４である。
ソース領域１０およびボディコンタクト領域１１は、第１方向Ａに沿って交互に複数形成されている。隣り合うソース領域１０およびボディコンタクト領域１１は、互いに接している。
ソース領域１０は、この実施形態ではｎ＋型の半導体領域である。ソース領域１０は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ソース領域１０の深さは、ボディ領域９よりも浅く、たとえば、０．２μｍ～１．０μｍであってもよい。したがって、断面視において、ソース領域１０は、その側部および底部がボディ領域９によって一体的に覆われている。
ボディコンタクト領域１１は、この実施形態ではｐ＋型の半導体領域であり、ボディ領域９よりも高い不純物濃度を有している。ボディコンタクト領域１１は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ボディコンタクト領域１１の深さは、ボディ領域９よりも浅く、たとえば、０．２μｍ～１．０μｍであってもよい。したがって、断面視において、ボディコンタクト領域１１は、その側部および底部がボディ領域９によって一体的に覆われている。
ドレイン領域１２は、半導体層５の素子主面１９に形成されている。ドレイン領域１２は、ボディ領域９から第２方向Ｂにおいて離間しており、フィールド絶縁膜８の第２開口３２の周縁部に沿う外周縁を有している。また、ドレイン領域１２は、第２方向Ｂにおいて、ソース領域１０を挟んで対向するように一対形成されていてもよい。各ドレイン領域１２は、第１方向Ａに沿って延びている。この実施形態では、ドレイン領域１２は、第１方向Ａに沿って細長形状に形成されている。
ドレイン領域１２は、この実施形態ではｎ＋型の半導体領域である。ドレイン領域１２は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ドレイン領域１２の深さは、たとえば、０．２μｍ～２．０μｍであってもよい。たとえば、ドレイン領域１２は、ソース領域１０と同じ深さを有していてもよい。
ゲート絶縁膜１３は、半導体層５の素子主面１９に形成されている。より具体的には、ゲート絶縁膜１３は、ソース領域１０の外周縁からフィールド絶縁膜８の第１開口３１の周縁部に至る領域に形成され、フィールド絶縁膜８と一体化しており、かつチャネル領域３４および半導体領域３３を覆っている。
ゲート絶縁膜１３は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で形成されていてもよい。また、ゲート絶縁膜１３の厚さは、フィールド絶縁膜８よりも薄く、たとえば、２ｎｍ～５５ｎｍであってもよい。
ゲート電極１４は、ゲート絶縁膜１３上に形成されている。ゲート電極１４は、ゲート絶縁膜１３を介してチャネル領域３４および半導体領域３３に対向し、かつゲート絶縁膜１３上からフィールド絶縁膜８上に連続して延びている。これにより、ゲート電極１４は、フィールド絶縁膜８の一部を覆っている。ゲート電極１４のチャネル領域３４に対向する部分は、ゲート電極１４の本体部３５と称してもよい。また、ゲート電極１４のフィールド絶縁膜８上の部分は、たとえば、フィールドプレート３６と称してもよい。
この実施形態では、ゲート電極１４は、図３に示すように、ソース領域１０を取り囲む環状に形成されており、ソース領域１０を露出させる開口３７を有している。ソース領域１０は、図３および図４に示すように、開口３７よりも大きめに形成されており、開口３７の周縁部に重なっている。つまり、開口３７の周縁部は、半導体層５の厚さ方向においてソース領域１０に隣接している。また、開口３７は、この実施形態では、主にソース領域１０を露出させるための開口であり、たとえば、ソースコンタクト用開口と称してもよい。
ゲート電極１４の本体部３５は、第１方向Ａに沿って細長い形状（略長方形状）に形成されていてもよい。また、ゲート電極１４は、第１方向Ａにおいて、本体部３５からソース領域１０の外側に向かって延びる延出部３８，３９を含んでいてもよい。延出部３８，３９は、この実施形態では、第２方向Ｂにおいて開口３７を挟んで対向する一対の本体部３５が一体化されて形成されている。
延出部３８，３９は、アクティブ領域３０の外側に形成されている。延出部３８，３９は、ゲート電極１４の外周部と称してもよい。また、延出部３８，３９は、第２方向Ｂに沿って細長い形状（略長方形状）に形成されていてもよい。延出部３８，３９は、第１方向Ａにおいて、本体部３５の一方側に形成された第１延出部３８と、その反対側の第２延出部３９とを有していてもよい。第２延出部３９は、ゲート電極１４に対するコンタクト用の領域であってもよい。したがって、第２延出部３９は、ゲート電極１４のコンタクト部と称してもよい。
また、ゲート電極１４は、この実施形態では、たとえばｎ型の不純物を含有するｎ＋型の多結晶シリコンゲート電極を含む。ゲート電極１４は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。
第１層間絶縁膜１５は、半導体層５の素子主面１９に形成されている。第１層間絶縁膜１５は、ボディ領域９、ソース領域１０、ボディコンタクト領域１１、ドレイン領域１２およびゲート電極１４を覆っている。第１層間絶縁膜１５は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。また、第１層間絶縁膜１５は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、第１層間絶縁膜１５の厚さは、たとえば、０．３μｍ～２．０μｍであってもよい。
第１配線層１６は、第１層間絶縁膜１５上に形成されている。第１配線層１６は、この実施形態では、本体層４０（たとえば、アルミニウム（Ａｌ）層）と、本体層４０を上下方向から挟むバリア層４１（たとえば、Ｔｉ／ＴｉＮの積層構造）とを含むが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。
第１配線層１６は、第１ソース配線層４２、第１ドレイン配線層４３および第１ゲート配線層４４を含んでいてもよい。
第１ソース配線層４２は、ソース領域１０およびボディコンタクト領域１１上に形成されている。第１ソース配線層４２は、アクティブ領域３０から素子分離部７を横切って、第１素子領域２の外側に引き出されている。第１ソース配線層４２の素子分離部７からの引き出し位置は、平面視において、図２および図３に示すように、第１交差部２６と第２交差部２７との間であってもよいし、第１交差部２６と第１交差部２６との間であってもよい。また、第１ソース配線層４２は、図示しない位置において、グランド電位に接続されていてもよい。
第１ソース配線層４２は、第１層間絶縁膜１５に埋め込まれたソースコンタクト４５およびボディコンタクト４６によって、ソース領域１０およびボディコンタクト領域１１に接続されている。ソースコンタクト４５およびボディコンタクト４６は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、ソースコンタクト４５およびボディコンタクト４６は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
第１ドレイン配線層４３は、ドレイン領域１２上に形成されている。第１ドレイン配線層４３は、アクティブ領域３０内に収まるように形成されている。つまり、第１ドレイン配線層４３は、その両端部がいずれもアクティブ領域３０の外周よりも内側に形成されている。たとえば、図３に示すように、第１ソース配線層４２を挟んで対向する一対の第１ドレイン配線層４３の間には、平面視において、ソース領域１０およびボディコンタクト領域１１が配置されていてもよい。
第１ドレイン配線層４３は、第１層間絶縁膜１５に埋め込まれた第１ドレインコンタクト４７によって、ドレイン領域１２に接続されている。第１ドレインコンタクト４７は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、第１ドレインコンタクト４７は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
第１ゲート配線層４４は、ゲート電極１４（この実施形態では、第２延出部３９）上に形成されている。第１ゲート配線層４４は、アクティブ領域３０の外側であり、かつ第１素子領域２の内側に形成されている。つまり、第１ゲート配線層４４は、その両端部がいずれも素子分離部７よりも内側に形成されている。この実施形態では、第１ゲート配線層４４は、図３に示すように、平面視において、ゲート電極１４の第２延出部３９の外周よりも内側に形成されている。
第１ゲート配線層４４は、第１層間絶縁膜１５に埋め込まれた第１ゲートコンタクト４８によって、ゲート電極１４（この実施形態では、第２延出部３９）に接続されている。第１ゲートコンタクト４８は、第２方向Ｂに沿って、互いに間隔を空けてドット状に複数配列されている。また、第１ゲートコンタクト４８は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
第２層間絶縁膜１７は、第１配線層１６を覆うように第１層間絶縁膜１５上に形成されている。第２層間絶縁膜１７は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。また、第２層間絶縁膜１７は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、第２層間絶縁膜１７の厚さは、たとえば、０．３μｍ～２．０μｍであってもよい。
第２配線層１８は、第２層間絶縁膜１７上に形成されている。第２配線層１８は、この実施形態では、本体層４９（たとえば、アルミニウム（Ａｌ）層）と、本体層４９を上下方向から挟むバリア層５０（たとえば、Ｔｉ／ＴｉＮの積層構造）とを含むが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。
第２配線層１８は、第２ドレイン配線層５１および第２ゲート配線層５２を含んでいてもよい。
第２ドレイン配線層５１は、第１ソース配線層４２および第１ドレイン配線層４３を覆うように形成されている。第２ドレイン配線層５１は、アクティブ領域３０上に形成されて第１ソース配線層４２および第１ドレイン配線層４３を覆うコンタクト部５３と、コンタクト部５３から素子分離部７を横切って、第１素子領域２の外側に引き出された引き出し部５４とを含んでいてもよい。第２ドレイン配線層５１（コンタクト部５３）は、図４および図５に示すように、ソース領域１０の上方領域を横切って、一対のドレイン領域１２に跨るように形成されている。第２ドレイン配線層５１の素子分離部７からの引き出し位置は、平面視において、図２および図３に示すように、第１交差部２６と第１交差部２６との間であってもよいし、第１交差部２６と第２交差部２７との間であってもよい。
第２ドレイン配線層５１（この実施形態では、コンタクト部５３）は、第２層間絶縁膜１７に埋め込まれた第２ドレインコンタクト５５によって、第１ドレイン配線層４３に接続されている。第２ドレインコンタクト５５は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、第２ドレインコンタクト５５は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
第２ゲート配線層５２は、第１ゲート配線層４４を覆うように形成されている。第２ゲート配線層５２は、第１ゲート配線層４４上に形成されて第１ゲート配線層４４を覆うコンタクト部５６と、コンタクト部５６から素子分離部７を横切って、第１素子領域２の外側に引き出された引き出し部５７とを含んでいてもよい。第２ゲート配線層５２の素子分離部７からの引き出し位置は、平面視において、図２および図３に示すように、第１交差部２６と第２交差部２７との間であってもよいし、第１交差部２６と第１交差部２６との間であってもよい。
第２ゲート配線層５２（この実施形態では、コンタクト部５６）は、第２層間絶縁膜１７に埋め込まれた第２ゲートコンタクト５８によって、第１ゲート配線層４４に接続されている。第２ゲートコンタクト５８は、第２方向Ｂに沿って、互いに間隔を空けてドット状に複数配列されている。また、第２ゲートコンタクト５８は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
≪素子分離用トレンチ（第１トレンチ２１）の構造≫
図６は、第１トレンチ２１の第１交差部２６の構造を示す模式的な斜視図である。図７は、第１トレンチ２１の第２交差部２７の構造を示す模式的な斜視図である。図８は、第１トレンチ２１の第１交差部２６の構造を示す模式的な平面図である。図９は、第１トレンチ２１の第２交差部２７の構造を示す模式的な平面図である。図１０Ａおよび図１０Ｂは、それぞれ、図８のXA－XA断面およびXB－XB断面を示す断面図である。図１１Ａおよび図１１Ｂは、それぞれ、図９のXIA－XIA断面およびXIB－XIB断面を示す断面図である。
まず、図６および図７に示すように、第１トレンチ２１は、第１の深さＤ１および第１の幅Ｗ１を有していてもよい。この場合、第１トレンチ２１のアスペクト比（Ｄ１／Ｗ１）が、５～５０であってもよい。また、第１トレンチ２１の第１の深さＤ１は、たとえば、２０μｍ～３０μｍであってもよく、第１トレンチ２１の第１の幅Ｗ１は、たとえば、１μｍ～３μｍであってもよい。
次に、図６、図８、図１０Ａおよび図１０Ｂに示すように、第１交差部２６には第１柱状部５９が形成されている。第１柱状部５９は、半導体層５の一部から形成されており、絶縁層６から半導体層５の素子主面１９に向かって立設されている。第１柱状部５９は、第１交差部２６において、半導体層５の接合面２０から素子主面１９に向かって延びる延出部と称してもよい。第１柱状部５９の下部は、この実施形態では、図１０Ａに示すように、第１トレンチ２１の側壁の下部と分離されているが、たとえば、絶縁層６上の半導体層５を少し残すことによって、第１柱状部５９の下部と第１トレンチ２１の側壁の下部とが連結されていてもよい。
第１柱状部５９は、図８に示すように、平面視において円形に形成されていてもよい。ただし、第１柱状部５９の平面形状は、図８に示すような正円形状である必要はなく、たとえば、楕円形、正方形、長方形、ひし形、三角形、その他の形状であってもよい。その他の形状としては、たとえば、図８に破線で示すように、内側に膨らむ円弧によって区画された形状であってもよい。
また、第１トレンチ２１の第１の幅Ｗ１に対する第１柱状部５９の第２の幅Ｗ２（Ｗ２／Ｗ１）は、０．２～２．０であってもよい。第１柱状部５９の第２の幅Ｗ２は、たとえば、１μｍ～２μｍであってもよい。また、第１柱状部５９の第２の幅Ｗ２は、平面視円形である場合には、図８に示すように第１柱状部５９の直径であってもよい。第１柱状部５９が平面視円形以外の場合には、平面視で測定可能な幅のうち最も広い幅であってもよい。また、第１柱状部５９の第２の幅Ｗ２は、第１柱状部５９の深さ方向において異なっていてもよい。言い換えれば、第１柱状部５９は、第１トレンチ２１の深さ方向下側に向かって幅が狭くなっていてもよいし、幅が広くなっていてもよい。また、第１柱状部５９は、第１トレンチ２１の深さ方向途中部において括れた形状であってもよい。
また、第１交差部２６には、半導体層５の角部６０が臨んでいる。この実施形態では、第１交差部２６が十字パターンであることから、たとえば、略四角形に形成される第１交差部２６の４つの頂部の位置に形成された角部６０が第１交差部２６に臨んでいる。第１柱状部５９は、各角部６０に対向する対向部６１を有している。対向部６１は、たとえば、角部６０に対する法線ｎ１を第１交差部２６に向かって延ばしたときに、第１柱状部５９において当該法線ｎ１の端部が当たる部分であってもよい。また、この法線ｎ１の長さＬ１は、第１トレンチ２１の第１の幅Ｗ１の５０％～１００％であってもよく、好ましくは、７０％～１００％であってもよい。
さらに、この実施形態では、図８に示すように、平面視において、第１トレンチ２１における任意の第１の点８０から、第１の点８０から最短距離にある第１トレンチ２１の側面２９または第１柱状部５９の側面７８の第２の点８１までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満であってもよい。図８では、第１トレンチ２１の側面２９または第１柱状部５９の側面７８から距離Ｘの位置に第１の点８０が示されており、この位置が、第１埋め込み層２３が埋め込まれる最遠点である。したがって、第１トレンチ２１内の全ての点と第１トレンチ２１の側面２９または第１柱状部５９の側面７８との距離が、この距離Ｘ未満であることによって、第１埋め込み層２３が第１トレンチ２１に良好に埋め込まれていることを示している。図８では、Ｘ未満となる任意の点の一例として、第１の点８０Ａ，８０Ｂおよび８０Ｃを示している。この条件を満たす範囲で、第１柱状部５９の平面形状は、円形状に加え、その他の任意の形状であってもよい。
そして、第１交差部２６においては、第１絶縁膜２２は、図１０Ａに示すように、第１柱状部５９の側面７８および第１トレンチ２１の側面２９に形成されている。第１埋め込み層２３は、平面視では第１柱状部５９を取り囲むように第１交差部２６に埋め込まれている。
このように、十字パターンの第１交差部２６に第１柱状部５９が形成されているため、第１交差部２６において、第１トレンチ２１の側面２９から一定の距離の位置に、第１埋め込み層２３が堆積可能な部分（半導体層５の側面７８）を確保することができる。そのため、第１交差部２６における第１埋め込み層２３の埋め込み不良を抑制することができる。
これに対し、たとえば第１交差部２６に第１柱状部５９が形成されていない場合を考える。この場合、第１交差部２６では、たとえば、ある角部６０とそれに対向する角部６０との距離Ｌ１´が、第１トレンチ２１の第１の幅Ｗ１や法線ｎ１の長さＬ１に比べて広くなってしまう。そのため、たとえばＣＶＤ法等で第１埋め込み層２３を埋め込む際に、互いに対向する第１トレンチ２１の側面２９（角部６０）から成長する埋め込み材料同士が第１交差部２６において接合せず、埋め込み材料が埋め込まれなかった開孔が第１交差部２６に残る場合がある。そのため、その後に当該埋め込み材料をＣＭＰ等によって平坦化する際に、塵が発生する場合があり、好ましくない。また、これを回避するには、必要以上の埋め込み材料を消費する必要がある。しかしながら、この実施形態では、第１柱状部５９によって第１埋め込み層２３の埋め込み不良を抑制できるので、埋め込み材料の平坦化の際の発塵を低減することができる。
次に、図７、図９、図１１Ａおよび図１１Ｂに示すように、第２交差部２７には第１突出部６２が形成されている。第１突出部６２は、半導体層５の一部から形成されており、第２交差部２７において、第１トレンチ２１の第１部分２４の側壁から第２交差部２７に向かって突出している。第１突出部６２は、絶縁層６から半導体層５の素子主面１９に向かって立設されている。第１突出部６２は、第２交差部２７において、半導体層５の接合面２０から素子主面１９に向かって第１トレンチ２１の側壁上を延びる延出部と称してもよい。
第１突出部６２は、図９に示すように、平面視において略三角形状に形成されていてもよい。より具体的には、第１部分２４の側壁から第２方向Ｂに向かって尖った略三角形状であってもよい。つまり、第１突出部６２は、第１トレンチ２１の第２部分２５に臨む頂部６３を有していてもよい。ただし、第１突出部６２の平面形状は、図９に示すような略三角形状である必要はなく、たとえば、半円形、半楕円形、正方形、長方形、その他の形状であってもよい。その他の形状としては、たとえば、図９に破線で示すように、第１トレンチ２１の第１部分２４を横切る方向に延びるライン状であってもよい。
また、第２交差部２７には、半導体層５の角部６４が臨んでいる。この実施形態では、第２交差部２７がＴ字パターンであることから、たとえば、略四角形に形成される第２交差部２７の２つの頂部の位置に形成された角部６４が第２交差部２７に臨んでいる。第１突出部６２は、各角部６４に対向する対向部６５を有している。対向部６５は、たとえば、角部６４に対する法線ｎ２を第２交差部２７に向かって延ばしたときに、第１突出部６２において当該法線ｎ２の端部が当たる部分（この実施形態では、第１突出部６２の頂部６３）であってもよい。また、この法線ｎ２の長さＬ２は、第１トレンチ２１の第１の幅Ｗ１の５０％～１００％であってもよく、好ましくは、７０％～１００％であってもよい。
さらに、この実施形態では、図９に示すように、平面視において、第１トレンチ２１における任意の第１の点８０から、第１の点８０から最短距離にある第１トレンチ２１の側面２９または第１突出部６２の側面７９の第２の点８１までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満であってもよい。図９では、第１トレンチ２１の側面２９または第１突出部６２の側面７９から距離Ｘの位置に第１の点８０が示されており、この位置が、第１埋め込み層２３が埋め込まれる最遠点である。したがって、第１トレンチ２１内の全ての点と第１トレンチ２１の側面２９または第１突出部６２の側面７９との距離が、この距離Ｘ未満であることによって、第１埋め込み層２３が第１トレンチ２１に良好に埋め込まれていることを示している。図９では、Ｘ未満となる任意の点の一例として、第１の点８０Ｄおよび８０Ｅを示している。この条件を満たす範囲で、第１柱状部５９の平面形状は、略三角形状に加え、その他の任意の形状であってもよい。
そして、第２交差部２７においては、第１絶縁膜２２は、図１１Ａに示すように、第１突出部６２の側面７９および第１トレンチ２１の側面２９に形成されている。第１埋め込み層２３は、平面視では第１突出部６２を取り囲むように第１交差部２６に埋め込まれている。
このように、Ｔ字パターンの第２交差部２７に第１突出部６２が形成されているため、第２交差部２７において、第１トレンチ２１の側面２９から一定の距離の位置に、第１埋め込み層２３が堆積可能な部分（半導体層５の側面７９）を確保することができる。そのため、第２交差部２７における第１埋め込み層２３の埋め込み不良を抑制することができる。
これに対し、たとえば第２交差部２７に第１突出部６２が形成されていない場合を考える。この場合、第２交差部２７では、たとえば、ある角部６４とその対角線上にある第１トレンチ２１の側面２９の部分との距離Ｌ２´が、第１トレンチ２１の第１の幅Ｗ１や法線ｎ２の長さＬ２に比べて広くなってしまう。そのため、たとえばＣＶＤ法等で第１埋め込み層２３を埋め込む際に、第１トレンチ２１の側面２９から成長する埋め込み材料同士が第２交差部２７においては接合せず、埋め込み材料が埋め込まれなかった開孔が第２交差部２７に残る場合がある。そのため、その後に当該埋め込み材料をＣＭＰ等によって平坦化する際に、塵が発生する場合があり、好ましくない。また、これを回避するには、必要以上の埋め込み材料を消費する必要がある。しかしながら、この実施形態では、第１突出部６２によって第１埋め込み層２３の埋め込み不良を抑制できるので、埋め込み材料の平坦化の際の発塵を低減することができる。
以上のように、素子領域２，３を区画する際に、十字状の第１交差部２６およびＴ字状の第２交差部２７を設けることができるので、隣り合う素子領域２，３同士を共通の第１トレンチ２１で絶縁分離することができる。言い換えれば、第１埋め込み層２３の埋め込み不良を懸念してトレンチの交差部の形成を回避する必要がなく、互いに独立した素子分離用トレンチで各素子領域２，３を形成する必要がない。したがって、素子領域２，３間の距離を縮めることができるので、半導体装置１のチップサイズを小さくすることができる。
そして、上記のような第１柱状部５９および第１突出部６２は、半導体層５に素子分離用トレンチ（この実施形態では、第１トレンチ２１）を形成する際のマスクパターンを変更するだけで形成することができる。つまり、素子領域２，３、第１柱状部５９および第１突出部６２を形成すべき領域を覆うマスクを準備し、当該マスクを介して半導体層５をエッチング（たとえば、ドライエッチング）することによって、第１柱状部５９および第１突出部６２を含む第１トレンチ２１を形成することができる。
≪埋め込みコンタクト６６の構造≫
図１２は、埋め込みコンタクト６６のパターンを示す模式的な平面図である。図１３Ａおよび図１３Ｂは、それぞれ、図１２のXIIIA－XIIIA断面およびXIIIB－XIIIB断面を示す断面図である。図１４Ａおよび図１４Ｂは、それぞれ、図１２のXIVA－XIVA断面およびXIVB－XIVB断面を示す断面図である。
前述の説明では、ソースコンタクト４５、ボディコンタクト４６、第１および第２ドレインコンタクト５５、ならびに第１および第２ゲートコンタクト５８は、いずれもドット状に形成されていた。しかしながら、このような絶縁膜に埋め込まれたコンタクトは、図１２のようにライン状のコンタクトパターンで形成されることがある。この場合、当該コンタクトパターンは、前述の第１柱状部５９および第１突出部６２を含む第１トレンチ２１のパターンに倣って形成されていてもよい。
以下では、前述のソースコンタクト４５、ボディコンタクト４６、第１および第２ドレインコンタクト５５、ならびに第１および第２ゲートコンタクト５８を総称して、第１配線層１６と第２配線層１８とを接続する埋め込みコンタクト６６として説明する。
埋め込みコンタクト６６は、第２トレンチ６７と、第２埋め込み層６８とを含んでいてもよい。
第２トレンチ６７は、第２層間絶縁膜１７に形成されている。第２トレンチ６７は、図１２に示すように、第１方向Ａに延びるライン状の第１部分６９と、第１方向Ａに直交する第２方向Ｂに延びるライン状の第２部分７０とを含み、第１部分６９と第２部分７０とが互いに交差している。「ライン状」とは、埋め込みコンタクト６６のパターンを形成する細長いトレンチであれば特に制限されず、図１２に示すような直線状や、曲線状を含む意味であってもよい。
第２トレンチ６７は、第１部分６９と第２部分７０との交差部として、第１交差部７１および第２交差部７２を有していてもよい。第１交差部７１は、第１部分６９と第２部分７０とが十字状に交差する部分である。第１交差部７１からは、第１方向Ａの両側に向かって一対の第１部分６９が延び、第２方向Ｂの両側に向かって一対の第２部分７０が延びている。一方、第２交差部７２は、第１部分６９と第２部分７０とがＴ字状に交差する部分である。第２交差部７２からは、第１方向Ａの両側に向かって一対の第１部分６９が延び、第１部分６９を起点に第２方向Ｂへ１本の第２部分７０が延びている。
そして、この第２トレンチ６７の第１交差部７１に、前述の第１柱状部５９と同様の構造を有する第２柱状部７３が形成され、第２交差部７２に、前述の第１突出部６２と同様の構造を有する第２突出部７４が形成されている。第２柱状部７３および第２突出部７４は、いずれも、第２層間絶縁膜１７の一部から形成されている。
また、第２埋め込み層６８は、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。第２埋め込み層６８は、平面視において、第２柱状部７３を取り囲むように第１交差部７１に埋め込まれ、第２突出部７４を取り囲むように第２交差部７２に埋め込まれている。
このように、埋め込みコンタクト６６がライン状に形成される場合でも、十字パターンの第１交差部７１に第２柱状部７３が形成され、Ｔ字パターンの第２交差部７２に第２突出部７４が形成されている。これにより、第２トレンチ６７の第１交差部７１および第２交差部７２において、第２埋め込み層６８の埋め込み不良を抑制することができる。なお、このような絶縁膜に埋め込まれた導電パターンとしては、上記の埋め込みコンタクト６６に限らず、たとえば、埋め込み配線（たとえば、ダマシン配線等）を挙げることもできる。
≪第１素子領域２の変形例≫
図１５は、図１の第１素子領域２の変形例を示す半導体装置１の模式的な断面図である。
図１５の半導体装置１は、半導体基板４、絶縁層６および半導体層５に代えて、半導体基板７５、埋め込み層７６およびエピタキシャル層７７を含んでいてもよい。
半導体基板７５は、この実施形態ではシリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。半導体基板７５は、この実施形態ではｐ＋型である。半導体基板７５は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有していてもよい。また、半導体基板７５の厚さは、たとえば、研削前で５００μｍ～８００μｍであってもよい。
エピタキシャル層７７は、半導体基板７５上に形成されている。エピタキシャル層７７は、半導体基板７５と逆の導電型を有しており、この実施形態ではｎ－型である。エピタキシャル層７７は、たとえば、５×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有していてもよい。また、エピタキシャル層７７の厚さは、たとえば、３μｍ～２０μｍであってもよい。
ｎ＋型の埋め込み層７６（Ｂ／Ｌ）は、エピタキシャル層７７の厚さ方向途中部に形成されている。埋め込み層７６は、エピタキシャル層７７を厚さ方向上側および下側に分離していてもよい。埋め込み層７６の厚さは、たとえば、２．０μｍ～３．０μｍであってもよい。
そして、素子分離部７は、エピタキシャル層７７の素子主面１９から埋め込み層７６を貫通し、半導体基板７５に達するように形成されている。第１絶縁膜２２は、第１トレンチ２１の側面２９に選択的に形成されており、第１トレンチ２１の底面２８には半導体基板７５が露出している。これにより、第１埋め込み層２３は、ｐ＋型の半導体基板７５に電気的に接続されていてもよい。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされた半導体装置１が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 第１素子領域
３ 第２素子領域
４ 半導体基板
５ 半導体層
７ 素子分離部
１５ 第１層間絶縁膜
１７ 第２層間絶縁膜
２１ 第１トレンチ
２２ 第１絶縁膜
２３ 第１埋め込み層
２４ （第１トレンチ）第１部分
２５ （第１トレンチ）第２部分
２６ （第１トレンチ）第１交差部
２７ （第１トレンチ）第２交差部
２８ （第１トレンチ）底面
２９ （第１トレンチ）側面
４５ ソースコンタクト
４６ ボディコンタクト
４７ 第１ドレインコンタクト
４８ 第１ゲートコンタクト
５１ 第２ドレイン配線層
５２ 第２ゲート配線層
５５ 第２ドレインコンタクト
５８ 第２ゲートコンタクト
５９ 第１柱状部
６０ （第１交差部）角部
６１ （第１柱状部）対向部
６２ 第１突出部
６３ （第１突出部）頂部
６４ （第２交差部）角部
６５ （第１突出部）対向部
６６ 埋め込みコンタクト
６７ 第２トレンチ
６８ 第２埋め込み層
６９ （第２トレンチ）第１部分
７０ （第２トレンチ）第２部分
７１ （第２トレンチ）第１交差部
７２ （第２トレンチ）第２交差部
７３ 第２柱状部
７４ 第２突出部
７５ 半導体基板
７６ 埋め込み層
７７ エピタキシャル層
８０ 第１の点
８１ 第２の点

Claims (10)

  1. 半導体基板と、
    前記半導体基板上に形成された半導体層と、
    前記半導体層に素子領域を区画する素子分離用トレンチと、
    前記素子領域に形成された機能素子と、
    前記半導体層上に形成された絶縁層と、
    前記絶縁層に形成され、第１方向に延びるライン状の第１部分と、前記第１方向に直交する第２方向に延びるライン状の第２部分とを含み、前記第１部分と前記第２部分とが互いに交差することにより形成された交差部を有する十字パターンを少なくとも含む導電パターン用トレンチと、
    前記絶縁層と同じ材料により、前記十字パターンの前記交差部に形成された平面視において円形の柱状部と、
    前記導電パターン用トレンチに埋め込まれた金属層からなり、前記機能素子に電気的に接続され、前記導電パターン用トレンチに沿うライン状のコンタクトパターンとして形成された埋め込みコンタクトとを含む、半導体装置。
  2. 前記導電パターン用トレンチは、第１の深さＤ１および第１の幅Ｗ１を有しており、
    前記導電パターン用トレンチのアスペクト比（Ｄ１／Ｗ１）が、５～５０である、請求項１に記載の半導体装置。
  3. 前記導電パターン用トレンチの第１の深さＤ１は、２０μｍ～３０μｍである、請求項２に記載の半導体装置。
  4. 前記導電パターン用トレンチの前記第１の幅Ｗ１に対する前記柱状部の直径である第２の幅Ｗ２（Ｗ２／Ｗ１）は、０．２～２．０である、請求項２または３に記載の半導体装置。
  5. 前記柱状部は、前記十字パターンの前記交差部に臨む前記絶縁層の角部に対向する対向部を有しており、
    前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さＬ１が、前記導電パターン用トレンチの前記第１の幅Ｗ１の５０％～１００％である、請求項２～４のいずれか一項に記載の半導体装置。
  6. 前記導電パターン用トレンチは、第１の幅Ｗ１を有しており、
    平面視において、前記導電パターン用トレンチ内における任意の第１の点から、前記第１の点から最短距離にある前記導電パターン用トレンチの側面または前記柱状部の側面の第２の点までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満である、請求項１に記載の半導体装置。
  7. 前記半導体層は、単結晶シリコン層を含み、
    前記素子分離用トレンチの内面に形成された絶縁膜と、
    前記絶縁膜の内側に埋め込まれた多結晶シリコンとを含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記絶縁層は、酸化シリコン層を含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記導電パターン用トレンチは、前記第１部分および前記第１部分を起点に延びるライン状の前記第２部分で形成されたＴ字パターンを含み、
    前記絶縁層と同じ材料により、前記Ｔ字パターンを形成する前記第１部分と前記第２部分との第２交差部において、前記Ｔ字パターンを形成する前記第１部分の側壁から前記第２交差部に向かって突出した突出部をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記金属層は、タングステンからなる、請求項１～９のいずれか一項に記載の半導体装置。
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