JP7416605B2

JP7416605B2 - Image sensor

Info

Publication number: JP7416605B2
Application number: JP2019205876A
Authority: JP
Inventors: 義則井口
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2019-11-14
Filing date: 2019-11-14
Publication date: 2024-01-17
Anticipated expiration: 2039-11-14
Also published as: JP2021082620A

Description

本発明は、撮像素子に係り、特にインテグラル立体方式の映像を撮影する撮像素子に関する。 The present invention relates to an image sensor, and particularly to an image sensor that captures integral stereoscopic images.

撮像素子の前面にマイクロレンズを配置し、光学レンズで結像した画像を要素画像に分割して撮像することで、視差を持つ立体映像を得るインテグラル方式の撮像素子が知られている（例えば、非特許文献１参照）。非特許文献１に開示されたインテグラル方式の撮像素子は、撮像素子（二次元イメージセンサ）と、マイクロレンズアレイとを組み合わせている。この撮像素子は、画素数が、１５，３６０（Ｈ）×８，６４０（Ｖ）（約１億３，３００万画素）であり、画素ピッチは２．４５μｍである。また、マイクロレンズアレイは、マイクロレンズ数が３７６（Ｈ）×２１１（Ｖ）（約７９，０００レンズ）であり、レンズピッチが０．１ｍｍである。このインテグラル方式の撮像素子で撮影した立体映像の画素数は、マイクロレンズの個数と同数になり、３７６（Ｈ）×２１１（Ｖ）である。また、レンズピッチ（０．１ｍｍ）と画素ピッチ（２．４５μｍ）から計算すると、約４０（Ｈ）×４０（Ｖ）画素ごとに１つのマイクロレンズが配置されている。つまり、要素画素数は、４０（Ｈ）×４０（Ｖ）である。１つのマイクロレンズに対応する画素数（要素画素数と呼ぶ）が多いほど、視差を正確に再現できる。したがって、高精細で自然な視差を持つ立体映像を撮影するためには、極めて多画素の撮像素子の実現が望まれる。 An integral type image sensor is known, in which a microlens is placed in front of the image sensor, and the image formed by the optical lens is divided into elemental images to obtain a stereoscopic image with parallax (for example, , see Non-Patent Document 1). The integral type image sensor disclosed in Non-Patent Document 1 combines an image sensor (two-dimensional image sensor) and a microlens array. The number of pixels of this image sensor is 15,360 (H) x 8,640 (V) (approximately 133 million pixels), and the pixel pitch is 2.45 μm. Further, the microlens array has a number of microlenses of 376 (H) x 211 (V) (approximately 79,000 lenses) and a lens pitch of 0.1 mm. The number of pixels of a stereoscopic image captured by this integral type image sensor is the same as the number of microlenses, which is 376 (H) x 211 (V). Further, when calculated from the lens pitch (0.1 mm) and the pixel pitch (2.45 μm), one microlens is arranged for every approximately 40 (H)×40 (V) pixels. That is, the number of element pixels is 40 (H) x 40 (V). The greater the number of pixels corresponding to one microlens (referred to as the number of element pixels), the more accurately parallax can be reproduced. Therefore, in order to capture stereoscopic images with high definition and natural parallax, it is desirable to realize an image sensor with an extremely large number of pixels.

また、積層型の撮像素子は、量産型のスマートフォンやデジタルスチルカメラ等に搭載されて市場に出回っている。例えば、撮像チップとしての画素基板と、信号処理チップとしてのＡ／Ｄ変換回路基板とを積層してなる撮像素子が知られている（特許文献１参照）。特許文献１に開示された撮像素子では、ＴＳＶ（Through Silicon Via：シリコン貫通電極）が画素基板とＡ／Ｄ変換回路基板とを貫通している。この撮像素子には、画素エリアの外側に、ＴＳＶを配置する領域が設けられている。 Furthermore, stacked image sensors are on the market installed in mass-produced smartphones, digital still cameras, and the like. For example, an image sensor is known in which a pixel substrate as an image sensor chip and an A/D conversion circuit board as a signal processing chip are stacked (see Patent Document 1). In the image sensor disclosed in Patent Document 1, a TSV (Through Silicon Via) passes through a pixel substrate and an A/D conversion circuit board. This image sensor is provided with a region outside the pixel area in which the TSV is arranged.

ＴＳＶ構造を用いたインテグラル方式の積層型の撮像素子の従来の構成例について図９～図１１を参照して説明する。図９（ａ）および図９（ｂ）に示す撮像素子１０１は、画素基板１２０が、信号処理基板としてのＡ／Ｄ変換回路基板１３０の上に積層されている。画素基板１２０の上方にはマイクロレンズアレイ１１が配置される。マイクロレンズアレイ１１は、図１０（ａ）に示すように、行列状に配置された複数のマイクロレンズ１１ａを備えている。画素基板１２０は、図１０（ｂ）に示すように、画素エリア１２１と、画素エリア１２１の外部（図において下側）のＴＳＶ形成領域１２２と、を備えている。画素エリア１２１には、複数の画素１２３が行列状に配置されて形成されている。ＴＳＶ形成領域１２２はＴＳＶが形成される領域である。ＴＳＶは、画素基板１２０の画素と、Ａ／Ｄ変換回路基板１３０のＡ／Ｄ変換回路とを電気的に接続する。 A conventional configuration example of an integral type stacked image sensor using a TSV structure will be described with reference to FIGS. 9 to 11. In the image sensor 101 shown in FIGS. 9A and 9B, a pixel substrate 120 is stacked on an A/D conversion circuit board 130 as a signal processing board. A microlens array 11 is arranged above the pixel substrate 120. The microlens array 11 includes a plurality of microlenses 11a arranged in a matrix, as shown in FIG. 10(a). As shown in FIG. 10B, the pixel substrate 120 includes a pixel area 121 and a TSV formation region 122 outside the pixel area 121 (lower side in the figure). In the pixel area 121, a plurality of pixels 123 are arranged in a matrix. The TSV formation region 122 is a region where a TSV is formed. The TSV electrically connects the pixels of the pixel substrate 120 and the A/D conversion circuit of the A/D conversion circuit board 130.

より詳細には、Ａ／Ｄ変換回路基板１３０は、図１１（ｂ）に示すように、例えば、支持基板１３３と、Ａ／Ｄ変換回路１３２と、各Ａ／Ｄ変換回路１３２に接続された配線１３１と、配線を絶縁するための絶縁層１７と、を備えている。Ａ／Ｄ変換回路１３２は、例えばトランジスタで構成され、チャネル領域１４と、拡散層１５と、ゲート１６と、を備えている。また、画素基板１２０は、図１１（ａ）および図１１（ｂ）に示すように、例えば、画素１２３と、各画素１２３に接続された配線１２７と、配線を絶縁するための絶縁層１８と、を備えている。ＴＳＶ１２４は、画素基板１２０の上面からＡ／Ｄ変換回路基板１３０の配線１３１に接続するように形成されている。ＴＳＶ１２６は、画素基板１２０の上面から画素基板１２０の配線１２７に接続するように形成されている。ＴＳＶ１２４とＴＳＶ１２６とは中継電極１２５を介して繋がっている。中継電極１２５は、ＴＳＶ形成領域１２２の上面である光入射面に形成されている。 More specifically, as shown in FIG. 11(b), the A/D conversion circuit board 130 is connected to, for example, a support substrate 133, an A/D conversion circuit 132, and each A/D conversion circuit 132. It includes a wiring 131 and an insulating layer 17 for insulating the wiring. The A/D conversion circuit 132 is made up of, for example, a transistor, and includes a channel region 14, a diffusion layer 15, and a gate 16. Further, as shown in FIGS. 11(a) and 11(b), the pixel substrate 120 includes, for example, a pixel 123, a wiring 127 connected to each pixel 123, and an insulating layer 18 for insulating the wiring. , is equipped with. The TSV 124 is formed so as to be connected to the wiring 131 of the A/D conversion circuit board 130 from the top surface of the pixel board 120. The TSV 126 is formed so as to be connected to the wiring 127 of the pixel substrate 120 from the upper surface of the pixel substrate 120. TSV124 and TSV126 are connected via relay electrode 125. The relay electrode 125 is formed on the light incident surface, which is the upper surface of the TSV formation region 122.

図９～図１１に示すようなＴＳＶ構造を有した撮像素子１０１は、画素基板１２０とＡ／Ｄ変換回路基板１３０とを接合した後、画素エリア１２１外にＴＳＶ１２４，１２６を形成して上下の回路を電気的に接続することで製造される。ＴＳＶ１２４，１２６を中継する中継電極１２５は光入射面に露出してしまうため、通常、ＴＳＶ１２４，１２６が画素エリア１２１に形成されることはない。 The image sensor 101 having a TSV structure as shown in FIGS. 9 to 11 has TSVs 124 and 126 formed outside the pixel area 121 after bonding the pixel substrate 120 and the A/D conversion circuit board 130. Manufactured by electrically connecting circuits. Since the relay electrode 125 that relays the TSVs 124 and 126 is exposed on the light incident surface, the TSVs 124 and 126 are usually not formed in the pixel area 121.

積層型の撮像素子において、ＴＳＶ構造を有した撮像素子以外に、ハイブリッドボンディング構造の撮像素子も開発されているのが現状である（非特許文献２参照）。ハイブリッドボンディングは、あらかじめ表面に接続用の電極を形成した集積回路を、電極の位置を合わせて接合する技術である。一般的に、ハイブリッドボンディングでは、接続電極（金属）と絶縁体が混在する基板の接合面を平坦化した後、プラズマによる表面活性化処理等を行い、常温または比較的低温で基板同士を接合する。この構造を有した撮像素子は、画素基板とＡ／Ｄ変換回路基板とに、上下の両回路を電気的に接続するための接続電極を形成した後、ハイブリッドボンディングの手法により両基板を接合することで製造される。ハイブリッドボンディングによれば、接合と同時に上下の回路が電気的に接続され、接続電極を画素エリア内に形成することができる。 Among stacked image sensors, in addition to image sensors having a TSV structure, image sensors having a hybrid bonding structure have also been developed (see Non-Patent Document 2). Hybrid bonding is a technology in which integrated circuits with connection electrodes formed on their surfaces in advance are bonded together by aligning the electrodes. Generally, in hybrid bonding, after flattening the bonding surface of a substrate containing a mixture of connection electrodes (metal) and insulators, surface activation treatment using plasma is performed, and the substrates are bonded together at room temperature or a relatively low temperature. . In an image sensor having this structure, connection electrodes are formed on the pixel substrate and the A/D conversion circuit board to electrically connect both the upper and lower circuits, and then both boards are bonded using a hybrid bonding method. It is manufactured by According to hybrid bonding, upper and lower circuits are electrically connected at the same time as bonding, and a connection electrode can be formed within the pixel area.

国際公開第２０１３／１８３２９１号International Publication No. 2013/183291

Arai et al., “Progress Overview of Capturing Method for Integral 3-D Imaging Displays”, Poceedings of the IEEE, Vol.105, No.5, pp.837-849 (2017)Arai et al., “Progress Overview of Capturing Method for Integral 3-D Imaging Displays”, Poceedings of the IEEE, Vol.105, No.5, pp.837-849 (2017) 後藤正英、萩原啓、井口義則、大竹浩著、「画素並列信号処理を行う撮像デバイスの実現に向けた３次元集積回路の作製」、ＮＨＫ技研Ｒ＆Ｄ No.153 p.22-p.28、2015年9月Masahide Goto, Kei Hagiwara, Yoshinori Iguchi, and Hiroshi Otake, “Fabrication of a 3D integrated circuit for the realization of an imaging device that performs pixel parallel signal processing,” NHK Giken R&D No. 153 p.22-p.28, 2015 September

例えばハイビジョン画素数のインテグラル方式の撮像素子を実現しようとすると、マイクロレンズ数は１，９２０（Ｈ）×１，０８０（Ｖ）となる。このような多数のマイクロレンズを備えるマイクロレンズアレイと組み合わせる撮像素子に必要な画素数は、例えば、要素画素数が非特許文献1に記載の技術と同様に、４０（Ｈ）×４０（Ｖ）である場合、７６，８００（Ｈ）×４３，２００（Ｖ）（約３３億画素）と試算される。このような超多画素の撮像素子では、一般に用いられている列並列信号処理方式のＡ／Ｄ変換回路では、Ａ／Ｄ変換時間が長くなり、動画撮影時のフレームレートが低下するといった問題がある。なお、列並列信号処理方式では、画素エリアに並んだ１列分の画素を１つのＡ／Ｄ変換回路が受け持っている。 For example, when trying to realize an integral type image sensor with a high-definition pixel count, the number of microlenses becomes 1,920 (H) x 1,080 (V). The number of pixels required for an image sensor combined with a microlens array including such a large number of microlenses is, for example, 40 (H) x 40 (V), as in the technology described in Non-Patent Document 1. In this case, it is estimated to be 76,800 (H) x 43,200 (V) (approximately 3.3 billion pixels). In such ultra-high pixel image sensors, the generally used column-parallel signal processing A/D conversion circuits have problems such as longer A/D conversion times and lower frame rates when shooting video. be. Note that in the column parallel signal processing method, one A/D conversion circuit is in charge of one column of pixels arranged in a pixel area.

多画素の撮像素子において、Ａ／Ｄ変換時間を短縮してフレームレートを向上させるためには、画素エリアに並んだ１列分の画素を複数の処理単位に分割して、１つのＡ／Ｄ変換回路が受け持つ画素数を減らすことが必要である。例えば、１列分の画素を、平面視で上下２つの処理単位に分割して、上側の処理単位を画素エリアの上側に配置されたＡ／Ｄ変換回路が分担し、下側の処理単位を画素エリアの下側に配置されたＡ／Ｄ変換回路が分担すれば、Ａ／Ｄ変換時間を半減できる。一方、さらなる時間短縮を試みようとして１列を３つ以上の処理単位に分割すると、中央の側に配置された処理単位を担当するＡ／Ｄ変換回路を配置することができず、中央の側に配置された処理単位から信号を読み出すことができない。ただし、接続電極を画素エリア内に形成することができる積層型の撮像素子であれば、中央の処理単位からも容易に信号を読み出すことができる。そのため、画素エリアの信号を、処理単位ごとに分割した信号を、下層のＡ／Ｄ変換回路基板に読み出すためには、一般的にはハイブリッドボンディング構造をとる必要がある。しかしながら、ハイブリッドボンディング構造は、接合時の基板の位置合わせ精度や接合のプロセス条件が厳しく、難易度が高いといった問題がある。 In a multi-pixel image sensor, in order to shorten the A/D conversion time and improve the frame rate, one row of pixels lined up in the pixel area is divided into multiple processing units, and one A/D It is necessary to reduce the number of pixels handled by the conversion circuit. For example, one row of pixels is divided into two processing units, upper and lower, in plan view, and the upper processing unit is shared by the A/D conversion circuit placed above the pixel area, and the lower processing unit is handled by the A/D conversion circuit placed above the pixel area. If the A/D conversion circuit arranged below the pixel area takes over the task, the A/D conversion time can be halved. On the other hand, if one column is divided into three or more processing units in an attempt to further shorten the time, it becomes impossible to arrange the A/D conversion circuit responsible for the processing units placed on the center side. It is not possible to read signals from processing units located in However, in the case of a stacked image sensor in which connection electrodes can be formed within the pixel area, signals can be easily read out from the central processing unit. Therefore, in order to read signals obtained by dividing signals in the pixel area into processing units to the lower A/D conversion circuit board, it is generally necessary to adopt a hybrid bonding structure. However, the hybrid bonding structure has a problem in that the positioning accuracy of the substrates during bonding and the process conditions for bonding are severe and difficult.

本発明は、以上のような問題点に鑑みてなされたものであり、インテグラル方式の撮像素子においてＴＳＶを用いてもフレームレートの低下を抑制できる撮像素子を提供する。 The present invention has been made in view of the above-mentioned problems, and provides an image sensor that can suppress a decrease in frame rate even when TSV is used in an integral type image sensor.

前記課題を解決するために、本発明に係る撮像素子は、画素エリアを有する画素基板と信号処理回路基板とを積層して備え、マイクロレンズを配列してなるマイクロレンズアレイを前記画素エリアに対向させるインテグラル方式の撮像素子であって、前記画素基板の回路と前記信号処理回路基板の回路とを電気的に接続するＴＳＶ（Through Silicon Via）構造を備え、前記画素エリアには、複数の画素から構成される画素ブロックが前記マイクロレンズに対向するように配列され、前記画素ブロックは、前記マイクロレンズよりも小さく、前記マイクロレンズにおいて光が十分に入射するマイクロレンズ中心部の周辺に位置するマイクロレンズ周辺部、および、隣接するマイクロレンズの間の少なくともいずれかを、前記画素エリアに投影した領域に、前記ＴＳＶ構造が形成されており、前記ＴＳＶ構造は、前記画素基板を貫通して形成されて前記信号処理回路基板の回路に電気的に接続された第１のＴＳＶと、前記画素基板の回路に電気的に接続された第２のＴＳＶと、前記画素基板の前記画素エリアが配置された面において第１のＴＳＶと第２のＴＳＶとを電気的に接続する中継電極と、を備えることとした。 In order to solve the above problems, an image sensor according to the present invention includes a pixel substrate having a pixel area and a signal processing circuit board stacked together, and a microlens array formed by arranging microlenses facing the pixel area. The image pickup device is an integral-type image sensor that has a TSV (Through Silicon Via) structure that electrically connects the circuit of the pixel board and the circuit of the signal processing circuit board, and the pixel area includes a plurality of pixels. A pixel block is arranged to face the microlens, and the pixel block is smaller than the microlens and is located around the center of the microlens where light is sufficiently incident on the microlens. The TSV structure is formed in a region where at least one of a lens peripheral portion and between adjacent microlenses is projected onto the pixel area, and the TSV structure is formed to penetrate the pixel substrate. a first TSV electrically connected to the circuit of the signal processing circuit board, a second TSV electrically connected to the circuit of the pixel board, and the pixel area of the pixel board. A relay electrode is provided that electrically connects the first TSV and the second TSV in the plane .

本発明は、以下に示す優れた効果を奏するものである。
本発明に係る撮像素子によれば、画素エリアにおいて、マイクロレンズ周辺部、および、隣接するマイクロレンズの間の少なくともいずれかに対応した領域にＴＳＶが形成されているので、画素エリアに並んだ１列分の画素を３つ以上の処理単位に分割して、１つのＡ／Ｄ変換回路が受け持つ画素数を容易に減らすことができる。したがって、インテグラル方式の超多画素の撮像素子においてＴＳＶを用いても動画撮影時のフレームレートの低下を抑制することができる。 The present invention has the following excellent effects.
According to the image sensor according to the present invention, in the pixel area, the TSV is formed in a region corresponding to at least one of the peripheral part of the microlens and between adjacent microlenses, so that the TSVs are formed in the pixel area. By dividing a column of pixels into three or more processing units, the number of pixels handled by one A/D conversion circuit can be easily reduced. Therefore, even if TSV is used in an integral-type image sensor with a large number of pixels, it is possible to suppress a decrease in the frame rate during video shooting.

本発明の第１実施形態に係るインテグラル方式の撮像素子の模式図であって、（ａ）は平面図であり、（ｂ）は図１のＩＢ－ＩＢ線における断面図である。2 is a schematic diagram of an integral type image sensor according to a first embodiment of the present invention, in which (a) is a plan view and (b) is a cross-sectional view taken along the line IB-IB in FIG. 1. FIG. 図１のインテグラル方式の撮像素子を分解して示す平面図であって、（ａ）はマイクロレンズアレイを示し、（ｂ）は画素基板を示している。FIG. 2 is an exploded plan view of the integral type image sensor of FIG. 1, in which (a) shows a microlens array, and (b) shows a pixel substrate. 図１のインテグラル方式の撮像素子の模式図であって、（ａ）は図１のＰ部の拡大図であり、（ｂ）は図３（ａ）のIIIB－IIIB線における模式的な断面図である。FIG. 3 is a schematic diagram of the integral type image sensor in FIG. 1, in which (a) is an enlarged view of section P in FIG. 1, and (b) is a schematic cross-section taken along line IIIB-IIIB in FIG. 3(a). It is a diagram. 図１のインテグラル方式の撮像素子の模式図であって、（ａ）は、図１のＰ部に配置されたマイクロレンズの拡大図であり、（ｂ）は、図３（ａ）のＲ部に配置された中継電極の拡大図である。FIG. 3 is a schematic diagram of the integral type image sensor in FIG. FIG. （ａ）－（ｂ）は、本発明の実施形態に係るインテグラル方式の撮像素子の製造工程を模式的に示す断面図である。(a)-(b) are cross-sectional views schematically showing the manufacturing process of an integral type image sensor according to an embodiment of the present invention. （ａ）－（ｂ）は、本発明の実施形態に係るインテグラル方式の撮像素子の製造工程を模式的に示す断面図である。(a)-(b) are cross-sectional views schematically showing the manufacturing process of an integral type image sensor according to an embodiment of the present invention. 本発明の第２実施形態に係るインテグラル方式の撮像素子の模式図であって、（ａ）は図１のＰ部に相当する平面図であり、（ｂ）は図７（ａ）のVIIB－VIIB線における模式的な断面図である。7(a) is a plan view corresponding to section P in FIG. 1, and FIG. 7(b) is a schematic diagram of an integral type image sensor according to a second embodiment of the present invention. - It is a schematic cross-sectional view along the VIIB line. 本発明の第３実施形態に係るインテグラル方式の撮像素子の模式図であって、（ａ）は図１のＰ部に相当する平面図であり、（ｂ）は図８（ａ）のVIIIB－VIIIB線における模式的な断面図である。8A is a schematic diagram of an integral type image sensor according to a third embodiment of the present invention, in which (a) is a plan view corresponding to section P in FIG. 1, and (b) is a plan view corresponding to section P in FIG. - VIIIB is a schematic cross-sectional view taken along line VIIIB. 従来のインテグラル方式の撮像素子の模式図であって、（ａ）は平面図であり、（ｂ）は図９（ａ）のIXB－IXB線における模式的な断面図である。FIG. 9(a) is a schematic diagram of a conventional integral type image sensor, and FIG. 9(b) is a schematic cross-sectional view taken along the line IXB-IXB in FIG. 9(a). 従来のインテグラル方式の撮像素子を分解して示す平面図であって、（ａ）は、マイクロレンズアレイを示し、（ｂ）は画素基板を示している。FIG. 2 is an exploded plan view of a conventional integral type image sensor, in which (a) shows a microlens array, and (b) shows a pixel substrate. 従来のインテグラル方式の撮像素子の模式図であって、（ａ）は図９のＱ部の拡大図であり、（ｂ）は図１１（ａ）のXIB－XIB線における模式的な断面図である。11A is a schematic diagram of a conventional integral type image sensor, in which (a) is an enlarged view of the Q section in FIG. 9, and (b) is a schematic cross-sectional view taken along the line XIB-XIB in FIG. 11(a). It is.

以下、本発明の各実施形態について、図面を参照しながら説明する。なお、以下の説明では、同一の名称および符号は原則として同一のまたは同質の要素を示すものであり、詳細な説明を適宜省略する。また、以下の説明において参照する図面は、実施形態を概略的に示したものであるため、各部材のスケールや間隔、位置関係などが誇張、あるいは、部材の一部の図示が省略されている場合がある。また、図１（ｂ）および図９（ｂ）は、基板の断面を単一のハッチングで模式的に示している。また、図３（ｂ）、図５、図６、図７（ｂ）、図８（ｂ）、図１１（ｂ）は、基板の構成要素の電気的な接続や導通の可否等を正確に描くことを意図したものではなく、基板の構成要素の断面レイアウトを模式的に示す概念図である。 Hereinafter, each embodiment of the present invention will be described with reference to the drawings. In the following description, the same names and symbols basically indicate the same or homogeneous elements, and detailed descriptions will be omitted as appropriate. In addition, the drawings referred to in the following description schematically show the embodiments, so the scale, spacing, positional relationship, etc. of each member may be exaggerated, or illustrations of some members may be omitted. There are cases. Moreover, FIG. 1(b) and FIG. 9(b) schematically show the cross section of the substrate with single hatching. In addition, Figures 3(b), 5, 6, 7(b), 8(b), and 11(b) accurately show the electrical connection and continuity of the components of the board. 1 is a conceptual diagram, not intended to be drawn, schematically showing a cross-sectional layout of the components of a substrate; FIG.

（第１実施形態）
［撮像素子の構成］
第１実施形態に係る撮像素子の構成について図１～図４を参照して説明する。なお、図９～図１１を参照して説明した撮像素子１０１と同じ構成には同じ符号を付して説明を適宜省略する。
撮像素子１は、画素基板１２と、信号処理回路基板としてのＡ／Ｄ変換回路基板１３と、を備えている。撮像素子１は、例えばＣＣＤ（Charge Coupled Devices）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の二次元イメージセンサで構成される。図１（ｂ）に示すように、画素基板１２はＡ／Ｄ変換回路基板１３の上に積層され、画素基板１２の上方にはマイクロレンズアレイ１１が配置される。 (First embodiment)
[Image sensor configuration]
The configuration of the image sensor according to the first embodiment will be described with reference to FIGS. 1 to 4. Note that the same components as those of the image sensor 101 described with reference to FIGS. 9 to 11 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
The image sensor 1 includes a pixel substrate 12 and an A/D conversion circuit board 13 as a signal processing circuit board. The image sensor 1 is composed of a two-dimensional image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor). As shown in FIG. 1B, the pixel substrate 12 is stacked on the A/D conversion circuit board 13, and the microlens array 11 is arranged above the pixel substrate 12.

第１実施形態に係るインテグラル方式の撮像素子は、撮像素子１と、マイクロレンズアレイ１１とを組み合わせて構成される。マイクロレンズアレイ１１は、マイクロレンズ１１ａを配列してなる。図１および図２では、簡潔に説明するためにマイクロレンズアレイ１１を、マイクロレンズ数が１５（Ｈ）×１０（Ｖ）（１５０レンズ）のもので表す。マイクロレンズ１１ａの個数は、これに限定されるものではなく、マイクロレンズアレイ１１は、例えば非特許文献１に記載されたものを用いてもよい。この場合、マイクロレンズアレイは、マイクロレンズ数が３７６（Ｈ）×２１１（Ｖ）（約７９，０００レンズ）であり、レンズピッチが０．１ｍｍである。また、ハイビジョン画素数のインテグラル方式の撮像素子を実現しようとすると、マイクロレンズ数は１，９２０（Ｈ）×１，０８０（Ｖ）となる。 The integral type image sensor according to the first embodiment is configured by combining an image sensor 1 and a microlens array 11. The microlens array 11 is formed by arranging microlenses 11a. In FIGS. 1 and 2, the microlens array 11 is shown as one in which the number of microlenses is 15 (H)×10 (V) (150 lenses) for the sake of concise explanation. The number of microlenses 11a is not limited to this, and the microlens array 11 described in, for example, Non-Patent Document 1 may be used. In this case, the microlens array has a number of microlenses of 376 (H) x 211 (V) (approximately 79,000 lenses) and a lens pitch of 0.1 mm. Furthermore, when attempting to realize an integral type image sensor with a high-definition pixel count, the number of microlenses becomes 1,920 (H) x 1,080 (V).

ここでは、マイクロレンズ１１ａは平面視円形の平凸レンズであるものとした。また、ここでは、複数のマイクロレンズ１１ａは、図２（ａ）に示すように正方格子配列で配置されている。マイクロレンズアレイ１１は、画素基板１２の画素エリア１２１に対面して配置される。マイクロレンズ１１ａは、図４（ａ）に示すように、マイクロレンズ中心部３０と、マイクロレンズ周辺部３１とからなる。マイクロレンズ中心部３０は、マイクロレンズ１１ａにおいて光が十分に入射する領域である。マイクロレンズ周辺部３１は、マイクロレンズ中心部３０の周辺に位置する領域である。光が十分に入射する領域とは、マイクロレンズアレイと撮像素子とを組み合わせて構成されるインテグラル方式の撮像素子において、撮像素子の画素において十分な光が届く画素や、クロストークが発生しない画素にそれぞれ対向したマイクロレンズ領域を意味する。 Here, the microlens 11a is assumed to be a plano-convex lens that is circular in plan view. Further, here, the plurality of microlenses 11a are arranged in a square lattice arrangement as shown in FIG. 2(a). The microlens array 11 is arranged facing the pixel area 121 of the pixel substrate 12. As shown in FIG. 4A, the microlens 11a consists of a microlens central portion 30 and a microlens peripheral portion 31. The microlens central portion 30 is a region into which a sufficient amount of light enters the microlens 11a. The microlens peripheral part 31 is an area located around the microlens central part 30. The area where sufficient light enters refers to the pixel of the image sensor where sufficient light reaches and where crosstalk does not occur in an integral type image sensor that is configured by combining a microlens array and an image sensor. means the microlens areas facing each other.

ここで、光が十分に入射する領域について、さらに従来の撮像素子（図９～図１１）を参照して説明する。従来のインテグラル方式の撮像素子は、図１０（ｂ）に示すように、複数の画素１２３が縦横に一定のピッチで隙間がないように並んだ画素アレイを画素エリア１２１に備える画素基板１２０と、Ａ／Ｄ変換回路基板１３０と、を有した撮像素子１０１と、マイクロレンズアレイ１１と、が組み合わせられて構成されている。 Here, the region into which sufficient light enters will be further explained with reference to conventional image sensors (FIGS. 9 to 11). As shown in FIG. 10(b), a conventional integral type image sensor includes a pixel substrate 120 that includes a pixel array in a pixel area 121, in which a plurality of pixels 123 are arranged vertically and horizontally at a constant pitch without any gaps. , an A/D conversion circuit board 130, and a microlens array 11.

図１１（ａ）に示す従来の撮像素子において、撮像に好適な画素に対向したマイクロレンズ領域が、マイクロレンズ中心部３０（図４（ａ））に相当し、それを取り囲む領域がマイクロレンズ周辺部３１（図４（ａ））に相当する。従来の撮像素子では、マイクロレンズ周辺部３１（図４（ａ））に対向して位置する画素１２３には、十分な光が届かない、あるいは、両隣のマイクロレンズ１１ａから光が届き、クロストークが発生するといった問題があり、これらの画素は、撮像には用をなさない。加えて、図１１（ａ）に示す従来の撮像素子では、隣接するマイクロレンズ１１ａの間に位置する画素１２３に、十分な光が届かない、あるいは、両隣のマイクロレンズ１１ａから光が届き、クロストークが発生するといった問題があり、これらの画素も、撮像には用をなさない。 In the conventional image sensor shown in FIG. 11(a), the microlens area facing the pixel suitable for imaging corresponds to the microlens center 30 (FIG. 4(a)), and the area surrounding it corresponds to the microlens periphery. This corresponds to the section 31 (FIG. 4(a)). In conventional image sensors, sufficient light does not reach the pixel 123 located opposite the microlens peripheral part 31 (FIG. 4(a)), or light reaches from the microlenses 11a on both sides, resulting in crosstalk. These pixels are useless for imaging. In addition, in the conventional image sensor shown in FIG. 11(a), sufficient light does not reach the pixel 123 located between the adjacent microlenses 11a, or light reaches from the microlenses 11a on both sides and crosses. There is a problem that talk occurs, and these pixels are also useless for imaging.

図３（ａ）および図３（ｂ）に示すように、画素基板１２は、例えば、複数の画素１２３から構成される画素ブロック２０と、各画素１２３に接続された配線１２７と、配線１２７を絶縁するための絶縁層１８と、を備えている。画素１２３は、一般的な構造を有し、例えば、光に応じた電荷を生成する光電変換部としてのフォトダイオード、フォトダイオードに接続されたトランジスタ、信号の供給や出力のための配線等を備えている。配線１２７の材料としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｗなどの金属を用いることができる。絶縁層１８の材料としては、例えばＳｉＯ_２やＡｌ₂Ｏ₃等の酸化膜を用いることができる。 As shown in FIGS. 3A and 3B, the pixel substrate 12 includes, for example, a pixel block 20 composed of a plurality of pixels 123, a wiring 127 connected to each pixel 123, and a wiring 127. An insulating layer 18 for insulation is provided. The pixel 123 has a general structure, and includes, for example, a photodiode as a photoelectric conversion unit that generates charges in response to light, a transistor connected to the photodiode, wiring for supplying and outputting signals, and the like. ing. As the material for the wiring 127, for example, metals such as Al, Cu, Au, and W can be used. As the material of the insulating layer 18, for example, an oxide film such as SiO ₂ or Al ₂ O ₃ can be used.

図２（ｂ）に示すように、画素基板１２は、画素エリア１２１を有する。なお、図１０（ｂ）に示す従来の撮像素子の画素基板１２０とは異なり、画素エリア１２１の外側にＴＳＶ形成領域１２２は存在しない。
画素エリア１２１には、複数の画素ブロック２０が正方格子状に配置されて形成されている。画素ブロック２０は、マイクロレンズ１１ａに対向するように配列されている。画素ブロック２０の配設ピッチは、マイクロレンズ１１ａの配設ピッチと同じである。画素ブロック２０は、複数の画素１２３から構成され、マイクロレンズ１１ａよりも小さい。 As shown in FIG. 2(b), the pixel substrate 12 has a pixel area 121. Note that, unlike the pixel substrate 120 of the conventional image sensor shown in FIG. 10(b), the TSV formation region 122 does not exist outside the pixel area 121.
In the pixel area 121, a plurality of pixel blocks 20 are arranged in a square grid pattern. The pixel blocks 20 are arranged to face the microlenses 11a. The arrangement pitch of the pixel blocks 20 is the same as the arrangement pitch of the microlenses 11a. The pixel block 20 is composed of a plurality of pixels 123 and is smaller than the microlens 11a.

ここで、簡潔に説明するために、画素ブロック２０を構成する画素数は、図１（ａ）および図２（ｂ）では３（Ｈ）×３（Ｖ）で表し、図３（ａ）では８（Ｈ）×８（Ｖ）で表す。画素ブロック２０を構成する画素数は、多いほど視差を正確に再現でき、例えば非特許文献１に記載された要素画素数４０（Ｈ）×４０（Ｖ）や、それ以上であってもよい。 Here, for the sake of concise explanation, the number of pixels constituting the pixel block 20 is expressed as 3 (H) x 3 (V) in FIGS. 1(a) and 2(b), and in FIG. 3(a) It is expressed as 8(H)×8(V). The larger the number of pixels constituting the pixel block 20, the more accurately parallax can be reproduced, and may be, for example, the number of element pixels 40 (H)×40 (V) described in Non-Patent Document 1, or more.

また、画素ブロック２０がマイクロレンズ１１ａよりも小さいとは、画素ブロック２０を構成するすべての画素の全体部分が、マイクロレンズ１１ａを画素エリアに投影した領域に完全に含まれることを意味する。言い換えると、図３（ａ）に示すように、平面視において、画素ブロック２０を構成するすべての画素の全体部分が、マイクロレンズ１１ａの輪郭内に配置されていてマイクロレンズ１１ａの輪郭に重なることがないことを意味する。例えば画素ブロック２０の全体形状が正方形でマイクロレンズ１１ａの形状が正円であれば、その正方形は、正円に内接する正方形よりも小さいことになる。 Furthermore, the fact that the pixel block 20 is smaller than the microlens 11a means that the entire portion of all pixels forming the pixel block 20 is completely included in the region where the microlens 11a is projected onto the pixel area. In other words, as shown in FIG. 3(a), in plan view, all the pixels constituting the pixel block 20 are arranged within the outline of the microlens 11a and overlap with the outline of the microlens 11a. It means there is no. For example, if the overall shape of the pixel block 20 is a square and the shape of the microlens 11a is a perfect circle, the square is smaller than the square inscribed in the perfect circle.

図３（ｂ）に示すように、Ａ／Ｄ変換回路基板１３は、例えば、支持基板１３３と、Ａ／Ｄ変換回路１３２と、各Ａ／Ｄ変換回路１３２に接続された配線１３１と、配線を絶縁するための絶縁層１７と、を備えている。支持基板１３３は、例えばシリコン基板からなる。Ａ／Ｄ変換回路１３２は、例えばＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタで構成され、チャネル領域１４と、拡散層１５と、ゲート１６と、を備えている。配線１３１の材料としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｗなどの金属を用いることができる。絶縁層１７の材料としては、例えばＳｉＯ_２やＡｌ₂Ｏ₃等の酸化膜を用いることができる。 As shown in FIG. 3B, the A/D conversion circuit board 13 includes, for example, a support substrate 133, an A/D conversion circuit 132, wiring 131 connected to each A/D conversion circuit 132, and wiring. and an insulating layer 17 for insulating the. The support substrate 133 is made of, for example, a silicon substrate. The A/D conversion circuit 132 is composed of, for example, an N-channel MOS transistor or a P-channel MOS transistor, and includes a channel region 14, a diffusion layer 15, and a gate 16. As the material of the wiring 131, for example, metals such as Al, Cu, Au, and W can be used. As the material of the insulating layer 17, for example, an oxide film such as SiO ₂ or Al ₂ O ₃ can be used.

図３（ｂ）に示すように、画素基板１２の回路と、Ａ／Ｄ変換回路基板１３の回路とは、ＴＳＶ構造によって接続されている。このＴＳＶ構造は、ＴＳＶ１２４（第１のＴＳＶ）と、ＴＳＶ１２６（第２のＴＳＶ）と、中継電極１２５と、を備えている。ＴＳＶ１２４は、画素基板１２を貫通して形成されてＡ／Ｄ変換回路基板１３の回路（Ａ／Ｄ変換回路１３２、配線１３１）に電気的に接続されている。ＴＳＶ１２６は、画素基板１２の回路（画素１２３、配線１２７）に電気的に接続されている。中継電極１２５は、画素基板１２の画素エリア１２１が配置された面においてＴＳＶ１２４とＴＳＶ１２６とを電気的に接続する。 As shown in FIG. 3(b), the circuit of the pixel board 12 and the circuit of the A/D conversion circuit board 13 are connected by a TSV structure. This TSV structure includes a TSV 124 (first TSV), a TSV 126 (second TSV), and a relay electrode 125. The TSV 124 is formed penetrating the pixel substrate 12 and is electrically connected to the circuits (A/D conversion circuit 132, wiring 131) of the A/D conversion circuit board 13. The TSV 126 is electrically connected to the circuit (pixel 123, wiring 127) of the pixel substrate 12. The relay electrode 125 electrically connects the TSV 124 and the TSV 126 on the surface of the pixel substrate 12 where the pixel area 121 is arranged.

図３および図４に示すように、ＴＳＶ１２４、中継電極１２５およびＴＳＶ１２６（以下、ＴＳＶ構造という）は、マイクロレンズ周辺部３１、および、隣接するマイクロレンズの間３２を、画素エリアに投影した領域に形成されている。なお、図３（ａ）および図４（ｂ）に示すように、画素エリアの表面（光入射面）には中継電極１２５が配置されており、ＴＳＶ１２４，１２６は中継電極１２５の直下に配置されて隠れていることから画素エリアの表面（光入射面）には視認されない。 As shown in FIGS. 3 and 4, the TSV 124, the relay electrode 125, and the TSV 126 (hereinafter referred to as TSV structure) are arranged in a region where the peripheral part 31 of the microlens and between the adjacent microlenses 32 are projected onto the pixel area. It is formed. Note that, as shown in FIGS. 3(a) and 4(b), a relay electrode 125 is arranged on the surface of the pixel area (light incident surface), and the TSVs 124 and 126 are arranged directly below the relay electrode 125. Since it is hidden, it is not visible on the surface of the pixel area (light incidence surface).

撮像素子１は、図３（ａ）に示すように、画素ブロック２０ごとにＴＳＶ構造を備えており、ＴＳＶ構造は、画素ブロック２０内の画素１２３に接続された配線１２７に接続されている。言い換えると、撮像素子１では、画素ブロック２０それぞれに対応するようにＴＳＶ構造が形成されており、対応するＴＳＶ構造が形成されていない画素ブロックは存在しない。また、配線１２７は、画素ブロック２０内の画素１２３にだけ接続されており、隣接する画素ブロック２０内の画素１２３には接続されていない。 As shown in FIG. 3A, the image sensor 1 includes a TSV structure for each pixel block 20, and the TSV structure is connected to a wiring 127 connected to a pixel 123 in the pixel block 20. In other words, in the image sensor 1, a TSV structure is formed so as to correspond to each pixel block 20, and there is no pixel block in which a corresponding TSV structure is not formed. Further, the wiring 127 is connected only to the pixel 123 in the pixel block 20, and is not connected to the pixel 123 in the adjacent pixel block 20.

撮像素子１は、図３（ａ）に示すように、ＴＳＶ構造が、画素ブロック２０における画素列内の全ての画素１２３に接続された配線１２７に接続されている。言い換えると、撮像素子１では、配線１２７は、画素ブロック２０内における画素列ごとに形成されている。 As shown in FIG. 3A, the image sensor 1 has a TSV structure connected to a wiring 127 connected to all pixels 123 in a pixel column in a pixel block 20. In other words, in the image sensor 1, the wiring 127 is formed for each pixel column within the pixel block 20.

図３（ｂ）に示すように、ＴＳＶ１２６は、例えば、画素基板１２の上面から画素基板１２の配線１２７に接続するように形成されている。ＴＳＶ１２４は、画素基板１２の上面からＡ／Ｄ変換回路基板１３の配線１３１に接続するように形成されている。ＴＳＶ１２６とＴＳＶ１２４とは中継電極１２５を介して繋がっている。 As shown in FIG. 3B, the TSV 126 is formed to be connected to the wiring 127 of the pixel substrate 12 from the top surface of the pixel substrate 12, for example. The TSV 124 is formed so as to be connected to the wiring 131 of the A/D conversion circuit board 13 from the upper surface of the pixel substrate 12 . TSV126 and TSV124 are connected via relay electrode 125.

ＴＳＶ構造の材料としては、接合に適した材料、例えばＣｕやＡｕなどの金属を用いることができる。ＴＳＶ１２４，１２６の平面視サイズは、例えば約３μｍであり、非特許文献１に記載されたレンズピッチ（０．１ｍｍ）より十分に小さく、非特許文献１に記載された画素ピッチ（２．４５μｍ）程度である。 As the material of the TSV structure, a material suitable for bonding, for example, a metal such as Cu or Au can be used. The planar view size of the TSVs 124 and 126 is, for example, about 3 μm, which is sufficiently smaller than the lens pitch (0.1 mm) described in Non-Patent Document 1, and the pixel pitch (2.45 μm) described in Non-Patent Document 1. That's about it.

中継電極１２５は、画素ブロック２０において画素１２３の列毎に形成され、かつ、画素ブロック２０の外に配置される。そのために、中継電極１２５の平面視形状は、当該中継電極１２５で互いに接続されるＴＳＶ１２４，１２６の並び方向（図３（ａ）における縦方向）に長い形状である。中継電極１２５は、図４（ｂ）に示すように、平面視で、ＴＳＶ１２４，１２６を完全に覆うサイズを有している。中継電極１２５が、ＴＳＶ１２４，１２６が並んでいる列方向に長いので、ＴＳＶ１２４，１２６のサイズが画素ピッチ程度であっても、本実施形態のように、マイクロレンズ１１ａごとに、かつ、画素ブロック２０内の１列分の画素１２３ごとに、中継電極１２５を形成することができる。画素ブロック２０ごとに中継電極１２５で接続されることにより、撮像素子１は、各マイクロレンズ１１ａのさらに画素列ごとに処理単位を形成している。 The relay electrode 125 is formed for each column of pixels 123 in the pixel block 20 and is arranged outside the pixel block 20. Therefore, the shape of the relay electrode 125 in plan view is elongated in the direction in which the TSVs 124 and 126 connected to each other by the relay electrode 125 are arranged (vertical direction in FIG. 3A). As shown in FIG. 4B, the relay electrode 125 has a size that completely covers the TSVs 124 and 126 in plan view. Since the relay electrode 125 is long in the column direction in which the TSVs 124 and 126 are lined up, even if the size of the TSVs 124 and 126 is about the pixel pitch, as in this embodiment, the relay electrode 125 is long for each microlens 11a and for each pixel block 20. A relay electrode 125 can be formed for each pixel 123 in one column. By connecting each pixel block 20 with the relay electrode 125, the image sensor 1 forms a processing unit for each pixel column of each microlens 11a.

［撮像素子の製造方法］
第１実施形態に係る撮像素子の製造方法の一例について図５～図６を参照して説明する。なお、ここでは、ＴＳＶ構造の製造方法について着目して説明を行い、それ以外の工程については説明を省略する。図５（ａ）に、積層される前の画素基板１２ａとＡ／Ｄ変換回路基板１３ａとを示す。画素基板１２ａには、複数の画素１２３からなる画素ブロック２０と、各画素１２３に接続された配線１２７と、配線１２７を絶縁するための絶縁層１８と、が形成されている。なお、積層される前の画素基板１２ａには支持基板１２８が付随している。また、Ａ／Ｄ変換回路基板１３ａには、支持基板１３３と、Ａ／Ｄ変換回路１３２と、各Ａ／Ｄ変換回路１３２に接続された配線１３１と、配線１３１を絶縁するための絶縁層１７と、が形成されている。また、これら画素基板１２ａとＡ／Ｄ変換回路基板１３ａとの接合面は、平坦化しておく。平坦化の方法としては、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）等を用いることができる。 [Manufacturing method of image sensor]
An example of the method for manufacturing the image sensor according to the first embodiment will be described with reference to FIGS. 5 and 6. Here, the explanation will focus on the method of manufacturing the TSV structure, and the explanation of other steps will be omitted. FIG. 5A shows the pixel substrate 12a and the A/D conversion circuit board 13a before being stacked. A pixel block 20 consisting of a plurality of pixels 123, wiring 127 connected to each pixel 123, and an insulating layer 18 for insulating the wiring 127 are formed on the pixel substrate 12a. Note that a support substrate 128 is attached to the pixel substrate 12a before being stacked. The A/D conversion circuit board 13a also includes a support substrate 133, an A/D conversion circuit 132, wiring 131 connected to each A/D conversion circuit 132, and an insulating layer 17 for insulating the wiring 131. is formed. Further, the bonding surface between the pixel substrate 12a and the A/D conversion circuit board 13a is flattened. As a planarization method, chemical mechanical polishing (CMP) or the like can be used.

次に、画素基板１２ａとＡ／Ｄ変換回路基板１３ａとを接合し、その後、支持基板１２８を研削やＣＭＰ等の方法を用いて除去する。続けて、図５（ｂ）に示すように、画素基板１２ａの上面からＡ／Ｄ変換回路基板１３ａの配線１３１に達するスルーホール３と、画素基板１２ａの上面から画素基板１２ａの配線１２７に達するスルーホール５とを形成する。スルーホール３，５は、例えばフォトリソグラフィとエッチングにより形成される。
次に、画素基板１２ａの上面にフォトレジストを塗布し、フォトリソグラフィにより中継電極１２５となる部分を開口する。次に、図示しないバリアメタル材料をスパッタにより堆積し、続いて、図６（ａ）に示すように、フォトレジスト６の上、およびフォトレジスト６の開口８内に、メッキ処理により埋め込み電極材料７を堆積する。 Next, the pixel substrate 12a and the A/D conversion circuit board 13a are bonded together, and then the support substrate 128 is removed using a method such as grinding or CMP. Subsequently, as shown in FIG. 5(b), a through hole 3 is formed which reaches the wiring 131 of the A/D conversion circuit board 13a from the top surface of the pixel board 12a, and a through hole 3 which reaches the wiring 127 of the pixel board 12a from the top surface of the pixel board 12a. A through hole 5 is formed. The through holes 3 and 5 are formed by, for example, photolithography and etching.
Next, a photoresist is applied to the upper surface of the pixel substrate 12a, and a portion that will become the relay electrode 125 is opened by photolithography. Next, a barrier metal material (not shown) is deposited by sputtering, and then, as shown in FIG. Deposit.

次に、図６（ｂ）に示すように、フォトレジスト６を剥離する。このとき、フォトレジスト６上のバリアメタル材料と埋め込み電極材料７がリフトオフされ、ＴＳＶ１２４、ＴＳＶ１２６、中継電極１２５が一体で形成される。以上により、撮像素子１が完成する。 Next, as shown in FIG. 6(b), the photoresist 6 is peeled off. At this time, the barrier metal material and the buried electrode material 7 on the photoresist 6 are lifted off, and the TSV 124, TSV 126, and relay electrode 125 are integrally formed. Through the above steps, the image sensor 1 is completed.

第１実施形態に係る撮像素子１は、画素１２３が、個々のマイクロレンズ１１ａの直下のみに限定的に配置された構造を有している。そのため、画素エリア１２１において画素１２３の配置されていない部分にＴＳＶ構造を形成することができる。このようにＴＳＶ構造を画素エリアに形成できることから、画素エリアに並んだ１列分の画素を３つ以上の複数の処理単位に分割して、画素からの信号を読み出すＡ／Ｄ変換回路が受け持つ画素数を容易に減らすことができる。したがって、超多画素のインテグラル方式の撮像素子において、フレームレートの低下を抑制することができる。その結果、超多画素を高フレーム周波数で読みだす必要があるスーパーハイビジョン用の撮像機器等に対しても好適なものとすることができる。また、この撮像素子の製造工程においては、画素基板１２ａとＡ／Ｄ変換回路基板１３ａとを積層する際に、難易度の高いハイブリッドボンディングを行わずに済むため、製造が容易である。 The image sensor 1 according to the first embodiment has a structure in which the pixels 123 are arranged only directly below each microlens 11a. Therefore, the TSV structure can be formed in a portion of the pixel area 121 where the pixels 123 are not arranged. Since the TSV structure can be formed in the pixel area in this way, one row of pixels lined up in the pixel area is divided into multiple processing units of three or more, and the A/D conversion circuit that reads out the signal from the pixel takes charge. The number of pixels can be easily reduced. Therefore, it is possible to suppress a decrease in frame rate in an integral type image sensor with a large number of pixels. As a result, the present invention can be made suitable for super high-definition imaging equipment, etc., which require reading out a large number of pixels at a high frame frequency. Further, in the manufacturing process of this image sensor, manufacturing is easy because there is no need to perform highly difficult hybrid bonding when laminating the pixel substrate 12a and the A/D conversion circuit board 13a.

（第２実施形態）
第２実施形態に係る撮像素子の構成について図７を参照して説明する。図７（ａ）は図１のＰ部に相当する平面図であり、図７（ｂ）は図７（ａ）のVIIB－VIIB線における模式的な断面図である。第１実施形態と同じ構成には同じ符号を付して説明を適宜省略する。 (Second embodiment)
The configuration of the image sensor according to the second embodiment will be described with reference to FIG. 7. 7(a) is a plan view corresponding to section P in FIG. 1, and FIG. 7(b) is a schematic cross-sectional view taken along line VIIB-VIIB in FIG. 7(a). Components that are the same as those in the first embodiment are given the same reference numerals and descriptions thereof will be omitted as appropriate.

第２実施形態では、画素基板１２Ｂは、複数の画素ブロック２０にわたるように配線１２７が列方向に延設している。同様に、Ａ／Ｄ変換回路基板１３Ｂは、複数の画素ブロック２０に亘るように配線１３１が列方向に延設している。また、ＴＳＶ１２４、中継電極１２５およびＴＳＶ１２６（ＴＳＶ構造）は、隣接する複数の画素ブロック２０の各画素１２３に接続された配線１２７に接続されている。言い換えると、第２実施形態の撮像素子１では、画素ブロック２０それぞれに対応するようにＴＳＶ構造が形成されているわけではなく、図７（ｂ）に示すように、対応するＴＳＶ構造が形成されていない画素ブロック２０（図７（ｂ）において右側）が存在する。 In the second embodiment, the wiring 127 extends in the column direction so as to span the plurality of pixel blocks 20 on the pixel substrate 12B. Similarly, in the A/D conversion circuit board 13B, the wiring 131 extends in the column direction so as to cover the plurality of pixel blocks 20. Further, the TSV 124, the relay electrode 125, and the TSV 126 (TSV structure) are connected to a wiring 127 connected to each pixel 123 of a plurality of adjacent pixel blocks 20. In other words, in the image sensor 1 of the second embodiment, a TSV structure is not formed to correspond to each pixel block 20, but a corresponding TSV structure is formed as shown in FIG. 7(b). There is a pixel block 20 (on the right side in FIG. 7(b)) that does not have a pixel block.

中継電極１２５は、ＴＳＶ１２４，１２６が並んでいる列方向（図７（ａ）における縦の列方向）に隣接する２つのマイクロレンズ１１ａにわたって、かつ、画素ブロック２０内の１列分の画素ごとに形成されている。これにより、第２実施形態の撮像素子１は、隣接する２つのマイクロレンズ１１ａの直下のすべての画素をまとめた隣接画素ブロック群の画素列ごとに処理単位を形成している。 The relay electrode 125 extends over two microlenses 11a adjacent to each other in the column direction in which the TSVs 124 and 126 are arranged (vertical column direction in FIG. 7A), and for each pixel in one column in the pixel block 20. It is formed. As a result, in the image sensor 1 of the second embodiment, a processing unit is formed for each pixel column of an adjacent pixel block group, which is a collection of all pixels immediately below two adjacent microlenses 11a.

第２実施形態に係る撮像素子１は、第１実施形態と同様の効果を奏することができることに加え、ＴＳＶ構造の個数を低減することができるため、製造が容易である。
また、ここでは、画素基板１２の配線１２７が、隣接する２つの画素ブロック２０にわたって形成されていることとしたが、一列に隣接する３つ以上の画素ブロック２０にわたって形成されていても構わない。これにより、第２実施形態の変形例に係る撮像素子１は、隣接する３つ以上のマイクロレンズ１１ａの直下のすべての画素をまとめた隣接画素ブロック群の画素列ごとに処理単位を形成することができる。 The image sensor 1 according to the second embodiment can provide the same effects as the first embodiment, and can also reduce the number of TSV structures, so it is easy to manufacture.
Moreover, although the wiring 127 of the pixel substrate 12 is formed across two adjacent pixel blocks 20 here, it may be formed across three or more adjacent pixel blocks 20 in a row. As a result, the image sensor 1 according to the modification of the second embodiment forms a processing unit for each pixel column of an adjacent pixel block group, which is a collection of all pixels directly under three or more adjacent microlenses 11a. I can do it.

（第３実施形態）
第３実施形態に係る撮像素子の構成について図８を参照して説明する。図８（ａ）は図１のＰ部に相当する平面図、図８（ｂ）は図８（ａ）のVIIIB－VIIIB線における模式的な断面図である。第１実施形態と同じ構成には同じ符号を付して説明を適宜省略する。なお、図８（ａ）のVIIIB－VIIIB線の位置は、図３（ａ）のIIIB－IIIB線の位置から右側にシフトしている。そのため、図８（ｂ）には、マイクロレンズ１１ａの端面も表示されている。 (Third embodiment)
The configuration of the image sensor according to the third embodiment will be described with reference to FIG. 8. 8(a) is a plan view corresponding to section P in FIG. 1, and FIG. 8(b) is a schematic cross-sectional view taken along line VIIIB-VIIIB in FIG. 8(a). Components that are the same as those in the first embodiment are given the same reference numerals and descriptions thereof will be omitted as appropriate. Note that the position of line VIIIB-VIIIB in FIG. 8(a) is shifted to the right from the position of line IIIB-IIIB in FIG. 3(a). Therefore, the end face of the microlens 11a is also displayed in FIG. 8(b).

第３実施形態では、図８（ａ）に平面視で示すように、１つのマイクロレンズ１１ａについてＴＳＶ構造（ＴＳＶ１２４、中継電極１２５およびＴＳＶ１２６）を１ヶ所にまとめた配置とした点が第１実施形態と異なっている。なお、図８（ｂ）に示す画素基板１２とＡ／Ｄ変換回路基板１３の断面レイアウトは、図３（ｂ）に示す画素基板１２とＡ／Ｄ変換回路基板１３の断面レイアウトと同様である。 The third embodiment differs from the first embodiment in that the TSV structure (TSV 124, relay electrode 125, and TSV 126) is arranged in one place for one microlens 11a, as shown in plan view in FIG. 8(a). It is different from the form. Note that the cross-sectional layout of the pixel substrate 12 and the A/D conversion circuit board 13 shown in FIG. 8(b) is the same as the cross-sectional layout of the pixel board 12 and the A/D conversion circuit board 13 shown in FIG. 3(b). .

第３実施形態では、ＴＳＶ構造は、画素ブロック２０内の全ての画素１２３に接続された配線１２７に接続されている。言い換えると、第３実施形態の撮像素子１では、配線１２７は、平面視で、画素ブロック２０内の全ての画素１２３をくまなく経由し、画素ブロック２０内の全ての画素１２３に接続するように形成されている。図８（ａ）に示した例では、配線１２７は、右端の１列分の画素を経由した後、左隣の１列分の画素を経由する、といった往復を繰り返す経路で画素ブロック２０内の全ての画素１２３に接続している。中継電極１２５は、画素ブロック２０ごとに形成されている。これにより、第３実施形態の撮像素子１は、画素ブロック２０ごとに処理単位を形成している。 In the third embodiment, the TSV structure is connected to a wiring 127 that is connected to all pixels 123 in the pixel block 20. In other words, in the image sensor 1 of the third embodiment, the wiring 127 passes through all the pixels 123 in the pixel block 20 and connects to all the pixels 123 in the pixel block 20 in plan view. It is formed. In the example shown in FIG. 8A, the wiring 127 passes through one row of pixels on the right end, and then through one row of pixels on the left, repeating a round trip. It is connected to all pixels 123. A relay electrode 125 is formed for each pixel block 20. Thereby, in the image sensor 1 of the third embodiment, each pixel block 20 forms a processing unit.

第３実施形態に係る撮像素子１は、第１実施形態と同様の効果を奏することができることに加え、ＴＳＶ構造の個数を低減することができるため、製造が容易である。また、回路規模が小さくなるので消費電力を低減できる。なお、配線１２７の平面視における形状は、一筆書きで全ての画素１２３を経由するように選択することができれば、図８（ａ）に示した形状に限るものではない。 The image sensor 1 according to the third embodiment can provide the same effects as the first embodiment, and can also reduce the number of TSV structures, so it is easy to manufacture. Furthermore, since the circuit scale is reduced, power consumption can be reduced. Note that the shape of the wiring 127 in plan view is not limited to the shape shown in FIG. 8A as long as it can be selected to pass through all the pixels 123 in one stroke.

以上、本発明の各実施形態に係る撮像素子について説明したが、本発明の趣旨はこれらの記載に限定されるものではなく、特許請求の範囲の記載に基づいて広く解釈されなければならない。また、これらの記載に基づいて種々変更、改変などしたものも本発明の趣旨に含まれることはいうまでもない。例えば、図３および図４に示した例では、ＴＳＶ１２４は、マイクロレンズ周辺部３１、および、隣接するマイクロレンズの間３２を、画素エリアに投影した領域に形成されているとして説明したが、マイクロレンズ周辺部３１、または、隣接するマイクロレンズの間３２を、画素エリアに投影した領域に形成されていることとしてもよい。 Although the image sensor according to each embodiment of the present invention has been described above, the gist of the present invention is not limited to these descriptions, and must be broadly interpreted based on the description of the claims. Furthermore, it goes without saying that various changes and modifications based on these descriptions are also included within the spirit of the present invention. For example, in the examples shown in FIGS. 3 and 4, the TSV 124 was described as being formed in the region where the peripheral part 31 of the microlens and the space between adjacent microlenses 32 are projected onto the pixel area. The lens peripheral portion 31 or the space 32 between adjacent microlenses may be formed in a region projected onto the pixel area.

前記実施形態では、撮像素子１は、画素基板１２と、Ａ／Ｄ変換回路基板１３と、の２層構造として説明したが、３層以上の積層構造であっても構わない。３層目は、例えばＤＲＡＭ（Dynamic Random Access Memory）等の画像メモリを有するチップとすることもできる。３層構造の場合、２層目と３層目とを繋ぐＴＳＶ、または、１層目と３層目とを繋ぐＴＳＶを配置する。 In the embodiment, the image sensor 1 has been described as having a two-layer structure of the pixel substrate 12 and the A/D conversion circuit board 13, but it may have a laminated structure of three or more layers. The third layer can also be a chip having an image memory such as a DRAM (Dynamic Random Access Memory). In the case of a three-layer structure, a TSV connecting the second layer and the third layer or a TSV connecting the first layer and the third layer is arranged.

前記実施形態では、撮像素子１は、二次元イメージセンサであるものとして説明したが、撮像素子１は、マイクロレンズアレイ１１をさらに備えて、二次元イメージセンサ部とマイクロレンズアレイ部との組立体であってもよい。この場合、マイクロレンズアレイ１１を、画素基板１２の光入射面から、マイクロレンズの焦点距離等に応じた所定距離だけ離間させて保持するマイクロレンズアレイホルダ等を備える。 In the embodiment described above, the image sensor 1 has been described as a two-dimensional image sensor, but the image sensor 1 further includes a microlens array 11 and is an assembly of a two-dimensional image sensor section and a microlens array section. It may be. In this case, a microlens array holder or the like is provided that holds the microlens array 11 at a predetermined distance from the light incidence surface of the pixel substrate 12 depending on the focal length of the microlens.

前記実施形態では、マイクロレンズ１１ａが平凸レンズであるものとしたが、レンズ種類はこれに限らず、平凸レンズのほか、例えば凸レンズ、ボールレンズ、屈折率分布レンズ、回折光学素子、凹レンズ、あるいは、これらの組み合せでもよい。マイクロレンズ１１ａの平面視における形状が円形であるものとしたが、レンズ形状はこれに限らず、正円のほか、例えば楕円、横長の矩形、正六角形等の多角形でもよい。マイクロレンズ１１ａの配置は、正方格子配列であるものとしたが、より細密な配列が可能なデルタ配列であってもよい。マイクロレンズアレイは、２次元状に微小レンズを配列したものだけでなく、水平方向に縦長のレンズを並べたレンチキュラーレンズや、ピンホールアレイを用いてもよい。 In the embodiment, the microlens 11a is a plano-convex lens, but the type of lens is not limited to this, and in addition to a plano-convex lens, for example, a convex lens, a ball lens, a gradient index lens, a diffractive optical element, a concave lens, or A combination of these may also be used. Although the shape of the microlens 11a in plan view is assumed to be circular, the lens shape is not limited to this, and may be a polygon such as an ellipse, a horizontally long rectangle, or a regular hexagon in addition to a perfect circle. Although the microlenses 11a are arranged in a square lattice arrangement, they may be arranged in a delta arrangement, which allows for a more minute arrangement. The microlens array is not limited to one in which microlenses are arranged two-dimensionally, but may also be a lenticular lens in which vertically long lenses are arranged horizontally, or a pinhole array.

１撮像素子
１１マイクロレンズアレイ
１１ａマイクロレンズ
１２画素基板
１３Ａ／Ｄ変換回路基板（信号処理回路基板）
１４チャネル領域
１５拡散層
１６ゲート
１７，１８絶縁層
２０画素ブロック
３０マイクロレンズ中心部
３１マイクロレンズ周辺部
３２隣接するマイクロレンズの間
１２１画素エリア
１２３画素
１２４ＴＳＶ（第１のＴＳＶ）
１２５中継電極
１２６ＴＳＶ（第２のＴＳＶ）
１２７画素基板の配線
１２８支持基板
１３１Ａ／Ｄ変換回路基板の配線
１３２Ａ／Ｄ変換回路
１３３支持基板 1 Image sensor 11 Microlens array 11a Microlens 12 Pixel board 13 A/D conversion circuit board (signal processing circuit board)
14 Channel region 15 Diffusion layer 16 Gate 17, 18 Insulating layer 20 Pixel block 30 Microlens center 31 Microlens periphery 32 Between adjacent microlenses 121 Pixel area 123 Pixel 124 TSV (first TSV)
125 Relay electrode 126 TSV (second TSV)
127 Wiring of pixel board 128 Support board 131 Wiring of A/D conversion circuit board 132 A/D conversion circuit 133 Support board

Claims

画素エリアを有する画素基板と信号処理回路基板とを積層して備え、マイクロレンズを配列してなるマイクロレンズアレイを前記画素エリアに対向させるインテグラル方式の撮像素子であって、
前記画素基板の回路と前記信号処理回路基板の回路とを電気的に接続するＴＳＶ（Through Silicon Via）構造を備え、
前記画素エリアには、複数の画素から構成される画素ブロックが前記マイクロレンズに対向するように配列され、
前記画素ブロックは、前記マイクロレンズよりも小さく、
前記マイクロレンズにおいて光が十分に入射するマイクロレンズ中心部の周辺に位置するマイクロレンズ周辺部、および、隣接するマイクロレンズの間の少なくともいずれかを、前記画素エリアに投影した領域に、前記ＴＳＶ構造が形成されており、
前記ＴＳＶ構造は、
前記画素基板を貫通して形成されて前記信号処理回路基板の回路に電気的に接続された第１のＴＳＶと、
前記画素基板の回路に電気的に接続された第２のＴＳＶと、
前記画素基板の前記画素エリアが配置された面において第１のＴＳＶと第２のＴＳＶとを電気的に接続する中継電極と、を備えることを特徴とする撮像素子。 An integral type image sensor comprising a stacked pixel substrate having a pixel area and a signal processing circuit board, and in which a microlens array formed by arranging microlens faces the pixel area,
A TSV (Through Silicon Via) structure that electrically connects the circuit of the pixel substrate and the circuit of the signal processing circuit board,
In the pixel area, pixel blocks composed of a plurality of pixels are arranged so as to face the microlens,
the pixel block is smaller than the microlens;
The TSV structure is placed in a region in which at least one of the peripheral part of the microlens located around the central part of the microlens where light enters sufficiently in the microlens and between adjacent microlenses is projected onto the pixel area. is formed ,
The TSV structure is
a first TSV formed through the pixel substrate and electrically connected to a circuit of the signal processing circuit board;
a second TSV electrically connected to the circuit of the pixel substrate;
An image sensor comprising: a relay electrode that electrically connects a first TSV and a second TSV on a surface of the pixel substrate where the pixel area is arranged .

前記画素ブロックごとに前記ＴＳＶ構造を備えている請求項１に記載の撮像素子。 The image sensor according to claim 1, wherein each pixel block is provided with the TSV structure.

前記ＴＳＶ構造は、前記画素ブロックにおける画素列内の全ての画素に接続された配線に接続されている請求項２に記載の撮像素子。 3. The image sensor according to claim 2 , wherein the TSV structure is connected to wiring connected to all pixels in a pixel column in the pixel block.

前記ＴＳＶ構造は、前記画素ブロック内の全ての画素に接続された配線に接続されている請求項２に記載の撮像素子。 The image sensor according to claim 2 , wherein the TSV structure is connected to wiring connected to all pixels in the pixel block.

前記ＴＳＶ構造は、隣接する複数の画素ブロックの各画素に接続された配線に接続されている請求項１に記載の撮像素子。 The image sensor according to claim 1 , wherein the TSV structure is connected to wiring connected to each pixel of a plurality of adjacent pixel blocks.

前記マイクロレンズアレイを備える請求項１から請求項５のいずれか一項に記載の撮像素子。 The imaging device according to any one of claims 1 to 5 , comprising the microlens array.