JP7412453B2 - 新規な３ｄ ｎａｎｄメモリデバイスおよびこれを形成する方法 - Google Patents

新規な３ｄ ｎａｎｄメモリデバイスおよびこれを形成する方法 Download PDF

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Description

集積回路内のデバイスの限界寸法が一般的なメモリセル技術の限界にまで小さくなると、より大きな記憶容量を達成し、より低いビット当たり費用を達成するために、設計者は、メモリセルの多数の平面を積み重ねるための技術を目指してきた。
本開示は、不揮発性メモリデバイスに関し、より詳細には、チャネル構造が垂直方向に延びる、垂直タイプの３Ｄ ＮＡＮＤメモリデバイスに関する。電子製品のサイズは次第に小さくされ得るが、これらの製品がより大容量でのデータ処理を行うよう要求されることがある。したがって、電子製品内で使用される半導体メモリデバイスの集積度が増加されることがある。半導体メモリデバイスの集積度を増加させる１つの方法は、平面トランジスタ構造の代わりに垂直構造を有する不揮発性メモリデバイスを必要とすることがある。
平面トランジスタ構造と比較すると、３Ｄ ＮＡＮＤメモリデバイスの垂直構造は、より重要かつ複雑な製造プロセスを必要とする。より低いビット当たり費用でのより高い密度を達成するために３Ｄ ＮＡＮＤメモリデバイスがより多くのメモリセル層を備える構成に移行するにつれ、構造およびこれを製造するための方法を改善することが、ますます難しくなってきた。例えば、より多くのメモリセル層が導入されるので、３Ｄ ＮＡＮＤメモリデバイス内でメモリセルの初期閾値電圧（Ｕｖｖｔ）を制御することが難しい。
３Ｄ ＮＡＮＤメモリデバイスは、複数のメモリセルストリングを含むことができる。各メモリセルストリングは、複数の絶縁層によって互いに分離される複数のワード線を有することができ、絶縁層およびワード線は構造の上に位置し、別の方法では、ワード線が絶縁層によって互いから間隔を置いて配置されるように積み重ねられる。各メモリセルストリングはまた、基板からワード線および絶縁層を通って垂直に延びるチャネル構造を有することができる。チャネル構造は、側壁および底部領域を有する。チャネル構造は、チャネル構造の底部領域に位置する底部チャネルコンタクトを備える。
チャネル構造では、ブロック層（ゲート誘電層とも呼ばれる）は、チャネル構造の側壁に沿って形成され、さらに、底部チャネルコンタクトの一部を覆う。電荷捕捉層は、ブロック層の上に形成される。電荷捕捉層は、チャネル構造の側壁に沿って形成された側部、および底部チャネルコンタクトの上に位置する底部を有する。トンネル層は、電荷捕捉層の上に形成されている。トンネル層は、チャネル構造の側壁に沿って位置する側部、および底部チャネルコンタクトの上の底部を有する。さらに、チャネル層は、チャネル構造の側壁に沿ってトンネル層の上に形成されている。チャネル層はさらに、底部チャネルコンタクトに接触するように、ブロック層、電荷捕捉層、およびトンネル層の底部を通って延びている。
いくつかの実施形態では、チャネル層は、高品質で薄いポリシリコン（Ｓｉ）でできている。ポリＳｉは、負のＵｖｖｔを生じさせることができる。このＵｖｖｔは、あらゆるサイクルテストが動作される前の、メモリストリング内のメモリセルの初期閾値電圧であってもよい。メモリセルのＵｖｖｔは、ポリＳｉの厚さを調節することによって調整することができる。しかし、Ｉｏｎ（オン電流）、ＳＳ（サブ閾値スロープ）などの一連のパラメータは、調節されたポリＳｉ厚さにより影響を受ける可能性がある。本開示では、高ｋ層が、チャネル構造内のチャネル層の上に配置される。高ｋ層は、複数の電気双極子の形成につながり、その後、メモリセルのＵｖｖｔに影響を与える可能性がある。高ｋ層は、正の電気双極子を提供しＵｖｖｔを増加させる第１の材料、または負の電気双極子を提供しＵｖｖｔを減少させる第２の材料でできていることがある。メモリセルのＵｖｖｔはしたがって、高ｋ層に基づいて調節することができる。
本開示の一態様によると、半導体デバイスが提供される。半導体デバイスは、基板の側部から延びるチャネル構造を備える。チャネル構造は、側壁および底部領域を有する。チャネル構造は、底部領域に位置する底部チャネルコンタクト、および側壁に沿って、底部チャネルコンタクトの上に形成されたチャネル層を備える。底部チャネルコンタクトは、チャネル構造が基板に結合されるように、基板内に延びている。チャネル構造はさらに、チャネル構造の側壁に沿ってチャネル層の上、かつ底部チャネルコンタクトの上に形成された高ｋ層を備える。
本開示では、高ｋ層は、半導体デバイスの初期閾値電圧（Ｕｖｖｔ）を増加させる第１の材料、および半導体デバイスの初期閾値電圧を減少させる第２の材料を含むことができる。加えて、高ｋ層の増加した厚さは、半導体デバイスの初期閾値電圧（Ｕｖｖｔ）のより大きな変化につながる。第１の材料は、ＨｆＯ２およびＡｌ２Ｏ３を含み、第２の材料は、Ｌａ２Ｏ３およびＹ２Ｏ３を含むことができる。
開示した半導体デバイスはまた、チャネル構造の側壁に沿って形成され、さらに底部チャネルコンタクトの第１の部分を覆うブロック層、およびブロック層の上に形成された電荷捕捉層を含むことができる。電荷捕捉層は、チャネル構造の側壁に沿った側部、および底部チャネルコンタクトの上の底部を有する。半導体デバイスはさらに、電荷捕捉層の上に形成されたトンネル層を有する。トンネル層は、チャネル構造の側壁に沿った側部、および底部チャネルコンタクトの上の底部を有する。チャネル層は、トンネル層の上に位置し、さらに、底部チャネルコンタクトの第２の部分に接触するように、ブロック層、電荷捕捉層、およびトンネル層の底部を通って延びている。
いくつかの実施形態では、ブロック層は、チャネル構造の側壁に沿って形成することができ、さらに、底部チャネルコンタクトの第１の上部表面を覆う。電荷捕捉層は、ブロック層の上に形成することができる。電荷捕捉層は、チャネル構造の側壁に沿って位置する側部、および底部チャネルコンタクトの第１の上部表面の上の底部を有することができる。トンネル層は、電荷捕捉層の上に形成することができ、トンネル層はチャネル構造の側壁に沿って位置する側部、および底部チャネルコンタクトの第１の上部表面の上の底部を有する。チャネル層はトンネル層の上に位置することができ、ブロック層および電荷捕捉層の底部を通って延び、さらに、底部チャネルコンタクトの第２の上部表面に接触するように、底部チャネルコンタクト内に延びている。
いくつかの実施形態では、誘電層は、チャネル層の上にチャネル構造の側壁に沿って形成することができ、誘電層が高ｋ層とチャネル層との間に位置するように、高ｋ層は誘電層の上に位置している。いくつかの実施形態では、チャネル構造の側壁に沿って形成された高ｋ層の側部は、誘電層によってチャネル層から間隔を置いて配置され、底部チャネルコンタクトの上の高ｋ層の底部はチャネル層に接触している。
開示した半導体デバイスはさらに、高ｋ層の上に位置し、さらにチャネル層によって囲まれている上部チャネルコンタクトを備える。開示した半導体デバイスでは、複数のワード線および複数の絶縁層が基板の上に位置する。複数のワード線および複数の絶縁層は、複数のワード線が複数の絶縁層によって互いに間隔を置いて配置されるように、交互に積み重ねられている。チャネル構造は、複数のワード線および複数の絶縁層を通って延びている。
別の態様によると、半導体デバイスを形成する方法が開示されている。開示した方法では、複数のワード線および複数の絶縁層が基板の上に形成される。複数のワード線および複数の絶縁層は、複数のワード線が複数の絶縁層によって互いに間隔を置いて配置されるように、交互に積み重ねられる。チャネル開口部はその後、ワード線および絶縁層内に形成される。チャネル開口部は、ワード線および絶縁層を通って延び、さらに基板内に延び、チャネル開口部は、基板を露出させるように、側壁および底部領域を有する。
その後、底部チャネルコンタクトは、チャネル開口部の底部領域に形成される。底部チャネルコンタクトは、チャネル開口部の側壁に沿って形成され、さらに、基板内に延びる。ブロック層はその後、チャネル開口部の側壁に沿って、底部チャネルコンタクトの上に形成され、ブロック層は、チャネル開口部の側壁に沿った側部、および底部チャネルコンタクトを覆う底部を有する。電荷捕捉層は、ブロック層の上に形成される。電荷捕捉層は、チャネル開口部の側壁に沿った側部、および底部チャネルコンタクトの上の底部を有する。さらに、トンネル層が電荷捕捉層の上に形成され、トンネル層はチャネル開口部の側壁に沿った側部、および底部チャネルコンタクトの上の底部を有する。
したがって、底部チャネルコンタクトを露出させるように、ブロック層、電荷捕捉層、およびトンネル層の底部を通って延びる底部開口部が形成される。底部チャネルコンタクトに接触するように、チャネル層が、ブロック層、電荷捕捉層、およびトンネル層を通って延びるように、チャネル層はトンネル層の上に底部開口部を通るように形成される。高ｋ層はチャネル層上に形成することができ、高ｋ層は、チャネル開口部の側壁に沿って底部チャネルコンタクトの上に位置することができる。
いくつかの実施形態では、誘電層は、チャネル開口部の側壁に沿ってチャネル層の上に形成することができ、高ｋ層は、誘電層が高ｋ層とチャネル層との間に位置するように、誘電層の上に形成することができる。いくつかの実施形態では、チャネル開口部の側壁に沿って形成された高ｋ層の側壁は、誘電層によってチャネル層から間隔を置いて配置され、底部チャネルコンタクトの上の高ｋ層の底部は、チャネル層と接触する。
本開示のさらに別の態様によると、３Ｄ ＮＡＮＤメモリデバイスが開示されている。メモリデバイスは、基板の上に位置する複数のワード線および複数の絶縁層を有する。複数のワード線および複数の絶縁層は、複数のワード線が複数の絶縁層によって互いに間隔を置いて配置されるように、交互に積み重ねられている。メモリデバイスはまた、基板から複数のワード線および複数の絶縁層を通って延びるチャネル構造を有する。チャネル構造は、側壁および底部領域を有する。チャネル構造はさらに、底部領域に位置する底部チャネルコンタクト、および側壁に沿って底部チャネルコンタクトの上に形成されたチャネル層を備える。チャネル構造はさらに、チャネル構造の側壁に沿ってチャネル層の上、かつ底部チャネルコンタクトの上に形成された高ｋ層を備える。
本開示の態様は、添付の図面とともに読んだ場合に、以下の詳細な説明から最もよく理解される。当業界の標準的プラクティスに従い、様々なフィーチャは等尺では描かれていないことに留意されたい。実際、様々なフィーチャの寸法は、議論を明確にするために任意で増減させることがある。
いくつかの実施形態による、例示的３Ｄ ＮＡＮＤメモリデバイスの断面図である。 いくつかの実施形態による、開示した３Ｄ ＮＡＮＤメモリデバイス内の例示的チャネル構造の第１の断面図である。 いくつかの実施形態による、開示した３Ｄ ＮＡＮＤメモリデバイス内の例示的チャネル構造の第２の断面図である。 いくつかの実施形態による、開示した３Ｄ ＮＡＮＤメモリデバイス内の例示的チャネル構造の第３の断面図である。 いくつかの実施形態による、関連する３Ｄ ＮＡＮＤメモリデバイス内の例示的チャネル構造の断面図である。 いくつかの実施形態による、例示的３Ｄ ＮＡＮＤメモリデバイスのチャネル構造内のエネルギーバンドギャップの略図である。 いくつかの実施形態による、例示的３Ｄ ＮＡＮＤメモリデバイス内のチャネル構造の第１のエネルギーバンド図である。 いくつかの実施形態による、正の電気双極子が導入された場合の、例示的３Ｄ ＮＡＮＤメモリデバイス内のチャネル構造の第２のエネルギーバンド図である。 いくつかの実施形態による、負の電気双極子が導入された場合の、例示的３Ｄ ＮＡＮＤメモリデバイス内のチャネル構造の第３のエネルギーバンド図である。 いくつかの実施形態による、高ｋゲート誘電／ＳｉＯ２界面での正の電気双極子のエネルギーバンド図である。 いくつかの実施形態による、高ｋゲート誘電／ＳｉＯ２界面での負の電気双極子のエネルギーバンド図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの上面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの上面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの上面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの上面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの上面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの上面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造する様々な例示的中間ステップの上面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造するプロセスのフローチャートである。
以下の開示は、提供した主題の異なる特徴を実施するための多くの異なる実施形態、または実施例を提供する。構成部品および配置の特定の実施例を、本開示を単純化するために以下に記載する。もちろん、これらは単なる例であって、限定することを意図したものではない。例えば、以下の説明における第２のフィーチャ上にまたはその上に第１のフィーチャを形成することは、形成される第１および第２のフィーチャが直接接触する実施形態を含むことができ、また、第１および第２のフィーチャが直接接触しないように、追加のフィーチャを第１および第２のフィーチャの間に形成することができる実施形態を含むことができる。加えて、本開示は、様々な実施例の参照番号および／または文字を繰り返すことができる。この繰り返しは、単純化および明確化する目的であり、論じた様々な実施形態および／または構成の間の関係を決定付けるものではない。
さらに、「下で」、「下に」、「下側」、「上に」、「上側」などの空間的に相対的な用語は、図面に図示したような、別の（１つまたは複数の）要素または（１つまたは複数の）フィーチャに対する１つの要素またはフィーチャの関係性を説明するために、説明を容易にするために本明細書で使用することができる。空間的に相対的な用語は、図に示した配向に加えて、使用または動作中のデバイスの異なる配向を含むことを意図している。装置はあるいは、配向させる（９０度または他の配向で回転させる）ことができ、本明細書で使用される空間的に相対的な記述子は同様にそれに従って解釈することができる。
図１は、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイス１００の断面図である。メモリデバイス１００は、基板１０２を有することができる。複数のワード線１１２ａ～１１２ｆは、基板１０２の上に形成することができる。加えて、複数の絶縁層１１４ａ～１１４ｉは基板１０２の上に位置する。ワード線１１２および絶縁層１１４は、ワード線１１２が絶縁層１１４によって互いに間隔を置いて配置されるように、交互に積み重ねられている。
メモリデバイス１００は、複数のチャネル構造を有することができる。例えば、４つのチャネル構造１０４～１１０が、メモリデバイス１００内に含まれている。メモリデバイス１００内には、複数のメモリセルストリングが形成されている。各メモリセルストリングは、それぞれのチャネル領域およびワード線に基づいて形成することができる。図１は単なる例であり、メモリデバイス１００は、技術要件に従って、多数のワード線、絶縁層、およびチャネル構造を備えることができることに留意すべきである。メモリデバイス１００はまた、図１に示していないが、共通ソース領域、ビット線、ワード線コンタクトなどの他の構成部品を備えることができる。
さらに図１を参照すると、チャネル構造はチャネル層を備えることができる。関連するメモリデバイス内では、チャネル層は高品質で薄いポリシリコン（Ｓｉ）でできている。ポリＳｉは、メモリデバイス１００の負のＵｖｖｔ（初期閾値電圧とも呼ばれる）を生じさせることができる。本開示では、高ｋ層がチャネル構造内でチャネル層の上に配置されている。高ｋ層は、複数の電気双極子の形成につながり、その後、メモリデバイスのＵｖｖｔに影響を与える可能性がある。単純化および明確化するため、以下の部分の議論は、チャネル構造１０４に基づいている。
図２Ａは、チャネル構造１０４の第１の構成を提供する、例示的チャネル構造１０４の第１の断面図である。図２Ａに示すように、チャネル構造１０４は、基板１０２の側部１０２ａから垂直に突出している。チャネル構造１０４はさらに、ワード線１１２および絶縁層１１４を通って延びている。チャネル構造１０４は、側壁１０４ａおよび底部領域１０４ｂを備える円筒形状を有することができる。もちろん、他の形状も可能である。チャネル構造１０４は、基板１０２に対して鉛直に形成され、チャネル構造１０４の底部領域１０４ｂに位置する底部チャネルコンタクト１１６を通して基板１０２に電気的に結合されている。
チャネル構造１０４はさらに、チャネル層１２４、トンネル層１２２、電荷捕捉層１２０、およびブロック層（ゲート誘電層、ゲートバリア層とも呼ぶ）１１８を備える。ブロック層１１８は、チャネル構造１０４の側壁１０４ａに沿って形成され、底部チャネルコンタクト１１６の第１の部分１１６ａを覆っている。ブロック層１１８は、ワード線１１２ａ～１１２ｆおよび絶縁層１１４ａ～１１４ｉと直接接触することができる。電荷捕捉層１２０は、ブロック層１１８の上に形成されている。電荷捕捉層１２０は、側壁１０４ａに沿った側部、および底部チャネルコンタクト１１６の上の底部を有する。トンネル層１２２は、電荷捕捉層１２０の上に形成される。トンネル層１２２は、側壁１０４ａに沿った側部、および底部チャネルコンタクト１１６の上の底部を有する。
チャネル層１２４は、トンネル層１２２に沿って形成された側部を有し、底部チャネルコンタクト１１６の上に位置するトンネル層１２２、電荷捕捉層１２０、およびブロック層１１８の底部を通って延びるＴ字形底部を有する。チャネル層１２４のＴ字形底部はさらに、チャネル層１２４が底部チャネルコンタクト１１６に接触するように、底部チャネルコンタクト１１６の第２の部分１１６ｂの上に位置する。加えて、トンネル層１２２、電荷捕捉層１２０、およびブロック層１１８は、チャネル構造１０４において「Ｌ脚」構成を形成することができる。Ｌ脚構成は、チャネル構造の側壁１０４ａに沿って形成された側部、および底部チャネルコンタクト１１６の上に位置する底部を備えることができる。
チャネル構造１０４はまた、チャネル層１２４の上に形成された高ｋ層１２６を備えることができる。図２Ａに示すように、高ｋ層１２６は、側壁１０４ａに沿った側部、および底部チャネルコンタクト１１６の上の底部を有することができる。チャネル構造１０４では、チャネル絶縁層１２８は、チャネル構造１０４を充填するように高ｋ層１２６の上に形成されている。チャネル構造１０４はさらに、チャネル層１２４に沿って配置され、高ｋ層１２６およびチャネル絶縁層１２８の上に位置する上部チャネルコンタクト１３０を備えることができる。いくつかの実施形態では、上部チャネルコンタクト１３０は、上部チャネルコンタクト１３０とワード線１１２ｆとの間のあらゆる電気的干渉を防ぐために、ワード線１１２ｆの上に位置する。いくつかの実施形態では、ゲート誘電層（図示せず）がさらに、ワード線１１２ａと底部チャネルコンタクト１１６との間に形成される。ゲート誘電層（図示せず）は、絶縁層１１４ａ、１１４ｂの間に位置することができ、底部チャネルコンタクト１１６を囲むように環状形状を有することができる。
図２Ｂは、チャネル構造１０４の第２の構成を提供する、チャネル構造１０４の第２の断面図である。図２Ａにおけるチャネル構造１０４の第１の断面図と比較すると、誘電層１３２が、チャネル構造１０４の側壁１０４ａに沿ってチャネル層１２４の上に形成されている。高ｋ層１２６はその後、誘電層１３２が高ｋ層１２６とチャネル層１２４との間に配置されるように、誘電層１３２の上に位置する。いくつかの実施形態では、高ｋ層１２６全体は、誘電層１３２によってチャネル層１２４から間隔を置いて配置され、図１２Ａおよび１２Ｂに示すことができる。いくつかの実施形態では、図２Ｂに示すように、高ｋ層１２６およびチャネル層１２４の部分のみが、誘電層１３２によって離れている。例えば、図２Ｂに示すように、側壁１０４ａに沿って形成された高ｋ層の側部は、誘電層１３２によってチャネル層１２４から間隔を置いて配置され、底部チャネルコンタクトの上の高ｋ層１２６の底部がチャネル層１２４と接触している。
図２Ｃは、チャネル構造１０４の第３の構成を提供する、例示的チャネル構造１０４の第３の断面図である。図２Ａにおけるチャネル構造１０４の第１の断面図と比較すると、チャネル層１２４および高ｋ層１２６は、底部チャネルコンタクト１１６内に延びるＵ字形底部を有する。図２Ｃに示すように、ブロック層１１８、電荷捕捉層１２０、およびトンネル層１２２は、底部チャネルコンタクト１１６の第１の上部表面１１６ａの上に配置されている。ブロック層１１８および電荷捕捉層１２０は、「Ｌ脚」構成を備える底部を有することができる。チャネル層１２４および高ｋ層１２６は、ブロック層１１８、電荷捕捉層１２０、およびトンネル層１２２の底部を通って延び、さらに底部チャネルコンタクト１１６内に延び、底部チャネルコンタクト１１６の第２の上部表面１１６ｂの上に位置する。図２Ｃに示すように、第２の上部表面１１６ｂは、第１の上部表面１１６ａの下に位置する。
図２Ａおよび２Ｂの実施形態では、ブロック層１１８はＳｉＯ２でできている。別の実施形態では、ブロック層１１８は、ＳｉＯ２およびＡｌ２Ｏ３などの多数の層を含むことができる。一実施形態では、電荷捕捉層１２０はＳｉＮでできていることがある。別の実施形態では、電荷捕捉層１２０は、ＳｉＮ／ＳｉＯＮ／ＳｉＮ多層構成などの多層構成を含むことができる。いくつかの実施形態では、トンネル層１２２は、ＳｉＮ／ＳｉＯＮ／ＳｉＮ多層構成などの多層構成を含むことができる。図２Ａおよび２Ｂの実施形態では、チャネル層１２４は、炉低圧化学蒸着（ＣＶＤ）プロセスを介したポリシリコンでできている。チャネル絶縁層１２８および誘電層１３２は、ＳｉＯ２またはその他の適切な誘電材料でできていてもよい。上部および底部チャネルコンタクト１１６および１３０は、ポリシリコンでできていてもよい。
いくつかの実施形態では、図２Ａ～２Ｃに示したワード線１１２は、導電性、低抵抗、簡単な製造、および隣接する構成部品との無反応の特性を備える材料を使用することによって直接形成される。例えば、ワード線１１２はポリシリコンでできていてもよい。いくつかの実施形態では、ワード線１１２は、犠牲層を最初に使用することによって作ることができる。犠牲層は取り除き、高Ｋ材料および金属層と交換することができる。犠牲層は、選択エッチングを提供することができる材料で作ることができる。選択エッチングは、絶縁層１１４をエッチングすることなく犠牲層１１２をエッチングすることを言うことができる。加えて、材料は絶縁層１１４と反応せず、その後の高温処理中のストレスにほとんど影響を与えない。犠牲層を作るための例示的材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮなどであってもよい。高Ｋ材料は、酸化アルミニウム、酸化ハフニウムなどで作ることができる。金属層は、タングステン（Ｗ）、ルテニウム、コバルト、または他の適切な導電性材料で作ることができる。絶縁層１１４は、ＳｉＯ２、または他の適切な誘電材料で作ることができる。いくつかの実施形態では、絶縁層１１４ｈは、プロセス要件に従って、他の絶縁層とは異なる密度または品質を有することができる。
さらに図２Ａ～２Ｃを参照すると、チャネル構造１０４は円筒形状を有することができる。しかし、本開示はこれに限定されるものではなく、チャネル構造１０４は、角柱形状、楕円柱形状、またはあらゆる他の適切な形状などの他の形状に形成することができる。
図３は、チャネル構造２００を提供する、関連する３Ｄ ＮＡＮＤメモリデバイスの断面図である。図２Ａまたは図２Ｂにおけるチャネル構造１０４と比較すると、チャネル構造２００は、チャネル層２２４の上に形成された高ｋ層を有していない。上に記載したように、チャネル層２２４は、高品質で薄いポリシリコン（Ｓｉ）でできている。ポリＳｉは、関連するメモリデバイスに対して負のＵｖｖｔを生じさせることができる。メモリデバイスのＵｖｖｔは、ポリＳｉの厚さを調節することによって調整することができる。しかし、Ｉｏｎ（オン電流）、ＳＳ（サブ閾値スロープ）などの一連のパラメータは、調節されたポリＳｉ厚さにより影響を受ける可能性がある。
本開示では、高ｋ層（例えば、高ｋ層１２６）が、チャネル構造内のチャネル層の上に配置される。高ｋ層は、複数の電気双極子の形成につながり、その後、メモリセルのＵｖｖｔに影響を与える可能性がある。高ｋ層は、正の電気双極子を提供し、Ｕｖｖｔを増加させる第１の材料、または負の電気双極子を提供し、メモリデバイスのＵｖｖｔを減少させる第２の材料でできていることがある。いくつかの実施形態では、第１の材料は、ＨｆＯ２またはＡｌ２Ｏ３などを含むことができる。第２の材料は、Ｌａ２Ｏ３またはＹ２Ｏ３などを含むことができる。さらに、高ｋ層の増加した厚さは、メモリデバイスの初期閾値電圧（Ｕｖｖｔ）のより大きな変化につながる。第１の材料の高ｋ層が導入されると、Ｕｖｖｔは増加する可能性がある。したがって、同じターゲット閾値電圧を満たすために、必要な電荷の数がより少なくなり、これに応じて、メモリデバイスのプログラム速度が改善される。加えて、データ維持中のバンド曲がりが減少する。減少したバンド曲がりは、電荷逃げ能力を弱め、データ維持を向上させることができる。第２の材料の高ｋ層が導入されると、Ｕｖｖｔを減少させることができ、消去速度を増加することができ、その後、消去ストレス時間が減少し、耐久特性および３Ｋ（すなわち、３０００サイクル）維持が改善する。
図４は、高ｋ層が第１の材料でできており、高ｋ層が導入された場合の、チャネル構造内のエネルギーバンドギャップの変化を示している。図４に示すように、高ｋ層が導入される前に、チャネル構造（例えば、チャネル構造１０４）は、トンネル層のバンドギャップ４０１、電荷捕捉層のバンドギャップ４０２、ブロック層のバンドギャップ４０３、およびワード線のバンドギャップ４０４を有することができる。トンネル層、電荷捕捉層、ブロック層およびワード線が異なる材料特性を有するので、バンドギャップ４０１～４０４は異なるギャップを有することに留意すべきである。さらに、図４では、高ｋ層が導入されると、トンネル層のバンドギャップ４０１はより少ないバンド曲がりを有するバンドギャップ４０１’となる。同様に、ブロック層４０３のバンドギャップは、第１の材料の高ｋ層により、より小さなバンド曲がりを有するバンドギャップ４０３’となる。上に記載したように、減少したバンド曲がりは、電荷逃げ能力を弱め、データ維持を向上させることができる。
図５（ａ）～５（ｂ）は、チャネル構造内の金属ゲート（例えば、メモリデバイス内のワード線）の効果的な仕事関数への電気双極子の効果を示すエネルギーバンド図である。図５（ａ）は、電気双極子が導入されない場合の平衡状態でのエネルギーバンド図である。図５（ｂ）は、正の電気双極子５０２が高ｋ層およびＳｉＯ２層（例えば、ブロック層、ゲート誘電層）の界面において導入される場合の平衡状態でのエネルギーバンド図である。図５（ｂ）に示すように、実線５０６は金属ゲートのフェルミレベルであり、破線５０４は正の電気双極子が導入された後の金属ゲートのフェルミレベルである。図５（ｃ）は、負の電気双極子５０８が高ｋ層およびＳｉＯ２層の界面において導入される場合の平衡状態でのエネルギーバンド図である。図５（ｃ）に示すように、実線５１０は金属ゲートのフェルミレベルであり、破線５１２は負の電気双極子が導入された後の金属ゲートのフェルミレベルである。電気双極子を導入することは、金属ゲートの効果的な仕事関数を変化させることと同等であり、その後、メモリデバイスのＵｖｖｔが変化する。
図６Ａは、高ｋゲート誘電／ＳｉＯ２界面での正の電気双極子のエネルギーバンド図である。図６Ｂは、高ｋゲート誘電／ＳｉＯ２界面での負の電気双極子のエネルギーバンド図である。図６Ａ～６Ｂでは、ｑΔ１はＥｆ，ＨＫとφＣＮＬ，ＨＫとの間の差であり、Ｅｆ，ＨＫは高ｋ層のフェルミレベルであり、φＣＮＬ，ＨＫは高ｋ層の電荷中性レベル（ＣＮＬ）である。加えて、ｑΔ３はφＣＮＬ，ＳｉＯ２とＥｆ，ＳｉＯ２との間の差であり、Ｅｆ，ＳｉＯ２はＳｉＯ２のフェルミレベルであり、φＣＮＬ，ＳｉＯ２はＳｉＯ２のＣＮＬである。さらに、ｑΔ２はＥｆ，ＳｉＯ２とＥｆ，ＨＫとの間のエネルギー差である。図６Ａおよび６Ｂでは、Ｅｖは価電子帯を示し、Ｅｃは伝導バンドを示している。図６Ａおよび６Ｂによると、Ｕｖｖｔへの電気双極子の影響は、以下の等式（１）によって説明することができる。
ＶＦＢ＝ψｇ－ψＳｉ＋ΔＤｉｐｏｌｅ （１）
式中、ＶＦＢはＵｖｖｔを示すフラットバンド状態でのゲート電圧であり、ψｇはゲートの仕事関数（メモリデバイス１００内のワード線とも呼ばれる）であり、ψＳｉはチャネル層の仕事関数であり、ΔＤｉｐｏｌｅは電気双極子によって導入される電圧デルタである。ΔＤｉｐｏｌｅは以下の等式（２）によって説明することができる。
ΔＤｉｐｏｌｅ＝（φＣＮＬ，ＳｉＯ２－φＣＮＬ，ＨＫ）／ｑ （２）
式中、φＣＮＬ，ＨＫは高ｋ層の電荷中立レベル（ＣＮＬ）であり、φＣＮＬ，ＳｉＯ２はＳｉＯ２のＣＮＬであり、ｑは電気または電荷の量である。
等式（１）に示すように、ΔＤｉｐｏｌｅが正である場合、ＶＦＢが増加する。ＨｆＯ２またはＡｌ２Ｏ３などの第１の材料は、正のΔＤｉｐｏｌｅにつながることがある。ΔＤｉｐｏｌｅが負である場合、ＶＦＢが減少する。Ｌａ２Ｏ３またはＹ２Ｏ３などの第２の材料は、負のΔＤｉｐｏｌｅにつながることがある。加えて、高ｋ層の増加した厚さは、より大きな電気双極子を導入することができ、より大きなＶＦＢ変化につながる。
図７Ａから１３Ｂは、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスの製造の様々な中間ステップの断面および上面図である。図７Ａに示すように、半導体構造３００は、フォトリソグラフィ、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、乾式エッチング、湿式エッチング、湿式洗浄、拡散、原子層蒸着（ＡＬＤ）、化学機械平坦化（ＣＭＰ）、イオン注入、計測学、または他の適切な技術などの様々な半導体処理技術により調製される。半導体構造３００は、基板１０２を有する。基板１０２として、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、および／またはシリコンオンインシュレーター（ＳＯＩ）基板を挙げることができる。基板１０２は、半導体材料、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体を含むことができる。基板１０２は、バルクウェハまたはエピタキシャル層であってもよい。図７Ａの実施形態では、基板１０２は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含むことができるＩＶ族半導体である。
半導体構造３００はまた、複数のワード線１１２ａ～１１２ｇ、およびワード線を互いに分離させる複数の絶縁層１１４ａ～１１４ｉを含む。チャネル開口部１５０は、複数のワード線および複数の絶縁層を通過するように形成され、さらに、基板１０２内に延びる。チャネル開口部１５０は、基板１０２を露出させるように、側壁１０４ａおよび底部領域１０４ｂを有することができる。チャネル開口部１５０は、パターニングプロセスによって形成することができ、ここで、パターンをフォトリソグラフィプロセスによりマスク層（図示せず）内に形成することができ、その後のエッチングプロセスは、チャネル開口部１５０を形成するために、パターンをワード線および絶縁層内に転送させる。
さらに図７Ａを参照すると、底部チャネルコンタクト１１６を、チャネル開口部１５０の底部領域１０４ｂに形成することができる。底部チャネルコンタクトは、チャネル開口部１５０の側壁１０４ａに沿って形成することができ、さらに、基板１０２内に延びる。ＣＶＤプロセス、拡散プロセス、エピタキシャル成長プロセス、または他の適切なプロセスなどのあらゆる適切なプロセスを、底部チャネルコンタクトを形成するために適用することができる。底部チャネルコンタクト１１６は、ｎタイプドーパントでドープしたＳｉでできていてもよい。
ブロック層１１８は、チャネル開口部の側壁に沿って底部チャネルコンタクト１１６の上に形成することができる。ブロック層１１８は、チャネル開口部１５０の側壁１０４ａに沿った側部、および底部チャネルコンタクト１１６を覆う底部を有する。電荷捕捉層１２０は、ブロック層１１８の上に形成することができる。電荷捕捉層１２０は、チャネル開口部１５０の側壁に沿った側部、および底部チャネルコンタクトの上の底部を有する。トンネル層１２２は、電荷捕捉層の上に形成することができる。トンネル層１１２はまた、チャネル開口部１５０の側壁１０４ａに沿った側部、および底部チャネルコンタクト１１６の上の底部を有する。
底部開口部１０４ｃは、その後、エッチングプロセスによって形成することができる。底部開口部１０４ｃは、底部チャネルコンタクト１１６を露出させるように、ブロック層１１８、電荷捕捉層１２０、およびトンネル層１２２の底部を通って延びている。その後、チャネル層１２４はチャネル開口部１５０内に堆積させることができる。チャネル層１２４は、チャネル開口部１５０の側壁に沿ってトンネル層１２２の上に形成することができる。チャネル層１２４はさらに、底部開口部１０４ｃを通過し、それによって、チャネル層１２４は、ブロック層１１８、電荷捕捉層１２０、およびトンネル層１２２の底部を通って延び、底部チャネルコンタクト１１６に接触する。チャネル層１２４はまた、形成中に、ワード線１１２ｇの上部表面を覆うことができる。ＣＶＤプロセス、拡散プロセス、およびＡＬＤプロセスなどのあらゆる適切なプロセスを、チャネル層１２４を形成するために適用することができる。
いくつかの実施形態では、チャネル層１２４を堆積するために、ダミーまたは保護チャネル層（図示せず）を、第１に、トンネル層１２２の上に形成することができる。ダミーチャネル層は、チャネル開口部の側壁に沿った側部、および底部チャネルコンタクトの上の底部を有することができる。その後のパンチエッチングステップは、ブロック層、電荷捕捉層、トンネル層、およびダミーチャネル層の底部を通って延びる底部開口部を形成するために適用させることができる。パンチエッチングステップはまた、底部開口部の形成中に、ダミーチャネル層の側部をエッチングすることができる。チャネル層１２４はその後、ダミーチャネル層の上に堆積させることができる。
いくつかの実施形態では、アニーリングプロセスを、チャネル層１２４の堆積後に適用することができる。アニーリングプロセスは、チャネル層１２４の結晶化を向上させ、チャネル層の抵抗率を減少させることができる。
図７Ｂは、チャネル層１２４が形成された後の、半導体構造３００の上面図である。図７Ｂは、図７Ａ内の基板と平行な方向に沿った線Ａ－Ａ’から得られる。
図８Ａでは、高ｋ層１２６を、チャネル開口部の側壁に沿ってチャネル層１２４の上に堆積させることができる。高ｋ層１２６はさらに、高ｋ層１２６を底部チャネルコンタクト１１６の上に位置することができるように、底部開口部１０４ｃを通過する。高ｋ層１２６はまた、ワード線１１２ｇの上部表面の上に堆積させることができる。高ｋ層１２６は、ＨｆＯ２またはＡｌ２Ｏ３などを含む第１の材料、およびＬａ２Ｏ３またはＹ２Ｏ３などを含む第２の材料を含むことができる。高ｋ層１２６は、ＣＶＤプロセス、拡散プロセス、ＡＬＤプロセス、ＰＶＤプロセス、または他の適切なプロセスにより形成することができる。図８Ｂは、図８Ａ内の基板と平行な方向に沿った線Ｂ－Ｂ’から得られる、高ｋ層１２６が形成された後の上面図である。
図９Ａでは、チャネル絶縁層１２８は、チャネル開口部１５０を充填するように、その後堆積させることができる。ＣＭＰプロセスまたはエッチバックプロセスなどの表面平坦化プロセスは、ワード線１１２ｇの上部表面から、あらゆる余剰絶縁層１２８、余剰チャネル層１２４、および余剰高ｋ層１２６を取り除くために適用させることができる。図９Ｂは、表面平坦化プロセスが完了した場合の上面図である。
図１０Ａでは、上部開口部（図示せず）を形成して、チャネル絶縁層１２８の部分、および高ｋ層１２６の部分を取り除くことができる。上部開口部は、チャネル層１２４に沿って形成することができ、絶縁層１１４ｉおよび１１４ｇの間の位置まで延びる。上部開口部を形成するために、マスク層（図示せず）を、ワード線１１２ｇ（図９参照）およびチャネル絶縁層１２８の上に位置させることができる。パターンはフォトリソグラフィプロセスにより形成することができ、パターンはその後、上部開口部を形成するために、エッチングプロセスによって絶縁層１２８内に転送することができる。さらに、上部開口部を充填するために、伝導層（図示せず）を堆積させることができる。伝導層は、タングステン、銅、ルテニウム、コバルト、アルミニウム、または他の適切な伝導材料であってもよい。伝導層は、ＣＶＤプロセス、ＰＶＤプロセス、拡散プロセス、電気めっきプロセス、または他の適切なプロセスにより形成することができる。ＣＭＰプロセスまたはエッチングバックプロセスなどの表面平坦化をその後、あらゆる余剰伝導層を取り除くために適用させることができる。表面平坦化はさらに、ワード線１１２ｇを取り除き、絶縁層１１４ｉ上で止まることができる。伝導層は、上部開口部内に留まり、上部チャネルコンタクト１３０となる。
表面平坦化が完了した後、図２Ａにおけるチャネル構造１０４と同様のチャネル構造１０４が形成される。図１０Ａに示すように、図１０Ａにおけるチャネル構造１０４は、図２Ａにおけるチャネル構造１０４と同様の構成を有する。例えば、チャネル構造１０４は、ワード線１１２ａ～１１２ｆ、および絶縁層１１４ａ～１１４ｉを通って延びる。チャネル構造１０４は、基板１０２内に延びる底部チャネル構造１１６を有する。高ｋ層１２６は、チャネル構造の側壁１０４ａに沿ってチャネル層１２４の上に形成され、さらに、底部チャネルコンタクト１１６の上に位置する。図１０Ｂは、チャネル構造１０４の上面図である。
図１１Ａ～１２Ｂは、図２Ｂに示されたチャネル構造１０４を形成するための中間ステップを示している。図７Ａを再び参照すると、チャネル層１２４が形成された後に、誘電層１３２がチャネル層１２４の上に形成されるように、誘電層１３２をチャネル開口部１５０内に堆積させることができる。一実施形態では、誘電層１３２がチャネル層１２４の側壁に沿って選択的に形成され、誘電層１３２は底部開口部１０４ｃを覆わない。高ｋ層１２６はその後、誘電層１３２の上に形成され、さらに、底部開口部１０４ｃを通過する。したがって、誘電層１３２は高ｋ層１２６とチャネル層１２４との間に位置する。加えて、図１１Ａに示すように、チャネル開口部１５０の側壁１０４ａに沿った高ｋ層１２６の側部は、誘電層１３２によってチャネル層１２４から分離され、底部チャネルコンタクト１１６の上の高ｋ層１２６の底部はチャネル層１２４と接触している。
別の実施形態では、図１２Ａに示すように、誘電層１３２は、側壁１０４ａに沿ってチャネル層１２４の上に形成することができ、さらに、底部開口部１０４ｃを通過する。したがって、高ｋ層１２６全体が、誘電層１３２によってチャネル層１２４から間隔を置いて配置されている。
さらに図１１Ａおよび１２Ａでは、チャネル絶縁層１２８をチャネル開口部１５０内に堆積させることができ、あらゆる余剰チャネル絶縁層１２８、余剰高ｋ層１２６、および余剰チャネル層１２４を取り除くためにその後の表面平坦化プロセスを適用することができる。図１１Ｂおよび１２Ｂは、表面平坦化プロセスが完了した後の上面図である。
図１３Ａでは、図１０Ａと同様に、上部開口部（図示せず）を形成することができる。上部開口部は、チャネル絶縁層１２８の部分、誘電層１３２の部分、および高ｋ層１２６の部分を取り除く。伝導層（図示せず）は、上部開口部を充填するために形成することができる。表面平坦化を適用して、あらゆる余剰伝導層を取り除き、さらにワード線１１２ｇを取り除く。表面平坦化が完了した場合、図２Ｂにおけるチャネル構造１０４と同様の、チャネル構造１０４が形成される。
図２Ｃに示したチャネル構造を作るために、図７Ａに示した底部開口部１０４ｃは底部チャネルコンタクト１１６内にさらに延びるように形成することができることに留意すべきである。したがって、ブロック層１１８、電荷捕捉層１２０、およびトンネル層１２２が、底部チャネルコンタクト１１６の第１の上部表面１１６ａの上に配置されている。チャネル層１２４はその後、トンネル層１２２の上に底部開口部１０４ｃを通るように形成することができる。したがって、チャネル層１２４は、ブロック層１１８および電荷捕捉層１２０の底部を通って延び、さらに、チャネル層１２４が底部チャネルコンタクト１１６の第２の上部表面１１６ｂの上に位置するように、底部チャネルコンタクト１１６内に延びている。
図１４は、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを製造するプロセス１４００のフローチャートである。プロセス１４００はステップ１４０４で始まり、チャネル開口部を形成することができる。チャネル開口部は、基板の上に形成された、複数のワード線および複数の絶縁層を通って延びることができる。チャネル開口部は、基板内に延びる側壁および底部領域を有することができる。底部チャネルコンタクトを、チャネル開口部の底部領域に形成することができる。ブロック層、電荷捕捉層、およびトンネル層は、側壁に沿ってチャネル開口部内に、底部チャネルコンタクトの上に順に堆積させることができる。底部開口部を形成し、チャネル層は、側壁に沿ってトンネル層の上に、さらに底部開口部を通るように形成することができる。いくつかの実施形態では、ステップ１４０４は、図７Ａ～７Ｂを参照して図示するように行うことができる。
プロセス１４００はその後、ステップ１４０６に進み、高ｋ層がチャネル層の上に形成される。第１の実施例では、高ｋ層は、チャネル開口部の側壁に沿ってチャネル層の上に形成され、高ｋ層がさらに底部チャネルコンタクトの上に位置するように、底部開口部を通ってさらに延びている。いくつかの実施形態では、ステップ１４０６は、図８Ａ～８Ｂを参照して図示したように行うことができる。
第２の実施例では、誘電層は最初、チャネル層の上に形成することができ、その後、高ｋ層が誘電層の上に形成される。誘電層は、チャネル開口部の側壁に沿って選択的に形成することができる、または誘電層はチャネル開口部の側壁に沿って形成することができ、さらに底部開口部に沿って延びる。いくつかの実施形態では、第２の実施例のステップ１４０６は、図１１Ａ～１２Ｂを参照して図示するように行うことができる。
プロセス１４００はステップ１４０８に進み、チャネル開口部を充填するようにチャネル絶縁層が形成される。第１の実施例のステップ１４０８は、図９Ａ～９Ｂに示すことができ、第２の実施例のステップ１４０８は、図１１Ａ～１２Ｂに示すことができる。
ステップ１４１０では、上部チャネルコンタクトを形成することができる。上部チャネルコンタクトは、最初、上部開口部を形成することによって形成することができる。上部開口部は、チャネル絶縁層の一部、高ｋ層の一部、および誘電層の一部を取り除くことによって形成される。伝導層はその後、上部開口部内で堆積され、あらゆる余剰伝導層を取り除くために、表面平坦化プロセスが適用される。第１の実施例のステップ１４１０は、図１０Ａ～１０Ｂに示すことができ、第２の実施例のステップ１４１０は、図１３Ａ～１３Ｂに示すことができる。ステップ１４１０が完了した場合、３Ｄ ＮＡＮＤメモリデバイス内のチャネル構造が形成される。
プロセス１４００の前、その間、および後に追加のステップを設けることができ、本明細書に記載したステップのいくつかは、プロセス１４００の追加の実施形態に対して、交換する、なくす、または異なる順序で行うことができることに留意すべきである。その後のプロセスステップでは、様々な追加の相互接続構造（例えば、導電線および／またはビアを有する金属化層）を、半導体デバイス１００の上に形成することができる。このような相互接続構造は、機能回路を形成するように、半導体デバイス１００を他の接触構造および／または能動デバイスと電気接続させる。受動層、入力／出力構造などの追加のデバイスフィーチャも形成することができる。
本明細書に記載された様々な実施形態は、関連する実施例に対していくつかの利点を提供する。例えば、関連する実施例では、メモリデバイスのＵｖｖｔはポリＳｉの厚さを調節することによって調整することができる。しかし、Ｉｏｎ（オン電流）、ＳＳ（サブ閾値スロープ）などの一連のパラメータは、調節されたポリＳｉ厚さにより影響を受ける可能性がある。本開示では、高ｋ層が、チャネル構造内のチャネル層の上に配置される。高ｋ層は、複数の電気双極子の形成につながり、その後、メモリデバイスのＵｖｖｔに影響を与える可能性がある。高ｋ層は、正の電気双極子を提供し、Ｕｖｖｔを増加させる第１の材料、および負の電気双極子を提供し、半導体デバイスの初期閾値電圧を減少させる第２の材料を含むことができる。チャネル層の上の誘導された高ｋ層に基づいて、メモリデバイスのＵｖｖｔを調節することができる。
上述の記載は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴の概略を説明している。当業者は、同じ目的を行う、および／または本明細書で導入された実施形態の同じ利点を達成するために、他のプロセスおよび構造を設計または変更するための基礎として、本開示を容易に使用することができることを理解すべきである。当業者はまた、このような均等の構成が本開示の精神および範囲から逸脱しないことを理解すべきであり、さらに、本開示の精神および範囲から逸脱することなく、様々な変更、置換、および改変を行うことができることを理解すべきである。
１００ ３Ｄ ＮＡＮＤメモリデバイス
１０２ 基板
１０２ａ 側部
１０４～１１０ チャネル構造
１０４ａ 側壁
１０４ｂ 底部領域
１０４ｃ 底部開口部
１１２、１１２ａ～１１２ｆ ワード線
１１４、１１４ａ～１１４ｉ 絶縁層
１１６ 底部チャネルコンタクト
１１６ａ 第１の部分
１１６ｂ 第２の部分
１１８ ブロック層
１２０ 電荷捕捉層
１２２ トンネル層
１２４ チャネル層
１２６ 高ｋ層
１２８ チャネル絶縁層
１３０ 上部チャネルコンタクト
１３２ 誘電層
１５０ チャネル開口部
２００ チャネル構造
２２４ チャネル層
３００ 半導体構造
４０１ バンドギャップ
４０２ バンドギャップ
４０３ バンドギャップ
４０４ バンドギャップ
５０２ 正の電気双極子
５０８ 負の電気双極子

Claims (18)

  1. 基板の側部から延び、側壁および底部領域を有し、さらに、前記底部領域に位置する底部チャネルコンタクト、および前記側壁に沿って前記底部チャネルコンタクトの上に形成されたチャネル層を備えるチャネル構造と、
    前記チャネル構造の前記側壁に沿って前記チャネル層の上、かつ前記底部チャネルコンタクトの上に形成された高ｋ層と
    を備え、
    前記高ｋ層は、半導体デバイスの初期閾値電圧（Ｕｖｖｔ）を増加させる第１の材料、または前記半導体デバイスの前記初期閾値電圧を減少させる第２の材料を含み、
    前記半導体デバイスのＵｖｖｔは、前記高ｋ層によって調整される、半導体デバイス。
  2. 前記高ｋ層の増加した厚さは、前記半導体デバイスの前記初期閾値電圧のより大きな変化につながる、請求項１に記載のデバイス。
  3. 前記チャネル構造はさらに、
    前記チャネル構造の前記側壁に沿って形成され、さらに前記底部チャネルコンタクトの第１の部分を覆うブロック層と、
    前記ブロック層の上に形成された電荷捕捉層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの上の底部を有する電荷捕捉層と、
    前記電荷捕捉層の上に形成されたトンネル層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの上の底部を有するトンネル層と
    を備え、
    前記チャネル層は、前記トンネル層の上に位置し、さらに、前記底部チャネルコンタクトの第２の部分に接触するように、前記ブロック層、前記電荷捕捉層、および前記トンネル層の前記底部を通って延びている、請求項１に記載のデバイス。
  4. 前記第１の材料は、ＨｆＯ２およびＡｌ２Ｏ３を含み、前記第２の材料は、Ｌａ２Ｏ３およびＹ２Ｏ３を含む、請求項１に記載のデバイス。
  5. 前記チャネル構造はさらに、前記チャネル層の上に前記チャネル構造の前記側壁に沿って形成された誘電層を備え、前記高ｋ層は、前記誘電層が前記高ｋ層と前記チャネル層との間に位置するように、前記誘電層の上に位置する、請求項１に記載のデバイス。
  6. 前記チャネル構造の前記側壁に沿って形成された前記高ｋ層の側部は、前記誘電層によって前記チャネル層から間隔を置いて配置され、前記底部チャネルコンタクトの上の前記高ｋ層の底部は、前記チャネル層と接触している、請求項５に記載のデバイス。
  7. 前記チャネル構造はさらに、
    前記チャネル構造の前記側壁に沿って形成され、さらに前記底部チャネルコンタクトの第１の上部表面を覆うブロック層と、
    前記ブロック層の上に形成された電荷捕捉層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの前記第１の上部表面の上の底部を有する電荷捕捉層と、
    前記電荷捕捉層の上に形成されたトンネル層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの前記第１の上部表面の上の底部を有するトンネル層と
    を備え、
    前記チャネル層は、前記トンネル層の上に位置し、前記ブロック層および前記電荷捕捉層の前記底部を通って延び、さらに、前記底部チャネルコンタクトの第２の上部表面に接触するように前記底部チャネルコンタクト内に延び、前記第２の上部表面は前記底部チャネルコンタクトの前記第１の上部表面の下に位置する、請求項１に記載のデバイス。
  8. 前記基板の上に位置する複数のワード線、および
    前記基板の上に位置する複数の絶縁層
    をさらに含み、
    前記複数のワード線および前記複数の絶縁層は、前記複数のワード線が前記複数の絶縁層によって互いに間隔を置いて配置されるように、交互に積み重ねられており、前記チャネル構造は、前記複数のワード線および前記複数の絶縁層を通って延びている、請求項１に記載のデバイス。
  9. 基板の側部から延びるチャネル構造を形成するステップであって、前記チャネル構造は側壁および底部領域を有し、前記チャネル構造はさらに、前記底部領域に位置する底部チャネルコンタクト、および前記側壁に沿って前記底部チャネルコンタクトの上に形成されたチャネル層を備える、ステップと、
    前記チャネル構造の前記側壁に沿って前記チャネル層の上、かつ前記底部チャネルコンタクトの上に高ｋ層を形成するステップと
    を含み、
    前記高ｋ層は、半導体デバイスの初期閾値電圧（Ｕｖｖｔ）を増加させる第１の材料、または前記半導体デバイスの前記初期閾値電圧を減少させる第２の材料を備え、
    前記半導体デバイスのＵｖｖｔは、前記高ｋ層によって調整される、半導体デバイスを形成する方法。
  10. 前記基板の上に位置する複数のワード線を形成するステップと、
    前記基板の上に位置する複数の絶縁層を形成するステップと
    をさらに含み、
    前記複数のワード線および前記複数の絶縁層は、前記複数のワード線が前記複数の絶縁層によって互いに間隔を置いて配置されるように、交互に積み重ねられる、請求項９に記載の方法。
  11. 前記チャネル構造を形成するステップが、
    前記複数のワード線および前記複数の絶縁層を通って延び、さらに前記基板内に延びるチャネル開口部を形成するステップであって、前記チャネル開口部は前記基板を露出させるように側壁および底部領域を有する、ステップと、
    前記チャネル開口部の前記底部領域に前記底部チャネルコンタクトを形成するステップであって、前記底部チャネルコンタクトは前記チャネル開口部の前記側壁に沿って形成され、さらに前記基板内に延びる、ステップと、
    前記チャネル開口部の前記側壁に沿って前記底部チャネルコンタクトの上にブロック層を形成するステップであって、前記ブロック層は、前記チャネル開口部の前記側壁に沿った側部、および前記底部チャネルコンタクトを覆う底部を有する、ステップと、
    前記ブロック層の上に電荷捕捉層を形成するステップであって、前記電荷捕捉層は前記チャネル開口部の前記側壁に沿った側部、および前記底部チャネルコンタクトの上の底部を有する、ステップと、
    前記電荷捕捉層の上にトンネル層を形成するステップであって、前記トンネル層は前記チャネル開口部の前記側壁に沿った側部、および前記底部チャネルコンタクトの上の底部を有する、ステップと、
    前記底部チャネルコンタクトを露出させるように、前記ブロック層、前記電荷捕捉層、および前記トンネル層の前記底部を通って延びる底部開口部を形成するステップと、
    前記チャネル層が、前記ブロック層、前記電荷捕捉層および前記トンネル層の前記底部を通って延び、前記底部チャネルコンタクトと接触するように、前記トンネル層の上に前記底部開口部を通るように前記チャネル層を形成するステップと
    を含む、請求項１０に記載の方法。
  12. 前記ブロック層、前記電荷捕捉層および前記トンネル層の前記底部を通って延び、前記ブロック層、前記電荷捕捉層および前記トンネル層が前記底部チャネルコンタクトの第１の上部表面の上に配置されるように、前記底部チャネルコンタクト内にさらに延びる前記底部開口部を形成するステップと、
    前記トンネル層の上に前記底部開口部を通るように前記チャネル層を形成するステップであって、前記チャネル層は、前記ブロック層および前記電荷捕捉層の前記底部を通って延び、前記チャネル層が前記底部チャネルコンタクトの第２の上部表面の上に位置するように前記底部チャネルコンタクト内にさらに延び、前記第２の上部表面は前記底部チャネルコンタクトの前記第１の上部表面の下に位置する、ステップと
    をさらに含む、請求項１１に記載の方法。
  13. 前記チャネル開口部の前記側壁に沿って前記チャネル層の上に誘電層を形成するステップと、
    前記誘電層が前記高ｋ層と前記チャネル層との間に位置するように、前記誘電層の上に前記高ｋ層を形成するステップと
    をさらに含む、請求項１１に記載の方法。
  14. 前記チャネル開口部の前記側壁に沿って形成された前記高ｋ層の側部は、前記誘電層によって前記チャネル層から間隔を置いて配置され、前記底部チャネルコンタクトの上の前記高ｋ層の底部は前記チャネル層と接触している、請求項１３に記載の方法。
  15. 基板と、
    前記基板の上に位置する複数のワード線と、
    前記基板の上に位置する複数の絶縁層であって、前記複数のワード線および前記複数の絶縁層は、前記複数のワード線が前記複数の絶縁層によって互いに間隔を置いて配置されるように、交互に積み重ねられている、複数の絶縁層と、
    前記基板から前記複数のワード線および前記複数の絶縁層を通って延び、側壁および底部領域を有し、さらに、前記底部領域に位置する底部チャネルコンタクト、および前記側壁に沿って前記底部チャネルコンタクトの上に形成されたチャネル層を含むチャネル構造と、
    前記チャネル構造の前記側壁に沿って前記チャネル層の上、かつ前記底部チャネルコンタクトの上に形成された高ｋ層と
    を備え、
    前記高ｋ層は、３Ｄ ＮＡＮＤメモリデバイスの初期閾値電圧（Ｕｖｖｔ）を増加させる第１の材料、または前記３Ｄ ＮＡＮＤメモリデバイスの前記初期閾値電圧を減少させる第２の材料を備え、
    前記３Ｄ ＮＡＮＤメモリデバイスのＵｖｖｔは、前記高ｋ層によって調整される、３Ｄ ＮＡＮＤメモリデバイス。
  16. 前記チャネル構造はさらに、
    前記チャネル構造の前記側壁に沿って形成され、さらに前記底部チャネルコンタクトの第１の部分を覆うブロック層であって、前記底部チャネルコンタクトの第２の部分がブロック層によって覆われていない、ブロック層と、
    前記ブロック層の上に形成された電荷捕捉層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの上の底部を有する電荷捕捉層と、
    前記電荷捕捉層の上に形成されたトンネル層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの上の底部を有するトンネル層と
    を備え、
    前記チャネル層は、前記トンネル層の上に位置し、さらに、前記底部チャネルコンタクトの前記第２の部分に接触するように、前記ブロック層、前記電荷捕捉層、および前記トンネル層の前記底部に沿って延びている、請求項１５に記載のデバイス。
  17. 前記チャネル構造がさらに、
    前記チャネル構造の前記側壁に沿って形成され、さらに前記底部チャネルコンタクトの第１の上部表面を覆っているブロック層と、
    前記ブロック層の上に形成された電荷捕捉層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの前記第１の上部表面の上の底部を有する電荷捕捉層と、
    前記電荷捕捉層の上に形成されたトンネル層であって、前記チャネル構造の前記側壁に沿って位置する側部、および前記底部チャネルコンタクトの前記第１の上部表面の上の底部を有するトンネル層と
    を備え、
    前記チャネル層は、前記トンネル層の上に位置し、前記ブロック層および前記電荷捕捉層の前記底部を通って延び、さらに、前記底部チャネルコンタクトの第２の上部表面と接触するように前記底部チャネルコンタクト内に延び、前記第２の上部表面は、前記底部チャネルコンタクトの前記第１の上部表面の下に位置する、請求項１５に記載のデバイス。
  18. 前記チャネル構造はさらに、
    前記チャネル層の上に前記チャネル構造の前記側壁に沿って形成された誘電層を備え、
    前記誘電層が前記高ｋ層と前記チャネル層との間に位置するように、前記高ｋ層が前記誘電層の上に位置し、
    前記チャネル構造の前記側壁に沿って形成された前記高ｋ層の側部は、前記誘電層によって前記チャネル層から間隔を置いて配置され、前記底部チャネルコンタクトの上の前記高ｋ層の底部は、前記チャネル層と接触している、請求項１５に記載のデバイス。
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