JP7407230B2 - キー値データ記憶デバイスのためのｅｃｃパリティ偏り - Google Patents

キー値データ記憶デバイスのためのｅｃｃパリティ偏り Download PDF

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Description

本出願は、概して、データ記憶デバイスに関し、より具体的には、データ記憶デバイスにおけるエラー訂正コード（ＥＣＣ）符号化に関する。
キー値（ＫＶ）データベースは、完全なエンティティとしてアドレス指定可能なキーに関連付けられたある量のユーザデータを記憶する。例えば、ユーザデータは、写真、記録、又はファイルであり得る。ホストの視点から、写真又はファイルは、写真を構成するデータを含む複数の読み出しアドレスではなく、単一のキー／読み出しアドレスを使用して取得され得る。単一のキー／読み出しアドレスの使用は、特定のアプリケーションのデータベース管理を簡素化し、その結果、これらのアプリケーションの性能が向上する。
本開示の技術は、上述のＫＶデータベースの動作を改善する。具体的には、本開示のＫＶデータ記憶デバイスは、各値が完全に順番に書き込まれ、各値が完全に、又はある時点まで読み出されなければならないが、インデックスから読み取られないというＫＶデータベースの固有の構造を利用する。以下でより詳細に説明するように、本開示のＫＶデータ記憶デバイスは、この独自の構造を利用して、ＫＶデータ記憶デバイスのより良好な性能、待ち時間の低減、消費電力の低減、並びにより良好な訂正能力、信頼性、及び耐久性を提供する。
記憶デバイスレベルでＫＶデータベースをサポートする第１の利点は、転送／秒に関する性能の向上である。この利点は、以下の２つの理由で生じる：１）キー／値からブロックストレージへのホスト内の変換レイヤが削除され得るか、又は不要になること、２）変換レイヤの削除により、マッピング及びトランザクション情報の２つのレイヤが削除され、これにより、毎秒のトランザクションの量が増加し、書き込み増幅が減少し、バスを介したコマンドがキー値ペア全体に対して単一の転送に低減されるため待ち時間が短縮される。
本開示のＫＶデータ記憶デバイスの第２の利点は、計算記憶装置（近記憶装置計算）の単純化及び有効化である。ＫＶデータ記憶デバイス上のユーザデータは、通常の記憶動作において連続していてもいなくてもよい様々な部分とは対照的に、完全なユニットとして識別可能である。
本開示は、一実施形態では、メモリインターフェース、エラー訂正コード（ＥＣＣ）エンジン、コントローラメモリ、並びにＥＣＣエンジン及びコントローラメモリに通信可能に接続された電子プロセッサを含むデータ記憶コントローラを提供する。メモリインターフェースは、メモリとインターフェースするように構成される。エラー訂正コード（ＥＣＣ）エンジンは、メモリに記憶されたデータに対してＥＣＣ符号化を実行するように構成される。コントローラメモリは、フラッシュ変換レイヤ（ＦＴＬ）及び名前空間データベースを含む。電子プロセッサは、ＦＴＬを実行するときに、データを受信し、データを複数のサブコードブロックに分離し、ＥＣＣエンジンによって生成されたパリティビットを各サブコードブロックに割り当てるように構成される。
本開示はまた、方法を提供する。一実施形態では、方法は、データ記憶コントローラの電子プロセッサを用いて、キー値（ＫＶ）データベースに記憶されるデータを受信することと、データを複数のサブコードブロックに分離することと、パリティビットを複数のサブコードブロックの各サブコードブロックに割り当てることと、を含む。
本開示はまた、キー値名前空間にデータを記憶することをサポートするメモリデバイスを提供する。メモリデバイスは、メモリ及びコントローラを含む。メモリは、キー値（ＫＶ）データベースを含む。コントローラは、ＫＶデータベースにユーザデータを書き込むときに、パリティをユーザデータに割り当てる第１のＥＣＣ符号化プロセスを実行するように構成される。
このようにして、本開示の様々な態様は、少なくともデータ記憶デバイスの技術分野並びにそれらの設計及びアーキテクチャにおいて改善をもたらす。本開示は、ファームウェア（すなわち、プロセッサ上で実行されるコード）によって制御されるハードウェア又は回路、コンピュータシステム及びネットワーク、並びにハードウェア実施方法、信号処理回路、メモリアレイ、特定用途向け集積回路、フィールドプログラマブルゲートアレイなどを含む様々な形態で実施することができる。上述の概要は、本開示の様々な態様の一般的な概念を提供することのみを意図したものであり、いかなる方法でも本開示の範囲を限定するものではない。
本開示のいくつかの実施形態による、ＥＣＣ符号化／復号化を有するデータ記憶デバイスを含むシステムのブロック図である。
本開示のいくつかの実施形態による、異なる長さの例示的なＬＤＰＣコードの訂正能力を示すグラフである。
本開示のいくつかの実施形態による、非対称パリティ割り当てを有する符号語を示す図である。
本開示のいくつかの実施形態による、非対称パリティ割り当てプロセスを示すフローチャートである。
本開示のいくつかの実施形態による、空間結合ＬＤＰＣ構造を有するパリティ検査行列の例を示す図である。
本開示のいくつかの実施形態による、別の非対称パリティ割り当てプロセスを示すフローチャートである。
本開示のいくつかの実施形態による、代替の例示的な空間結合ＬＤＰＣ構造を示す図である。
本開示のいくつかの実施形態による、別の非対称パリティ割り当てプロセスを示すフローチャートである。
以下の説明では、本開示の１つ以上の態様の理解を提供するために、データ記憶デバイス構成、コントローラ動作などのような多数の詳細が記載される。これらの具体的な詳細は単なる例示であり、本出願の範囲を限定することを意図するものではないことは、当業者には容易に明らかであろう。具体的には、メモリデバイスに関連付けられた機能は、ハードウェア（例えば、アナログ回路又はデジタル回路）、ハードウェアとソフトウェアとの組み合わせ（例えば、非一時的コンピュータ可読媒体に記憶され、処理回路又は制御回路によって実行される、プログラムコード又はファームウェア）、又は任意の他の好適な手段によって実行され得る。以下の説明は、本開示の様々な態様の一般的な概念を提供することのみを意図するものであり、いかなる方法でも本開示の範囲を限定するものではない。
図１は、本開示のいくつかの実施形態による、ＥＣＣ符号化／復号化を有するデータ記憶デバイス１０２を含むシステム１００のブロック図である。図１の実施例では、システム１００は、データ記憶デバイス１０２及びホストデバイス１５０（「外部電子デバイス」とも呼ばれる）を含む。データ記憶デバイス１０２は、コントローラ１２０、及びコントローラ１２０に結合されたメモリ１０４（例えば、不揮発性メモリ）を含む。
コントローラ１２０によって提供される構造的特徴及び機能的特徴の一実施例を図１に示す。ただし、コントローラ１２０は、図１のコントローラ１２０によって提供される構造的特徴及び機能的特徴に限定されない。コントローラ１２０は、図１に示されていない、少数又は追加の構造的特徴及び機能的特徴を含み得る。
データ記憶デバイス１０２及びホストデバイス１５０は、バス接続又はワイヤレス接続などの接続（例えば、通信経路１１０）を介して動作可能に結合され得る。いくつかの実施例では、データ記憶デバイス１０２は、ホストデバイス１５０内に埋め込まれ得る。代替的に、他の実施例では、データ記憶デバイス１０２は、ホストデバイス１５０から取り外し可能であり得る（すなわち、ホストデバイス１５０に「取り外し可能に」結合される）。一実施例として、データ記憶デバイス１０２は、取り外し可能なユニバーサルシリアルバス（ＵＳＢ）構成によって、ホストデバイス１５０に取り外し可能に結合され得る。いくつかの実装態様では、データ記憶デバイス１０２は、ソリッドステートドライブ（ＳＳＤ）を含むか、又はそれに対応し得るが、このＳＳＤは、埋め込みストレージドライブ（例えば、モバイル埋め込みストレージドライブ）、エンタープライズ記憶ドライブ（ＥＳＤ）、クライアントストレージデバイス、又はクラウドストレージドライブ、又は他の好適なストレージドライブとして使用され得る。
データ記憶デバイス１０２は、有線通信経路及び／又はワイヤレス通信経路などの通信経路１１０を用いてホストデバイス１５０に結合されるように構成され得る。例えば、データ記憶デバイス１０２は、インターフェース１０８がホストデバイス１５０に通信可能に結合されたときなど、データ記憶デバイス１０２とホストデバイス１５０との間の通信経路１１０を介した通信を可能にするインターフェース１０８（例えば、ホストインターフェース）を含み得る。
ホストデバイス１５０は、電子プロセッサ及びメモリを含み得る。メモリは、電子プロセッサによって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリは、単一のメモリであってもよいか、又は１つ以上の不揮発性メモリ、１つ以上の揮発性メモリ、若しくはこれらの組み合わせなどの１つ以上のメモリを含み得る。ホストデバイス１５０は、データ記憶デバイス１０２のメモリ１０４へのデータの消去、データの読み出し、又はデータの書き込みのための１つ以上の要求１３４など、１つ以上のコマンドをデータ記憶デバイス１０２に発行し得る。例えば、１つ以上の要求１３４は、ユーザデータ１３２に関連付けられたキー値（ＫＶ）又は読み出しアドレスを含むことができ、ユーザデータ１３２は、写真全体、記録全体、又はファイル全体である。更に、ホストデバイス１５０は、メモリ１０４に記憶されるユーザデータ１３２などのデータを提供するか、又はメモリ１０４から読み出されるデータを要求するように構成され得る。ホストデバイス１５０は、モバイルスマートフォン、音楽プレーヤ、ビデオプレーヤ、ゲーム機、電子書籍リーダ、パーソナルデジタルアシスタント（ＰＤＡ）、ラップトップコンピュータ若しくはノートブックコンピュータなどのコンピュータ、これらの任意の組み合わせ、又は他の好適な電子デバイスを含み得る。
ホストデバイス１５０は、メモリ１０４からの読み出し、及びメモリ１０４への書き込みを可能にするメモリインターフェースを用いて通信する。いくつかの実施例では、ホストデバイス１５０は、ユニバーサルフラッシュストレージ（ＵＦＳ）ホストコントローラインターフェース仕様などの工業規格に準拠して動作し得る。他の実施例では、ホストデバイス１５０は、セキュアデジタル（ＳＤ）ホストコントローラ仕様又は他の好適な工業規格などの１つ以上の他の仕様に準拠して動作し得る。ホストデバイス１５０はまた、任意の他の好適な通信プロトコルによって、メモリ１０４と通信し得る。
データ記憶デバイス１０２のメモリ１０４は、不揮発性メモリ（例えば、ＮＡＮＤ、ＢｉＣＳファミリーのメモリ、又は他の好適なメモリ）を含み得る。いくつかの実施例では、メモリ１０４は、任意のタイプのフラッシュメモリとし得る。例えば、メモリ１０４は、二次元（２Ｄ）メモリ又は三次元（３Ｄ）フラッシュメモリとし得る。メモリ１０４は、１つ以上のメモリダイ１０３を含み得る。１つ以上のメモリダイ１０３の各々は、１つ以上のブロック（例えば、１つ以上の消去ブロック）を含み得る。各ブロックは、記憶素子１０７Ａ～１０７Ｎの代表的なグループなどの記憶素子の１つ以上のグループを含み得る。記憶素子１０７Ａ～１０７Ｎのグループは、ワード線として構成され得る。記憶素子１０７Ａ～１０７Ｎのグループは、それぞれ代表的な記憶素子１０９Ａ及び１０９Ｎなどの複数の記憶素子（例えば、本明細書で「ストリング」と称されるメモリセル）を含み得る。
メモリ１０４は、１つ以上のメモリダイ１０３の動作を支持するための読み出し／書き込み回路１４０などの支持回路を含み得る。単一の構成要素として示されているが、読み出し／書き込み回路１４０は、読み出し回路及び書き込み回路など、メモリ１０４の別個の構成要素に分割され得る。読み出し／書き込み回路１４０は、メモリ１０４の１つ以上のメモリダイ１０３の外部にし得る。代替的に、１つ以上の個々のメモリダイは、他のメモリダイのいずれかにおける任意の他の読み出し及び／又は書き込み動作とは独立して、個々のメモリダイ内の記憶素子から読み出し及び／又は記憶素子に書き込みするように動作可能である、対応する読み出し／書き込み回路を含み得る。
データ記憶デバイス１０２は、バス１０６、メモリインターフェース１２２（例えば、インターフェース回路）、別の構造、又はこれらの組み合わせを用いてメモリ１０４（例えば、１つ以上のメモリダイ１０３）に結合されたコントローラ１２０を含む。例えば、バス１０６は、コントローラ１２０が、１つ以上のメモリダイ１０３の各々と、他のメモリダイ１０３との通信と並列かつ独立して通信することを可能にするために、複数の別個のチャネルを含み得る。いくつかの実装態様では、メモリ１０４は、フラッシュメモリとし得る。
コントローラ１２０は、メモリインターフェース１２２を用いてホストデバイス１５０からデータ及び命令を受信し、ホストデバイス１５０にデータを送信するように構成されている。例えば、コントローラ１２０は、インターフェース１０８を用いてホストデバイス１５０にデータを送信することができ、コントローラ１２０は、インターフェース１０８を用いてホストデバイス１５０からデータを受信し得る。
コントローラ１２０は、メモリインターフェース１２２を用いてメモリ１０４にデータ及びコマンド（例えば、メモリ動作１３６）を送信するように構成される。例えば、コントローラ１２０は、メモリインターフェース１２２を用いてデータ及び書き込みコマンドを送信して、メモリ１０４にデータをメモリ１０４の指定されたアドレスに記憶させるように構成されている。書き込みコマンドは、データを記憶することになるメモリ１０４の一部分の物理アドレス（例えば、メモリ１０４のワード線の物理アドレス）を指定し得る。
コントローラ１２０は、メモリインターフェース１２２を用いてメモリ１０４に読み出しコマンドを送信して、メモリ１０４の指定されたアドレスからデータにアクセスするように構成されている。読み出しコマンドは、メモリ１０４の領域の物理アドレス（例えば、メモリ１０４のワード線の物理アドレス）を指定し得る。コントローラ１２０はまた、メモリインターフェース１２２を用いて、バックグラウンドスキャン動作、ガベージコレクション動作、及び／若しくは摩耗平準化動作、又は他の好適なメモリ動作に関連付けられたメモリ１０４にデータ及びコマンドを送信するように構成され得る。
コントローラ１２０は、メモリ１２４、エラー訂正コード（ＥＣＣ）エンジン１２６、及びプロセッサ１２８を含み得る。メモリ１２４は、プロセッサ１２８によって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリ１２４は、フラッシュ変換レイヤ１６０及び名前空間データベース１６２を含み得る。フラッシュ変換レイヤ１６０は、プロセッサ１２８によって実行可能であるハードウェア回路又は命令であり得る。フラッシュ変換レイヤ１６０は、プロセッサ１２８に、メモリ１０４の異なる物理領域に関連付けられた名前空間データベース１６２内の名前空間（すなわち、キー値（ＫＶ）名前空間及びブロックＩＯ名前空間）を設定させることができる。いくつかの例では、ホストデバイス１５０は、プロセッサ１２８にＫＶ名前空間及びブロックＩＯ名前空間を含む名前空間を設定させるための要求１３４内にコマンドを含む。他の例では、フラッシュ変換レイヤ１６０は、ホストデバイス１５０からの要求１３４内のキーの受信に応答して、プロセッサ１２８に、ＫＶ名前空間及びブロックＩＯ名前空間を含む名前空間を設定させてもよい。
ＫＶ名空間は、データ記憶デバイス１０２内のＫＶデータベースを表し、各ＫＶ名前空間は、複数のアドレスにわたるデータの量に関連付けられたキーを含み、データは、このキーに従ってインデックス付けされる。いくつかの例では、各ＫＶ名前空間はまた、複数のキー値ペアを含み得る。各ブロックＩＯ名前空間は、論理アドレス範囲を含み、ホストデバイス１５０は、論理アドレス範囲内の任意のアドレスにアクセスしてもよい。
フラッシュ変換レイヤ１６０はまた、要求１３４及びユーザデータ１３２のサイズのうちの一方に基づいて、ＫＶ名前空間又はブロックＩＯ名前空間のうちの一方を選択又は生成してもよい。例えば、要求１３４がキーを含み、ユーザデータ１３２のサイズが閾値（例えば、４ＫＢ）以上である場合、フラッシュ変換レイヤ１６０は、キーに関連付けられたＫＶ名前空間のうちの１つを生成する（キーが新しいとき）か、又は選択する（キーが以前に見られたとき）。或いは、要求１３４がキーを含み、ユーザデータ１３２のサイズが閾値（例えば、４ＫＢ）未満である場合、フラッシュ変換レイヤ１６０は、キー及び単一のアドレスに関連付けられたブロックＩＯ名前空間のうちの１つを生成する（キーが新しいとき）か、又は選択する（キーが以前に見られたとき）。更に、要求１３４が単一のアドレスを含む場合、フラッシュ変換レイヤ１６０は、アドレスに関連付けられたブロックＩＯ名前空間のうちの１つを生成する（アドレスが新しいとき）か、又は選択する（アドレスが以前に見られたとき）。他の例では、要求１３４はまた、ユーザデータ１３２をブロックＩＯ名前空間又はＫＶ名前空間に保存することを要求する。
ＫＶ名前空間又はブロックＩＯ名前空間のいずれかを生成又は選択すると、フラッシュ変換レイヤ１６０は、ＥＣＣエンジン１２６を制御して、メモリ動作１３６及びメモリインターフェース１２２を用いて、選択された名前空間及びユーザデータ１３２に基づいてＥＣＣ符号化／復号化を実行させてもよい。いくつかの例では、ＥＣＣエンジン１２６は、本明細書で「非対称ＥＣＣ符号化／復号化」と呼ばれ、図３～図８に関して以下により詳細に説明されるキー値（ＫＶ）名前空間の選択に基づいて、メモリ動作１３６を用いて非対称ＥＣＣ符号化／復号化を実行してもよい。更に、これらの例では、ＥＣＣエンジン１２６はまた、本明細書で「ＳＣ－ＬＤＰＣ非対称ＥＣＣ符号化／復号化」と呼ばれ、図５～図８に関して以下により詳細に説明されるＫＶ名前空間の選択に基づいて、メモリ動作１３６を有する空間結合低密度パリティ検査（ＳＣ－ＬＤＰＣ）コードを使用して、ＥＣＣ符号化／復号化を実行してもよい。更に、いくつかの例では、メモリ１２４に記憶された任意のアプリケーションとは別個の異なるアプリケーション又は回路は、ＥＣＣエンジン１２６を制御して、本明細書で説明するように非対称ＥＣＣ符号化／復号化又はＳＣ－ＬＤＰＣ非対称ＥＣＣ符号化／復号化を実行し得る。
データ記憶デバイス１０２内のＫＶデータベースの取得コマンドは、値が開始から完全にある点まで読み出され、インデックスに基づいて読み出されないことを必要とする。本明細書に記載の方法は、ＫＶデータベース取得コマンドの固有の構造を使用して、データ記憶デバイス１０２のより良好な性能、待ち時間、電力消費、及び訂正能力を提供する。
より長いＥＣＣは、短いＥＣＣよりも良好に機能し、復号失敗が少なくなる。例えば、図２は、Ｘ４メモリダイについての様々なＥＣＣ長の一例を示すグラフ２００である。グラフ２００のｙ軸２０２は、凡例２０６によって定義される各コード長のブロックエラー率（ＢＬＥＲ）を提供する。グラフ２００のｘ軸２０４は、凡例２０６によって定義される各コード長のビットエラー率（ＢＥＲ）を提供する。見られるように、より長いＥＣＣは、より短いＥＣＣよりも大きい訂正能力を有する。
図３は、コードブロック３００のサブコード間にコードパリティを非対称に割り当てる例を提供する。サブコード構造は、例えば、データのより小さなセクションが、それらを局所的に復号するために使用することができる局所パリティビットを有するコード構造である（例えば、他のサブコードのデータなし）。更に、いくつかのサブコードを一緒に接続する結合パリティビットが存在してもよく、その結果、サブコードはまた、より良好な訂正能力のためのより長いコードとして一緒に復号されてもよい。コードブロック３００は、複数のサブコード３０２（最終サブコード３０２Ｎまでの範囲の第１のサブコード３０２Ａ、第２のサブコード３０２Ｂなど）を含む。コードブロック３００は、任意の数のサブコード３０２を有し得る。各サブコードは、データブロック３０４及びパリティブロック３０６を含む。例えば、第１のサブコード３０２Ａは、第１のデータブロック３０４Ａ及び第１のパリティブロック３０６Ａを有し、第２のサブコード３０２Ｂは、第２のデータブロック３０４Ｂ及び第２のパリティブロック３０６Ｂを有し、最終サブコード３０２Ｎは、最終データブロック３０４Ｎ及び最終パリティブロック３０６Ｎを有する。更に、コードブロック３００は、最終パリティブロック３０６Ｎに続くグローバルパリティブロック３０８を含む。
いくつかの例では、パリティは、各サブコード間で均一に分布される。例えば、第１のサブコード３０２Ａ、第２のサブコード３０２Ｂ、及び最終サブコード３０２Ｎは各々、等量のパリティを割り当てられる。他の実施例では、第２のサブコード３０２Ｂ及び最終サブコード３０２Ｎなどの、後にもたらされるサブコードよりも、第１のサブコード３０２Ａなどのより早いサブコードにより多くのパリティが割り当てられる。パリティ割り当ては、パリティが各サブコード３０２に割り当てられるにつれて直線的に減少し得る。他の例では、パリティの減少は非線形であり得、第１のパリティブロック３０６Ａ及び第２のパリティブロック３０６Ｂは、等しい数のパリティビット（例えば、Ｎ個のパリティビット）を有し、後続のパリティブロック３０６は、より少ないパリティビット（例えば、０．７５Ｎ個のパリティビット）を有する。したがって、第１のパリティブロック３０６Ａは、第２のパリティブロック３０６Ｂより大きい（すなわち、より多くのパリティビットを含む）か、又は等しく（すなわち、同じ数のパリティビットを含む）、第２のパリティブロック３０６Ｂは、最終パリティブロック３０６Ｎよりも大きい。ＫＶデータベース内のコードが連続して読み出されると、最初のサブコード３０２（第１のサブコード３０２Ａなど）は、それ自体で読み出され得るため、後続のサブコード３０２なしで復号され得、その結果、長さが短くなる。更に、後続のサブコードは、常に前のコードの後に読み出されるため、前のサブコードを使用することができ、より長いコード長を有することができる。したがって、後続のサブコードは、同じ量の訂正に対してより少ないパリティを必要とする。したがって、割り当てられる全体的なパリティが限られているため、より多くのパリティが早期のサブコード３０２に割り当てられて、それらの訂正性を高める。
図４は、本開示の様々な態様による、非対称パリティ割り当てプロセス４００（すなわち、非対称ＥＣＣ符号化／復号化）を示すフローチャートである。図４は、図１のコントローラ１２０に関して説明される。
図４に示されるように、非対称パリティ割り当てプロセス４００は、（ブロック４０２において）メモリ１０４に記憶されるデータを受信するコントローラ１２０を含む。データは、例えば、ユーザデータ１３２であり得る。非対称パリティ割り当てプロセス４００は、コントローラ１２０が、（ブロック４０４において）サブコードブロック３０２などのサブコードブロックにデータを分離することを含む。
非対称パリティ割り当てプロセス４００は、コントローラ１２０が、パリティビットをサブコードブロック間に非対称に挿入することを含む。例えば、第１のパリティブロック３０６Ａは第１のサブコード３０２Ａに追加され（すなわち、割り当てられ）、第２のパリティブロック３０６Ｂは第２のサブコード３０２Ｂに追加され、最終パリティブロック３０６Ｎは最終サブコード３０２Ｎに追加される。いくつかの例では、グローバルパリティブロック３０８は、データに追加される。
非対称パリティ割り当てプロセス４００は、コントローラ１２０が、サブコードブロックをメモリ１０４に書き込むことを含む。いくつかの例では、コントローラ１２０は、サブコードブロックをメモリ１２４に書き込む。他の例では、コントローラ１２０は、サブコードブロックをホストデバイス１５０のメモリに書き込む。非対称パリティ割り当てプロセス４００は、コントローラ１２０が、連続した順序でサブコードブロックを復号する（例えば、連続順序、最初／最後の順序、又は他の一連の順序）ことを含む。いくつかの例では、第１のデータブロック３０４Ａ及び第１のパリティブロック３０６Ａを含む第１のサブコード３０２Ａのみが、コントローラ１２０によって復号される。他の例では、第２のデータブロック３０４Ｂ及び第２のパリティブロック３０６Ｂを含む第１のサブコード３０２Ａ及び第２のサブコード３０２Ｂの両方が復号される。いくつかの例では、コードブロック３００全体が復号される。
非対称パリティ割り当てはまた、ＳＣ－ＬＤＰＣコードを使用して実装され得る。ＳＣ－ＬＤＰＣコードは、タイルから構成される。図５は、本開示の様々な態様による、例示的なＳＣ－ＬＤＰＣパリティ検査行列構造５００を提供する。ＳＣ－ＬＤＰＣパリティ検査行列構造５００は、第１のタイル５０２Ａ、第２のタイル５０２Ｂ、第３のタイル５０２Ｃ、第４のタイル５０２Ｄ、及び第５のタイル５０２Ｅなどの複数のタイル５０２を含む。各タイル５０２には、偏りなくパリティが割り当てられる。具体的には、ＳＣ－ＬＤＰＣパリティ検査行列構造５００の先頭のタイルには、より多くのパリティ（例えば、パリティ検査行列のより多くの列）が割り当てられ、末尾に向かうタイルには、より少ないパリティが割り当てられる。例えば、第１のタイル５０２Ａは最も多くのパリティを受け取り、第５のタイル５０２Ｅは最も少ないパリティを受け取る。
図６は、本開示の様々な態様による、非対称パリティ割り当てプロセス６００（すなわち、ＳＣ－ＬＤＰＣ非対称ＥＣＣ符号化／復号化）を示すフローチャートである。図６は、図１のコントローラ１２０に関して説明される。
図６に示されるように、非対称パリティ割り当てプロセス６００は、（ブロック６０２において）メモリ１０４に記憶されるデータを受信するコントローラ１２０を含む。データは、例えば、ユーザデータ１３２であり得る。非対称パリティ割り当てプロセスは、コントローラ１２０が、（ブロック６０４において）複数のタイル５０２などの空間タイルにデータを分離することを含む。
非対称パリティ割り当てプロセス６００は、（ブロック６０６において）コントローラ１２０が、複数の空間タイル５０２の各々にパリティビットを非対称に割り当てることを含む。非対称パリティ割り当てプロセス６００は、（ブロック６０８において）コントローラ１２０が、複数の空間タイル５０２をメモリ１０４に書き込むことを含む。いくつかの例では、複数の空間タイル５０２の各々は、連続した順序でメモリ１０４に書き込まれる（例えば、連続順序、最初／最後の順序、又は他の一連の順序）。例えば、第１のタイル５０２Ａが最初にメモリ１０４に書き込まれ、第２のタイル５０２Ｂが２番目にメモリ１０４に書き込まれる、などである。いくつかの例では、コントローラ１２０は、複数の空間タイル５０２をメモリ１２４に書き込む。他の例では、コントローラ１２０は、複数の空間タイル５０２をホストデバイス１５０のメモリに書き込む。非対称パリティ割り当てプロセス６００は、コントローラ１２０が、（ブロック６１０において）複数の空間タイル５０２を順次復号することを含む。いくつかの例では、タイルは、スライディングウィンドウプロセスで復号される。
図７は、本開示の様々な態様による、別の例示的なＳＣ－ＬＤＰＣパリティ検査行列構造７００を示す。ＳＣ－ＬＤＰＣパリティ検査行列構造７００は、第１のタイル７０２Ａ、第２のタイル７０２Ｂ、第３のタイル７０２Ｃ、及び第４のタイル７０２Ｄなどの複数のタイル７０２を含む。各タイル７０２には、偏りなくパリティが割り当てられる。ＳＣ－ＬＤＰＣコード内の最初及び最後のタイルは、本質的により多くのパリティを有し、最初にメモリ１０４に記憶され得る。図７の例では、第１のタイル７０２Ａ及び第４のタイル７０２Ｄは、第２のタイル７０２Ｂ及び第３のタイル７０２Ｃよりも多くのパリティを含む。第１のタイル７０２Ａ及び第４のタイル７０２Ｄがより多くのパリティを含むため、それらは最初にメモリ１０４に書き込まれる。
図８は、本開示の様々な態様による、非対称パリティ割り当てプロセス８００を示すフローチャートである。図８は、図１のコントローラ１２０に関して説明される。
図８に示されるように、非対称パリティ割り当てプロセス８００は、（ブロック８０２において）メモリ１０４に記憶されるデータを受信するコントローラ１２０を含む。データは、例えば、ユーザデータ１３２であり得る。非対称パリティ割り当てプロセスは、コントローラ１２０が、（ブロック８０４において）複数のタイル７０２などの空間タイルにデータを分離することを含む。
非対称パリティ割り当てプロセス８００は、（ブロック８０６において）コントローラ１２０が、複数の空間タイル７０２の各々にパリティビットを非対称に割り当てることを含む。非対称パリティ割り当てプロセス８００は、（ブロック８０８において）コントローラ１２０が、第１の空間タイル（すなわち、第１のタイル７０２Ａ）をメモリ１０４に書き込むことを含む。非対称パリティ割り当てプロセス８００は、（ブロック８１０において）コントローラ１２０が、最後の空間タイル（すなわち、第４のタイル７０２Ｄ）をメモリ１０４に書き込むことを含む。上述のように、ＳＣ－ＬＤＰＣパリティ検査行列構造５００、７００内の最初及び最後の空間タイルは、本質的により多くのパリティを有する。最初の空間タイルの直後に最後の空間タイルを記憶することにより、記憶されたメモリブロックの開始時により多くのパリティが割り当てられる。
非対称パリティ割り当てプロセス８００は、（ブロック８１２において）コントローラ１２０が、残りの空間タイル７０２をメモリ１０４に書き込むことを含む。いくつかの例では、コントローラ１２０は、複数の空間タイル７０２をメモリ１２４に書き込む。他の例では、コントローラ１２０は、複数の空間タイル７０２をホストデバイス１５０のメモリに書き込む。いくつかの例では、残りの空間タイル７０２の各々は、連続した順序でメモリ１０４に書き込まれる（例えば、連続順序、最初／最後の順序、又は他の一連の順序）。例えば、第４のタイル７０２Ｄに続いて、コントローラ１２０は、第２のタイル７０２Ｂをメモリ１０４に書き込み、続いて第３のタイル７０２Ｃを書き込む。非対称パリティ割り当てプロセス８００は、コントローラ１２０が、（ブロック８１４において）複数の空間タイル７０２を、メモリ１０４に書き込まれた順序に復号することを含む。いくつかの例では、タイルは、スライディングウィンドウプロセスで復号される。
本明細書に説明されるプロセス、システム、方法、ヒューリスティックなどに関して、かかるプロセスのステップは、特定の順序付けられたシーケンスに従って発生するものとして説明されているが、かかるプロセスは、本明細書に説明される順序以外の順序で実行されると説明されたステップを用いて実施され得ることを理解されたい。更に、特定のステップが同時に実行されてもよく、他のステップが追加されてもよく、又は本明細書に説明される特定のステップを省略することができることを理解されたい。すなわち、本明細書のプロセスの説明は、特定の実施形態を例示する目的で提供され、特許請求の範囲を限定するものと解釈されるべきではない。
したがって、上の説明は例示的であり、限定的ではないことが意図されることを理解されたい。提供される実施例以外の多くの実施形態及び用途は、上の説明を読むことで明らかとなるであろう。範囲は、上の説明を参照して決定されるべきではなく、その代わりに、添付の特許請求の範囲を参照して、かかる特許請求の範囲が権利を与えられる等価物の全範囲とともに決定されるべきである。将来の開発が本明細書で考察される技術において生じ、開示されたシステム及び方法がそのような将来の実施形態に組み込まれることが予想及び意図されている。要約すると、用途は、修正及び変形が可能であることを理解されたい。
特許請求の範囲で使用される全ての用語は、本明細書でなされる反対の明示的な指示がない限り、本明細書に説明される技術において知識豊富な者によって理解されるような、最も広い合理的な構造及びそれらの通常の意味が与えられることを意図している。具体的には、「ａ」、「ｔｈｅ」、「ｓａｉｄ」などのような単数形冠詞の使用は、請求項の反対の明示的な限定を列挙しない限り、示された要素のうちの１つ以上を列挙するために読み取られるべきである。
要約書は、読者が技術的開示の性質を迅速に確認することができるように提供される。請求項の範囲又は意味を解釈又は限定するために使用されないことが理解されよう。加えて、上述の［発明を実施するための形態］において、様々な機能が、本開示を合理化する目的で様々な実施形態において一緒にグループ化されていることが分かり得る。本開示の方法は、請求される実施形態が各請求項に明示的に列挙されているよりも多くの機能を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映されるように、本発明の主題は、開示される単一の実施形態の全ての機能よりも少ないことにある。したがって、以下の特許請求の範囲は、「発明を実施するための形態」に組み込まれ、各特許請求の範囲は、個別に請求される主題として独立している。

Claims (16)

  1. データ記憶コントローラであって、
    メモリとインターフェースするように構成されたメモリインターフェースと、
    前記メモリに記憶されたデータに対してＥＣＣ符号化を実行するように構成されたエラー訂正コード（ＥＣＣ）エンジンと、
    フラッシュ変換レイヤ（ＦＴＬ）及び名前空間データベースを含むコントローラメモリと、
    前記ＥＣＣエンジン及び前記コントローラメモリに通信可能に接続された電子プロセッサであって、前記電子プロセッサは、前記ＦＴＬを実行するときに、
    記憶されるデータを受信し、
    前記データを複数のサブコードブロックに分離し、
    前記ＥＣＣエンジンによって生成されたパリティビットを、前記複数のサブコードブロックの各サブコードブロックに割り当てる、ように構成されている、電子プロセッサと
    を備え、
    前記複数のサブコードブロックは、空間結合低密度パリティ検査（ＳＣ－ＬＤＰＣ）構造の一部である複数のタイルである、データ記憶コントローラ。
  2. 前記パリティビットは、前記複数のタイルの各タイルに不均一に割り当てられる、請求項１に記載のデータ記憶コントローラ。
  3. 前記複数のタイルのうちの第１のタイルには、前記複数のタイルの最後のタイルよりも多くのパリティビットが割り当てられる、請求項２に記載のデータ記憶コントローラ。
  4. 前記電子プロセッサは、前記ＦＴＬを実行するときに、
    前記パリティビットを前記複数のタイルの各タイルに割り当てた後、前記複数のタイルのうちの第１のタイルを前記メモリに書き込み、
    前記複数のタイルの前記第１のタイルを前記メモリに書き込んだ後、前記複数のタイルのうちの最後のタイルを前記メモリに書き込む、ように更に構成されている、請求項１～３のいずれか一項に記載のデータ記憶コントローラ。
  5. 前記電子プロセッサは、前記ＦＴＬを実行するときに、
    前記パリティビットを前記複数のタイルの各タイルに割り当てた後、前記複数のタイルを前記メモリに書き込み、前記複数のタイルは、メモリに順次書き込まれる、ように更に構成されている、請求項１～３のいずれか一項に記載のデータ記憶コントローラ。
  6. 前記電子プロセッサは、前記ＦＴＬを実行するときに、
    スライディングウィンドウプロセスを使用して、前記複数のタイルが前記メモリに書き込まれた順序で前記メモリから前記複数のタイルを復号する、ように更に構成されている、請求項５に記載のデータ記憶コントローラ。
  7. 方法であって、
    データ記憶コントローラの電子プロセッサを用いて、キー値（ＫＶ）データベースに記憶されるデータを受信することと、
    前記データを複数のサブコードブロックに分離することと、
    パリティビットを前記複数のサブコードブロックの各サブコードブロックに割り当てることと
    を含み、
    前記複数のサブコードブロックは、空間結合低密度パリティ検査（ＳＣ－ＬＤＰＣ）構造の一部である複数のタイルである、方法。
  8. 前記パリティビットは、前記複数のタイルの各タイルに不均一に割り当てられる、請求項７に記載の方法。
  9. 前記複数のタイルのうちの第１のタイルには、前記複数のタイルの最後のタイルよりも多くのパリティビットが割り当てられる、請求項８に記載の方法。
  10. 前記パリティビットを前記複数のタイルの各タイルに割り当てた後に、前記複数のタイルを前記キー値（ＫＶ）データベースに書き込むことと
    を更に含む、請求項７～９のいずれか一項に記載の方法。
  11. 前記タイルを前記ＫＶデータベースに書き込むことは、
    前記複数のタイルのうちの第１のタイルを前記ＫＶデータベースに書き込むことと、
    前記複数のタイルの前記第１のタイルを前記ＫＶデータベースに書き込んだ後、前記複数のタイルのうちの最後のタイルを前記ＫＶデータベースに書き込むことと
    を含む、請求項１０に記載の方法。
  12. 前記複数のタイルが前記ＫＶデータベースに書き込まれた順序で前記ＫＶデータベースから前記複数のタイルを復号すること
    を更に含み、前記複数のタイルは、スライディングウィンドウプロセスを使用して復号される、請求項１１に記載の方法。
  13. キー値名前空間へのデータの記憶をサポートするメモリデバイスであって、前記メモリデバイスは、
    キー値（ＫＶ）データベースを含むメモリと、
    前記ＫＶデータベースにユーザデータを書き込むときに、パリティを前記ユーザデータに割り当てる第１のエラー訂正コード（ＥＣＣ）符号化プロセスを実行するように構成されたコントローラと
    を備え、
    前記コントローラは、前記ユーザデータを外部電子デバイス内に位置する第２のＫＶデータベースに書き込むときに、前記ユーザデータにパリティを割り当てる第２のＥＣＣ符号化プロセスを実行するように更に構成されている、メモリデバイス。
  14. 前記第１のＥＣＣ符号化プロセスは、前記ユーザデータの最初に、前記ユーザデータの最後よりも多くのパリティビットを割り当てる、請求項１３に記載のメモリデバイス。
  15. キー値名前空間へのデータの記憶をサポートするメモリデバイスであって、前記メモリデバイスは、
    キー値（ＫＶ）データベースを含むメモリと、
    前記ＫＶデータベースにユーザデータを書き込むときに、パリティを前記ユーザデータに割り当てる第１のエラー訂正コード（ＥＣＣ）符号化プロセスを実行するように構成されたコントローラと
    を備え、
    前記ユーザデータを前記ＫＶデータベースに書き込むときに、前記パリティを前記ユーザデータに割り当てる前記第１のＥＣＣ符号化プロセスを実行するために、前記コントローラは、
    前記ユーザデータを、空間結合低密度パリティ検査（ＳＣ－ＬＤＰＣ）構造の複数のタイルに分離する、メモリデバイス。
  16. 前記ユーザデータを前記ＫＶデータベースに書き込むときに、前記パリティを前記ユーザデータに割り当てる前記第１のＥＣＣ符号化プロセスを実行するために、前記コントローラは、
    前記複数のタイルのうちの第１のタイルを前記ＫＶデータベースに書き込み、
    前記第１のタイルを前記ＫＶデータベースに書き込んだ後、前記複数のタイルのうちの最後のタイルを前記ＫＶデータベースに書き込む、ように更に構成されている、請求項１５に記載のメモリデバイス。
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