JP7402635B2

JP7402635B2 - Solid-state imaging device, imaging device, and method for suppressing white scratches

Info

Publication number: JP7402635B2
Application number: JP2019143729A
Authority: JP
Inventors: 俊希新井; 成亨為村; 圭忠峰尾; 悠葵本田; 和典宮川; 俊久渡部; 正和難波; 節久保田
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2019-08-05
Filing date: 2019-08-05
Publication date: 2023-12-21
Anticipated expiration: 2039-08-05
Also published as: JP2021027156A

Description

本発明は、固体撮像素子および撮像装置、ならびに白キズ抑制方法に関し、詳しくは、画素サイズを微細化することで撮像素子のコンパクト化および多画素化を図り、高精細な画像を撮像し得る光電変換部を備えた固体撮像素子および撮像装置、ならびに白キズ抑制方法に関するものである。 The present invention relates to a solid-state imaging device , an imaging device, and a method for suppressing white scratches , and more particularly, the present invention relates to a photoelectric sensor capable of capturing high-definition images by miniaturizing the pixel size to make the imaging device more compact and to increase the number of pixels. The present invention relates to a solid-state imaging device and an imaging device including a conversion unit , and a method for suppressing white scratches .

従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、高精細な画像を撮影することができるように、画素サイズの微細化および多画素化を図るための技術開発が進められてきた。しかし、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、裏面照射型や光電変換膜積層型の構造のものが注目されており、研究開発が進められている（下記非特許文献１、２を参照）。 2. Description of the Related Art Conventionally, in solid-state imaging devices such as CMOS imaging devices, technological developments have been made to reduce the pixel size and increase the number of pixels so that high-definition images can be captured. However, as the pixel size has become smaller, the area of the photoelectric conversion section that converts light into electrical signals has become smaller, leading to a decrease in sensitivity, which has become a problem, so in order to improve sensitivity, Backside illumination type and photoelectric conversion film laminated type structures are attracting attention, and research and development is progressing (see Non-Patent Documents 1 and 2 below).

このような光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（下記特許文献１を参照）。
下記非特許文献１に開示された技術は、本願の図１１に示すように、電荷増倍作用を有する光電変換膜３２０を画素回路３１０の画素電極３０３上に積層した画素構造を備えており、画素電極３０３に浮遊拡散容量３０８が接続されている。また、光電変換膜３２０は、正孔注入阻止層としての酸化ガリウム層３０４、光電変換層兼電荷増倍層としての結晶セレン層３０５、および膜電極としてのＩＴＯ層３０６を、この順に積層してなる構造とされている。
画素回路３１０はｐ型基板３０１上にｎ型ＭＯＳトランジスタ部３０２を形成することで構成されている。なお、画素電極３０３は浮遊拡散容量３０８と電気的に接続されている。また、ｐ型基板３０１と画素電極３０３の間には絶縁層３０９が設けられている。 Among such photoelectric conversion film stacked solid-state image sensors, one in which each unit pixel is a three-transistor type is known (see Patent Document 1 below).
The technology disclosed in Non-Patent Document 1 below has a pixel structure in which a photoelectric conversion film 320 having a charge multiplication effect is laminated on a pixel electrode 303 of a pixel circuit 310, as shown in FIG. 11 of the present application. A floating diffusion capacitor 308 is connected to the pixel electrode 303 . Further, the photoelectric conversion film 320 includes a gallium oxide layer 304 as a hole injection blocking layer, a crystalline selenium layer 305 as a photoelectric conversion layer and charge multiplication layer, and an ITO layer 306 as a membrane electrode, which are laminated in this order. It is said that the structure is as follows.
The pixel circuit 310 is constructed by forming an n-type MOS transistor section 302 on a p-type substrate 301. Note that the pixel electrode 303 is electrically connected to the floating diffusion capacitance 308. Further, an insulating layer 309 is provided between the p-type substrate 301 and the pixel electrode 303.

図１２は、図１１中、Ａ－Ａ′線の断面の深さ方向に沿ったバンド構造を示すバンド図である。
すなわち図１２は、上記正孔注入阻止層として酸化ガリウム層３０４を、光電変換層兼電荷増倍層として結晶セレン層３０５を、さらに、シリコン半導体材料からなる、浮遊拡散容量３０８とｐ型基板３０１を、各々用いた場合を例にとって説明している。伝導帯の下端と価電子帯の上端の電位が表されており、膜電極（ＩＴＯ層）３０６と画素電極３０３については金属の仕事関数が表されており、画素内部の状態を示す相対的な電位図とされている。
画素電極３０３と浮遊拡散容量３０８の電位は３．３Ｖであり、浮遊拡散容量３０８をリセットした状態のリセット電圧である。膜電極（ＩＴＯ層）３０６には、画素電極３０３を基準とすると－１３Ｖの電圧が印加された状態とされており、膜内の走行キャリアは電子である。 FIG. 12 is a band diagram showing the band structure along the depth direction of the cross section taken along line AA' in FIG.
That is, FIG. 12 shows a gallium oxide layer 304 as the hole injection blocking layer, a crystalline selenium layer 305 as a photoelectric conversion layer and charge multiplication layer, a floating diffusion capacitor 308 made of a silicon semiconductor material, and a p-type substrate 301. The following is an example of the case where each is used. The potentials at the lower end of the conduction band and the upper end of the valence band are shown, and the work functions of the metals are shown for the membrane electrode (ITO layer) 306 and the pixel electrode 303, and relative values indicating the internal state of the pixel are shown. It is considered to be an electrogram.
The potential of the pixel electrode 303 and the floating diffusion capacitance 308 is 3.3V, which is a reset voltage when the floating diffusion capacitance 308 is reset. A voltage of −13 V is applied to the membrane electrode (ITO layer) 306 with respect to the pixel electrode 303, and carriers traveling in the membrane are electrons.

図１３に、膜欠陥がなく、浮遊拡散容量３０８が飽和の状態のバンド構造のバンド図を示す。画素電極３０３と浮遊拡散容量３０８の電位が２．３Ｖの状態とされている。この図１３において、結晶セレン層３０５では、入射光により電子正孔対が発生する。電子が膜内の走行キャリアとして画素電極３０３に向かって走行する。一方、浮遊拡散容量３０８と画素電極３０３の電位は、浮遊拡散容量３０８に信号の電子が入ると、リセット電圧の３．３Ｖから飽和時の２．３Ｖへ、浮遊拡散容量３０８の電位が浅くなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。 FIG. 13 shows a band diagram of a band structure in a state where there are no film defects and the floating diffusion capacitance 308 is saturated. The potentials of the pixel electrode 303 and the floating diffusion capacitor 308 are set at 2.3V. In FIG. 13, in the crystalline selenium layer 305, electron-hole pairs are generated by incident light. Electrons travel toward the pixel electrode 303 as traveling carriers within the film. On the other hand, when signal electrons enter the floating diffusion capacitor 308, the potential of the floating diffusion capacitor 308 and the pixel electrode 303 becomes shallower, from the reset voltage of 3.3V to 2.3V at saturation. change in direction. If the change in potential is within the input range of the readout circuit, it will operate normally.

特開２０１３－０７０１８１号公報Japanese Patent Application Publication No. 2013-070181

K. Nishimura et al., “Advanced features of layered-structure organic-photoconductive-film CMOS image sensor: Over 120dB wide dynamic range function and photoelectric-conversion-controlled global shutter function”, Japanese Journal of Applied Physics, Vol.57, No.10, pp.1002B4-1-1002B4-11, September 2018.K. Nishimura et al., “Advanced features of layered-structure organic-photoconductive-film CMOS image sensor: Over 120dB wide dynamic range function and photoelectric-conversion-controlled global shutter function”, Japanese Journal of Applied Physics, Vol.57, No.10, pp.1002B4-1-1002B4-11, September 2018. S. Imura et al., “High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes”, IEEE Transactions on Electron Devices, Vol.63, No.1, pp.86-91, January 2016.S. Imura et al., “High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes”, IEEE Transactions on Electron Devices, Vol.63, No.1, pp.86-91, January 2016.

しかしながら、上記光電変換膜３２０を画素回路３１０上に成膜する場合、異物が混入するなどして膜に欠陥が生じてしまうことが避けられない。
膜欠陥が生じたことで、浮遊拡散容量３０８の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図１４に示す。
画素電極３０３と浮遊拡散容量３０８の電位が０．０Ｖの場合である。この図１４において、入射光により、結晶セレン層３０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）３０６から画素電極３０３に過剰な電流が流れる。 However, when the photoelectric conversion film 320 is formed on the pixel circuit 310, it is inevitable that defects will occur in the film due to foreign matter being mixed in.
FIG. 14 shows a band diagram showing a band structure when a fluctuation in the potential of the floating diffusion capacitor 308 becomes larger than saturation due to the occurrence of a film defect.
This is a case where the potentials of the pixel electrode 303 and the floating diffusion capacitor 308 are 0.0V. In FIG. 14, electron-hole pairs are generated in the crystal selenium layer 305 due to incident light, but if a film defect occurs, the film resistance decreases, and an excess of A current flows.

浮遊拡散容量３０８と画素電極３０３の電位は、過剰な電流が入ると、リセット電圧の３．３Ｖから、電位が０．０Ｖよりさらに浅くなる方向へ変化する。すると、浮遊拡散容量３０８の電子が溢れて隣の画素へ流入し、さらに隣の隣の画素へ流入することが繰り返される。このような状態となる、画像としては、元々の欠陥の大きさの例えば数百倍にも広がった大きな丸い白キズが発生する。これにより、膜電極（ＩＴＯ層）３０６とｐ型基板３０１が順バイアス状態となるので、過剰な電流が流れ、膜電圧が降下し、膜電圧を、設定された所望の値まで印加することができなくなる。 When an excessive current enters the potential of the floating diffusion capacitor 308 and the pixel electrode 303, the potential changes from the reset voltage of 3.3V to become shallower than 0.0V. Then, the electrons in the floating diffusion capacitor 308 overflow and flow into the next pixel, and then into the next next pixel, which is repeated. In such an image, a large round white flaw that has expanded to, for example, several hundred times the size of the original defect occurs. As a result, the membrane electrode (ITO layer) 306 and the p-type substrate 301 become in a forward bias state, so an excessive current flows and the membrane voltage drops, making it impossible to apply the membrane voltage up to the desired set value. become unable.

図１５は、上記従来技術の撮像素子により撮像された、膜電圧－５Ｖ、４Ｋ解像度の暗時の画像を示す。膜電圧の－５Ｖは、浮遊拡散容量３０８のリセット電圧を基準とした膜電極３０６の電圧である。画像には、大きな丸い白キズが発生している。膜欠陥は白キズの中央部の、本図では視認できない程度の微小な大きさであるが、上述したように、浮遊拡散容量３０８の電子が溢れて、隣の画素、さらにその隣の画素と次々に流入していくことによって、画面上に極めて大きな白キズが出現する。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。 FIG. 15 shows a dark image at a membrane voltage of -5V and 4K resolution, captured by the above-mentioned conventional image sensor. The membrane voltage of -5V is the voltage of the membrane electrode 306 based on the reset voltage of the floating diffusion capacitance 308. There are large round white scratches on the image. The film defect is in the center of the white scratch and is so small that it cannot be seen in this figure, but as mentioned above, the electrons in the floating diffusion capacitance 308 overflow and are connected to the next pixel and then to the next pixel. As the particles flow in one after another, extremely large white scratches appear on the screen.
Further, since the membrane voltage drops, it becomes difficult to apply the membrane voltage up to a set value, and therefore it becomes difficult to apply the voltage necessary to cause the charge multiplication phenomenon. Therefore, it has not been possible to confirm the charge multiplication phenomenon.

本発明は上記事情に鑑みなされたものであり、光電変換膜中に膜欠陥が形成された場合であっても、画面上に大きな白キズが発生するのを防止することができるとともに、膜電圧を、設定された所望の値まで印加することができる、光電変換膜積層型の固体撮像素子および撮像装置、ならびに白キズ抑制方法を提供することを目的とするものである。 The present invention has been made in view of the above circumstances, and even if film defects are formed in the photoelectric conversion film, it is possible to prevent large white scratches from occurring on the screen, and to reduce the film voltage. It is an object of the present invention to provide a photoelectric conversion film stacked solid-state imaging device and an imaging device , and a method for suppressing white scratches, which can apply up to a set desired value.

本発明の固体撮像素子は、
画素回路上に光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子において、
該画素回路は、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、該ｐウエル内に該ｎ型ＭＯＳトランジスタを形成する手法を用いて構成されるとともに、上部に画素電極を配されてなり、
前記光電変換膜は、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極のリセット電圧に対して正の電圧を印加し、
光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とするものである。 The solid-state image sensor of the present invention includes:
In a CMOS type solid-state image sensor , which is a type in which a photoelectric conversion film is laminated on a pixel circuit, the photoelectric conversion film has defects that can cause white scratches on the screen .
The pixel circuit is configured using a method of forming an n-type MOS transistor on a p-type substrate, or a method of providing a p-well on an n-type substrate and forming the n-type MOS transistor in the p-well. At the same time, a pixel electrode is placed on the top.
The photoelectric conversion film is formed by laminating a photoelectric conversion layer/charge multiplication layer, a hole injection blocking layer, and a membrane electrode in this order,
Applying a positive voltage to the membrane electrode with respect to the reset voltage of the pixel electrode,
The photoelectric conversion film is characterized in that it is configured to use holes among electron-hole pairs generated by photoelectric conversion as traveling carriers of the photoelectric conversion film.

また、前記画素電極と前記光電変換層兼電荷増倍層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とされていることが好ましい。
また、前記光電変換層兼電荷増倍層として結晶セレンを用いることが好ましい。
また、前記正孔注入阻止層として酸化ガリウム、酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウムから選択される材料を用いることが好ましい。
さらに、本発明の撮像装置は、上記いずれかの固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
また、本発明の固体撮像素子の白キズ抑制方法は、
画素回路上に、光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子の白キズ抑制方法において、
前記光電変換膜を製造する際には、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層する第１の工程を実行し、
該画素回路を製造する際には、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、該ｐウエル内に該ｎ型ＭＯＳトランジスタを形成する手法を用いて形成するとともに、上部に画素電極を配設する第２の工程を実行し、
前記膜電極には前記画素電極のリセット電圧に対して正の電圧を印加して、光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして前記画素電極方向に移動させ、前記光電変換膜の膜欠陥により膜抵抗が低下することに応じて増加した正孔電流を、前記画素回路の浮遊拡散容量に流入させ、該浮遊拡散容量のリセット時よりも電位が深い飽和時電位に変化させて、膜欠陥により発生した画像上の白キズを、膜欠陥が存在する領域範囲に限定する第３の工程を実行する、
ことを特徴とするものである。
また、前記画素電極と前記光電変換層兼電荷増倍層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とすることが好ましい。
さらに、前記光電変換層兼電荷増倍層を結晶セレンにより形成することが好ましい。 Further, it is preferable that the junction between the pixel electrode and the photoelectric conversion layer/charge multiplication layer is a Schottky junction that exhibits a rectifying effect by joining a metal and a semiconductor.
Further, it is preferable to use crystalline selenium as the photoelectric conversion layer and charge multiplication layer.
Further, it is preferable to use a material selected from gallium oxide, zinc oxide, zinc sulfide, cerium oxide, yttrium oxide, and indium oxide for the hole injection blocking layer.
Furthermore, an imaging device of the present invention is characterized in that it includes one of the solid-state imaging devices described above, and includes means for outputting image information obtained by the solid-state imaging device.
Further, the method for suppressing white scratches on a solid-state image sensor according to the present invention includes:
In a method for suppressing white scratches in a CMOS solid-state image sensor, which is a type in which a photoelectric conversion film is laminated on a pixel circuit, and the photoelectric conversion film has defects that can cause white scratches on the screen,
When manufacturing the photoelectric conversion film, a first step of laminating each layer of a photoelectric conversion layer/charge multiplication layer, a hole injection blocking layer, and a membrane electrode in this order is performed,
When manufacturing the pixel circuit, there is a method of forming an n-type MOS transistor on a p-type substrate, or a method of providing a p-well on the n-type substrate and forming the n-type MOS transistor in the p-well. a second step of arranging a pixel electrode on top of the pixel electrode;
A positive voltage is applied to the membrane electrode relative to the reset voltage of the pixel electrode, and holes among electron-hole pairs generated by photoelectric conversion are moved toward the pixel electrode as traveling carriers in the photoelectric conversion film. Then, the hole current, which has increased as the film resistance decreases due to film defects in the photoelectric conversion film, flows into the floating diffusion capacitance of the pixel circuit, and saturates the floating diffusion capacitance at a deeper potential than when it is reset. a third step of limiting the white scratches on the image caused by the film defect to the area where the film defect exists by changing the potential to
It is characterized by this.
Further, the junction between the pixel electrode and the photoelectric conversion layer/charge multiplication layer is preferably a Schottky junction that exhibits a rectifying effect by joining a metal and a semiconductor.
Furthermore, it is preferable that the photoelectric conversion layer/charge multiplication layer is formed of crystalline selenium.

本発明の固体撮像素子および撮像装置、ならびに白キズ抑制方法においては、画素回路を、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、このｐウエル内にｎ型ＭＯＳトランジスタを形成する手法を用いて構成し、光電変換膜は、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層し、膜電極には画素電極のリセット電圧に対して正の電圧を印加し、正孔をキャリアとして用いるように構成している。 In the solid-state imaging device , imaging device, and method for suppressing white scratches of the present invention, the pixel circuit is formed by forming an n-type MOS transistor on a p-type substrate, or by providing a p-well on the n-type substrate, and The photoelectric conversion film is composed of a photoelectric conversion layer/charge multiplication layer, a hole injection blocking layer, and a membrane electrode, which are laminated in this order. A positive voltage is applied to the pixel electrode reset voltage, and holes are used as carriers.

このような構成においても、光電変換膜内に膜欠陥が生じていると、膜抵抗が低下し、膜電極からｐ型基板に電流が流れることになる。しかしながら、浮遊拡散容量と画素電極においては、正孔が入ると電位が深くなり、ｐ型基板との電位差が増加するので電子があふれて隣の画素へ流入する虞はない。これにより膜欠陥の影響が周囲にまで及んで、画面上に大きな白キズが形成される状態を阻止することができる。
また、浮遊拡散容量とｐ型基板が逆バイアス状態となることにより、過剰な電流は流れず、膜電圧を、設定された所望の電圧まで印加することができる。 Even in such a configuration, if a film defect occurs in the photoelectric conversion film, the film resistance will decrease and current will flow from the film electrode to the p-type substrate. However, in the floating diffusion capacitance and the pixel electrode, when holes enter, the potential becomes deeper and the potential difference with the p-type substrate increases, so there is no risk of electrons overflowing and flowing into the adjacent pixel. This can prevent the influence of film defects from spreading to the surrounding area and forming large white scratches on the screen.
Further, since the floating diffusion capacitance and the p-type substrate are in a reverse bias state, an excessive current does not flow, and the membrane voltage can be applied up to a desired set voltage.

本発明の実施形態に係る固体撮像素子の構成を模式的に示す図である。1 is a diagram schematically showing the configuration of a solid-state image sensor according to an embodiment of the present invention. 本実施形態に係る膜積層タイプで３トランジスタ型画素回路の等価回路を示す回路図である。FIG. 2 is a circuit diagram showing an equivalent circuit of a three-transistor pixel circuit of the film stack type according to the present embodiment. 本実施形態に係る固体撮像素子において、信号読出しを行った場合における画素回路へ入力される信号のタイムチャートを示すものである。3 shows a time chart of signals input to the pixel circuit when signals are read out in the solid-state image sensor according to the present embodiment. 本実施形態に係る固体撮像素子において、図３に示す信号のタイムチャートの（ａ）、（ｂ）、（ｃ）、（ｄ）各タイミングにおけるエネルギーバンドの模式図である。4 is a schematic diagram of energy bands at each timing (a), (b), (c), and (d) of the signal time chart shown in FIG. 3 in the solid-state image sensor according to the present embodiment. FIG. 本実施形態の固体撮像素子の画素部の断面模式図である。FIG. 2 is a schematic cross-sectional view of a pixel portion of the solid-state image sensor according to the present embodiment. 図５のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。6 is a band diagram taken along the line AA' in FIG. 5, showing a state at the time of reset. FIG. 図５のＡ－Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。FIG. 6 is a band diagram taken along the line AA' in FIG. 5, showing a saturated state with no film defects. 図５のＡ－Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が大きくなった時の状態を示す図である。6 is a band diagram taken along the line AA' in FIG. 5, showing a state when the potential is higher than saturation due to a membrane defect. FIG. 図５に示す固体撮像素子を用いて撮影した画像であって、キャリアが正孔であり、膜電圧が＋５Ｖであるときの画像を表したものである。This is an image taken using the solid-state imaging device shown in FIG. 5, in which the carrier is a hole and the membrane voltage is +5V. 図５に示す固体撮像素子を用いて撮影を行ったときの、膜電圧と光信号電流の関係を示すグラフである。6 is a graph showing the relationship between membrane voltage and optical signal current when photographing is performed using the solid-state image sensor shown in FIG. 5. FIG. 従来の固体撮像素子の画素部の断面模式図である。FIG. 2 is a schematic cross-sectional view of a pixel portion of a conventional solid-state image sensor. 図１１のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。FIG. 12 is a band diagram taken along the line AA' in FIG. 11, showing a state at the time of reset. 図１１のＡ－Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。FIG. 12 is a band diagram taken along the line AA' in FIG. 11, showing a saturated state with no film defects. 図１１のＡ－Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が小さくなった時の状態を示す図である。FIG. 12 is a band diagram taken along the line AA' in FIG. 11, showing a state when the potential is lower than saturation due to a membrane defect. 図１１に示す従来技術の固体撮像素子を用いて撮影した画像であって、キャリアが電子であり、膜電圧が－５Ｖであるときの画像を表したものである。This is an image taken using the conventional solid-state imaging device shown in FIG. 11, in which the carrier is an electron and the membrane voltage is -5V.

以下、本発明の実施形態に係る固体撮像素子について、図面を参照しながら説明する。
図１は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型ＣＭＯＳ撮像素子のシステム構成図である。光電変換膜積層型ＣＭＯＳ撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、制御回路（タイミング制御回路１０７、リセット信号制御回路１１１）、水平走査回路１０８、垂直走査回路１０９およびマルチプレクサ回路１１０から構成されている。なお、列並列信号処理回路１０５は、アナログデジタル変換回路（ＡＤＣ）を含む構成となっている。 Hereinafter, solid-state imaging devices according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a system configuration diagram of a solid-state image sensor having a pixel array of unit pixels, specifically, a photoelectric conversion film stacked CMOS image sensor. The photoelectric conversion film stacked CMOS image sensor 100 has a pixel array 101 in which unit pixels 102 including photoelectric conversion elements are two-dimensionally arranged in an array, and connected to pixel drive wiring 103 and vertical signal lines 104. The circuit includes a column parallel signal processing circuit 105, an output circuit 106, a control circuit (timing control circuit 107, reset signal control circuit 111), horizontal scanning circuit 108, vertical scanning circuit 109, and multiplexer circuit 110. Note that the column parallel signal processing circuit 105 has a configuration including an analog-to-digital conversion circuit (ADC).

ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にしつつ、単位画素１列あたり１個の列並列信号処理回路を配置することができるという理由からである。 Here, the reason why the column parallel signal processing circuit 105 and the horizontal scanning circuit 108 are arranged in the upper and lower parts of FIG. This is because one column-parallel signal processing circuit can be arranged per column of unit pixels while making the width twice the unit pixel width.

なお、本発明の実施形態に係る撮像装置は、例えば図１に示す固体撮像素子を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。 Note that the imaging device according to the embodiment of the present invention includes, for example, the solid-state imaging device shown in FIG. It is a device equipped with a signal output unit, and is, for example, an imaging device in a broad sense including a camera, a sensor, and the like.

図２は、本実施形態に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。図２に示す本実施形態に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２１１から信号電荷を読み出す画素回路が、浮遊拡散容量（ＦＤ）２１３、リセットトランジスタ（ＲＴ）２１４、ソースフォロアアンプトランジスタ（ＳＦ）２１５、選択トランジスタ（ＳＬ）２１６、画素出力（ＯＵＴ）２１７、電源（ＶＤＤ）２２２から構成された３トランジスタ型画素回路１０２の回路構成とされている。 FIG. 2 shows an equivalent circuit diagram of the unit pixel 102 used in the solid-state image sensor according to this embodiment. In the equivalent circuit of the unit pixel 102 according to the present embodiment shown in FIG. The circuit configuration is a three-transistor pixel circuit 102 including an amplifier transistor (SF) 215, a selection transistor (SL) 216, a pixel output (OUT) 217, and a power supply (VDD) 222.

図２に示すように、光電変換膜（ＰＬ）２１１は、下部電極がビア（ＶＩＡ）２２７を通して浮遊拡散容量（ＦＤ）２１３に接続される。浮遊拡散容量（ＦＤ）２１３をリセットするリセットトランジスタ（ＲＴ）２１４が浮遊拡散容量（ＦＤ）２１３と電源（ＶＤＤ）２２２との間に接続される。浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６が電源（ＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。 As shown in FIG. 2, the lower electrode of the photoelectric conversion film (PL) 211 is connected to a floating diffusion capacitance (FD) 213 through a via (VIA) 227. A reset transistor (RT) 214 that resets the floating diffusion capacitance (FD) 213 is connected between the floating diffusion capacitance (FD) 213 and a power supply (VDD) 222. A floating diffusion capacitor (FD) 213 is connected to a gate electrode of a source follower amplifier transistor (SF) 215. A source follower amplifier transistor (SF) 215 and a selection transistor (SL) 216 are connected between a power supply (VDD) 222 and a pixel output (OUT) 217.

リセットトランジスタ（ＲＴ）２１４の電源（ＶＤＤ）２２２とソースフォロアアンプトランジスタ（ＳＦ）２１５の電源（ＶＤＤ）２２２は、別系統であってもよい。
なお、図２は３トランジスタ型の画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。 The power supply (VDD) 222 for the reset transistor (RT) 214 and the power supply (VDD) 222 for the source follower amplifier transistor (SF) 215 may be in different systems.
Note that although FIG. 2 shows a three-transistor type pixel circuit, a circuit configuration may also be provided with a feedback reset function as an additional function.

図３に、本実施形態に係る単位画素１０２の画素回路における入力信号のタイムチャートを示す。具体的には、選択トランジスタ（ＳＬ）２１６、浮遊拡散容量リセットトランジスタ（ＲＴ）２１４の入力信号のタイムチャートを示す。
また、これらのラベルの後の（１）、（２）、（ｎ）等の符号は、図１における画素アレイ１０１の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路（ＡＤＣ）のサンプリングタイミングのタイムチャートを示すものである。 FIG. 3 shows a time chart of input signals in the pixel circuit of the unit pixel 102 according to this embodiment. Specifically, a time chart of input signals of the selection transistor (SL) 216 and the floating diffusion capacitance reset transistor (RT) 214 is shown.
Further, the symbols (1), (2), (n), etc. after these labels indicate which row of the pixel array 101 in FIG. 1 the unit pixel is. It also shows a time chart of sampling timing of an analog-to-digital conversion circuit (ADC).

図４に、図３の各タイミング（ａ）、（ｂ）、（ｃ）、（ｄ）におけるエネルギーバンド模式図を示す。図３と図４における（ａ）のタイミングは、電荷蓄積時であることを示すものである。光電変換膜（ＰＬ）２１１の上部電極（膜電極）に、リセット電圧（ＶＤＤ）２２２を基準として正電圧を加えており、光電変換膜（ＰＬ）２１１で信号電荷の正孔が発生し、光電変換膜（ＰＬ）２１１からＶＩＡ２２７を経て浮遊拡散容量（ＦＤ）２１３に信号電荷が移動し、浮遊拡散容量（ＦＤ）２１３で信号電荷が蓄積される。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、浮遊拡散容量（ＦＤ）２１３に蓄積された信号電荷が読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｃ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオンになり、浮遊拡散容量（ＦＤ）２１３がリセット電圧（ＶＤＤ）２２２の値にリセットされる。
（ｄ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオフになる。また、浮遊拡散容量（ＦＤ）２１３に蓄積されたリセットノイズが読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。 FIG. 4 shows a schematic energy band diagram at each timing (a), (b), (c), and (d) in FIG. 3. The timing (a) in FIGS. 3 and 4 indicates the time of charge accumulation. A positive voltage is applied to the upper electrode (membrane electrode) of the photoelectric conversion film (PL) 211 based on the reset voltage (VDD) 222, and holes as signal charges are generated in the photoelectric conversion film (PL) 211, causing photoelectric conversion. Signal charges move from the conversion film (PL) 211 to the floating diffusion capacitor (FD) 213 via the VIA 227, and are accumulated in the floating diffusion capacitor (FD) 213.
At the timing of (b), the selection transistor (SL) 216 is turned on and the pixel is selected, and the signal charge accumulated in the floating diffusion capacitance (FD) 213 is read out and sent to the analog-to-digital conversion circuit (ADC). Analog values are converted to digital values.
At timing (c), the reset transistor (RT) 214 is turned on, and the floating diffusion capacitance (FD) 213 is reset to the value of the reset voltage (VDD) 222.
At the timing (d), the reset transistor (RT) 214 is turned off. Further, reset noise accumulated in the floating diffusion capacitance (FD) 213 is read out and converted from an analog value to a digital value in an analog-to-digital conversion circuit (ADC).

図３においてＭ－１フレームの１行目の単位画素１０２のリセット後、リセットノイズの値が読み出される。Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。その後、単位画素１０２が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ－１フレーム１行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる（特開２０１５－１６７３４３号公報を参照）。 In FIG. 3, after the unit pixel 102 in the first row of the M-1 frame is reset, the value of the reset noise is read out. The period up to reading the first row of the M frame constitutes one accumulation time. Thereafter, the unit pixel 102 is selected, and the signal on which the reset noise is superimposed is subjected to analog-to-digital conversion and read out. The reset noise is the same in the analog-to-digital converted value of the signal on which the reset noise in the first row of the M frame is superimposed, and the analog-to-digital converted value of the reset noise in the first row of the M-1 frame. By digital correlation double sampling processing outside the sensor, reset noise is canceled out, and only the signal can be separated and extracted (see Japanese Patent Laid-Open No. 2015-167343).

図５に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路１０上に光電変換膜２０を積層してなる。光電変換膜２０は、光電変換層兼電荷増倍層としてのｐ型の結晶セレン層（厚みは例えば３００ｎｍ）５、正孔注入阻止層としてのｎ型の酸化ガリウム層（厚みは例えば２０ｎｍ）４、および膜電極としてのＩＴＯ層（厚みは例えば３０ｎｍ）６が、この順に積層された構造とされている。
また、画素回路１０は、ｐ型基板１上にｎ型ＭＯＳトランジスタ部２を形成することで構成される。なお、画素電極３は浮遊拡散容量８と電気的に接続されている。また、ｐ型基板１と画素電極３の間には絶縁層９が設けられている。 FIG. 5 shows a schematic cross-sectional view of the pixel structure of the solid-state image sensor according to this embodiment. This solid-state image sensor is formed by laminating a photoelectric conversion film 20 on a pixel circuit 10. The photoelectric conversion film 20 includes a p-type crystalline selenium layer (thickness, for example, 300 nm) 5 as a photoelectric conversion layer and charge multiplication layer, and an n-type gallium oxide layer (thickness, for example, 20 nm) 4 as a hole injection blocking layer. , and an ITO layer (thickness: 30 nm, for example) 6 as a membrane electrode are laminated in this order.
Further, the pixel circuit 10 is configured by forming an n-type MOS transistor section 2 on a p-type substrate 1. Note that the pixel electrode 3 is electrically connected to the floating diffusion capacitance 8. Further, an insulating layer 9 is provided between the p-type substrate 1 and the pixel electrode 3.

図６に、図５のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示す図を示す。
図６のバンド図は画素内部の状態を示す相対的な電位図であり、酸化ガリウム層４、結晶セレン層５、および浮遊拡散容量８とｐ型基板１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）６と画素電極３については金属の仕事関数が表されている。
また、画素電極３と浮遊拡散容量８の電位は２．３Ｖであり、浮遊拡散容量８をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）６においては画素電極３のリセット電圧を基準として＋１３Ｖが印加されており、膜内の走行キャリアは正孔となっている。 FIG. 6 is a band diagram taken along the line AA' in FIG. 5, and shows a state at the time of reset.
The band diagram in FIG. 6 is a relative potential diagram showing the internal state of the pixel. , the lower end of the conduction band and the upper end of the valence band are shown. For the membrane electrode (ITO layer) 6 and the pixel electrode 3, the work functions of metals are shown.
Further, the potential of the pixel electrode 3 and the floating diffusion capacitance 8 is 2.3V, which is a reset voltage when the floating diffusion capacitance 8 is reset. +13V is applied to the membrane electrode (ITO layer) 6 based on the reset voltage of the pixel electrode 3, and the traveling carriers in the membrane are holes.

図７は、図５のＡ－Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。ここで、画素電極３と浮遊拡散容量８の電位は、上記浮遊拡散容量８のリセット時よりも１．０Ｖだけ深くなって、３．３Ｖの状態である。
すなわち、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、正孔が膜内の走行キャリアとして画素電極３方向に走行する。画素電極３方向に走行している正孔が浮遊拡散容量８に入ると、リセット電圧である２．３Ｖから飽和時電位の３．３Ｖへ、電位が深くなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。 FIG. 7 is a band diagram taken along the line AA' in FIG. 5, and shows a saturated state with no film defects. Here, the potentials of the pixel electrode 3 and the floating diffusion capacitor 8 are at 3.3V, which is 1.0V deeper than when the floating diffusion capacitor 8 is reset.
That is, in the crystalline selenium layer 5 serving as a photoelectric conversion layer and charge multiplication layer, electron-hole pairs are generated by light incidence. In the case of this embodiment, the holes travel in the direction of the pixel electrode 3 as traveling carriers within the film. When holes traveling in the direction of the pixel electrode 3 enter the floating diffusion capacitor 8, the potential changes from 2.3V, which is the reset voltage, to 3.3V, which is the saturation potential, in a direction where the potential becomes deeper. If the change in potential is within the input range of the readout circuit, it will operate normally.

図８は、図５のＡ－Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が大きくなった時の状態を示すものである。
このとき、画素電極３と浮遊拡散容量８の電位は５．３Ｖの状態である。 FIG. 8 is a band diagram taken along the line AA' in FIG. 5, and shows the state when the potential becomes higher than saturation due to membrane defects.
At this time, the potentials of the pixel electrode 3 and the floating diffusion capacitor 8 are in a state of 5.3V.

すなわち、前述したように、本実施形態の場合、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生すると、正孔が膜内の走行キャリアとして画素電極３方向に走行する。
この状態において、光電変換膜２０に膜欠陥が存在していると、膜抵抗が低下し、正孔電流量が大きくなる。そして、正孔が浮遊拡散容量８に入ると、リセット電圧の２．３Ｖから、電位がさらに深くなる方向へ変化する。これは、ｐ型基板１と浮遊拡散容量８の電位差が増加する方向に変化することになるので、浮遊拡散容量８の電子が図８右方の、エネルギーバンドの山を越えて隣の画素へ溢れるような状態となることはない。
これにより、膜欠陥による画像の白キズは膜欠陥がある場所にだけ限定的に小さく発生し、画面上には大きな丸い白キズが発生することはない。 That is, as described above, in the case of this embodiment, when electron-hole pairs are generated by light incidence in the crystalline selenium layer 5 serving as a photoelectric conversion layer and charge multiplication layer, the holes are converted into traveling carriers in the film. It runs in the direction of the pixel electrode 3.
In this state, if a film defect exists in the photoelectric conversion film 20, the film resistance decreases and the amount of hole current increases. Then, when the holes enter the floating diffusion capacitance 8, the potential changes from the reset voltage of 2.3V to become deeper. This means that the potential difference between the p-type substrate 1 and the floating diffusion capacitance 8 changes in the direction of increasing, so that the electrons in the floating diffusion capacitance 8 cross the peak of the energy band on the right side of FIG. 8 and reach the neighboring pixel. There will be no overflowing condition.
As a result, small white scratches on the image due to film defects occur only in areas where there are film defects, and large round white scratches do not occur on the screen.

また、浮遊拡散容量８とｐ型基板１間が逆バイアス状態となるので、過剰な電流は流れず、膜電圧が大幅に降下することはないので、膜電圧を、設定された所望の電圧まで印加することができる。
なお、図８の浮遊拡散容量８においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、正孔がフェルミ準位から価電子帯に移動することは阻止される。 In addition, since the floating diffusion capacitance 8 and the p-type substrate 1 are in a reverse bias state, no excessive current flows and the membrane voltage does not drop significantly, so the membrane voltage is reduced to the desired set voltage. can be applied.
In addition, in the floating diffusion capacitance 8 in FIG. 8, the band gap between the upper end of the valence band and the lower end of the conduction band is formed with a width, so holes are prevented from moving from the Fermi level to the valence band. be done.

図９は、本実施形態の固体撮像素子により得られた画像であって、膜電圧が＋５Ｖで、４Ｋ解像度の暗時の画像を示す。膜電圧の＋５Ｖは、浮遊拡散容量８のリセット電圧を基準とした膜電極６の電圧である。
この図９によれば、従来技術において問題となっていた、図１５に示すような、大きな丸い白キズは発生していない。膜欠陥による白キズは発生しているが、極めて限定的であるため目立たない。 FIG. 9 is an image obtained by the solid-state image sensor of this embodiment, and shows a dark image with a membrane voltage of +5V and a 4K resolution. The membrane voltage +5V is the voltage of the membrane electrode 6 based on the reset voltage of the floating diffusion capacitance 8.
According to FIG. 9, large round white scratches as shown in FIG. 15, which were a problem in the prior art, do not occur. Although white scratches have occurred due to film defects, they are extremely limited and are therefore not noticeable.

電荷増倍作用を有する膜２０を画素回路１０上に成膜する場合、異物が混入する等して膜に欠陥が生じてしまう現象は、現在の膜製造技術においては避けることが難しいことは、膜内の走行キャリアが電子、正孔のいずれであっても同様である。しかし、本実施形態の固体撮像素子のように構成することで、信号の正孔が浮遊拡散容量８に入ったときに、リセット電圧から、電位がさらに深くなる方向へ変化するようにすることで、大きな丸い白キズを発生させないようにすることができ、膜欠陥による白キズは発生していても、画面上で目立たないようにすることができる。 When the film 20 having a charge multiplication effect is formed on the pixel circuit 10, it is difficult to avoid defects in the film due to foreign matter being mixed in, etc., using current film manufacturing technology. The same applies regardless of whether the carriers traveling in the film are electrons or holes. However, by configuring the solid-state image sensor of this embodiment, when a signal hole enters the floating diffusion capacitance 8, the potential changes from the reset voltage to a deeper level. , it is possible to prevent large round white scratches from occurring, and even if white scratches occur due to film defects, they can be made unnoticeable on the screen.

図１０に、本実施形態に係る固体撮像素子の画素構造を使用して撮影した光信号電流と膜電圧の関係の測定結果を示す。
本実施形態の固体撮像素子においては、膜欠陥による白キズは極めて限定的で小さいので、過剰な電流が流れず、膜電圧が降下しないので、増倍現象を起こすために必要な高電圧まで印加することができる。
この結果、膜電圧が＋１５Ｖ時の光信号電流が飽和している信号レベルの値を基準とすると、膜電圧が＋２１Ｖ時では、この基準値に対し約１．４倍の光信号電流を得ることができることを確認できた。なお、上記光信号電流は、光が入射した時の信号値から暗時の信号値を減算したときの値である。
このように本実施形態の固体撮像素子においては、シリコンの画素回路１０上において、電荷増倍現象を起こす効果が得られる。 FIG. 10 shows the measurement results of the relationship between the optical signal current and the membrane voltage taken using the pixel structure of the solid-state image sensor according to this embodiment.
In the solid-state imaging device of this embodiment, white scratches caused by film defects are extremely limited and small, so excessive current does not flow and the film voltage does not drop, so even the high voltage required to cause the multiplication phenomenon can be applied. can do.
As a result, if the value of the signal level at which the optical signal current is saturated when the membrane voltage is +15V is used as the reference value, then when the membrane voltage is +21V, an optical signal current that is approximately 1.4 times the reference value can be obtained. I was able to confirm that it is possible. Note that the optical signal current is a value obtained by subtracting the signal value in the dark from the signal value when light is incident.
As described above, in the solid-state image sensor of this embodiment, the effect of causing a charge multiplication phenomenon on the silicon pixel circuit 10 can be obtained.

本発明の固体撮像素子および撮像装置、ならびに白キズ抑制方法については、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施形態のものにおいては、画素回路は、ｐ型基板にｎ型ＭＯＳトランジスタを形成することにより構成しているが、これに替えて、画素回路はｎ型基板にｐウエルを形成し、ｐウエル内にｎ型ＭＯＳトランジスタを形成することにより構成してもよい。
また、上記実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば正孔注入阻止層の材料として酸化ガリウムを用いているが、これに替えて酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウムのいずれかを用いることが可能である。
The solid-state imaging device, imaging device , and method for suppressing white scratches of the present invention are not limited to those of the above embodiments, and various other embodiments may be adopted. For example, in the above embodiment, the pixel circuit is constructed by forming an n-type MOS transistor on a p-type substrate, but instead, the pixel circuit is constructed by forming a p-well on an n-type substrate. , an n-type MOS transistor may be formed in a p-well.
Further, in the embodiments described above, other suitable materials different from those described above can be used in each layer and each region. For example, although gallium oxide is used as the material for the hole injection blocking layer, any one of zinc oxide, zinc sulfide, cerium oxide, yttrium oxide, and indium oxide may be used instead.

１、３０１ｐ型基板
２、３０２ｎ型ＭＯＳトランジスタ部
３、３０３画素電極
４、３０４酸化ガリウム層
５、３０５結晶セレン層
６、３０６ＩＴＯ層（膜電極）
８、３０８浮遊拡散容量
９、３０９絶縁層
１０、３１０画素回路
２０、３２０光電変換膜
１００光電変換膜積層型ＣＭＯＳ撮像素子
１０１画素アレイ
１０２単位画素
１０３画素駆動配線
１０４垂直信号線
１０５列並列信号処理回路
１０６出力回路
１０７タイミング制御回路
１０８水平走査回路
１０９垂直走査回路
１１０マルチプレクサ回路
１１１リセット信号制御回路
２１１光電変換膜（ＰＬ）
２１３浮遊拡散容量（ＦＤ）
２１４リセットトランジスタ（ＲＴ）
２１５ソースフォロアアンプトランジスタ（ＳＦ）
２１６選択トランジスタ（ＳＬ）
２１７画素出力（ＯＵＴ）
２２２電源（ＶＤＤ）
２２７ビア（ＶＩＡ）
ＡＤＣアナログデジタル変換回路
1, 301 P-type substrate 2, 302 N-type MOS transistor section 3, 303 Pixel electrode 4, 304 Gallium oxide layer 5, 305 Crystalline selenium layer 6, 306 ITO layer (film electrode)
8, 308 Floating diffusion capacitance 9, 309 Insulating layer 10, 310 Pixel circuit 20, 320 Photoelectric conversion film 100 Photoelectric conversion film stacked CMOS image sensor 101 Pixel array 102 Unit pixel 103 Pixel drive wiring 104 Vertical signal line 105 Column parallel signal processing Circuit 106 Output circuit 107 Timing control circuit 108 Horizontal scanning circuit 109 Vertical scanning circuit 110 Multiplexer circuit 111 Reset signal control circuit 211 Photoelectric conversion film (PL)
213 Floating diffusion capacitance (FD)
214 Reset transistor (RT)
215 Source follower amplifier transistor (SF)
216 Selection transistor (SL)
217 Pixel output (OUT)
222 Power supply (VDD)
227 Via (VIA)
ADC analog-to-digital conversion circuit

Claims

画素回路上に光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子において、
該画素回路は、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、該ｐウエル内に該ｎ型ＭＯＳトランジスタを形成する手法を用いて構成されるとともに、上部に画素電極を配されてなり、
前記光電変換膜は、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極のリセット電圧に対して正の電圧を印加し、
光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とする固体撮像素子。 In a CMOS type solid-state image sensor , which is a type in which a photoelectric conversion film is laminated on a pixel circuit, the photoelectric conversion film has defects that can cause white scratches on the screen .
The pixel circuit is configured using a method of forming an n-type MOS transistor on a p-type substrate, or a method of providing a p-well on an n-type substrate and forming the n-type MOS transistor in the p-well. At the same time, a pixel electrode is placed on the top.
The photoelectric conversion film is formed by laminating a photoelectric conversion layer/charge multiplication layer, a hole injection blocking layer, and a membrane electrode in this order,
Applying a positive voltage to the membrane electrode with respect to the reset voltage of the pixel electrode,
1. A solid-state imaging device, characterized in that it is configured to use holes among electron-hole pairs generated by photoelectric conversion as traveling carriers in the photoelectric conversion film.

前記画素電極と前記光電変換層兼電荷増倍層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とされていることを特徴とする請求項１に記載の固体撮像素子。2. The solid-state imaging device according to claim 1, wherein the junction between the pixel electrode and the photoelectric conversion layer/charge multiplication layer is a Schottky junction that exhibits a rectifying effect by joining a metal and a semiconductor.

前記光電変換層兼電荷増倍層として結晶セレンを用いたことを特徴とする請求項１または２に記載の固体撮像素子。 3. The solid-state imaging device according to claim 1, wherein crystalline selenium is used as the photoelectric conversion layer and charge multiplication layer.

前記正孔注入阻止層として酸化ガリウム、酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウムから選択される材料を用いたことを特徴とする請求項１～３のうちいずれかに記載の固体撮像素子。 The solid according to any one of claims 1 to 3, characterized in that the hole injection blocking layer is made of a material selected from gallium oxide, zinc oxide, zinc sulfide, cerium oxide, yttrium oxide, and indium oxide. Image sensor.

請求項１～４のうちいずれか１項記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。 An imaging device comprising the solid-state imaging device according to any one of claims 1 to 4 , and comprising means for outputting image information obtained by the solid-state imaging device.

画素回路上に、光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子の白キズ抑制方法において、In a method for suppressing white scratches in a CMOS solid-state image sensor, which is a type in which a photoelectric conversion film is laminated on a pixel circuit, and the photoelectric conversion film has defects that can cause white scratches on the screen,
前記光電変換膜を製造する際には、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層する第１の工程を実行し、 When manufacturing the photoelectric conversion film, a first step of laminating each layer of a photoelectric conversion layer/charge multiplication layer, a hole injection blocking layer, and a membrane electrode in this order is performed,
該画素回路を製造する際には、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、該ｐウエル内に該ｎ型ＭＯＳトランジスタを形成する手法を用いて形成するとともに、上部に画素電極を配設する第２の工程を実行し、 When manufacturing the pixel circuit, there is a method of forming an n-type MOS transistor on a p-type substrate, or a method of providing a p-well on the n-type substrate and forming the n-type MOS transistor in the p-well. a second step of arranging a pixel electrode on top of the pixel electrode;
前記膜電極には前記画素電極のリセット電圧に対して正の電圧を印加して、光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして前記画素電極方向に移動させ、前記光電変換膜の膜欠陥により膜抵抗が低下することに応じて増加した正孔電流を、前記画素回路の浮遊拡散容量に流入させ、該浮遊拡散容量のリセット時よりも電位が深い飽和時電位に変化させて、膜欠陥により発生した画像上の白キズを、膜欠陥が存在する領域範囲に限定する第３の工程を実行する、 A positive voltage is applied to the membrane electrode relative to the reset voltage of the pixel electrode, and holes among electron-hole pairs generated by photoelectric conversion are moved toward the pixel electrode as traveling carriers in the photoelectric conversion film. Then, the hole current, which has increased as the film resistance decreases due to film defects in the photoelectric conversion film, flows into the floating diffusion capacitance of the pixel circuit, and saturates the floating diffusion capacitance at a deeper potential than when it is reset. a third step of limiting the white scratches on the image caused by the film defect to the area where the film defect exists by changing the potential to
ことを特徴とする固体撮像素子の白キズ抑制方法。 A method for suppressing white scratches on a solid-state image sensor, characterized in that:

前記画素電極と前記光電変換層兼電荷増倍層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とすることを特徴とする請求項６に記載の固体撮像素子の白キズ抑制方法。7. White scratch suppression on a solid-state image sensor according to claim 6, wherein the junction between the pixel electrode and the photoelectric conversion layer and charge multiplication layer is a Schottky junction that exhibits a rectifying effect by joining a metal and a semiconductor. Method.

前記光電変換層兼電荷増倍層を結晶セレンにより形成することを特徴とする請求項６または７に記載の固体撮像素子の白キズ抑制方法。8. The method for suppressing white scratches on a solid-state image sensor according to claim 6, wherein the photoelectric conversion layer and charge multiplication layer is formed of crystalline selenium.