JP7401406B2 - constant voltage circuit - Google Patents
constant voltage circuit Download PDFInfo
- Publication number
- JP7401406B2 JP7401406B2 JP2020123003A JP2020123003A JP7401406B2 JP 7401406 B2 JP7401406 B2 JP 7401406B2 JP 2020123003 A JP2020123003 A JP 2020123003A JP 2020123003 A JP2020123003 A JP 2020123003A JP 7401406 B2 JP7401406 B2 JP 7401406B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- pchmos
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000004224 protection Effects 0.000 claims description 47
- 230000007423 decrease Effects 0.000 description 23
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 15
- 230000000052 comparative effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Images
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
本発明は、安定化された出力電圧を供給可能な定電圧回路に関する。 The present invention relates to a constant voltage circuit capable of supplying a stabilized output voltage.
電源回路等において安定化された出力電圧を供給するレギュレータ回路等の定電圧回路では、負荷短絡等に対する回路及び装置の保護のために、過電流保護回路が設けられる。近年、車載用途などにおける低消費電力化の要求に伴い、低飽和動作が可能な安定化電源回路(LDO(Low Drop-Out)レギュレータ回路)が用いられている。LDOレギュレータ回路等のリニアレギュレータの定電圧回路では、過電流保護とともに消費電力の抑制が求められる。 In a constant voltage circuit such as a regulator circuit that supplies a stabilized output voltage in a power supply circuit or the like, an overcurrent protection circuit is provided to protect the circuit and device from load short circuits and the like. In recent years, with the demand for lower power consumption in automotive applications, stabilized power supply circuits (LDO (Low Drop-Out) regulator circuits) capable of low saturation operation have been used. A constant voltage circuit of a linear regulator such as an LDO regulator circuit is required to suppress power consumption as well as overcurrent protection.
定電圧回路の従来例として、例えば特許文献1に開示されている定電圧電源回路がある。この従来例の定電圧電源回路では、過負荷に対する過電流制限機能と出力短絡に対する短絡電流制限機能を独立させてそれぞれ任意に設定でき、起動時の条件にかかわらず、出力電圧を定電圧域まで起動でき、入力電圧条件など外部の条件が変わってもフの字形あるいはフォールドバック形の過電流制限値を最適に調整でき、垂下形の過電流制限回路を適正に動作させ所望の出力電流を得ることができ、短絡電流値も最適な値に設定することが可能となっている。
As a conventional example of a constant voltage circuit, there is a constant voltage power supply circuit disclosed in
従来の定電圧回路では、過電流保護回路に用いられるトランジスタの閾値電圧のばらつきなどによって、過電流制限値が変動することがあった。このため、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要があった。 In conventional constant voltage circuits, overcurrent limit values sometimes fluctuate due to variations in threshold voltages of transistors used in overcurrent protection circuits. Therefore, it is necessary to provide a large margin between the operating current of the overcurrent protection circuit and the normally used output current range.
本発明は、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることが可能な定電圧回路を提供することを目的とする。 An object of the present invention is to provide a constant voltage circuit that can obtain stable overcurrent protection characteristics without being affected by manufacturing variations in circuit elements in the overcurrent protection circuit.
本発明は、出力電圧を分圧する分圧回路の第1の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるPchMOS型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、前記分圧回路に前記第1の分圧端子と分圧比が異なる第2の分圧端子を備え、前記出力トランジスタとゲート及びソースが共通接続された第2のPchMOS型のトランジスタと、前記第2の分圧端子にゲートが接続された第3のPchMOS型のトランジスタと、ゲートに前記参照電圧が供給され、前記第3のPchMOS型のトランジスタとソース及びドレインが共通接続された第4のPchMOS型のトランジスタと、前記第2のPchMOS型のトランジスタのドレインに第3の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第5のPchMOS型のトランジスタと、前記第3及び第4のPchMOS型のトランジスタのソースに第4の抵抗素子を介してソースが接続され、ゲートが前記第2のPchMOS型のトランジスタのドレインに接続された第1のNchMOS型のトランジスタと、前記第3及び第4のPchMOS型のトランジスタのドレインにドレインが接続され、ゲートが接地され、ソースが第5の抵抗素子を介して接地された第2のNchMOS型のトランジスタと、前記第3及び第4のPchMOS型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第1のカレントミラー回路と、を有する過電流保護回路を備えた、定電圧回路を提供する。 The present invention provides a differential amplifier circuit that outputs a voltage proportional to the difference between a voltage at a first voltage dividing terminal of a voltage dividing circuit that divides an output voltage and a reference voltage, and a gate connected to an output section of the differential amplifier circuit. , and a PchMOS type output transistor having a source and a drain connected between a power supply terminal and an output terminal, the constant voltage circuit obtaining a predetermined voltage from the output terminal, a second PchMOS type transistor including a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal, the gate and source of which are commonly connected to the output transistor; a third PchMOS transistor whose gate is connected; a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor; a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded; and the third and fourth PchMOS transistors. a first NchMOS type transistor whose source is connected to the source of the second PchMOS type transistor via a fourth resistance element and whose gate is connected to the drain of the second PchMOS type transistor; and the third and fourth PchMOS type transistors. a second NchMOS transistor whose drain is connected to the drain of the transistor, whose gate is grounded, and whose source is grounded via a fifth resistance element; and the drains of the third and fourth PchMOS transistors. Provided is a constant voltage circuit including an overcurrent protection circuit having a first current mirror circuit having an input terminal connected to the differential amplifier circuit and a first current mirror circuit having an output terminal connected to the output section of the differential amplifier circuit.
また、本発明は、出力電圧を分圧する分圧回路の第1の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるPchMOS型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、前記分圧回路に前記第1の分圧端子と分圧比が異なる第2の分圧端子を備え、前記出力トランジスタとゲート及びソースが共通接続された第2のPchMOS型のトランジスタと、前記第2の分圧端子にゲートが接続された第3のPchMOS型のトランジスタと、ゲートに前記参照電圧が供給され、前記第3のPchMOS型のトランジスタとソース及びドレインが共通接続された第4のPchMOS型のトランジスタと、前記第2のPchMOS型のトランジスタのドレインに第3の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第5のPchMOS型のトランジスタと、前記第3及び第4のPchMOS型のトランジスタのソースに第4の抵抗素子を介してソースが接続され、ゲートが前記第2のPchMOS型のトランジスタのドレインに接続された第1のNchMOS型のトランジスタと、前記第1のNchMOS型のトランジスタのドレインにゲートが接続されるとともに第6の抵抗素子を介してソースが接続され、ドレインが前記電源端子に接続された第3のNchMOS型のトランジスタと、前記第1のNchMOS型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第2のカレントミラー回路と、を有する過電流保護回路を備えた、定電圧回路を提供する。 The present invention also provides a differential amplifier circuit that outputs a voltage proportional to a difference between a reference voltage and a voltage at a first voltage dividing terminal of a voltage divider circuit that divides an output voltage, and an output section of the differential amplifier circuit. A constant voltage circuit that obtains a predetermined voltage from the output terminal, the constant voltage circuit including a PchMOS type output transistor having a gate connected to the output terminal and a source and a drain connected between the power supply terminal and the output terminal, and obtaining a predetermined voltage from the output terminal. a second PchMOS transistor whose gate and source are commonly connected to the output transistor; the circuit includes a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal; a third PchMOS transistor whose gate is connected to a terminal; and a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor. , a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded; and the third and fourth PchMOS transistors. a first NchMOS type transistor whose source is connected to the source of the transistor via a fourth resistance element and whose gate is connected to the drain of the second PchMOS type transistor; a third NchMOS transistor whose gate is connected to the drain of the transistor, whose source is connected via a sixth resistance element, and whose drain is connected to the power supply terminal; and the first NchMOS transistor. A constant voltage circuit is provided, which includes an overcurrent protection circuit including a second current mirror circuit whose input end is connected to the drain and whose output end is connected to the output part of the differential amplifier circuit.
また、本発明は、上記の定電圧回路であって、前記第5のPchMOS型のトランジスタは、閾値電圧が前記第4のPchMOS型のトランジスタと所定誤差範囲内で同じであり、前記第2のNchMOS型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第1のNchMOS型のトランジスタと所定誤差範囲内で同じであり、前記第4の抵抗素子と前記第5の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路を提供する。 The present invention also provides the constant voltage circuit, wherein the fifth PchMOS transistor has the same threshold voltage as the fourth PchMOS transistor within a predetermined error range, and the fifth PchMOS transistor has the same threshold voltage as the fourth PchMOS transistor within a predetermined error range. The NchMOS transistor has the same threshold voltage, gate width, and gate length as the first NchMOS transistor within a predetermined error range, and the resistance values of the fourth resistance element and the fifth resistance element are the same. Provided is a constant voltage circuit in which the voltages are the same within a predetermined error range.
また、本発明は、上記の定電圧回路であって、前記第5のPchMOS型のトランジスタは、閾値電圧が前記第4のPchMOS型のトランジスタと所定誤差範囲内で同じであり、前記第3のNchMOS型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第1のNchMOS型のトランジスタと所定誤差範囲内で同じであり、前記第4の抵抗素子と前記第6の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路を提供する。 Further, the present invention provides the above constant voltage circuit, wherein the fifth PchMOS type transistor has the same threshold voltage as the fourth PchMOS type transistor within a predetermined error range, and the third The NchMOS transistor has the same threshold voltage, gate width, and gate length as the first NchMOS transistor within a predetermined error range, and the resistance values of the fourth resistance element and the sixth resistance element Provided is a constant voltage circuit in which the voltages are the same within a predetermined error range.
本発明によれば、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることが可能な定電圧回路を提供できる。 According to the present invention, it is possible to provide a constant voltage circuit that can obtain stable overcurrent protection characteristics without being affected by manufacturing variations in circuit elements in the overcurrent protection circuit.
以下、本発明に係る定電圧回路を具体的に開示した実施形態(以下、「本実施形態」という)について、図面を参照して詳細に説明する。 EMBODIMENT OF THE INVENTION Hereinafter, an embodiment (hereinafter referred to as "the present embodiment") specifically disclosing a constant voltage circuit according to the present invention will be described in detail with reference to the drawings.
(本実施形態に至る背景)
LDOレギュレータ回路等の定電圧回路における過電流保護回路として、過電流保護動作時に出力電圧が下がるに従って出力電流の過電流制限値が下がるようないわゆるフの字特性の過電流保護回路を備える場合がある。フの字特性(Foldback protections)は、過電流保護動作として、最大リミット値で電流制限(Current limiting)を行って出力電圧が低下した後、電流フォールドバック(Current foldback)を行って出力電圧が下がるに従い出力電流の過電流制限値を下げ、定電圧回路の出力素子に過剰な電力損失が発生することを抑制するものである。
(Background leading to this embodiment)
As an overcurrent protection circuit in a constant voltage circuit such as an LDO regulator circuit, an overcurrent protection circuit with a so-called fold-back characteristic is sometimes provided, in which the overcurrent limit value of the output current decreases as the output voltage decreases when the overcurrent protection is activated. be. Foldback protections are an overcurrent protection operation in which current limiting is performed at the maximum limit value to lower the output voltage, and then current foldback is performed to lower the output voltage. Accordingly, the overcurrent limit value of the output current is lowered to suppress excessive power loss from occurring in the output element of the constant voltage circuit.
以下に、比較例として、フの字特性を持つ過電流保護回路を備えた定電圧回路の構成及び動作の一例を示す。 As a comparative example, an example of the configuration and operation of a constant voltage circuit including an overcurrent protection circuit with fold-back characteristics will be shown below.
図3は、比較例の定電圧回路の構成を示す回路図である。図4は過電流保護回路を備える定電圧回路における出力電圧及び出力電流の特性の一例を示す特性図である。 FIG. 3 is a circuit diagram showing the configuration of a constant voltage circuit of a comparative example. FIG. 4 is a characteristic diagram showing an example of the characteristics of the output voltage and output current in a constant voltage circuit including an overcurrent protection circuit.
定電圧回路50は、エラーアンプとしての差動増幅回路AMP1と、過電流保護回路60と、出力トランジスタMP1とを有する。過電流保護回路60は、過電流を制限する過電流制限回路61と、フの字特性を実現するフの字特性回路62とを有して構成される。
The
この定電圧回路50における過電流保護動作を説明する。ここでは、出力端子OUTから参照電圧Vrefに応じた出力電圧VOUTを出力している状態から、定電圧回路50の出力とグランド間に接続される負荷抵抗RLの抵抗値が次第に低下して、出力トランジスタMP1のドレイン電流、すなわち出力端子OUTのソース電流が次第に増加していく場合を想定する。
The overcurrent protection operation in this
出力端子OUTのソース電流が増加すると、これに応じて出力トランジスタMP1に並列接続されたトランジスタMP2とトランジスタMP10のドレイン電流が増加する。これに伴い、トランジスタMP2,MP10のドレイン電流がそれぞれ流れる抵抗R3,R7においてそれぞれ発生する電圧も上昇する。抵抗R7の両端電圧がトランジスタMN7の閾値電圧VthMN7に達すると、トランジスタMN7がオンしてトランジスタMN5のドレイン端子から電流をシンクする。 When the source current of the output terminal OUT increases, the drain currents of the transistor MP2 and the transistor MP10 connected in parallel to the output transistor MP1 increase accordingly. Accordingly, the voltages generated at the resistors R3 and R7 through which the drain currents of the transistors MP2 and MP10 flow, respectively, also rise. When the voltage across resistor R7 reaches the threshold voltage Vth MN7 of transistor MN7, transistor MN7 turns on and sinks current from the drain terminal of transistor MN5.
トランジスタMN5のドレイン電流は、トランジスタMP8とMP9とにより構成されるカレントミラー回路で折り返され、出力電流を制御する出力トランジスタMP1のゲート端子電圧を引き上げる。この結果、出力トランジスタMP1のドレイン電流は減少し、定電圧回路50の出力電流は所定値以下に制御され、出力電圧VOUTは低下し始める。図4において、線Aで示される出力端子OUTのソース電流が、上記動作が開始する点である。このときの出力電流の過電流制限値(最大リミット値)をIOLIMAとする。
The drain current of the transistor MN5 is reflected by a current mirror circuit constituted by transistors MP8 and MP9, and raises the gate terminal voltage of the output transistor MP1 that controls the output current. As a result, the drain current of the output transistor MP1 decreases, the output current of the
次に、出力端子OUTの出力電圧VOUTが徐々に低下し、出力電圧VOUTの分圧抵抗R1,R2の接続点に接続されたトランジスタMP3のゲート電圧VMP3が下記の式(1)を下回ると、トランジスタMP3のドレイン電流が流れ始める。 Next, the output voltage V OUT of the output terminal OUT gradually decreases, and the gate voltage V MP3 of the transistor MP3 connected to the connection point of the voltage dividing resistors R1 and R2 of the output voltage V OUT satisfies the following equation (1). When the voltage drops below this level, the drain current of transistor MP3 begins to flow.
VMP3=(IDMP1/M)・R3-|VGSMP3|-VGSMN1 …(1) V MP3 = (ID MP1 /M)・R3-|VGS MP3 |-VGS MN1 ...(1)
ここで、VMP3:トランジスタMP3のゲート電圧、IDMP1:トランジスタMP1のドレイン電流、M:トランジスタMP1とMP2およびトランジスタMP1とMP10のゲート幅比、R3:抵抗R3の抵抗値、|VGSMP3|:トランジスタMP3のゲート-ソース間電位差、VGSMN1:トランジスタMN1(デプレッション型)のゲート-ソース間電位差である。トランジスタMP3のゲート-ソース間電位差VGSMP3はVGSMP3<0Vであるため、式(1)では絶対値で表している。本明細書では、「・」は乗算子、「/」は除算子を表している。 Here, V MP3 : Gate voltage of transistor MP3, ID MP1 : Drain current of transistor MP1, M: Gate width ratio of transistors MP1 and MP2 and transistors MP1 and MP10, R3: Resistance value of resistor R3, |VGS MP3 |: Gate-source potential difference of transistor MP3, VGS MN1 : Gate-source potential difference of transistor MN1 (depression type). Since the gate-source potential difference VGS MP3 of the transistor MP3 is VGS MP3 <0V, it is expressed as an absolute value in equation (1). In this specification, "." represents a multiplier, and "/" represents a divider.
トランジスタMP3のドレイン電流は、トランジスタMN3とMN4とにより構成されるカレントミラー回路で折り返され、トランジスタMN5のドレイン端子から電流をシンクする。これにより、出力トランジスタMP1のゲート端子電圧を引き上げ、出力トランジスタMP1のドレイン電流がさらに減少する。 The drain current of the transistor MP3 is reflected by a current mirror circuit constituted by transistors MN3 and MN4, and the current is sunk from the drain terminal of the transistor MN5. This raises the gate terminal voltage of the output transistor MP1 and further reduces the drain current of the output transistor MP1.
このとき、互いにソースが抵抗R4を介して接続されたトランジスタMP3及びMN1のゲートアスペクト比が十分に大きく、過電流保護回路が動作するドレイン電流でトランジスタMP3及びMN1のゲート-ソース間電位差がこれらの素子の閾値電圧Vthに近い値であるとする。この場合、トランジスタMP3のゲート電圧VMP3は下記の式(2)で表される。 At this time, the gate aspect ratios of transistors MP3 and MN1 whose sources are connected to each other via resistor R4 are sufficiently large, and the potential difference between the gates and sources of transistors MP3 and MN1 is It is assumed that the value is close to the threshold voltage Vth of the element. In this case, the gate voltage V MP3 of the transistor MP3 is expressed by the following equation (2).
VMP3=(IDMP1/M)・R3+VthMP3-VthMN1 …(2) V MP3 = (ID MP1 /M)・R3+Vth MP3 -Vth MN1 ...(2)
ここで、VthMN1:デプレッション型トランジスタMN1の閾値電圧(VthMN1<0V)、VthMP3:トランジスタMP3の閾値電圧(VthMP3<0V)である。 Here, Vth MN1 is the threshold voltage of the depletion type transistor MN1 (Vth MN1 <0V), and Vth MP3 is the threshold voltage of the transistor MP3 (Vth MP3 <0V).
出力端子OUTの出力電圧VOUTの低下に伴い、トランジスタMN7は次第にオフするが、トランジスタMP3のゲート電圧はさらに低下するため、抵抗R3で発生する電圧がより低くともトランジスタMP3が導通するようになる。この結果、出力端子OUTのソース電流は減少し、出力電圧VOUTがグランドに短絡された状態(VOUT=0V)では、図4の線Bの点までソース電流は減少する。最終的に、出力端子OUTのソース電流は、線Aのピーク時から線Bまで約1/3~1/4の値まで低下する。上記のような動作により、過電流保護回路60はフの字特性を実現している。
As the output voltage V OUT of the output terminal OUT decreases, the transistor MN7 gradually turns off, but the gate voltage of the transistor MP3 further decreases, so the transistor MP3 becomes conductive even if the voltage generated at the resistor R3 is lower. . As a result, the source current of the output terminal OUT decreases, and in a state where the output voltage V OUT is short-circuited to ground (V OUT =0V), the source current decreases to the point of line B in FIG. 4 . Eventually, the source current at the output terminal OUT decreases to about ⅓ to ¼ of the value from the peak of line A to line B. Through the above-described operation, the
図4において、フの字特性の肩の部分に相当する、定電圧回路50の出力電流の過電流制限値IOLIMAは、下記の式(3)で表される。
In FIG. 4, the overcurrent limit value I OLIMA of the output current of the
IOLIMA=(M/R7)・VthMN7 …(3) I OLIMA = (M/R7)・Vth MN7 ...(3)
ここで、R7:抵抗R7の抵抗値、VthMN7:トランジスタMN7の閾値電圧(VthMN7>0V)である。 Here, R7: resistance value of resistor R7, Vth MN7 : threshold voltage of transistor MN7 (Vth MN7 >0V).
また、フの字特性の腕の部分に相当する、定電圧回路50の出力電圧制限値VOLIMは、下記の式(4)で表される。
Further, the output voltage limit value VOLIM of the
VOLIM=(R1+R2)/R2・{(IOLIMA/M)・R3
+VthMP3-VthMN1} …(4)
V OLIM = (R1+R2)/R2・{(I OLIMA /M)・R3
+Vth MP3 -Vth MN1 } …(4)
ここで、R1:抵抗R1の抵抗値、R2:抵抗R2の抵抗値である。 Here, R1 is the resistance value of the resistor R1, and R2 is the resistance value of the resistor R2.
比較例の定電圧回路50では、定電圧回路50の出力電流が0Aに近い場合、抵抗R3に生じる電圧もグランド電位付近まで低下する。このため、トランジスタMP3のゲート-ソース間の電位差VGSMP3は導通状態とは逆方向の電圧が印加され、トランジスタMP3がオフ状態になり、この部分で電流を消費しない。よって、無負荷状態で低消費電力の回路を構成しやすいという利点がある。また、回路を構成する素子が少なく、回路の簡素化、小型化が可能になる利点も挙げられる。
In the
これに対し、上記の特許文献1の従来例では、特許文献1の図3のように過電流保護回路に差動増幅回路が使用されている。このため、たとえ定電圧回路の出力端に負荷抵抗が接続されていなくとも、差動増幅回路の比較器A3と電源端子VDDとの間に接続された電流源の電流は流れ続けることになり、低消費電力化が難しいという課題がある。また、従来の定電圧回路では、過電流保護回路に用いられるトランジスタの閾値電圧のばらつき、抵抗素子の抵抗値のばらつき、温度変化等によって、過電流制限値が変動することがあった。このため、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要があった。
On the other hand, in the conventional example of
一方、比較例の構成では、上記式(2)~(4)に示されるように、トランジスタMN1,MP3,及びMN7の閾値電圧Vthのばらつきにより、過電流制限値及び出力電圧制限値が変動する課題がある。このため、比較例においても、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要がある。 On the other hand, in the configuration of the comparative example, as shown in equations (2) to (4) above, the overcurrent limit value and the output voltage limit value vary due to variations in the threshold voltages Vth of transistors MN1, MP3, and MN7. There are challenges. Therefore, even in the comparative example, it is necessary to provide a large margin between the operating current of the overcurrent protection circuit and the normally used output current range.
本実施形態では、上記事情に鑑み、定電圧回路の過電流保護回路におけるトランジスタの閾値電圧等の回路素子の製造ばらつきによる影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制でき、安定した過電流保護特性を得ることが可能な定電圧回路の構成例を示す。 In view of the above circumstances, the present embodiment reduces the influence of manufacturing variations in circuit elements such as the threshold voltage of transistors in the overcurrent protection circuit of a constant voltage circuit, and suppresses fluctuations in the overcurrent limit value and the output voltage limit value. , shows a configuration example of a constant voltage circuit that can obtain stable overcurrent protection characteristics.
(第1の実施形態)
図1は、第1の実施形態の定電圧回路の構成を示す回路図である。本実施形態の定電圧回路10Aは、エラーアンプとしての差動増幅回路AMP1と、過電流保護回路20Aと、PchMOS型のトランジスタである出力トランジスタMP1とを有する。出力トランジスタMP1は、ソースが電源端子VDDに接続され、ドレインより所定の出力電圧VOUTを出力する。出力トランジスタMP1のドレインには、出力端子OUTが設けられるとともに、出力電圧VOUTを分圧する分圧回路としての分圧抵抗R1,R2が直列に接続されている。分圧抵抗R1,R2の間には、抵抗R6が挿入されている。すなわち、分圧回路は、分圧比が異なる第1の分圧端子と第2の分圧端子とを有し、分圧抵抗R2と抵抗R6との接続点が第1の分圧端子、分圧抵抗R1と抵抗R6との接続点が第2の分圧端子となっている。出力端子OUTには、負荷抵抗RL及びキャパシタCLが接続される。
(First embodiment)
FIG. 1 is a circuit diagram showing the configuration of a constant voltage circuit according to the first embodiment. The
差動増幅回路AMP1は、出力電圧VOUTに比例する電圧と電圧源V1の参照電圧Vrefとを比較し、出力電圧VOUTの誤差成分を出力する。差動増幅回路AMP1は、ソースが共通接続された2つのNchMOS型のトランジスタMN5,MN6と、電流源I1と、カレントミラー回路を構成するPchMOS型のトランジスタMP8,MP9とを有する。トランジスタMN5,MN6は、ソースに電流源I1が接続され、ドレインにトランジスタMP8,MP9によるカレントミラー回路が接続される。差動増幅回路AMP1の一方の入力端であるトランジスタMN6のゲートには電圧源V1が接続されて参照電圧Vrefが供給される。差動増幅回路AMP1の他方の入力端であるトランジスタMN5のゲートは、第1の分圧端子としての分圧抵抗R2と抵抗R6との接続点に接続され、出力トランジスタMP1の出力電圧VOUTに比例する電圧が入力される。差動増幅回路AMP1は、出力部において、トランジスタMN5のドレイン電流をトランジスタMP8,MP9によるカレントミラー回路で折り返し、トランジスタMP9のドレインが出力トランジスタMP1のゲートと接続される。ここで、差動増幅回路AMP1のカレントミラー回路の入出力における、トランジスタMN5のドレインとトランジスタMP9のドレインとは、いずれも差動増幅回路AMP1の出力部に含まれる。そして、差動増幅回路AMP1の出力部が出力トランジスタMP1のゲートに接続される構成となっている。 The differential amplifier circuit AMP1 compares a voltage proportional to the output voltage V OUT with a reference voltage Vref of the voltage source V1, and outputs an error component of the output voltage V OUT . The differential amplifier circuit AMP1 includes two NchMOS type transistors MN5 and MN6 whose sources are commonly connected, a current source I1, and PchMOS type transistors MP8 and MP9 forming a current mirror circuit. The sources of the transistors MN5 and MN6 are connected to the current source I1, and the drains are connected to a current mirror circuit including transistors MP8 and MP9. A voltage source V1 is connected to the gate of the transistor MN6, which is one input terminal of the differential amplifier circuit AMP1, and a reference voltage Vref is supplied thereto. The gate of the transistor MN5, which is the other input terminal of the differential amplifier circuit AMP1, is connected to the connection point between the voltage dividing resistor R2 and the resistor R6 as the first voltage dividing terminal, and is connected to the output voltage V OUT of the output transistor MP1. A proportional voltage is input. In the output section of the differential amplifier circuit AMP1, the drain current of the transistor MN5 is folded back by a current mirror circuit including transistors MP8 and MP9, and the drain of the transistor MP9 is connected to the gate of the output transistor MP1. Here, the drain of the transistor MN5 and the drain of the transistor MP9 in the input/output of the current mirror circuit of the differential amplifier circuit AMP1 are both included in the output section of the differential amplifier circuit AMP1. The output section of the differential amplifier circuit AMP1 is connected to the gate of the output transistor MP1.
過電流保護回路20Aは、PchMOS型のトランジスタMP2,MP3,MP4,MP5と、NchMOS型のトランジスタMN1,MN2,MN3,MN4と、抵抗R3,R4,R5とを有する。トランジスタMP2(第2のPchMOS型のトランジスタ)は、出力トランジスタMP1と並列にゲートとソースが接続される。トランジスタMP2のドレインには、抵抗R3(第3の抵抗素子)を介して、トランジスタMP5(第5のPchMOS型のトランジスタ)のソースが接続され、トランジスタMP5のゲート及びドレインが接地される。
The
また、デプレッション型のNchMOSFETであるトランジスタMN1(第1のNchMOS型のトランジスタ)は、ドレインがトランジスタMP1,MP2のソースと接続され、ゲートがトランジスタMP2のドレインと接続される。トランジスタMN1のソースは、抵抗R4(第4の抵抗素子)を介して、トランジスタMP3(第3のPchMOS型のトランジスタ)及びトランジスタMP4(第4のPchMOS型のトランジスタ)のソースが共に接続される。 Further, the drain of the transistor MN1 (first NchMOS type transistor), which is a depletion type NchMOSFET, is connected to the sources of the transistors MP1 and MP2, and the gate is connected to the drain of the transistor MP2. The source of the transistor MN1 is connected to the sources of the transistor MP3 (third PchMOS type transistor) and the transistor MP4 (fourth PchMOS type transistor) via a resistor R4 (fourth resistance element).
トランジスタMP3及びMP4のドレインには、トランジスタMN3,MN4による第1のカレントミラー回路が接続される。第1のカレントミラー回路は、トランジスタMN3,MN4のゲートが互いに接続され、トランジスタMN3のドレイン及びゲートが入力端となり、トランジスタMN3,MN4のソースが接地され、トランジスタMN4のドレインが出力端となってトランジスタMN5のドレインと接続される。トランジスタMN5のドレインは、トランジスタMP8,MP9によるカレントミラー回路を介して出力トランジスタMP1のゲートと接続される。 A first current mirror circuit including transistors MN3 and MN4 is connected to the drains of transistors MP3 and MP4. The first current mirror circuit has the gates of transistors MN3 and MN4 connected to each other, the drain and gate of transistor MN3 serving as input terminals, the sources of transistors MN3 and MN4 being grounded, and the drain of transistor MN4 serving as an output terminal. Connected to the drain of transistor MN5. The drain of the transistor MN5 is connected to the gate of the output transistor MP1 via a current mirror circuit including transistors MP8 and MP9.
トランジスタMP3のゲートは、第2の分圧端子としての分圧抵抗R1と抵抗R6との接続点に接続され、出力トランジスタMP1の出力電圧VOUTに比例する電圧が入力される。トランジスタMP4のゲートは参照電圧Vrefを供給する基準電圧源に接続される。さらに、トランジスタMP3及びMP4のドレインには、デプレッション型のNchMOSFETであるトランジスタMN2(第2のNchMOS型のトランジスタ)のドレインが接続される。トランジスタMN2のソースには抵抗R5(第5の抵抗素子)の一端が接続され、トランジスタMN2のゲート及び抵抗R5の他端が接地される。 The gate of the transistor MP3 is connected to the connection point between the voltage dividing resistor R1 and the resistor R6 as a second voltage dividing terminal, and receives a voltage proportional to the output voltage V OUT of the output transistor MP1. The gate of transistor MP4 is connected to a reference voltage source that supplies reference voltage Vref. Further, the drain of the transistor MN2 (second NchMOS type transistor), which is a depletion type NchMOSFET, is connected to the drains of the transistors MP3 and MP4. One end of a resistor R5 (fifth resistance element) is connected to the source of the transistor MN2, and the gate of the transistor MN2 and the other end of the resistor R5 are grounded.
本実施形態では、図3に示した比較例の構成に対して、以下の点が異なっている。比較例にあるトランジスタMP10,抵抗R7,トランジスタMN7を廃するとともに、フの字特性を得る回路部分に、トランジスタMP3のドレイン及びソースにそれぞれドレイン及びソースが共通に接続されたトランジスタMP4を追加している。また、抵抗R3とグランドとの間にトランジスタMP3,MP4と同じ閾値電圧を持つトランジスタMP5を、ドレイン及びゲートがグランドにソースが抵抗R3に接続された形で挿入している。また、トランジスタMP3のゲートは、差動増幅回路AMP1の入力端であるトランジスタMN5のゲートと共通に接続せず、分圧抵抗R1とR2の間に抵抗R6を挿入し、トランジスタMP3のゲート電圧が少し高い電圧となるように電位差を持たせるようにしている。また、トランジスタMP3,MP4のドレインとグランドとの間に、トランジスタMN1と同じ閾値電圧を持つデプレッション型のトランジスタMN2を接続している。 This embodiment differs from the configuration of the comparative example shown in FIG. 3 in the following points. In addition to eliminating the transistor MP10, resistor R7, and transistor MN7 in the comparative example, a transistor MP4, whose drain and source are commonly connected to the drain and source of the transistor MP3, is added to the circuit part that obtains the fold-back characteristic. There is. Further, a transistor MP5 having the same threshold voltage as the transistors MP3 and MP4 is inserted between the resistor R3 and the ground, with its drain and gate connected to the ground, and its source connected to the resistor R3. In addition, the gate of the transistor MP3 is not commonly connected to the gate of the transistor MN5, which is the input terminal of the differential amplifier circuit AMP1, and a resistor R6 is inserted between the voltage dividing resistors R1 and R2, so that the gate voltage of the transistor MP3 is A potential difference is created so that the voltage is a little higher. Further, a depression type transistor MN2 having the same threshold voltage as the transistor MN1 is connected between the drains of the transistors MP3 and MP4 and the ground.
トランジスタMP5は、トランジスタMP4のゲート-ソース間電位差の影響を打ち消すために、閾値電圧がトランジスタMP4の閾値電圧と所定誤差範囲内で同じであるのが好ましい。トランジスタMN2は、トランジスタMN1のゲート-ソース間の電位差の影響を打ち消すために、閾値電圧がトランジスタMN1の閾値電圧と所定誤差範囲内で同じであるのが好ましい。抵抗R5は、トランジスタMN1のゲート-ソース間の電位差の影響を打ち消すために、抵抗値が抵抗R4の抵抗値と所定誤差範囲内で同じであるのが好ましい。 The threshold voltage of the transistor MP5 is preferably the same as the threshold voltage of the transistor MP4 within a predetermined error range in order to cancel the influence of the gate-source potential difference of the transistor MP4. The threshold voltage of the transistor MN2 is preferably the same as the threshold voltage of the transistor MN1 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1. The resistance value of the resistor R5 is preferably the same as the resistance value of the resistor R4 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1.
次に、本実施形態の定電圧回路10Aにおける過電流保護回路20Aの動作について説明する。
Next, the operation of the
負荷抵抗RLの抵抗値が次第に減少して出力端子OUTからのソース電流が増加すると、抵抗R3及びトランジスタMP5に流れる電流が増加し、トランジスタMN1のゲート電圧が上昇する。これにより、トランジスタMP3,MP4のソース電圧が(参照電圧Vref)+(トランジスタMP4の閾値電圧)を超える付近から、トランジスタMP4のドレイン電流が流れ始める。トランジスタMP3のゲート電圧はトランジスタMP4のゲートにかかる参照電圧Vrefよりも高いため、トランジスタMP3はオフしている。トランジスタMP4のドレイン電流の流れ初めのときの、出力トランジスタMP1のドレイン電流は、下記の式(5)により求められる。 When the resistance value of the load resistor RL gradually decreases and the source current from the output terminal OUT increases, the current flowing through the resistor R3 and the transistor MP5 increases, and the gate voltage of the transistor MN1 increases. As a result, the drain current of transistor MP4 starts to flow from the vicinity where the source voltage of transistors MP3 and MP4 exceeds (reference voltage Vref)+(threshold voltage of transistor MP4). Since the gate voltage of transistor MP3 is higher than the reference voltage Vref applied to the gate of transistor MP4, transistor MP3 is turned off. The drain current of the output transistor MP1 at the beginning of the drain current of the transistor MP4 is determined by the following equation (5).
IDMP1=(M/R3)・(Vref-VthMP4+VthMP5
+R4・IDMP3+VthMN1) …(5)
ID MP1 = (M/R3)・(Vref-Vth MP4 +Vth MP5
+R4・ID MP3 +Vth MN1 ) …(5)
ここで、IDMP1:トランジスタMP1のドレイン電流、M:トランジスタMP1とMP2のゲート幅比、R3:抵抗R3の抵抗値、Vref:電圧源V1の出力の参照電圧、VthMP4:トランジスタMP4の閾値電圧(VthMP4<0V)、VthMP5:トランジスタMP5の閾値電圧(VthMP5<0V)、R4:抵抗R4の抵抗値、IDMP3:トランジスタMP3のドレイン電流、VthMN1:トランジスタMN1の閾値電圧(VthMN1<0V)である。 Here, ID MP1 : drain current of transistor MP1, M: gate width ratio of transistors MP1 and MP2, R3: resistance value of resistor R3, Vref: reference voltage of the output of voltage source V1, Vth MP4 : threshold voltage of transistor MP4 (Vth MP4 < 0V), Vth MP5 : Threshold voltage of transistor MP5 (Vth MP5 < 0V), R4: Resistance value of resistor R4, ID MP3 : Drain current of transistor MP3, Vth MN1 : Threshold voltage of transistor MN1 (Vth MN1 <0V).
このとき、トランジスタMP4のゲート電圧は参照電圧Vrefで一定であり、トランジスタMP4の閾値電圧VthMP4は、同じ閾値を持つトランジスタMP5の閾値電圧VthMP5で打ち消される。 At this time, the gate voltage of the transistor MP4 is constant at the reference voltage Vref, and the threshold voltage Vth MP4 of the transistor MP4 is canceled by the threshold voltage Vth MP5 of the transistor MP5 having the same threshold value.
また、デプレッション型のNchMOSFETであるトランジスタMN2は、ソースに抵抗R5を備えている。トランジスタMP4がドレイン電流を流し始め、出力端子OUTのソース電流を抑制し始めるためには、トランジスタMP4のドレイン電流がこのトランジスタMN2のドレイン電流を超える必要がある。 Further, the transistor MN2, which is a depletion type Nch MOSFET, has a resistor R5 at its source. In order for the transistor MP4 to start flowing a drain current and suppress the source current of the output terminal OUT, the drain current of the transistor MP4 needs to exceed the drain current of the transistor MN2.
トランジスタMN2のドレイン電流は、トランジスタMN2のゲートアスペクト比が十分に大きくMN2のゲート-ソース間電位差がMN2の閾値電圧VthMN2付近で動作しているとすると、下記の式(6)により表される。 The drain current of transistor MN2 is expressed by the following equation (6), assuming that the gate aspect ratio of transistor MN2 is sufficiently large and the potential difference between the gate and source of MN2 is operating near the threshold voltage Vth MN2 of MN2. .
IDMN2=|VthMN2|/R5 …(6) ID MN2 = |Vth MN2 |/R5...(6)
ここで、IDMN2:トランジスタMN2のドレイン電流、|VthMN2|:トランジスタMN2の閾値電圧(VthMN2<0V)の絶対値である。 Here, ID MN2 is the drain current of the transistor MN2, |Vth MN2 | is the absolute value of the threshold voltage of the transistor MN2 (Vth MN2 <0V).
抵抗R4と抵抗R5が同じ抵抗値の抵抗素子であり、また、トランジスタMN1及びMN2が同じ閾値電圧Vthを持ち、ゲート幅及びゲート長が同じ場合、抵抗R4にデプレッション型のトランジスタMN2の閾値電圧と等しい電圧が発生し、トランジスタMP4のソース電圧とトランジスタMN1のゲート電圧をほぼ等しくすることができる。このため、トランジスタMN1の閾値電圧VthMN1の影響を打ち消すことが可能となる。 If the resistor R4 and the resistor R5 are resistive elements with the same resistance value, and if the transistors MN1 and MN2 have the same threshold voltage Vth and the same gate width and gate length, the resistor R4 has the same threshold voltage as the depletion type transistor MN2. Equal voltages are generated, and the source voltage of transistor MP4 and the gate voltage of transistor MN1 can be made approximately equal. Therefore, it is possible to cancel the influence of the threshold voltage Vth MN1 of the transistor MN1.
本実施形態の構成では、図4に示したフの字特性の肩の部分に相当する、定電圧回路10Aの出力電流の過電流制限値IOLIMAは、下記の式(7)で表される。
In the configuration of this embodiment, the overcurrent limit value IOLIMA of the output current of the
IOLIMA≒(M/R3)・Vref …(7) I OLIMA ≒(M/R3)・Vref…(7)
負荷抵抗RLの値がさらに減少すると、出力トランジスタMP1のドレイン電流が制限されているため、出力端子OUTの出力電圧VOUTは低下し始める。これにより、トランジスタMP3のゲート電圧が低下し、参照電圧Vref近くの電圧になると、トランジスタMP3のドレイン電流が増加、トランジスタMP4のドレイン電流は減少し、出力トランジスタMP1のドレイン電流はトランジスタMP3のゲート電圧により制御される。このため、トランジスタMP3のゲート電圧が低下するに従い、出力端子OUTのソース電流は減少していく。 When the value of the load resistance RL further decreases, the output voltage V OUT at the output terminal OUT starts to decrease because the drain current of the output transistor MP1 is limited. As a result, when the gate voltage of the transistor MP3 decreases and becomes close to the reference voltage Vref, the drain current of the transistor MP3 increases, the drain current of the transistor MP4 decreases, and the drain current of the output transistor MP1 changes to the gate voltage of the transistor MP3. controlled by Therefore, as the gate voltage of the transistor MP3 decreases, the source current of the output terminal OUT decreases.
図4に示したフの字特性の腕の部分に相当する、定電圧回路10Aの出力電圧制限値VOLIMは、下記の式(8)で表される。
The output voltage limit value VOLIM of the
VOLIM≒(R1+R2+R6)/(R2+R6)・Vref …(8) V OLIM ≒ (R1+R2+R6)/(R2+R6)・Vref…(8)
ここで、R1:抵抗R1の抵抗値、R2:抵抗R2の抵抗値、R6:抵抗R6の抵抗値である。本実施形態では、出力電圧の分圧抵抗に抵抗R6を設けることにより、過電流制限値と出力電圧制限値の両方に参照電圧Vrefを利用し、フの字特性の腕の部分を実現している。 Here, R1: resistance value of resistor R1, R2: resistance value of resistor R2, and R6: resistance value of resistor R6. In this embodiment, by providing a resistor R6 as a voltage dividing resistor for the output voltage, the reference voltage Vref is used for both the overcurrent limit value and the output voltage limit value, and the arms of the fold-back characteristic are realized. There is.
以上の様な過程を経て、図1の本実施形態の定電圧回路10Aにおいても、図3の比較例の定電圧回路50と同様の過電流保護特性が得られる。すなわち、出力端子OUTの出力電圧VOUTの低下に伴い、トランジスタMP3のゲート電圧がさらに低下して出力端子OUTのソース電流は減少していく。
Through the above-described process, the same overcurrent protection characteristics as the
本実施形態の過電流保護回路20Aでは、トランジスタMP4の閾値電圧はトランジスタMP5の閾値電圧により打ち消され、トランジスタMN1の閾値電圧は抵抗R4に発生する電圧により打ち消され、これらの素子の特性ばらつきの影響を軽減することができる。
In the
出力端子OUTの負荷抵抗RLが無い場合は、比較例の定電圧回路と同様に、トランジスタMP3,MP4がオフ状態になることにより、トランジスタMN1のドレイン電流も停止する。このため、過電流保護回路20Aにおいて電流を消費することなく、無負荷状態で低消費電力の回路を構成することができる。
If there is no load resistor RL at the output terminal OUT, transistors MP3 and MP4 are turned off, and the drain current of transistor MN1 is also stopped, as in the constant voltage circuit of the comparative example. Therefore, the
上述したように、第1の実施形態では、トランジスタMP3とドレイン及びソースが共通に接続されたトランジスタMP4を設けて、トランジスタMP4のゲートを電圧源V1に接続して参照電圧Vrefを供給する構成となっている。また、分圧抵抗R1,R2の間に抵抗R6を設け、トランジスタMP3のゲート電圧と、差動増幅回路AMP1の入力端であるトランジスタMN5のゲート電圧との間に、所定の電位差を持たせた構成となっている。また、トランジスタMP4のゲート-ソース間電位差の影響を打ち消すためのトランジスタMP5を設け、トランジスタMN1のゲート-ソース間電位差の影響を打ち消すためのトランジスタMN2及び抵抗R4,R5を設けた構成となっている。 As described above, in the first embodiment, a transistor MP4 whose drain and source are commonly connected to the transistor MP3 is provided, and the gate of the transistor MP4 is connected to the voltage source V1 to supply the reference voltage Vref. It has become. In addition, a resistor R6 is provided between the voltage dividing resistors R1 and R2 to provide a predetermined potential difference between the gate voltage of the transistor MP3 and the gate voltage of the transistor MN5, which is the input terminal of the differential amplifier circuit AMP1. The structure is as follows. Further, a transistor MP5 is provided to cancel the effect of the potential difference between the gate and source of the transistor MP4, and a transistor MN2 and resistors R4 and R5 are provided to cancel the effect of the potential difference between the gate and source of the transistor MN1. .
第1の実施形態によれば、過電流保護動作において、トランジスタMN1等の閾値電圧等の各素子のばらつきの影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制することができ、過電流保護回路の動作電流のマージンを小さくすることが可能となる。図1の回路構成は、さらなる低消費電力化を図るため低い電源電圧で設計された回路においても、安定した過電流保護特性を得ることができる。 According to the first embodiment, in the overcurrent protection operation, it is possible to reduce the influence of variations in each element, such as the threshold voltage of the transistor MN1, and suppress fluctuations in the overcurrent limit value and the output voltage limit value. , it becomes possible to reduce the operating current margin of the overcurrent protection circuit. The circuit configuration of FIG. 1 can obtain stable overcurrent protection characteristics even in a circuit designed with a low power supply voltage in order to further reduce power consumption.
(第2の実施形態)
図2は、第2の実施形態の定電圧回路の構成を示す回路図である。第2の実施形態は、第1の実施形態の変形例であり、過電流保護回路におけるカレントミラー回路の位置を変更した他の構成例を示すものである。ここでは、図1に示した第1の実施形態と同様の構成部分の説明を省略し、異なる構成の部分を中心に説明する。
(Second embodiment)
FIG. 2 is a circuit diagram showing the configuration of a constant voltage circuit according to the second embodiment. The second embodiment is a modification of the first embodiment, and shows another configuration example in which the position of the current mirror circuit in the overcurrent protection circuit is changed. Here, description of the same components as those in the first embodiment shown in FIG. 1 will be omitted, and the explanation will focus on parts with different configurations.
定電圧回路10Bの過電流保護回路20Bは、図1と同様、PchMOS型のトランジスタMP2,MP3,MP4,MP5と、NchMOS型のトランジスタMN1と、抵抗R3,R4とを有する。また、NchMOS型のトランジスタMN8と、PchMOS型のトランジスタMP6,MP7と、抵抗R8とを有する。
Like FIG. 1, the
第2の実施形態では、トランジスタMN1のドレインと定電圧回路10Bの電源端子VDDとの間に、トランジスタMP6,MP7による第2のカレントミラー回路の入力を設けている。これにより、トランジスタMN1のドレイン電流をカレントミラー回路で折り返して、出力トランジスタMP1のゲート電圧を引き上げ、出力端子OUTのソース電流の制御を行う。一方、トランジスタMP3,MP4のドレインは直接グランドに接続されて接地されている。また、トランジスタMN1のドレインには、デプレッション型NchMOSFETであるトランジスタMN8(第3のNchMOS型のトランジスタ)のゲートが接続され、さらに抵抗R8(第6の抵抗素子)を介してトランジスタMN8のソースが接続される。トランジスタMN8のドレインは電源端子VDDに接続される。
In the second embodiment, an input of a second current mirror circuit including transistors MP6 and MP7 is provided between the drain of the transistor MN1 and the power supply terminal VDD of the
第2のカレントミラー回路は、トランジスタMP6,MP7のゲートが互いに接続され、トランジスタMP6のドレイン及びゲートが入力端となり、トランジスタMP6,MP7のソースが電源端子VDDに接続され、トランジスタMP7のドレインが出力端となって差動増幅回路AMP1の出力部及び出力トランジスタMP1のゲートと接続される。その他の部分の構成は図1に示した第1の実施形態と同様である。 In the second current mirror circuit, the gates of transistors MP6 and MP7 are connected to each other, the drain and gate of transistor MP6 are input terminals, the sources of transistors MP6 and MP7 are connected to the power supply terminal VDD, and the drain of transistor MP7 is an output terminal. The end thereof is connected to the output part of the differential amplifier circuit AMP1 and the gate of the output transistor MP1. The configuration of other parts is the same as that of the first embodiment shown in FIG.
トランジスタMN8は、トランジスタMN1のゲート-ソース間の電位差の影響を打ち消すために、閾値電圧がトランジスタMN1の閾値電圧と所定誤差範囲内で同じであるのが好ましい。抵抗R8は、トランジスタMN1のゲート-ソース間の電位差の影響を打ち消すために、抵抗値が抵抗R4の抵抗値と所定誤差範囲内で同じであるのが好ましい。 The threshold voltage of the transistor MN8 is preferably the same as the threshold voltage of the transistor MN1 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1. The resistance value of the resistor R8 is preferably the same as that of the resistor R4 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1.
図1の定電圧回路10Aにおいては、出力端子OUTがグランドに短絡された際に、トランジスタMP3のゲート電圧がグランド電位まで引き下げられる。一方、カレントミラー回路の入力素子となるトランジスタMN3は、動作電流を流すためにはトランジスタMN3のゲート-ドレイン間電圧がトランジスタMN3の閾値電圧以上になる必要がある。この結果、トランジスタMP3のドレイン-ソース間の電位差が減少して、トランジスタMP3の動作が飽和領域での動作から非飽和領域での動作になる。このため、トランジスタMP3,MP4のドレイン-ソース間電位差が十分に確保できず、トランジスタMP5に同じドレイン電流を流すために、よりゲート-ソース間の電位差が必要となり、トランジスタMP5のゲート-ソース間の電圧差が拡大する。結果として、負荷短絡時にグランド電位近くに出力電圧が低下した際に、トランジスタMP3,MP5の閾値電圧Vthの変動に対して、出力電流(出力端子OUTのソース電流)が変化し易くなる。
In the
図2の第2の実施形態では、トランジスタMN1のドレイン電流を電源端子VDD側に接続されたトランジスタMP6,MP7によるカレントミラー回路で折り返す回路構成とすることにより、上記問題点を回避している。トランジスタMN1の閾値電圧のばらつきを打ち消すため、デプレッション型のトランジスタMN8及びそのソースに接続される抵抗R8は、電源端子VDDとトランジスタMN1のドレイン端子との間に接続されている。これにより、トランジスタMP6及びMP7によるカレントミラー回路が動作する際には、第1の実施形態と同様に、抵抗R4においてトランジスタMN1の閾値電圧VthMN1を打ち消す電圧を発生させることができる。 In the second embodiment shown in FIG. 2, the above problem is avoided by using a circuit configuration in which the drain current of the transistor MN1 is folded back by a current mirror circuit including transistors MP6 and MP7 connected to the power supply terminal VDD side. In order to cancel out variations in the threshold voltage of the transistor MN1, a depletion type transistor MN8 and a resistor R8 connected to its source are connected between the power supply terminal VDD and the drain terminal of the transistor MN1. As a result, when the current mirror circuit including the transistors MP6 and MP7 operates, it is possible to generate a voltage in the resistor R4 that cancels the threshold voltage Vth MN1 of the transistor MN1, similarly to the first embodiment.
上述したように、第2の実施形態では、第1の実施形態の構成に対して、トランジスタMN1のドレインと電源端子VDDとの間にトランジスタMP6,MP7による第2のカレントミラー回路を設け、トランジスタMN1のドレイン電流により差動増幅回路AMP1の出力電圧を制御する構成となっている。また、トランジスタMN1のゲート-ソース間電位差の影響を打ち消すためのトランジスタMN8及び抵抗R8を設けた構成となっている。 As described above, in the second embodiment, a second current mirror circuit including transistors MP6 and MP7 is provided between the drain of the transistor MN1 and the power supply terminal VDD, and the transistor The configuration is such that the output voltage of the differential amplifier circuit AMP1 is controlled by the drain current of MN1. Further, the configuration includes a transistor MN8 and a resistor R8 for canceling the influence of the potential difference between the gate and source of the transistor MN1.
第2の実施形態においても、過電流保護動作におけるトランジスタMN1等の閾値電圧等の各素子のばらつきの影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制することができる。図2の回路構成は、負荷短絡時などの出力電圧がグランド電位に近い領域において過電流制限値の変動を抑制できるため、過電流保護特性の精度を向上でき、安定した過電流保護特性を得ることが可能である。 In the second embodiment as well, it is possible to reduce the influence of variations in each element, such as the threshold voltage of the transistor MN1, etc., in the overcurrent protection operation, and to suppress fluctuations in the overcurrent limit value and the output voltage limit value. The circuit configuration in Figure 2 can suppress fluctuations in the overcurrent limit value in areas where the output voltage is close to ground potential, such as when a load is short-circuited, so it can improve the accuracy of overcurrent protection characteristics and obtain stable overcurrent protection characteristics. Is possible.
以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。 Although various embodiments have been described above with reference to the drawings, it goes without saying that the present invention is not limited to such examples. It is clear that those skilled in the art can come up with various changes or modifications within the scope of the claims, and these naturally fall within the technical scope of the present invention. Understood. Further, each component in the above embodiments may be arbitrarily combined without departing from the spirit of the present invention.
本発明は、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることができる効果を有し、例えばLDO等の定電圧回路に有用である。 INDUSTRIAL APPLICABILITY The present invention has the effect of being able to obtain stable overcurrent protection characteristics without being affected by manufacturing variations in circuit elements in an overcurrent protection circuit, and is useful for, for example, constant voltage circuits such as LDOs.
10A,10B:定電圧回路
20A,20B:過電流保護回路
AMP1:差動増幅回路
MP1:出力トランジスタ
MP2,MP3,MP4,MP5,MP6,MP7,MP8,MP9:トランジスタ(PchMOS)
MN1,MN2,MN3,MN4,MN5,MN6:トランジスタ(NchMOS)
R1,R2,R3,R4,R5,R6,R8:抵抗
RL:負荷抵抗
CL:キャパシタ
I1:電流源
V1:電圧源(参照電圧Vref)
10A, 10B:
MN1, MN2, MN3, MN4, MN5, MN6: Transistor (NchMOS)
R1, R2, R3, R4, R5, R6, R8: Resistor RL: Load resistance CL: Capacitor I1: Current source V1: Voltage source (reference voltage Vref)
Claims (4)
前記分圧回路に前記第1の分圧端子と分圧比が異なる第2の分圧端子を備え、
前記出力トランジスタとゲート及びソースが共通接続された第2のPchMOS型のトランジスタと、
前記第2の分圧端子にゲートが接続された第3のPchMOS型のトランジスタと、
ゲートに前記参照電圧が供給され、前記第3のPchMOS型のトランジスタとソース及びドレインが共通接続された第4のPchMOS型のトランジスタと、
前記第2のPchMOS型のトランジスタのドレインに第3の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第5のPchMOS型のトランジスタと、
前記第3及び第4のPchMOS型のトランジスタのソースに第4の抵抗素子を介してソースが接続され、ゲートが前記第2のPchMOS型のトランジスタのドレインに接続された第1のNchMOS型のトランジスタと、
前記第3及び第4のPchMOS型のトランジスタのドレインにドレインが接続され、ゲートが接地され、ソースが第5の抵抗素子を介して接地された第2のNchMOS型のトランジスタと、
前記第3及び第4のPchMOS型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第1のカレントミラー回路と、
を有する過電流保護回路を備えた、定電圧回路。 a differential amplifier circuit that outputs a voltage proportional to a difference between a voltage at a first voltage dividing terminal of a voltage dividing circuit that divides an output voltage and a reference voltage, and a gate connected to an output part of the differential amplifier circuit, A constant voltage circuit that includes a PchMOS type output transistor whose source and drain are connected between a power supply terminal and an output terminal, and obtains a predetermined voltage from the output terminal,
The voltage dividing circuit includes a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal,
a second PchMOS transistor whose gate and source are commonly connected to the output transistor;
a third PchMOS type transistor whose gate is connected to the second voltage dividing terminal;
a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor;
a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded;
a first NchMOS type transistor whose source is connected to the sources of the third and fourth PchMOS type transistors via a fourth resistance element, and whose gate is connected to the drain of the second PchMOS type transistor; and,
a second NchMOS transistor whose drain is connected to the drains of the third and fourth PchMOS transistors, whose gate is grounded, and whose source is grounded via a fifth resistance element;
a first current mirror circuit whose input terminals are connected to the drains of the third and fourth PchMOS type transistors, and whose output terminal is connected to the output section of the differential amplifier circuit;
A constant voltage circuit equipped with an overcurrent protection circuit.
前記分圧回路に前記第1の分圧端子と分圧比が異なる第2の分圧端子を備え、
前記出力トランジスタとゲート及びソースが共通接続された第2のPchMOS型のトランジスタと、
前記第2の分圧端子にゲートが接続された第3のPchMOS型のトランジスタと、
ゲートに前記参照電圧が供給され、前記第3のPchMOS型のトランジスタとソース及びドレインが共通接続された第4のPchMOS型のトランジスタと、
前記第2のPchMOS型のトランジスタのドレインに第3の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第5のPchMOS型のトランジスタと、
前記第3及び第4のPchMOS型のトランジスタのソースに第4の抵抗素子を介してソースが接続され、ゲートが前記第2のPchMOS型のトランジスタのドレインに接続された第1のNchMOS型のトランジスタと、
前記第1のNchMOS型のトランジスタのドレインにゲートが接続されるとともに第6の抵抗素子を介してソースが接続され、ドレインが前記電源端子に接続された第3のNchMOS型のトランジスタと、
前記第1のNchMOS型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第2のカレントミラー回路と、
を有する過電流保護回路を備えた、定電圧回路。 a differential amplifier circuit that outputs a voltage proportional to a difference between a voltage at a first voltage dividing terminal of a voltage dividing circuit that divides an output voltage and a reference voltage, and a gate connected to an output part of the differential amplifier circuit, A constant voltage circuit that includes a PchMOS type output transistor whose source and drain are connected between a power supply terminal and an output terminal, and obtains a predetermined voltage from the output terminal,
The voltage dividing circuit includes a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal,
a second PchMOS transistor whose gate and source are commonly connected to the output transistor;
a third PchMOS type transistor whose gate is connected to the second voltage dividing terminal;
a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor;
a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded;
a first NchMOS type transistor whose source is connected to the sources of the third and fourth PchMOS type transistors via a fourth resistance element, and whose gate is connected to the drain of the second PchMOS type transistor; and,
a third NchMOS transistor whose gate is connected to the drain of the first NchMOS transistor, whose source is connected via a sixth resistance element, and whose drain is connected to the power supply terminal;
a second current mirror circuit whose input end is connected to the drain of the first NchMOS type transistor and whose output end is connected to the output part of the differential amplifier circuit;
A constant voltage circuit equipped with an overcurrent protection circuit.
前記第5のPchMOS型のトランジスタは、閾値電圧が前記第4のPchMOS型のトランジスタと所定誤差範囲内で同じであり、
前記第2のNchMOS型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第1のNchMOS型のトランジスタと所定誤差範囲内で同じであり、
前記第4の抵抗素子と前記第5の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路。 The constant voltage circuit according to claim 1,
The fifth PchMOS type transistor has the same threshold voltage as the fourth PchMOS type transistor within a predetermined error range,
The second NchMOS transistor has the same threshold voltage, gate width, and gate length as the first NchMOS transistor within a predetermined error range;
A constant voltage circuit, wherein the fourth resistance element and the fifth resistance element have the same resistance value within a predetermined error range.
前記第5のPchMOS型のトランジスタは、閾値電圧が前記第4のPchMOS型のトランジスタと所定誤差範囲内で同じであり、
前記第3のNchMOS型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第1のNchMOS型のトランジスタと所定誤差範囲内で同じであり、
前記第4の抵抗素子と前記第6の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路。 The constant voltage circuit according to claim 2,
The fifth PchMOS type transistor has the same threshold voltage as the fourth PchMOS type transistor within a predetermined error range,
The third NchMOS type transistor has the same threshold voltage, gate width, and gate length as the first NchMOS type transistor within a predetermined error range,
A constant voltage circuit, wherein the fourth resistance element and the sixth resistance element have the same resistance value within a predetermined error range.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020123003A JP7401406B2 (en) | 2020-07-17 | 2020-07-17 | constant voltage circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020123003A JP7401406B2 (en) | 2020-07-17 | 2020-07-17 | constant voltage circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022019262A JP2022019262A (en) | 2022-01-27 |
JP7401406B2 true JP7401406B2 (en) | 2023-12-19 |
Family
ID=80204093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020123003A Active JP7401406B2 (en) | 2020-07-17 | 2020-07-17 | constant voltage circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7401406B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002169618A (en) | 2000-11-30 | 2002-06-14 | Ricoh Co Ltd | Constant-voltage power circuit and electronic equipment incorporating the constant-voltage power circuit |
JP2008052516A (en) | 2006-08-24 | 2008-03-06 | Seiko Instruments Inc | Constant voltage circuit |
JP2010170364A (en) | 2009-01-23 | 2010-08-05 | Mitsumi Electric Co Ltd | Semiconductor integrated circuit for regulator |
JP2011096231A (en) | 2009-09-30 | 2011-05-12 | Seiko Instruments Inc | Voltage regulator |
JP2017037493A (en) | 2015-08-10 | 2017-02-16 | エスアイアイ・セミコンダクタ株式会社 | Voltage Regulator |
-
2020
- 2020-07-17 JP JP2020123003A patent/JP7401406B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002169618A (en) | 2000-11-30 | 2002-06-14 | Ricoh Co Ltd | Constant-voltage power circuit and electronic equipment incorporating the constant-voltage power circuit |
JP2008052516A (en) | 2006-08-24 | 2008-03-06 | Seiko Instruments Inc | Constant voltage circuit |
JP2010170364A (en) | 2009-01-23 | 2010-08-05 | Mitsumi Electric Co Ltd | Semiconductor integrated circuit for regulator |
JP2011096231A (en) | 2009-09-30 | 2011-05-12 | Seiko Instruments Inc | Voltage regulator |
JP2017037493A (en) | 2015-08-10 | 2017-02-16 | エスアイアイ・セミコンダクタ株式会社 | Voltage Regulator |
Also Published As
Publication number | Publication date |
---|---|
JP2022019262A (en) | 2022-01-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI606321B (en) | Low dropout voltage regulator with improved power supply rejection | |
JP5099505B2 (en) | Voltage regulator | |
KR101012566B1 (en) | Voltage regulator | |
KR101435238B1 (en) | Voltage regulator | |
JP5097664B2 (en) | Constant voltage power circuit | |
JP5421133B2 (en) | Voltage regulator | |
US8564263B2 (en) | Voltage regulator | |
JP5008472B2 (en) | Voltage regulator | |
KR20140007398A (en) | Voltage regulator having current and voltage foldback based upon load impedance | |
JP6316632B2 (en) | Voltage regulator | |
TWI628889B (en) | Voltage regulator | |
JP2008052516A (en) | Constant voltage circuit | |
KR102528632B1 (en) | Voltage regulator | |
CN110275566B (en) | Voltage regulator | |
KR20180048326A (en) | Voltage regulator | |
KR20090082137A (en) | Voltage regulator | |
KR102390730B1 (en) | Overcurrent protection circuit and voltage regulator | |
TWI672572B (en) | Voltage Regulator | |
JP6564691B2 (en) | Stabilized power circuit | |
KR102227586B1 (en) | Voltage regulator | |
CN114356008B (en) | Low-dropout linear voltage regulator | |
CN112000166A (en) | Voltage regulator | |
CN109960309B (en) | Current generating circuit | |
US7420414B2 (en) | Amplifier, and step-down regulator and operational amplifier using the amplifier | |
CN110121685B (en) | Power supply circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230502 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20231020 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231207 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7401406 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |