JP7401406B2

JP7401406B2 - constant voltage circuit

Info

Publication number: JP7401406B2
Application number: JP2020123003A
Authority: JP
Inventors: 一之宮島
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2020-07-17
Filing date: 2020-07-17
Publication date: 2023-12-19
Anticipated expiration: 2040-07-17
Also published as: JP2022019262A

Description

本発明は、安定化された出力電圧を供給可能な定電圧回路に関する。 The present invention relates to a constant voltage circuit capable of supplying a stabilized output voltage.

電源回路等において安定化された出力電圧を供給するレギュレータ回路等の定電圧回路では、負荷短絡等に対する回路及び装置の保護のために、過電流保護回路が設けられる。近年、車載用途などにおける低消費電力化の要求に伴い、低飽和動作が可能な安定化電源回路（ＬＤＯ（Low Drop-Out）レギュレータ回路）が用いられている。ＬＤＯレギュレータ回路等のリニアレギュレータの定電圧回路では、過電流保護とともに消費電力の抑制が求められる。 In a constant voltage circuit such as a regulator circuit that supplies a stabilized output voltage in a power supply circuit or the like, an overcurrent protection circuit is provided to protect the circuit and device from load short circuits and the like. In recent years, with the demand for lower power consumption in automotive applications, stabilized power supply circuits (LDO (Low Drop-Out) regulator circuits) capable of low saturation operation have been used. A constant voltage circuit of a linear regulator such as an LDO regulator circuit is required to suppress power consumption as well as overcurrent protection.

定電圧回路の従来例として、例えば特許文献１に開示されている定電圧電源回路がある。この従来例の定電圧電源回路では、過負荷に対する過電流制限機能と出力短絡に対する短絡電流制限機能を独立させてそれぞれ任意に設定でき、起動時の条件にかかわらず、出力電圧を定電圧域まで起動でき、入力電圧条件など外部の条件が変わってもフの字形あるいはフォールドバック形の過電流制限値を最適に調整でき、垂下形の過電流制限回路を適正に動作させ所望の出力電流を得ることができ、短絡電流値も最適な値に設定することが可能となっている。 As a conventional example of a constant voltage circuit, there is a constant voltage power supply circuit disclosed in Patent Document 1, for example. In this conventional constant voltage power supply circuit, the overcurrent limiting function for overloads and the short circuit current limiting function for output short circuits can be set independently and arbitrarily, and the output voltage can be maintained within the constant voltage range regardless of the startup conditions. Even if external conditions such as input voltage conditions change, the foldback or foldback type overcurrent limit value can be optimally adjusted, and the drooping type overcurrent limiter operates properly to obtain the desired output current. This makes it possible to set the short-circuit current value to an optimal value.

特開２００２－１６９６１８号公報Japanese Patent Application Publication No. 2002-169618

従来の定電圧回路では、過電流保護回路に用いられるトランジスタの閾値電圧のばらつきなどによって、過電流制限値が変動することがあった。このため、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要があった。 In conventional constant voltage circuits, overcurrent limit values sometimes fluctuate due to variations in threshold voltages of transistors used in overcurrent protection circuits. Therefore, it is necessary to provide a large margin between the operating current of the overcurrent protection circuit and the normally used output current range.

本発明は、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることが可能な定電圧回路を提供することを目的とする。 An object of the present invention is to provide a constant voltage circuit that can obtain stable overcurrent protection characteristics without being affected by manufacturing variations in circuit elements in the overcurrent protection circuit.

本発明は、出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインにドレインが接続され、ゲートが接地され、ソースが第５の抵抗素子を介して接地された第２のＮｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第１のカレントミラー回路と、を有する過電流保護回路を備えた、定電圧回路を提供する。 The present invention provides a differential amplifier circuit that outputs a voltage proportional to the difference between a voltage at a first voltage dividing terminal of a voltage dividing circuit that divides an output voltage and a reference voltage, and a gate connected to an output section of the differential amplifier circuit. , and a PchMOS type output transistor having a source and a drain connected between a power supply terminal and an output terminal, the constant voltage circuit obtaining a predetermined voltage from the output terminal, a second PchMOS type transistor including a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal, the gate and source of which are commonly connected to the output transistor; a third PchMOS transistor whose gate is connected; a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor; a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded; and the third and fourth PchMOS transistors. a first NchMOS type transistor whose source is connected to the source of the second PchMOS type transistor via a fourth resistance element and whose gate is connected to the drain of the second PchMOS type transistor; and the third and fourth PchMOS type transistors. a second NchMOS transistor whose drain is connected to the drain of the transistor, whose gate is grounded, and whose source is grounded via a fifth resistance element; and the drains of the third and fourth PchMOS transistors. Provided is a constant voltage circuit including an overcurrent protection circuit having a first current mirror circuit having an input terminal connected to the differential amplifier circuit and a first current mirror circuit having an output terminal connected to the output section of the differential amplifier circuit.

また、本発明は、出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、前記第１のＮｃｈＭＯＳ型のトランジスタのドレインにゲートが接続されるとともに第６の抵抗素子を介してソースが接続され、ドレインが前記電源端子に接続された第３のＮｃｈＭＯＳ型のトランジスタと、前記第１のＮｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第２のカレントミラー回路と、を有する過電流保護回路を備えた、定電圧回路を提供する。 The present invention also provides a differential amplifier circuit that outputs a voltage proportional to a difference between a reference voltage and a voltage at a first voltage dividing terminal of a voltage divider circuit that divides an output voltage, and an output section of the differential amplifier circuit. A constant voltage circuit that obtains a predetermined voltage from the output terminal, the constant voltage circuit including a PchMOS type output transistor having a gate connected to the output terminal and a source and a drain connected between the power supply terminal and the output terminal, and obtaining a predetermined voltage from the output terminal. a second PchMOS transistor whose gate and source are commonly connected to the output transistor; the circuit includes a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal; a third PchMOS transistor whose gate is connected to a terminal; and a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor. , a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded; and the third and fourth PchMOS transistors. a first NchMOS type transistor whose source is connected to the source of the transistor via a fourth resistance element and whose gate is connected to the drain of the second PchMOS type transistor; a third NchMOS transistor whose gate is connected to the drain of the transistor, whose source is connected via a sixth resistance element, and whose drain is connected to the power supply terminal; and the first NchMOS transistor. A constant voltage circuit is provided, which includes an overcurrent protection circuit including a second current mirror circuit whose input end is connected to the drain and whose output end is connected to the output part of the differential amplifier circuit.

また、本発明は、上記の定電圧回路であって、前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第２のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第４の抵抗素子と前記第５の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路を提供する。 The present invention also provides the constant voltage circuit, wherein the fifth PchMOS transistor has the same threshold voltage as the fourth PchMOS transistor within a predetermined error range, and the fifth PchMOS transistor has the same threshold voltage as the fourth PchMOS transistor within a predetermined error range. The NchMOS transistor has the same threshold voltage, gate width, and gate length as the first NchMOS transistor within a predetermined error range, and the resistance values of the fourth resistance element and the fifth resistance element are the same. Provided is a constant voltage circuit in which the voltages are the same within a predetermined error range.

また、本発明は、上記の定電圧回路であって、前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第３のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、前記第４の抵抗素子と前記第６の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路を提供する。 Further, the present invention provides the above constant voltage circuit, wherein the fifth PchMOS type transistor has the same threshold voltage as the fourth PchMOS type transistor within a predetermined error range, and the third The NchMOS transistor has the same threshold voltage, gate width, and gate length as the first NchMOS transistor within a predetermined error range, and the resistance values of the fourth resistance element and the sixth resistance element Provided is a constant voltage circuit in which the voltages are the same within a predetermined error range.

本発明によれば、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることが可能な定電圧回路を提供できる。 According to the present invention, it is possible to provide a constant voltage circuit that can obtain stable overcurrent protection characteristics without being affected by manufacturing variations in circuit elements in the overcurrent protection circuit.

第１の実施形態の定電圧回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing the configuration of a constant voltage circuit according to the first embodiment. 第２の実施形態の定電圧回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing the configuration of a constant voltage circuit according to a second embodiment. 比較例の定電圧回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing the configuration of a constant voltage circuit of a comparative example. 過電流保護回路を備える定電圧回路における出力電圧及び出力電流の特性の一例を示す特性図である。FIG. 2 is a characteristic diagram showing an example of characteristics of output voltage and output current in a constant voltage circuit including an overcurrent protection circuit.

以下、本発明に係る定電圧回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。 EMBODIMENT OF THE INVENTION Hereinafter, an embodiment (hereinafter referred to as "the present embodiment") specifically disclosing a constant voltage circuit according to the present invention will be described in detail with reference to the drawings.

（本実施形態に至る背景）
ＬＤＯレギュレータ回路等の定電圧回路における過電流保護回路として、過電流保護動作時に出力電圧が下がるに従って出力電流の過電流制限値が下がるようないわゆるフの字特性の過電流保護回路を備える場合がある。フの字特性（Foldback protections）は、過電流保護動作として、最大リミット値で電流制限（Current limiting）を行って出力電圧が低下した後、電流フォールドバック（Current foldback）を行って出力電圧が下がるに従い出力電流の過電流制限値を下げ、定電圧回路の出力素子に過剰な電力損失が発生することを抑制するものである。 (Background leading to this embodiment)
As an overcurrent protection circuit in a constant voltage circuit such as an LDO regulator circuit, an overcurrent protection circuit with a so-called fold-back characteristic is sometimes provided, in which the overcurrent limit value of the output current decreases as the output voltage decreases when the overcurrent protection is activated. be. Foldback protections are an overcurrent protection operation in which current limiting is performed at the maximum limit value to lower the output voltage, and then current foldback is performed to lower the output voltage. Accordingly, the overcurrent limit value of the output current is lowered to suppress excessive power loss from occurring in the output element of the constant voltage circuit.

以下に、比較例として、フの字特性を持つ過電流保護回路を備えた定電圧回路の構成及び動作の一例を示す。 As a comparative example, an example of the configuration and operation of a constant voltage circuit including an overcurrent protection circuit with fold-back characteristics will be shown below.

図３は、比較例の定電圧回路の構成を示す回路図である。図４は過電流保護回路を備える定電圧回路における出力電圧及び出力電流の特性の一例を示す特性図である。 FIG. 3 is a circuit diagram showing the configuration of a constant voltage circuit of a comparative example. FIG. 4 is a characteristic diagram showing an example of the characteristics of the output voltage and output current in a constant voltage circuit including an overcurrent protection circuit.

定電圧回路５０は、エラーアンプとしての差動増幅回路ＡＭＰ１と、過電流保護回路６０と、出力トランジスタＭＰ１とを有する。過電流保護回路６０は、過電流を制限する過電流制限回路６１と、フの字特性を実現するフの字特性回路６２とを有して構成される。 The constant voltage circuit 50 includes a differential amplifier circuit AMP1 as an error amplifier, an overcurrent protection circuit 60, and an output transistor MP1. The overcurrent protection circuit 60 includes an overcurrent limiting circuit 61 that limits overcurrent, and a foldback characteristic circuit 62 that realizes a foldback characteristic.

この定電圧回路５０における過電流保護動作を説明する。ここでは、出力端子ＯＵＴから参照電圧Ｖｒｅｆに応じた出力電圧Ｖ_ＯＵＴを出力している状態から、定電圧回路５０の出力とグランド間に接続される負荷抵抗ＲＬの抵抗値が次第に低下して、出力トランジスタＭＰ１のドレイン電流、すなわち出力端子ＯＵＴのソース電流が次第に増加していく場合を想定する。 The overcurrent protection operation in this constant voltage circuit 50 will be explained. Here, the resistance value of the load resistor RL connected between the output of the constant voltage circuit 50 and the ground gradually decreases from the state where the output voltage V _OUT corresponding to the reference voltage Vref is output from the output terminal OUT. Assume that the drain current of the output transistor MP1, that is, the source current of the output terminal OUT gradually increases.

出力端子ＯＵＴのソース電流が増加すると、これに応じて出力トランジスタＭＰ１に並列接続されたトランジスタＭＰ２とトランジスタＭＰ１０のドレイン電流が増加する。これに伴い、トランジスタＭＰ２，ＭＰ１０のドレイン電流がそれぞれ流れる抵抗Ｒ３，Ｒ７においてそれぞれ発生する電圧も上昇する。抵抗Ｒ７の両端電圧がトランジスタＭＮ７の閾値電圧Ｖｔｈ_ＭＮ７に達すると、トランジスタＭＮ７がオンしてトランジスタＭＮ５のドレイン端子から電流をシンクする。 When the source current of the output terminal OUT increases, the drain currents of the transistor MP2 and the transistor MP10 connected in parallel to the output transistor MP1 increase accordingly. Accordingly, the voltages generated at the resistors R3 and R7 through which the drain currents of the transistors MP2 and MP10 flow, respectively, also rise. When the voltage across resistor R7 reaches the threshold voltage Vth _MN7 of transistor MN7, transistor MN7 turns on and sinks current from the drain terminal of transistor MN5.

トランジスタＭＮ５のドレイン電流は、トランジスタＭＰ８とＭＰ９とにより構成されるカレントミラー回路で折り返され、出力電流を制御する出力トランジスタＭＰ１のゲート端子電圧を引き上げる。この結果、出力トランジスタＭＰ１のドレイン電流は減少し、定電圧回路５０の出力電流は所定値以下に制御され、出力電圧Ｖ_ＯＵＴは低下し始める。図４において、線Ａで示される出力端子ＯＵＴのソース電流が、上記動作が開始する点である。このときの出力電流の過電流制限値（最大リミット値）をＩ_{ＯＬＩＭＡ}とする。 The drain current of the transistor MN5 is reflected by a current mirror circuit constituted by transistors MP8 and MP9, and raises the gate terminal voltage of the output transistor MP1 that controls the output current. As a result, the drain current of the output transistor MP1 decreases, the output current of the constant voltage circuit 50 is controlled to be below a predetermined value, and the output voltage V _OUT begins to decrease. In FIG. 4, the source current of the output terminal OUT, indicated by line A, is the point at which the above operation starts. The overcurrent limit value (maximum limit value) of the output current at this time is defined as _IOLIMA .

次に、出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴが徐々に低下し、出力電圧Ｖ_ＯＵＴの分圧抵抗Ｒ１，Ｒ２の接続点に接続されたトランジスタＭＰ３のゲート電圧Ｖ_ＭＰ３が下記の式（１）を下回ると、トランジスタＭＰ３のドレイン電流が流れ始める。 Next, the output voltage V _OUT of the output terminal OUT gradually decreases, and the gate voltage V _MP3 of the transistor MP3 connected to the connection point of the voltage dividing resistors R1 and R2 of the output voltage V _OUT satisfies the following equation (1). When the voltage drops below this level, the drain current of transistor MP3 begins to flow.

Ｖ_ＭＰ３＝（ＩＤ_ＭＰ１／Ｍ）・Ｒ３－｜ＶＧＳ_ＭＰ３｜－ＶＧＳ_ＭＮ１ …（１） V _MP3 = (ID _MP1 /M)・R3-|VGS _MP3 |-VGS _MN1 ...(1)

ここで、Ｖ_ＭＰ３：トランジスタＭＰ３のゲート電圧、ＩＤ_ＭＰ１：トランジスタＭＰ１のドレイン電流、Ｍ：トランジスタＭＰ１とＭＰ２およびトランジスタＭＰ１とＭＰ１０のゲート幅比、Ｒ３：抵抗Ｒ３の抵抗値、｜ＶＧＳ_ＭＰ３｜：トランジスタＭＰ３のゲート－ソース間電位差、ＶＧＳ_ＭＮ１：トランジスタＭＮ１（デプレッション型）のゲート－ソース間電位差である。トランジスタＭＰ３のゲート－ソース間電位差ＶＧＳ_ＭＰ３はＶＧＳ_ＭＰ３＜０Ｖであるため、式（１）では絶対値で表している。本明細書では、「・」は乗算子、「／」は除算子を表している。 Here, V _MP3 : Gate voltage of transistor MP3, ID _MP1 : Drain current of transistor MP1, M: Gate width ratio of transistors MP1 and MP2 and transistors MP1 and MP10, R3: Resistance value of resistor R3, |VGS _MP3 |: Gate-source potential difference of transistor MP3, VGS _MN1 : Gate-source potential difference of transistor MN1 (depression type). Since the gate-source potential difference VGS _MP3 of the transistor MP3 is VGS _MP3 <0V, it is expressed as an absolute value in equation (1). In this specification, "." represents a multiplier, and "/" represents a divider.

トランジスタＭＰ３のドレイン電流は、トランジスタＭＮ３とＭＮ４とにより構成されるカレントミラー回路で折り返され、トランジスタＭＮ５のドレイン端子から電流をシンクする。これにより、出力トランジスタＭＰ１のゲート端子電圧を引き上げ、出力トランジスタＭＰ１のドレイン電流がさらに減少する。 The drain current of the transistor MP3 is reflected by a current mirror circuit constituted by transistors MN3 and MN4, and the current is sunk from the drain terminal of the transistor MN5. This raises the gate terminal voltage of the output transistor MP1 and further reduces the drain current of the output transistor MP1.

このとき、互いにソースが抵抗Ｒ４を介して接続されたトランジスタＭＰ３及びＭＮ１のゲートアスペクト比が十分に大きく、過電流保護回路が動作するドレイン電流でトランジスタＭＰ３及びＭＮ１のゲート－ソース間電位差がこれらの素子の閾値電圧Ｖｔｈに近い値であるとする。この場合、トランジスタＭＰ３のゲート電圧Ｖ_ＭＰ３は下記の式（２）で表される。 At this time, the gate aspect ratios of transistors MP3 and MN1 whose sources are connected to each other via resistor R4 are sufficiently large, and the potential difference between the gates and sources of transistors MP3 and MN1 is It is assumed that the value is close to the threshold voltage Vth of the element. In this case, the gate voltage V _MP3 of the transistor MP3 is expressed by the following equation (2).

Ｖ_ＭＰ３＝（ＩＤ_ＭＰ１／Ｍ）・Ｒ３＋Ｖｔｈ_ＭＰ３－Ｖｔｈ_ＭＮ１ …（２） V _MP3 = (ID _MP1 /M)・R3+Vth _MP3 -Vth _MN1 ...(2)

ここで、Ｖｔｈ_ＭＮ１：デプレッション型トランジスタＭＮ１の閾値電圧（Ｖｔｈ_ＭＮ１＜０Ｖ）、Ｖｔｈ_ＭＰ３：トランジスタＭＰ３の閾値電圧（Ｖｔｈ_ＭＰ３＜０Ｖ）である。 Here, Vth _MN1 is the threshold voltage of the depletion type transistor MN1 (Vth _MN1 <0V), and Vth _MP3 is the threshold voltage of the transistor MP3 (Vth _MP3 <0V).

出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴの低下に伴い、トランジスタＭＮ７は次第にオフするが、トランジスタＭＰ３のゲート電圧はさらに低下するため、抵抗Ｒ３で発生する電圧がより低くともトランジスタＭＰ３が導通するようになる。この結果、出力端子ＯＵＴのソース電流は減少し、出力電圧Ｖ_ＯＵＴがグランドに短絡された状態（Ｖ_ＯＵＴ＝０Ｖ）では、図４の線Ｂの点までソース電流は減少する。最終的に、出力端子ＯＵＴのソース電流は、線Ａのピーク時から線Ｂまで約１／３～１／４の値まで低下する。上記のような動作により、過電流保護回路６０はフの字特性を実現している。 As the output voltage V _OUT of the output terminal OUT decreases, the transistor MN7 gradually turns off, but the gate voltage of the transistor MP3 further decreases, so the transistor MP3 becomes conductive even if the voltage generated at the resistor R3 is lower. . As a result, the source current of the output terminal OUT decreases, and in a state where the output voltage V _OUT is short-circuited to ground (V _OUT =0V), the source current decreases to the point of line B in FIG. 4 . Eventually, the source current at the output terminal OUT decreases to about ⅓ to ¼ of the value from the peak of line A to line B. Through the above-described operation, the overcurrent protection circuit 60 realizes a fold-back characteristic.

図４において、フの字特性の肩の部分に相当する、定電圧回路５０の出力電流の過電流制限値Ｉ_{ＯＬＩＭＡ}は、下記の式（３）で表される。 In FIG. 4, the overcurrent limit value I _OLIMA of the output current of the constant voltage circuit 50, which corresponds to the shoulder of the fold-back characteristic, is expressed by the following equation (3).

Ｉ_{ＯＬＩＭＡ}＝（Ｍ／Ｒ７）・Ｖｔｈ_ＭＮ７ …（３） I _OLIMA = (M/R7)・Vth _MN7 ...(3)

ここで、Ｒ７：抵抗Ｒ７の抵抗値、Ｖｔｈ_ＭＮ７：トランジスタＭＮ７の閾値電圧（Ｖｔｈ_ＭＮ７＞０Ｖ）である。 Here, R7: resistance value of resistor R7, Vth _MN7 : threshold voltage of transistor MN7 (Vth _MN7 >0V).

また、フの字特性の腕の部分に相当する、定電圧回路５０の出力電圧制限値Ｖ_ＯＬＩＭは、下記の式（４）で表される。 Further, the output voltage limit value _VOLIM of the constant voltage circuit 50, which corresponds to the arm portion of the fold-back characteristic, is expressed by the following equation (4).

Ｖ_ＯＬＩＭ＝（Ｒ１＋Ｒ２）／Ｒ２・｛（Ｉ_{ＯＬＩＭＡ}／Ｍ）・Ｒ３
＋Ｖｔｈ_ＭＰ３－Ｖｔｈ_ＭＮ１｝ …（４） V _OLIM = (R1+R2)/R2・{(I _OLIMA /M)・R3
+Vth _MP3 -Vth _MN1 } …(4)

ここで、Ｒ１：抵抗Ｒ１の抵抗値、Ｒ２：抵抗Ｒ２の抵抗値である。 Here, R1 is the resistance value of the resistor R1, and R2 is the resistance value of the resistor R2.

比較例の定電圧回路５０では、定電圧回路５０の出力電流が０Ａに近い場合、抵抗Ｒ３に生じる電圧もグランド電位付近まで低下する。このため、トランジスタＭＰ３のゲート－ソース間の電位差ＶＧＳＭＰ３は導通状態とは逆方向の電圧が印加され、トランジスタＭＰ３がオフ状態になり、この部分で電流を消費しない。よって、無負荷状態で低消費電力の回路を構成しやすいという利点がある。また、回路を構成する素子が少なく、回路の簡素化、小型化が可能になる利点も挙げられる。 In the constant voltage circuit 50 of the comparative example, when the output current of the constant voltage circuit 50 is close to 0 A, the voltage generated at the resistor R3 also decreases to near the ground potential. Therefore, a voltage in the opposite direction to the conductive state is applied to the potential difference VGSMP3 between the gate and source of the transistor MP3, and the transistor MP3 is turned off, so that no current is consumed in this portion. Therefore, there is an advantage that it is easy to configure a circuit with low power consumption in a no-load state. Another advantage is that the number of elements constituting the circuit is small, making it possible to simplify and downsize the circuit.

これに対し、上記の特許文献１の従来例では、特許文献１の図３のように過電流保護回路に差動増幅回路が使用されている。このため、たとえ定電圧回路の出力端に負荷抵抗が接続されていなくとも、差動増幅回路の比較器Ａ３と電源端子ＶＤＤとの間に接続された電流源の電流は流れ続けることになり、低消費電力化が難しいという課題がある。また、従来の定電圧回路では、過電流保護回路に用いられるトランジスタの閾値電圧のばらつき、抵抗素子の抵抗値のばらつき、温度変化等によって、過電流制限値が変動することがあった。このため、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要があった。 On the other hand, in the conventional example of Patent Document 1 mentioned above, a differential amplifier circuit is used in the overcurrent protection circuit as shown in FIG. 3 of Patent Document 1. Therefore, even if no load resistance is connected to the output terminal of the constant voltage circuit, the current of the current source connected between the comparator A3 of the differential amplifier circuit and the power supply terminal VDD will continue to flow. The problem is that it is difficult to reduce power consumption. Furthermore, in conventional constant voltage circuits, the overcurrent limit value may fluctuate due to variations in the threshold voltages of transistors used in the overcurrent protection circuit, variations in the resistance values of resistive elements, temperature changes, and the like. Therefore, it is necessary to provide a large margin between the operating current of the overcurrent protection circuit and the normally used output current range.

一方、比較例の構成では、上記式（２）～（４）に示されるように、トランジスタＭＮ１，ＭＰ３，及びＭＮ７の閾値電圧Ｖｔｈのばらつきにより、過電流制限値及び出力電圧制限値が変動する課題がある。このため、比較例においても、過電流保護回路の動作電流と通常使用する出力電流の範囲との間にマージンを大きくとる必要がある。 On the other hand, in the configuration of the comparative example, as shown in equations (2) to (4) above, the overcurrent limit value and the output voltage limit value vary due to variations in the threshold voltages Vth of transistors MN1, MP3, and MN7. There are challenges. Therefore, even in the comparative example, it is necessary to provide a large margin between the operating current of the overcurrent protection circuit and the normally used output current range.

本実施形態では、上記事情に鑑み、定電圧回路の過電流保護回路におけるトランジスタの閾値電圧等の回路素子の製造ばらつきによる影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制でき、安定した過電流保護特性を得ることが可能な定電圧回路の構成例を示す。 In view of the above circumstances, the present embodiment reduces the influence of manufacturing variations in circuit elements such as the threshold voltage of transistors in the overcurrent protection circuit of a constant voltage circuit, and suppresses fluctuations in the overcurrent limit value and the output voltage limit value. , shows a configuration example of a constant voltage circuit that can obtain stable overcurrent protection characteristics.

（第１の実施形態）
図１は、第１の実施形態の定電圧回路の構成を示す回路図である。本実施形態の定電圧回路１０Ａは、エラーアンプとしての差動増幅回路ＡＭＰ１と、過電流保護回路２０Ａと、ＰｃｈＭＯＳ型のトランジスタである出力トランジスタＭＰ１とを有する。出力トランジスタＭＰ１は、ソースが電源端子ＶＤＤに接続され、ドレインより所定の出力電圧Ｖ_ＯＵＴを出力する。出力トランジスタＭＰ１のドレインには、出力端子ＯＵＴが設けられるとともに、出力電圧Ｖ_ＯＵＴを分圧する分圧回路としての分圧抵抗Ｒ１，Ｒ２が直列に接続されている。分圧抵抗Ｒ１，Ｒ２の間には、抵抗Ｒ６が挿入されている。すなわち、分圧回路は、分圧比が異なる第１の分圧端子と第２の分圧端子とを有し、分圧抵抗Ｒ２と抵抗Ｒ６との接続点が第１の分圧端子、分圧抵抗Ｒ１と抵抗Ｒ６との接続点が第２の分圧端子となっている。出力端子ＯＵＴには、負荷抵抗ＲＬ及びキャパシタＣＬが接続される。 (First embodiment)
FIG. 1 is a circuit diagram showing the configuration of a constant voltage circuit according to the first embodiment. The constant voltage circuit 10A of this embodiment includes a differential amplifier circuit AMP1 as an error amplifier, an overcurrent protection circuit 20A, and an output transistor MP1 that is a PchMOS type transistor. The output transistor MP1 has a source connected to the power supply terminal VDD, and outputs a predetermined output voltage V _OUT from the drain. An output terminal OUT is provided at the drain of the output transistor MP1, and voltage dividing resistors R1 and R2 as a voltage dividing circuit that divides the output voltage _VOUT are connected in series. A resistor R6 is inserted between the voltage dividing resistors R1 and R2. That is, the voltage dividing circuit has a first voltage dividing terminal and a second voltage dividing terminal having different voltage dividing ratios, and the connection point between the voltage dividing resistor R2 and the resistor R6 is the first voltage dividing terminal and the voltage dividing terminal. The connection point between the resistor R1 and the resistor R6 serves as a second voltage dividing terminal. A load resistor RL and a capacitor CL are connected to the output terminal OUT.

差動増幅回路ＡＭＰ１は、出力電圧Ｖ_ＯＵＴに比例する電圧と電圧源Ｖ１の参照電圧Ｖｒｅｆとを比較し、出力電圧Ｖ_ＯＵＴの誤差成分を出力する。差動増幅回路ＡＭＰ１は、ソースが共通接続された２つのＮｃｈＭＯＳ型のトランジスタＭＮ５，ＭＮ６と、電流源Ｉ１と、カレントミラー回路を構成するＰｃｈＭＯＳ型のトランジスタＭＰ８，ＭＰ９とを有する。トランジスタＭＮ５，ＭＮ６は、ソースに電流源Ｉ１が接続され、ドレインにトランジスタＭＰ８，ＭＰ９によるカレントミラー回路が接続される。差動増幅回路ＡＭＰ１の一方の入力端であるトランジスタＭＮ６のゲートには電圧源Ｖ１が接続されて参照電圧Ｖｒｅｆが供給される。差動増幅回路ＡＭＰ１の他方の入力端であるトランジスタＭＮ５のゲートは、第１の分圧端子としての分圧抵抗Ｒ２と抵抗Ｒ６との接続点に接続され、出力トランジスタＭＰ１の出力電圧Ｖ_ＯＵＴに比例する電圧が入力される。差動増幅回路ＡＭＰ１は、出力部において、トランジスタＭＮ５のドレイン電流をトランジスタＭＰ８，ＭＰ９によるカレントミラー回路で折り返し、トランジスタＭＰ９のドレインが出力トランジスタＭＰ１のゲートと接続される。ここで、差動増幅回路ＡＭＰ１のカレントミラー回路の入出力における、トランジスタＭＮ５のドレインとトランジスタＭＰ９のドレインとは、いずれも差動増幅回路ＡＭＰ１の出力部に含まれる。そして、差動増幅回路ＡＭＰ１の出力部が出力トランジスタＭＰ１のゲートに接続される構成となっている。 The differential amplifier circuit AMP1 compares a voltage proportional to the output voltage V _OUT with a reference voltage Vref of the voltage source V1, and outputs an error component of the output voltage V _OUT . The differential amplifier circuit AMP1 includes two NchMOS type transistors MN5 and MN6 whose sources are commonly connected, a current source I1, and PchMOS type transistors MP8 and MP9 forming a current mirror circuit. The sources of the transistors MN5 and MN6 are connected to the current source I1, and the drains are connected to a current mirror circuit including transistors MP8 and MP9. A voltage source V1 is connected to the gate of the transistor MN6, which is one input terminal of the differential amplifier circuit AMP1, and a reference voltage Vref is supplied thereto. The gate of the transistor MN5, which is the other input terminal of the differential amplifier circuit AMP1, is connected to the connection point between the voltage dividing resistor R2 and the resistor R6 as the first voltage dividing terminal, and is connected to the output voltage V _OUT of the output transistor MP1. A proportional voltage is input. In the output section of the differential amplifier circuit AMP1, the drain current of the transistor MN5 is folded back by a current mirror circuit including transistors MP8 and MP9, and the drain of the transistor MP9 is connected to the gate of the output transistor MP1. Here, the drain of the transistor MN5 and the drain of the transistor MP9 in the input/output of the current mirror circuit of the differential amplifier circuit AMP1 are both included in the output section of the differential amplifier circuit AMP1. The output section of the differential amplifier circuit AMP1 is connected to the gate of the output transistor MP1.

過電流保護回路２０Ａは、ＰｃｈＭＯＳ型のトランジスタＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５と、ＮｃｈＭＯＳ型のトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、抵抗Ｒ３，Ｒ４，Ｒ５とを有する。トランジスタＭＰ２（第２のＰｃｈＭＯＳ型のトランジスタ）は、出力トランジスタＭＰ１と並列にゲートとソースが接続される。トランジスタＭＰ２のドレインには、抵抗Ｒ３（第３の抵抗素子）を介して、トランジスタＭＰ５（第５のＰｃｈＭＯＳ型のトランジスタ）のソースが接続され、トランジスタＭＰ５のゲート及びドレインが接地される。 The overcurrent protection circuit 20A includes PchMOS transistors MP2, MP3, MP4, and MP5, NchMOS transistors MN1, MN2, MN3, and MN4, and resistors R3, R4, and R5. The gate and source of the transistor MP2 (second PchMOS type transistor) are connected in parallel with the output transistor MP1. The drain of the transistor MP2 is connected to the source of a transistor MP5 (fifth PchMOS type transistor) via a resistor R3 (third resistance element), and the gate and drain of the transistor MP5 are grounded.

また、デプレッション型のＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ１（第１のＮｃｈＭＯＳ型のトランジスタ）は、ドレインがトランジスタＭＰ１，ＭＰ２のソースと接続され、ゲートがトランジスタＭＰ２のドレインと接続される。トランジスタＭＮ１のソースは、抵抗Ｒ４（第４の抵抗素子）を介して、トランジスタＭＰ３（第３のＰｃｈＭＯＳ型のトランジスタ）及びトランジスタＭＰ４（第４のＰｃｈＭＯＳ型のトランジスタ）のソースが共に接続される。 Further, the drain of the transistor MN1 (first NchMOS type transistor), which is a depletion type NchMOSFET, is connected to the sources of the transistors MP1 and MP2, and the gate is connected to the drain of the transistor MP2. The source of the transistor MN1 is connected to the sources of the transistor MP3 (third PchMOS type transistor) and the transistor MP4 (fourth PchMOS type transistor) via a resistor R4 (fourth resistance element).

トランジスタＭＰ３及びＭＰ４のドレインには、トランジスタＭＮ３，ＭＮ４による第１のカレントミラー回路が接続される。第１のカレントミラー回路は、トランジスタＭＮ３，ＭＮ４のゲートが互いに接続され、トランジスタＭＮ３のドレイン及びゲートが入力端となり、トランジスタＭＮ３，ＭＮ４のソースが接地され、トランジスタＭＮ４のドレインが出力端となってトランジスタＭＮ５のドレインと接続される。トランジスタＭＮ５のドレインは、トランジスタＭＰ８，ＭＰ９によるカレントミラー回路を介して出力トランジスタＭＰ１のゲートと接続される。 A first current mirror circuit including transistors MN3 and MN4 is connected to the drains of transistors MP3 and MP4. The first current mirror circuit has the gates of transistors MN3 and MN4 connected to each other, the drain and gate of transistor MN3 serving as input terminals, the sources of transistors MN3 and MN4 being grounded, and the drain of transistor MN4 serving as an output terminal. Connected to the drain of transistor MN5. The drain of the transistor MN5 is connected to the gate of the output transistor MP1 via a current mirror circuit including transistors MP8 and MP9.

トランジスタＭＰ３のゲートは、第２の分圧端子としての分圧抵抗Ｒ１と抵抗Ｒ６との接続点に接続され、出力トランジスタＭＰ１の出力電圧Ｖ_ＯＵＴに比例する電圧が入力される。トランジスタＭＰ４のゲートは参照電圧Ｖｒｅｆを供給する基準電圧源に接続される。さらに、トランジスタＭＰ３及びＭＰ４のドレインには、デプレッション型のＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ２（第２のＮｃｈＭＯＳ型のトランジスタ）のドレインが接続される。トランジスタＭＮ２のソースには抵抗Ｒ５（第５の抵抗素子）の一端が接続され、トランジスタＭＮ２のゲート及び抵抗Ｒ５の他端が接地される。 The gate of the transistor MP3 is connected to the connection point between the voltage dividing resistor R1 and the resistor R6 as a second voltage dividing terminal, and receives a voltage proportional to the output voltage V _OUT of the output transistor MP1. The gate of transistor MP4 is connected to a reference voltage source that supplies reference voltage Vref. Further, the drain of the transistor MN2 (second NchMOS type transistor), which is a depletion type NchMOSFET, is connected to the drains of the transistors MP3 and MP4. One end of a resistor R5 (fifth resistance element) is connected to the source of the transistor MN2, and the gate of the transistor MN2 and the other end of the resistor R5 are grounded.

本実施形態では、図３に示した比較例の構成に対して、以下の点が異なっている。比較例にあるトランジスタＭＰ１０，抵抗Ｒ７，トランジスタＭＮ７を廃するとともに、フの字特性を得る回路部分に、トランジスタＭＰ３のドレイン及びソースにそれぞれドレイン及びソースが共通に接続されたトランジスタＭＰ４を追加している。また、抵抗Ｒ３とグランドとの間にトランジスタＭＰ３，ＭＰ４と同じ閾値電圧を持つトランジスタＭＰ５を、ドレイン及びゲートがグランドにソースが抵抗Ｒ３に接続された形で挿入している。また、トランジスタＭＰ３のゲートは、差動増幅回路ＡＭＰ１の入力端であるトランジスタＭＮ５のゲートと共通に接続せず、分圧抵抗Ｒ１とＲ２の間に抵抗Ｒ６を挿入し、トランジスタＭＰ３のゲート電圧が少し高い電圧となるように電位差を持たせるようにしている。また、トランジスタＭＰ３，ＭＰ４のドレインとグランドとの間に、トランジスタＭＮ１と同じ閾値電圧を持つデプレッション型のトランジスタＭＮ２を接続している。 This embodiment differs from the configuration of the comparative example shown in FIG. 3 in the following points. In addition to eliminating the transistor MP10, resistor R7, and transistor MN7 in the comparative example, a transistor MP4, whose drain and source are commonly connected to the drain and source of the transistor MP3, is added to the circuit part that obtains the fold-back characteristic. There is. Further, a transistor MP5 having the same threshold voltage as the transistors MP3 and MP4 is inserted between the resistor R3 and the ground, with its drain and gate connected to the ground, and its source connected to the resistor R3. In addition, the gate of the transistor MP3 is not commonly connected to the gate of the transistor MN5, which is the input terminal of the differential amplifier circuit AMP1, and a resistor R6 is inserted between the voltage dividing resistors R1 and R2, so that the gate voltage of the transistor MP3 is A potential difference is created so that the voltage is a little higher. Further, a depression type transistor MN2 having the same threshold voltage as the transistor MN1 is connected between the drains of the transistors MP3 and MP4 and the ground.

トランジスタＭＰ５は、トランジスタＭＰ４のゲート－ソース間電位差の影響を打ち消すために、閾値電圧がトランジスタＭＰ４の閾値電圧と所定誤差範囲内で同じであるのが好ましい。トランジスタＭＮ２は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、閾値電圧がトランジスタＭＮ１の閾値電圧と所定誤差範囲内で同じであるのが好ましい。抵抗Ｒ５は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、抵抗値が抵抗Ｒ４の抵抗値と所定誤差範囲内で同じであるのが好ましい。 The threshold voltage of the transistor MP5 is preferably the same as the threshold voltage of the transistor MP4 within a predetermined error range in order to cancel the influence of the gate-source potential difference of the transistor MP4. The threshold voltage of the transistor MN2 is preferably the same as the threshold voltage of the transistor MN1 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1. The resistance value of the resistor R5 is preferably the same as the resistance value of the resistor R4 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1.

次に、本実施形態の定電圧回路１０Ａにおける過電流保護回路２０Ａの動作について説明する。 Next, the operation of the overcurrent protection circuit 20A in the constant voltage circuit 10A of this embodiment will be explained.

負荷抵抗ＲＬの抵抗値が次第に減少して出力端子ＯＵＴからのソース電流が増加すると、抵抗Ｒ３及びトランジスタＭＰ５に流れる電流が増加し、トランジスタＭＮ１のゲート電圧が上昇する。これにより、トランジスタＭＰ３，ＭＰ４のソース電圧が（参照電圧Ｖｒｅｆ）＋（トランジスタＭＰ４の閾値電圧）を超える付近から、トランジスタＭＰ４のドレイン電流が流れ始める。トランジスタＭＰ３のゲート電圧はトランジスタＭＰ４のゲートにかかる参照電圧Ｖｒｅｆよりも高いため、トランジスタＭＰ３はオフしている。トランジスタＭＰ４のドレイン電流の流れ初めのときの、出力トランジスタＭＰ１のドレイン電流は、下記の式（５）により求められる。 When the resistance value of the load resistor RL gradually decreases and the source current from the output terminal OUT increases, the current flowing through the resistor R3 and the transistor MP5 increases, and the gate voltage of the transistor MN1 increases. As a result, the drain current of transistor MP4 starts to flow from the vicinity where the source voltage of transistors MP3 and MP4 exceeds (reference voltage Vref)+(threshold voltage of transistor MP4). Since the gate voltage of transistor MP3 is higher than the reference voltage Vref applied to the gate of transistor MP4, transistor MP3 is turned off. The drain current of the output transistor MP1 at the beginning of the drain current of the transistor MP4 is determined by the following equation (5).

ＩＤ_ＭＰ１＝（Ｍ／Ｒ３）・（Ｖｒｅｆ－Ｖｔｈ_ＭＰ４＋Ｖｔｈ_ＭＰ５
＋Ｒ４・ＩＤ_ＭＰ３＋Ｖｔｈ_ＭＮ１） …（５） ID _MP1 = (M/R3)・(Vref-Vth _MP4 +Vth _MP5
+R4・ID _MP3 +Vth _MN1 ) …(5)

ここで、ＩＤ_ＭＰ１：トランジスタＭＰ１のドレイン電流、Ｍ：トランジスタＭＰ１とＭＰ２のゲート幅比、Ｒ３：抵抗Ｒ３の抵抗値、Ｖｒｅｆ：電圧源Ｖ１の出力の参照電圧、Ｖｔｈ_ＭＰ４：トランジスタＭＰ４の閾値電圧（Ｖｔｈ_ＭＰ４＜０Ｖ）、Ｖｔｈ_ＭＰ５：トランジスタＭＰ５の閾値電圧（Ｖｔｈ_ＭＰ５＜０Ｖ）、Ｒ４：抵抗Ｒ４の抵抗値、ＩＤ_ＭＰ３：トランジスタＭＰ３のドレイン電流、Ｖｔｈ_ＭＮ１：トランジスタＭＮ１の閾値電圧（Ｖｔｈ_ＭＮ１＜０Ｖ）である。 Here, ID _MP1 : drain current of transistor MP1, M: gate width ratio of transistors MP1 and MP2, R3: resistance value of resistor R3, Vref: reference voltage of the output of voltage source V1, Vth _MP4 : threshold voltage of transistor MP4 (Vth _MP4 < 0V), Vth _MP5 : Threshold voltage of transistor MP5 (Vth _MP5 < 0V), R4: Resistance value of resistor R4, ID _MP3 : Drain current of transistor MP3, Vth _MN1 : Threshold voltage of transistor MN1 (Vth _MN1 <0V).

このとき、トランジスタＭＰ４のゲート電圧は参照電圧Ｖｒｅｆで一定であり、トランジスタＭＰ４の閾値電圧Ｖｔｈ_ＭＰ４は、同じ閾値を持つトランジスタＭＰ５の閾値電圧Ｖｔｈ_ＭＰ５で打ち消される。 At this time, the gate voltage of the transistor MP4 is constant at the reference voltage Vref, and the threshold voltage Vth _MP4 of the transistor MP4 is canceled by the threshold voltage Vth _MP5 of the transistor MP5 having the same threshold value.

また、デプレッション型のＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ２は、ソースに抵抗Ｒ５を備えている。トランジスタＭＰ４がドレイン電流を流し始め、出力端子ＯＵＴのソース電流を抑制し始めるためには、トランジスタＭＰ４のドレイン電流がこのトランジスタＭＮ２のドレイン電流を超える必要がある。 Further, the transistor MN2, which is a depletion type Nch MOSFET, has a resistor R5 at its source. In order for the transistor MP4 to start flowing a drain current and suppress the source current of the output terminal OUT, the drain current of the transistor MP4 needs to exceed the drain current of the transistor MN2.

トランジスタＭＮ２のドレイン電流は、トランジスタＭＮ２のゲートアスペクト比が十分に大きくＭＮ２のゲート－ソース間電位差がＭＮ２の閾値電圧Ｖｔｈ_ＭＮ２付近で動作しているとすると、下記の式（６）により表される。 The drain current of transistor MN2 is expressed by the following equation (6), assuming that the gate aspect ratio of transistor MN2 is sufficiently large and the potential difference between the gate and source of MN2 is operating near the threshold voltage Vth _MN2 of MN2. .

ＩＤ_ＭＮ２＝｜Ｖｔｈ_ＭＮ２｜／Ｒ５ …（６） ID _MN2 = |Vth _MN2 |/R5...(6)

ここで、ＩＤ_ＭＮ２：トランジスタＭＮ２のドレイン電流、｜Ｖｔｈ_ＭＮ２｜：トランジスタＭＮ２の閾値電圧（Ｖｔｈ_ＭＮ２＜０Ｖ）の絶対値である。 Here, ID _MN2 is the drain current of the transistor MN2, |Vth _MN2 | is the absolute value of the threshold voltage of the transistor MN2 (Vth _MN2 <0V).

抵抗Ｒ４と抵抗Ｒ５が同じ抵抗値の抵抗素子であり、また、トランジスタＭＮ１及びＭＮ２が同じ閾値電圧Ｖｔｈを持ち、ゲート幅及びゲート長が同じ場合、抵抗Ｒ４にデプレッション型のトランジスタＭＮ２の閾値電圧と等しい電圧が発生し、トランジスタＭＰ４のソース電圧とトランジスタＭＮ１のゲート電圧をほぼ等しくすることができる。このため、トランジスタＭＮ１の閾値電圧Ｖｔｈ_ＭＮ１の影響を打ち消すことが可能となる。 If the resistor R4 and the resistor R5 are resistive elements with the same resistance value, and if the transistors MN1 and MN2 have the same threshold voltage Vth and the same gate width and gate length, the resistor R4 has the same threshold voltage as the depletion type transistor MN2. Equal voltages are generated, and the source voltage of transistor MP4 and the gate voltage of transistor MN1 can be made approximately equal. Therefore, it is possible to cancel the influence of the threshold voltage Vth _MN1 of the transistor MN1.

本実施形態の構成では、図４に示したフの字特性の肩の部分に相当する、定電圧回路１０Ａの出力電流の過電流制限値Ｉ_{ＯＬＩＭＡ}は、下記の式（７）で表される。 In the configuration of this embodiment, the overcurrent limit value _IOLIMA of the output current of the constant voltage circuit 10A, which corresponds to the shoulder part of the fold-back characteristic shown in FIG. 4, is expressed by the following equation (7). .

Ｉ_{ＯＬＩＭＡ}≒（Ｍ／Ｒ３）・Ｖｒｅｆ …（７） I _OLIMA ≒(M/R3)・Vref…(7)

負荷抵抗ＲＬの値がさらに減少すると、出力トランジスタＭＰ１のドレイン電流が制限されているため、出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴは低下し始める。これにより、トランジスタＭＰ３のゲート電圧が低下し、参照電圧Ｖｒｅｆ近くの電圧になると、トランジスタＭＰ３のドレイン電流が増加、トランジスタＭＰ４のドレイン電流は減少し、出力トランジスタＭＰ１のドレイン電流はトランジスタＭＰ３のゲート電圧により制御される。このため、トランジスタＭＰ３のゲート電圧が低下するに従い、出力端子ＯＵＴのソース電流は減少していく。 When the value of the load resistance RL further decreases, the output voltage V _OUT at the output terminal OUT starts to decrease because the drain current of the output transistor MP1 is limited. As a result, when the gate voltage of the transistor MP3 decreases and becomes close to the reference voltage Vref, the drain current of the transistor MP3 increases, the drain current of the transistor MP4 decreases, and the drain current of the output transistor MP1 changes to the gate voltage of the transistor MP3. controlled by Therefore, as the gate voltage of the transistor MP3 decreases, the source current of the output terminal OUT decreases.

図４に示したフの字特性の腕の部分に相当する、定電圧回路１０Ａの出力電圧制限値Ｖ_ＯＬＩＭは、下記の式（８）で表される。 The output voltage limit value _VOLIM of the constant voltage circuit 10A, which corresponds to the arm portion of the fold-back characteristic shown in FIG. 4, is expressed by the following equation (8).

Ｖ_ＯＬＩＭ≒（Ｒ１＋Ｒ２＋Ｒ６）／（Ｒ２＋Ｒ６）・Ｖｒｅｆ …（８） V _OLIM ≒ (R1+R2+R6)/(R2+R6)・Vref…(8)

ここで、Ｒ１：抵抗Ｒ１の抵抗値、Ｒ２：抵抗Ｒ２の抵抗値、Ｒ６：抵抗Ｒ６の抵抗値である。本実施形態では、出力電圧の分圧抵抗に抵抗Ｒ６を設けることにより、過電流制限値と出力電圧制限値の両方に参照電圧Ｖｒｅｆを利用し、フの字特性の腕の部分を実現している。 Here, R1: resistance value of resistor R1, R2: resistance value of resistor R2, and R6: resistance value of resistor R6. In this embodiment, by providing a resistor R6 as a voltage dividing resistor for the output voltage, the reference voltage Vref is used for both the overcurrent limit value and the output voltage limit value, and the arms of the fold-back characteristic are realized. There is.

以上の様な過程を経て、図１の本実施形態の定電圧回路１０Ａにおいても、図３の比較例の定電圧回路５０と同様の過電流保護特性が得られる。すなわち、出力端子ＯＵＴの出力電圧Ｖ_ＯＵＴの低下に伴い、トランジスタＭＰ３のゲート電圧がさらに低下して出力端子ＯＵＴのソース電流は減少していく。 Through the above-described process, the same overcurrent protection characteristics as the constant voltage circuit 50 of the comparative example of FIG. 3 can be obtained in the constant voltage circuit 10A of the present embodiment shown in FIG. That is, as the output voltage V _OUT of the output terminal OUT decreases, the gate voltage of the transistor MP3 further decreases, and the source current of the output terminal OUT decreases.

本実施形態の過電流保護回路２０Ａでは、トランジスタＭＰ４の閾値電圧はトランジスタＭＰ５の閾値電圧により打ち消され、トランジスタＭＮ１の閾値電圧は抵抗Ｒ４に発生する電圧により打ち消され、これらの素子の特性ばらつきの影響を軽減することができる。 In the overcurrent protection circuit 20A of this embodiment, the threshold voltage of the transistor MP4 is canceled by the threshold voltage of the transistor MP5, and the threshold voltage of the transistor MN1 is canceled by the voltage generated in the resistor R4. can be reduced.

出力端子ＯＵＴの負荷抵抗ＲＬが無い場合は、比較例の定電圧回路と同様に、トランジスタＭＰ３，ＭＰ４がオフ状態になることにより、トランジスタＭＮ１のドレイン電流も停止する。このため、過電流保護回路２０Ａにおいて電流を消費することなく、無負荷状態で低消費電力の回路を構成することができる。 If there is no load resistor RL at the output terminal OUT, transistors MP3 and MP4 are turned off, and the drain current of transistor MN1 is also stopped, as in the constant voltage circuit of the comparative example. Therefore, the overcurrent protection circuit 20A can configure a circuit with low power consumption in a no-load state without consuming current.

上述したように、第１の実施形態では、トランジスタＭＰ３とドレイン及びソースが共通に接続されたトランジスタＭＰ４を設けて、トランジスタＭＰ４のゲートを電圧源Ｖ１に接続して参照電圧Ｖｒｅｆを供給する構成となっている。また、分圧抵抗Ｒ１，Ｒ２の間に抵抗Ｒ６を設け、トランジスタＭＰ３のゲート電圧と、差動増幅回路ＡＭＰ１の入力端であるトランジスタＭＮ５のゲート電圧との間に、所定の電位差を持たせた構成となっている。また、トランジスタＭＰ４のゲート－ソース間電位差の影響を打ち消すためのトランジスタＭＰ５を設け、トランジスタＭＮ１のゲート－ソース間電位差の影響を打ち消すためのトランジスタＭＮ２及び抵抗Ｒ４，Ｒ５を設けた構成となっている。 As described above, in the first embodiment, a transistor MP4 whose drain and source are commonly connected to the transistor MP3 is provided, and the gate of the transistor MP4 is connected to the voltage source V1 to supply the reference voltage Vref. It has become. In addition, a resistor R6 is provided between the voltage dividing resistors R1 and R2 to provide a predetermined potential difference between the gate voltage of the transistor MP3 and the gate voltage of the transistor MN5, which is the input terminal of the differential amplifier circuit AMP1. The structure is as follows. Further, a transistor MP5 is provided to cancel the effect of the potential difference between the gate and source of the transistor MP4, and a transistor MN2 and resistors R4 and R5 are provided to cancel the effect of the potential difference between the gate and source of the transistor MN1. .

第１の実施形態によれば、過電流保護動作において、トランジスタＭＮ１等の閾値電圧等の各素子のばらつきの影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制することができ、過電流保護回路の動作電流のマージンを小さくすることが可能となる。図１の回路構成は、さらなる低消費電力化を図るため低い電源電圧で設計された回路においても、安定した過電流保護特性を得ることができる。 According to the first embodiment, in the overcurrent protection operation, it is possible to reduce the influence of variations in each element, such as the threshold voltage of the transistor MN1, and suppress fluctuations in the overcurrent limit value and the output voltage limit value. , it becomes possible to reduce the operating current margin of the overcurrent protection circuit. The circuit configuration of FIG. 1 can obtain stable overcurrent protection characteristics even in a circuit designed with a low power supply voltage in order to further reduce power consumption.

（第２の実施形態）
図２は、第２の実施形態の定電圧回路の構成を示す回路図である。第２の実施形態は、第１の実施形態の変形例であり、過電流保護回路におけるカレントミラー回路の位置を変更した他の構成例を示すものである。ここでは、図１に示した第１の実施形態と同様の構成部分の説明を省略し、異なる構成の部分を中心に説明する。 (Second embodiment)
FIG. 2 is a circuit diagram showing the configuration of a constant voltage circuit according to the second embodiment. The second embodiment is a modification of the first embodiment, and shows another configuration example in which the position of the current mirror circuit in the overcurrent protection circuit is changed. Here, description of the same components as those in the first embodiment shown in FIG. 1 will be omitted, and the explanation will focus on parts with different configurations.

定電圧回路１０Ｂの過電流保護回路２０Ｂは、図１と同様、ＰｃｈＭＯＳ型のトランジスタＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５と、ＮｃｈＭＯＳ型のトランジスタＭＮ１と、抵抗Ｒ３，Ｒ４とを有する。また、ＮｃｈＭＯＳ型のトランジスタＭＮ８と、ＰｃｈＭＯＳ型のトランジスタＭＰ６，ＭＰ７と、抵抗Ｒ８とを有する。 Like FIG. 1, the overcurrent protection circuit 20B of the constant voltage circuit 10B includes PchMOS transistors MP2, MP3, MP4, and MP5, an NchMOS transistor MN1, and resistors R3 and R4. It also includes an NchMOS type transistor MN8, PchMOS type transistors MP6 and MP7, and a resistor R8.

第２の実施形態では、トランジスタＭＮ１のドレインと定電圧回路１０Ｂの電源端子ＶＤＤとの間に、トランジスタＭＰ６，ＭＰ７による第２のカレントミラー回路の入力を設けている。これにより、トランジスタＭＮ１のドレイン電流をカレントミラー回路で折り返して、出力トランジスタＭＰ１のゲート電圧を引き上げ、出力端子ＯＵＴのソース電流の制御を行う。一方、トランジスタＭＰ３，ＭＰ４のドレインは直接グランドに接続されて接地されている。また、トランジスタＭＮ１のドレインには、デプレッション型ＮｃｈＭＯＳＦＥＴであるトランジスタＭＮ８（第３のＮｃｈＭＯＳ型のトランジスタ）のゲートが接続され、さらに抵抗Ｒ８（第６の抵抗素子）を介してトランジスタＭＮ８のソースが接続される。トランジスタＭＮ８のドレインは電源端子ＶＤＤに接続される。 In the second embodiment, an input of a second current mirror circuit including transistors MP6 and MP7 is provided between the drain of the transistor MN1 and the power supply terminal VDD of the constant voltage circuit 10B. As a result, the drain current of the transistor MN1 is reflected by the current mirror circuit, the gate voltage of the output transistor MP1 is raised, and the source current of the output terminal OUT is controlled. On the other hand, the drains of transistors MP3 and MP4 are directly connected to and grounded. Furthermore, the drain of the transistor MN1 is connected to the gate of a transistor MN8 (third NchMOS type transistor) which is a depletion type NchMOSFET, and further connected to the source of the transistor MN8 via a resistor R8 (sixth resistance element). be done. The drain of transistor MN8 is connected to power supply terminal VDD.

第２のカレントミラー回路は、トランジスタＭＰ６，ＭＰ７のゲートが互いに接続され、トランジスタＭＰ６のドレイン及びゲートが入力端となり、トランジスタＭＰ６，ＭＰ７のソースが電源端子ＶＤＤに接続され、トランジスタＭＰ７のドレインが出力端となって差動増幅回路ＡＭＰ１の出力部及び出力トランジスタＭＰ１のゲートと接続される。その他の部分の構成は図１に示した第１の実施形態と同様である。 In the second current mirror circuit, the gates of transistors MP6 and MP7 are connected to each other, the drain and gate of transistor MP6 are input terminals, the sources of transistors MP6 and MP7 are connected to the power supply terminal VDD, and the drain of transistor MP7 is an output terminal. The end thereof is connected to the output part of the differential amplifier circuit AMP1 and the gate of the output transistor MP1. The configuration of other parts is the same as that of the first embodiment shown in FIG.

トランジスタＭＮ８は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、閾値電圧がトランジスタＭＮ１の閾値電圧と所定誤差範囲内で同じであるのが好ましい。抵抗Ｒ８は、トランジスタＭＮ１のゲート－ソース間の電位差の影響を打ち消すために、抵抗値が抵抗Ｒ４の抵抗値と所定誤差範囲内で同じであるのが好ましい。 The threshold voltage of the transistor MN8 is preferably the same as the threshold voltage of the transistor MN1 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1. The resistance value of the resistor R8 is preferably the same as that of the resistor R4 within a predetermined error range in order to cancel the influence of the potential difference between the gate and source of the transistor MN1.

図１の定電圧回路１０Ａにおいては、出力端子ＯＵＴがグランドに短絡された際に、トランジスタＭＰ３のゲート電圧がグランド電位まで引き下げられる。一方、カレントミラー回路の入力素子となるトランジスタＭＮ３は、動作電流を流すためにはトランジスタＭＮ３のゲート－ドレイン間電圧がトランジスタＭＮ３の閾値電圧以上になる必要がある。この結果、トランジスタＭＰ３のドレイン－ソース間の電位差が減少して、トランジスタＭＰ３の動作が飽和領域での動作から非飽和領域での動作になる。このため、トランジスタＭＰ３，ＭＰ４のドレイン－ソース間電位差が十分に確保できず、トランジスタＭＰ５に同じドレイン電流を流すために、よりゲート－ソース間の電位差が必要となり、トランジスタＭＰ５のゲート－ソース間の電圧差が拡大する。結果として、負荷短絡時にグランド電位近くに出力電圧が低下した際に、トランジスタＭＰ３，ＭＰ５の閾値電圧Ｖｔｈの変動に対して、出力電流（出力端子ＯＵＴのソース電流）が変化し易くなる。 In the constant voltage circuit 10A of FIG. 1, when the output terminal OUT is short-circuited to the ground, the gate voltage of the transistor MP3 is lowered to the ground potential. On the other hand, in order for the transistor MN3, which serves as an input element of the current mirror circuit, to flow an operating current, the voltage between the gate and drain of the transistor MN3 needs to be equal to or higher than the threshold voltage of the transistor MN3. As a result, the potential difference between the drain and source of transistor MP3 decreases, and the operation of transistor MP3 changes from operating in the saturated region to operating in the non-saturated region. Therefore, a sufficient potential difference between the drains and sources of transistors MP3 and MP4 cannot be secured, and in order to make the same drain current flow through transistor MP5, a larger potential difference between gates and sources is required. The voltage difference increases. As a result, when the output voltage drops to near the ground potential during a load short-circuit, the output current (source current of the output terminal OUT) tends to change with respect to fluctuations in the threshold voltages Vth of the transistors MP3 and MP5.

図２の第２の実施形態では、トランジスタＭＮ１のドレイン電流を電源端子ＶＤＤ側に接続されたトランジスタＭＰ６，ＭＰ７によるカレントミラー回路で折り返す回路構成とすることにより、上記問題点を回避している。トランジスタＭＮ１の閾値電圧のばらつきを打ち消すため、デプレッション型のトランジスタＭＮ８及びそのソースに接続される抵抗Ｒ８は、電源端子ＶＤＤとトランジスタＭＮ１のドレイン端子との間に接続されている。これにより、トランジスタＭＰ６及びＭＰ７によるカレントミラー回路が動作する際には、第１の実施形態と同様に、抵抗Ｒ４においてトランジスタＭＮ１の閾値電圧Ｖｔｈ_ＭＮ１を打ち消す電圧を発生させることができる。 In the second embodiment shown in FIG. 2, the above problem is avoided by using a circuit configuration in which the drain current of the transistor MN1 is folded back by a current mirror circuit including transistors MP6 and MP7 connected to the power supply terminal VDD side. In order to cancel out variations in the threshold voltage of the transistor MN1, a depletion type transistor MN8 and a resistor R8 connected to its source are connected between the power supply terminal VDD and the drain terminal of the transistor MN1. As a result, when the current mirror circuit including the transistors MP6 and MP7 operates, it is possible to generate a voltage in the resistor R4 that cancels the threshold voltage Vth _MN1 of the transistor MN1, similarly to the first embodiment.

上述したように、第２の実施形態では、第１の実施形態の構成に対して、トランジスタＭＮ１のドレインと電源端子ＶＤＤとの間にトランジスタＭＰ６，ＭＰ７による第２のカレントミラー回路を設け、トランジスタＭＮ１のドレイン電流により差動増幅回路ＡＭＰ１の出力電圧を制御する構成となっている。また、トランジスタＭＮ１のゲート－ソース間電位差の影響を打ち消すためのトランジスタＭＮ８及び抵抗Ｒ８を設けた構成となっている。 As described above, in the second embodiment, a second current mirror circuit including transistors MP6 and MP7 is provided between the drain of the transistor MN1 and the power supply terminal VDD, and the transistor The configuration is such that the output voltage of the differential amplifier circuit AMP1 is controlled by the drain current of MN1. Further, the configuration includes a transistor MN8 and a resistor R8 for canceling the influence of the potential difference between the gate and source of the transistor MN1.

第２の実施形態においても、過電流保護動作におけるトランジスタＭＮ１等の閾値電圧等の各素子のばらつきの影響を軽減し、過電流制限値及び出力電圧制限値の変動を抑制することができる。図２の回路構成は、負荷短絡時などの出力電圧がグランド電位に近い領域において過電流制限値の変動を抑制できるため、過電流保護特性の精度を向上でき、安定した過電流保護特性を得ることが可能である。 In the second embodiment as well, it is possible to reduce the influence of variations in each element, such as the threshold voltage of the transistor MN1, etc., in the overcurrent protection operation, and to suppress fluctuations in the overcurrent limit value and the output voltage limit value. The circuit configuration in Figure 2 can suppress fluctuations in the overcurrent limit value in areas where the output voltage is close to ground potential, such as when a load is short-circuited, so it can improve the accuracy of overcurrent protection characteristics and obtain stable overcurrent protection characteristics. Is possible.

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。 Although various embodiments have been described above with reference to the drawings, it goes without saying that the present invention is not limited to such examples. It is clear that those skilled in the art can come up with various changes or modifications within the scope of the claims, and these naturally fall within the technical scope of the present invention. Understood. Further, each component in the above embodiments may be arbitrarily combined without departing from the spirit of the present invention.

本発明は、過電流保護回路における回路素子の製造ばらつきの影響を受けることなく、安定した過電流保護特性を得ることができる効果を有し、例えばＬＤＯ等の定電圧回路に有用である。 INDUSTRIAL APPLICABILITY The present invention has the effect of being able to obtain stable overcurrent protection characteristics without being affected by manufacturing variations in circuit elements in an overcurrent protection circuit, and is useful for, for example, constant voltage circuits such as LDOs.

１０Ａ，１０Ｂ：定電圧回路
２０Ａ，２０Ｂ：過電流保護回路
ＡＭＰ１：差動増幅回路
ＭＰ１：出力トランジスタ
ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９：トランジスタ（ＰｃｈＭＯＳ）
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６：トランジスタ（ＮｃｈＭＯＳ）
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ８：抵抗
ＲＬ：負荷抵抗
ＣＬ：キャパシタ
Ｉ１：電流源
Ｖ１：電圧源（参照電圧Ｖｒｅｆ） 10A, 10B: Constant voltage circuit 20A, 20B: Overcurrent protection circuit AMP1: Differential amplifier circuit MP1: Output transistor MP2, MP3, MP4, MP5, MP6, MP7, MP8, MP9: Transistor (PchMOS)
MN1, MN2, MN3, MN4, MN5, MN6: Transistor (NchMOS)
R1, R2, R3, R4, R5, R6, R8: Resistor RL: Load resistance CL: Capacitor I1: Current source V1: Voltage source (reference voltage Vref)

Claims

出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、
前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、
前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、
前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、
ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、
前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインにドレインが接続され、ゲートが接地され、ソースが第５の抵抗素子を介して接地された第２のＮｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第１のカレントミラー回路と、
を有する過電流保護回路を備えた、定電圧回路。 a differential amplifier circuit that outputs a voltage proportional to a difference between a voltage at a first voltage dividing terminal of a voltage dividing circuit that divides an output voltage and a reference voltage, and a gate connected to an output part of the differential amplifier circuit, A constant voltage circuit that includes a PchMOS type output transistor whose source and drain are connected between a power supply terminal and an output terminal, and obtains a predetermined voltage from the output terminal,
The voltage dividing circuit includes a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal,
a second PchMOS transistor whose gate and source are commonly connected to the output transistor;
a third PchMOS type transistor whose gate is connected to the second voltage dividing terminal;
a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor;
a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded;
a first NchMOS type transistor whose source is connected to the sources of the third and fourth PchMOS type transistors via a fourth resistance element, and whose gate is connected to the drain of the second PchMOS type transistor; and,
a second NchMOS transistor whose drain is connected to the drains of the third and fourth PchMOS transistors, whose gate is grounded, and whose source is grounded via a fifth resistance element;
a first current mirror circuit whose input terminals are connected to the drains of the third and fourth PchMOS type transistors, and whose output terminal is connected to the output section of the differential amplifier circuit;
A constant voltage circuit equipped with an overcurrent protection circuit.

出力電圧を分圧する分圧回路の第１の分圧端子の電圧と参照電圧との差に比例する電圧を出力する差動増幅回路と、前記差動増幅回路の出力部にゲートが接続され、電源端子と出力端子との間にソース及びドレインが接続されるＰｃｈＭＯＳ型の出力トランジスタと、を含み、前記出力端子より所定電圧を得る定電圧回路であって、
前記分圧回路に前記第１の分圧端子と分圧比が異なる第２の分圧端子を備え、
前記出力トランジスタとゲート及びソースが共通接続された第２のＰｃｈＭＯＳ型のトランジスタと、
前記第２の分圧端子にゲートが接続された第３のＰｃｈＭＯＳ型のトランジスタと、
ゲートに前記参照電圧が供給され、前記第３のＰｃｈＭＯＳ型のトランジスタとソース及びドレインが共通接続された第４のＰｃｈＭＯＳ型のトランジスタと、
前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに第３の抵抗素子を介してソースが接続され、ゲート及びドレインが接地された第５のＰｃｈＭＯＳ型のトランジスタと、
前記第３及び第４のＰｃｈＭＯＳ型のトランジスタのソースに第４の抵抗素子を介してソースが接続され、ゲートが前記第２のＰｃｈＭＯＳ型のトランジスタのドレインに接続された第１のＮｃｈＭＯＳ型のトランジスタと、
前記第１のＮｃｈＭＯＳ型のトランジスタのドレインにゲートが接続されるとともに第６の抵抗素子を介してソースが接続され、ドレインが前記電源端子に接続された第３のＮｃｈＭＯＳ型のトランジスタと、
前記第１のＮｃｈＭＯＳ型のトランジスタのドレインに入力端が接続され、出力端が前記差動増幅回路の出力部に接続された第２のカレントミラー回路と、
を有する過電流保護回路を備えた、定電圧回路。 a differential amplifier circuit that outputs a voltage proportional to a difference between a voltage at a first voltage dividing terminal of a voltage dividing circuit that divides an output voltage and a reference voltage, and a gate connected to an output part of the differential amplifier circuit, A constant voltage circuit that includes a PchMOS type output transistor whose source and drain are connected between a power supply terminal and an output terminal, and obtains a predetermined voltage from the output terminal,
The voltage dividing circuit includes a second voltage dividing terminal having a different voltage dividing ratio from the first voltage dividing terminal,
a second PchMOS transistor whose gate and source are commonly connected to the output transistor;
a third PchMOS type transistor whose gate is connected to the second voltage dividing terminal;
a fourth PchMOS transistor whose gate is supplied with the reference voltage and whose source and drain are commonly connected to the third PchMOS transistor;
a fifth PchMOS transistor whose source is connected to the drain of the second PchMOS transistor via a third resistance element, and whose gate and drain are grounded;
a first NchMOS type transistor whose source is connected to the sources of the third and fourth PchMOS type transistors via a fourth resistance element, and whose gate is connected to the drain of the second PchMOS type transistor; and,
a third NchMOS transistor whose gate is connected to the drain of the first NchMOS transistor, whose source is connected via a sixth resistance element, and whose drain is connected to the power supply terminal;
a second current mirror circuit whose input end is connected to the drain of the first NchMOS type transistor and whose output end is connected to the output part of the differential amplifier circuit;
A constant voltage circuit equipped with an overcurrent protection circuit.

請求項１に記載の定電圧回路であって、
前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第２のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第４の抵抗素子と前記第５の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路。 The constant voltage circuit according to claim 1,
The fifth PchMOS type transistor has the same threshold voltage as the fourth PchMOS type transistor within a predetermined error range,
The second NchMOS transistor has the same threshold voltage, gate width, and gate length as the first NchMOS transistor within a predetermined error range;
A constant voltage circuit, wherein the fourth resistance element and the fifth resistance element have the same resistance value within a predetermined error range.

請求項２に記載の定電圧回路であって、
前記第５のＰｃｈＭＯＳ型のトランジスタは、閾値電圧が前記第４のＰｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第３のＮｃｈＭＯＳ型のトランジスタは、閾値電圧とゲート幅及びゲート長とが前記第１のＮｃｈＭＯＳ型のトランジスタと所定誤差範囲内で同じであり、
前記第４の抵抗素子と前記第６の抵抗素子の抵抗値が所定誤差範囲内で同じである、定電圧回路。 The constant voltage circuit according to claim 2,
The fifth PchMOS type transistor has the same threshold voltage as the fourth PchMOS type transistor within a predetermined error range,
The third NchMOS type transistor has the same threshold voltage, gate width, and gate length as the first NchMOS type transistor within a predetermined error range,
A constant voltage circuit, wherein the fourth resistance element and the sixth resistance element have the same resistance value within a predetermined error range.