JP7380403B2 - 情報処理装置及び連携方法 - Google Patents

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Description

本発明は、情報処理装置及び連携方法に関する。
ＣＰＵ（Central Processing Unit）、メモリ、送受信装置を備える単位装置を複数有する情報処理装置は、情報処理装置全体の構成設定及び管理を行う全体管理装置を有する。また、各単位装置は、単位装置を管理する個別管理装置を有する。
図１４は、このような情報処理装置の一例を示す図である。図１４に示すように、情報処理装置８は、システムボード＃８０～システムボード＃８３で表される４つの単位装置としてのシステムボード８０と、ＭＭＢ（ManageMent Board）＃８０及びＭＭＢ＃８１で表される２つの全体管理装置としてのＭＭＢ８０ａとを有する。また、情報処理装置８は、ＦＡＮ８０ｂと、電源８０ｃと、ＩＯＵ＃８０～ＩＯＵ＃８３で表される４つのＩＯＵ８０ｄとを有する。
システムボード８０は、アプリケーションの実行等の情報処理を行う。システムボード８０は、メモリ８１と、２つのＣＰＵ８２と、フラッシュメモリ８３と、ＤＩＭＭ（Dual Inline Memory Module）８５と、２つのイーサネット（登録商標、以下同様）トランシーバ８７とを有する。フラッシュメモリ８３は、ＢＭＣ（Board Management Controller）ファーム８３３を記憶する。ＢＭＣファーム８３３は、ＣＰＵ８２で実行されることにより、システムボード８０を管理するＢＭＣを実現するファームウェアである。ＢＭＣは、自システムボード８０に搭載されているＣＰＵ８２、ＤＩＭＭ８５等の構成制御を行う。
ＭＭＢ８０ａは、情報処理装置８の全体の構成設定及び管理を行う。ＭＭＢ８０ａは、信頼性向上のために冗長化される。一方のＭＭＢ８０ａは運用系（Active）として用いられ、他方のＭＭＢ８０ａは待機系（Standby）として用いられる。ＭＭＢ８０ａは、システムボード＃８０～システムボード＃８３、ＦＡＮ８０ｂ、電源８０ｃ及びＩＯＵ＃８０～ＩＯＵ＃８３と制御用バス８０ｅで接続され、これらの装置を制御する。
ＭＭＢ８０ａは、メモリ８１ａと、ＣＰＵ８２ａと、フラッシュメモリ８３ａと、不揮発メモリ８４ａと、スイッチ８６ａと、イーサネットトランシーバ８７ａと、イーサネットスイッチ８８ａとを有する。
不揮発メモリ８４ａは、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。不揮発メモリ８４ａは、情報処理装置８の運用を管理するために使用される設定データ８３１を記憶する。設定データ８３１は、データ連携用バス８０ｆを用いてアクティブ側からスタンバイ側に送信され、同期が取られる。フラッシュメモリ８３ａは、ＭＭＢファーム８３２を記憶する。ＭＭＢファーム８３２は、情報処理装置８の全体の構成設定及び管理を行うファームウェアである。
スイッチ８６ａは、制御用バス８０ｅに接続され、ＭＭＢ８０ａがアクティブである場合に、ＭＭＢ８０ａをシステムボード＃８０～システムボード＃８３、ＦＡＮ８０ｂ、電源８０ｃ及びＩＯＵ＃８０～ＩＯＵ＃８３に接続する。
ＦＡＮ８０ｂは、情報処理装置８の冷却に用いられる。電源８０ｃは、情報処理装置８に電力を供給する。ＩＯＵ８０ｄは、情報処理装置８が入出力を行う装置である。
ＭＭＢ８０ａは、システムボード８０、ＩＯＵ０ｄ等の資源を組み合わせてパーティション＃０、パーティション＃１で表されるパーティション８９を構成する。設定データ８３１には、パーティション８９に関する情報が含まれる。また、ＭＭＢ８０ａは、パーティション８９の運用状態を管理し、エラーログの格納等を行う。
なお、情報処理装置の構成に関する従来技術として、情報処理装置を管理するシステム管理装置の冗長構成を簡易な仕組みによって低コストで実現する技術がある。この従来技術では、２つの情報処理装置が、システム管理装置をそれぞれ１台搭載する。そして、２台のシステム管理装置はケーブルで接続され、それぞれのシステム管理装置は定期的に相互に稼動状態の確認を行う。通常時は、２台のシステム管理装置は、それぞれの情報処理装置に搭載されたデバイスの状態の監視を行うが、一方のシステム管理装置が稼動状態でなくなった場合には、他方のシステム管理装置が他方の情報処理装置に搭載されたデバイスの状態の監視も併せて行う。
また、ファームウェアのアップグレードに関する従来技術として、ファームウェアのアップグレード中に発生した回線障害の救済を実現する伝送装置がある。この伝送装置では、ファームウェアのアップグレードを実施する前に、アップグレード対象となる回線カードに搭載されるＣＰＵが、自回線カードと対をなす対向側の回線カードに切替要求を行う。ここで、切替要求とは、運用回線及び予備回線で構成される冗長回線の切替制御を主導して実行するマスタＣＰＵとして設定されているプロテクショングループについて、対向側の回線カードに搭載されたＣＰＵをマスタＣＰＵとして切り替える要求である。
特開２００６－２６００７２号公報 特開２０１０－０９３３９７号公報
図１５は、ＭＭＢ８０ａの機能を実現するハードウェア構成とＢＭＣの機能を実現するハードウェア構成を示す図である。図１５に示すように、ＭＭＢ８０ａはＭＭＢファーム８３２が動作するＣＰＵ８２ａを有し、ＢＭＣはＢＭＣファーム８３３が動作するＣＰＵ８２を有する。ＭＭＢ８０ａはファームウェア（ＭＭＢファーム８３２）が展開されるメモリ８１ａを有し、ＢＭＣはファームウェア（ＢＭＣファーム８３３）が展開されるメモリ８１を有する。ＭＭＢ８０ａはユーザとの通信に用いるイーサネットトランシーバ８７ａを有し、ＢＭＣはＭＭＢ８０ａとの通信に用いるイーサネットトランシーバ８７を有する。ＭＭＢ８０ａはＭＭＢファーム８３２を格納するフラッシュメモリ８３ａを有し、ＢＭＣはＢＭＣファーム８３３を格納するフラッシュメモリ８３を有する。
図１５に示したように、ＭＭＢ８０ａの機能を実現するハードウェアとＢＭＣの機能を実現するハードウェアには、ＣＰＵ、メモリ、イーサネットトランシーバ、フラッシュメモリ等、同じハードウェアがある。したがって、情報処理装置８は、ＭＭＢ８０ａとシステムボード８０に同じハードウェアを別々に有することで、ハードウェアを共有化した場合と比較して、ハードウェアの量が多いという課題がある。
本発明は、１つの側面では、情報処理装置のハードウェア量を削減することを目的とする。
１つの態様では、情報処理装置は、処理装置及び該処理装置により実行されるプログラムを記憶するメモリを備える単位装置を複数有する。そして、複数の単位装置のそれぞれは、生存確定回路とデータ連携回路とメイン確定回路とを有する。前記生存確定回路は、自単位装置が正常動作しているか否かを判定する。前記データ連携回路は、当該情報処理装置の運用管理に用いられる設定データの更新が自単位装置において完了したか否かを判定する。前記メイン確定回路は、前記生存確定回路の出力と他の単位装置の生存確定回路の出力、及び、前記データ連携回路の出力と他の単位装置のデータ連携回路の出力に基づいて、所定の数の単位装置の中から当該情報処理装置の運用管理を行うメイン単位装置を確定する。そして、前記メイン確定回路により確定されたメイン単位装置が記憶するファームウェアが前記運用管理を行うファームウェアとして機能する。
１つの側面では、本発明は、情報処理装置のハードウェア量を削減することができる。
図１は、図１４に示した情報処理装置からハードウェアを削減した情報処理装置を示す図である。 図２は、実施例に係る情報処理装置の構成を示す図である。 図３は、システムボードにおいて追加された３つの回路に関係する構成を示す図である。 図４は、システムボードの間の接続を示す図である。 図５は、メイン確定回路の動作フローを示す図である。 図６Ａは、データ連携を説明するための第１の図である。 図６Ｂは、データ連携を説明するための第２の図である。 図６Ｃは、データ連携を説明するための第３の図である。 図６Ｄは、データ連携を説明するための第４の図である。 図６Ｅは、データ連携を説明するための第５の図である。 図６Ｆは、データ連携を説明するための第６の図である。 図６Ｇは、データ連携を説明するための第７の図である。 図６Ｈは、データ連携を説明するための第８の図である。 図７は、起動時の動作フローを示す図である。 図８は、システムボードが故障したときの動作フローを示す図である。 図９は、データ連携の動作フローを示す図である。 図１０は、データ連携時に更新データの受信を失敗したときの動作フローを示す図である。 図１１は、ブロードキャストによるデータ連携を示す図である。 図１２は、ブロードキャストによるデータ連携の動作フローを示す図である。 図１３は、共有メモリを用いたデータ連携を示す図である。 図１４は、情報処理装置の一例を示す図である。 図１５は、ＭＭＢの機能を実現するハードウェア構成とＢＭＣの機能を実現するハードウェア構成を示す図である。
以下に、本願の開示する情報処理装置及び連携方法の実施例を図面に基づいて詳細に説明する。なお、この実施例は開示の技術を限定するものではない。
まず、図１４に示した情報処理装置８からハードウェアを削減した情報処理装置について説明する。図１は、図１４に示した情報処理装置８からハードウェアを削減した情報処理装置を示す図である。図１に示すように、情報処理装置９は、図１４に示した情報処理装置８と比較して、ＭＭＢ８０ａを有しない。情報処理装置９は、システムボード＃９０～システムボード＃９３で表される４つのシステムボード９０と、ＦＡＮ９０ｂと、電源９０ｃと、ＩＯＵ＃９０～ＩＯＵ＃９３で表される４つのＩＯＵ９０ｄとを有する。
システムボード９０は、アプリケーションの実行等の情報処理を行う。システムボード９０は、メモリ９１と、２つのＣＰＵ９２と、フラッシュメモリ９３と、不揮発メモリ９４と、ＤＩＭＭ９５と、スイッチ９６と、２つのイーサネットトランシーバ９７とを有する。フラッシュメモリ９３は、ＭＭＢファーム９３２とＢＭＣファーム９３３を記憶する。ＭＭＢファーム９３２は、情報処理装置９の全体の構成設定及び管理を行うファームウェアである。ＢＭＣファーム９３３は、ＣＰＵ９２で実行されることにより、システムボード９０を管理するＢＭＣを実現するファームウェアである。ＢＭＣは、自システムボード９０に搭載されているＣＰＵ９２、ＤＩＭＭ９５等の構成制御を行う。
不揮発メモリ９４は、例えば、ＭＲＡＭである。不揮発メモリ９４は、情報処理装置９の運用を管理するために使用される設定データ９３１を記憶する。スイッチ９６は、制御用バス９０ｅに接続され、システムボード９０を他のシステムボード９０、ＦＡＮ９０ｂ、電源９０ｃ及びＩＯＵ＃９０～ＩＯＵ＃９３に接続する。
ＦＡＮ９０ｂは、情報処理装置９の冷却に用いられる。電源９０ｃは、情報処理装置９に電力を供給する。ＩＯＵ９０ｄは、情報処理装置９が入出力を行う装置である。
このように、情報処理装置９は、ＭＭＢファーム９３２をフラッシュメモリ９３に記憶する。そして、ＭＭＢファーム９３２は、メモリ９１に展開され、ＣＰＵ９２で実行される。また、システムボード９０は、設定データ９３１を記憶する不揮発メモリ９４と、他のシステムボード９０、ＦＡＮ９０ｂ、電源９０ｃ及びＩＯＵ＃００～ＩＯＵ＃９３に制御用バス９０ｅを介して接続するスイッチ９６を有する。したがって、情報処理装置９は、ＭＭＢ８０ａを不要とすることができる。
ただし、情報処理装置９は、情報処理装置８において２台のＭＭＢ８０ａにより実現されていた冗長構成を、１つのシステムボード９０をアクティブとし、残りのシステムボード９０をスタンバイとすることで実現する。このため、アクティブのシステムボード９０が故障すると、スタンバイのシステムボード９０からアクティブのシステムボード９０を決定し、決定したシステムボード９０をアクティブに切り替える処理が必要になる。
また、情報処理装置８においては、アクティブのＭＭＢ８０ａのＭＭＢファーム８３２がスタンバイのＭＭＢ８０ａのＭＭＢファーム８３２に設定データ８３１を送信することで設定データ８３１の同期が取られていた。しかしながら、情報処理装置９では、同期を取る必要があるシステムボード９０の数が多く、設定データ９３１の同期に時間がかかる。
このように、情報処理装置９においては、アクティブのシステムボード９０が故障したときの切替処理、システムボード間での設定データ９３１の同期処理が必要である。しかしながら、このような処理をＭＭＢファーム９３２で行うと、処理に時間がかかり、また、システムボード９０ではＢＭＣファーム９３３も動作しているため、ＢＭＣファーム９３３に悪影響を与える。
そこで、実施例に係る情報処理装置は、アクティブのシステムボードが故障したときの切替処理、システムボード間での設定データの同期処理をハードウェアで行う。図２は、実施例に係る情報処理装置の構成を示す図である。図２に示すように、実施例に係る情報処理装置１は、システムボード＃０～システムボード＃Ｎ（Ｎは正の整数）で表される複数のシステムボード１０と、ＦＡＮ１０ｂと、電源１０ｃと、ＩＯＵ＃０～ＩＯＵ＃３で表される４つのＩＯＵ１０ｄとを有する。なお、図２では、４つのＩＯＵ１０ｄを有するが、情報処理装置１は、４以外の数のＩＯＵ１０ｄを有してよい。
システムボード１０は、アプリケーションの実行等の情報処理を行う。システムボード１０は、メモリ１１と、２つのＣＰＵ１２と、フラッシュメモリ１３と、不揮発メモリ１４と、ＤＩＭＭ１５と、スイッチ１６と、２つのイーサネットトランシーバ１７とを有する。なお、システムボード１０は、３つ以上のＣＰＵ１２を有してもよい。また、システムボード１０は、生存確定回路３１、データ連携回路３２、メイン確定回路３３で表される３つの回路を有する。生存確定回路３１、データ連携回路３２及びメイン確定回路３３は、情報処理装置９と比較して、情報処理装置１に追加された回路である。
メモリ１１には、フラッシュメモリ１３に記憶されるファームウェアが展開される記憶装置である。２つのＣＰＵ１２のうち、一方のＣＰＵ１２は、メモリ１１に展開されたファームウェアを実行する中央処理装置である。他方のＣＰＵ１２は、ＤＩＭＭ１５に記憶されたアプリケーションプログラム等を実行する中央処理装置である。フラッシュメモリ１３は、ＭＭＢファーム２２とＢＭＣファーム２３を記憶する。ＭＭＢファーム２２は、情報処理装置１の全体の構成設定及び管理を行うファームウェアである。ＢＭＣファーム２３は、ＣＰＵ１２で実行されることにより、システムボード１０を管理するＢＭＣを実現するファームウェアである。ＢＭＣは、自システムボード１０に搭載されているＣＰＵ１２、ＤＩＭＭ１５等の構成制御を行う。
不揮発メモリ１４は、例えば、ＭＲＡＭである。不揮発メモリ１４は、情報処理装置１の運用を管理するために使用される設定データ２１を記憶する。設定データ２１には、パーティションに関する情報が含まれる。
ＤＩＭＭ１５は、アプリケーションプログラム等を記憶する記憶装置である。スイッチ１６は、制御用バス１０ｅに接続され、システムボード１０を他のシステムボード１０、ＦＡＮ１０ｂ、電源１０ｃ及びＩＯＵ＃０～ＩＯＵ＃３に接続する。イーサネットトランシーバ１７は、他のシステムボード１０と通信を行う通信装置である。イーサネットトランシーバ１７は、ユーザとの通信にも用いられる。ＦＡＮ１０ｂは、情報処理装置１の冷却に用いられる。電源１０ｃは、情報処理装置１に電力を供給する。ＩＯＵ１０ｄは、情報処理装置１が入出力を行う装置である。
生存確定回路３１は、システムボード１０が正常動作しているか否かを判定するハードウェアである。データ連携回路３２は、設定データ２１の連携が完了しているか否かを判定するハードウエアである。ここで、データ連携とは、アクティブなシステムボード１０すなわちメインシステムボード１０と設定データ２１の同期を取ることである。メイン確定回路３３は、メインシステムボード１０が故障した場合にスタンバイのシステムボード１０からメインシステムボード１０を決定するハードウェアである。
図３は、システムボード１０において追加された３つの回路に関係する構成を示す図である。図３は、システムボード＃０を例として示す。また、図３では、システムボード１０の数を４とする。
図３に示すように、生存確定回路３１は、マルチバイブレータ３１ａを有する。ファームウェア２４は、定期的にマルチバイブレータ３１ａにアクセスすることでマルチバイブレータ３１ａの出力を常に、正常動作を示すハイ（high）とする。ここで、ファームウェア２４は、ＭＭＢファーム２２とＢＭＣファーム２３が統合されたファームウェアである。システムボード１０が正常動作しない場合には、ファームウェア２４がマルチバイブレータ３１ａにアクセスしなくなるので、マルチバイブレータ３１ａの出力はロウ（low）になる。したがって、マルチバイブレータ３１ａの出力が、システムボード１０が正常動作しているか否かの判定結果となる。マルチバイブレータ３１ａの出力は、メイン確定回路３３と他システムボード１０へ送られる。
データ連携回路３２は、更新対象数レジスタ３２ａと更新完了フラグ３２ｂを有する。更新対象数レジスタ３２ａは、設定データ２１の同期対象のシステムボード１０の数と自システムボード１０が何番目に同期が行われるかを記憶する。なお、更新対象数レジスタ３２ａを用いたデータ連携の詳細については後述する。更新完了フラグ３２ｂは、設定データ２１の同期が完了したか否かを示すフラグである。更新対象数レジスタ３２ａと更新完了フラグ３２ｂは、自システムボード１０からも他システムボード１０からも設定可能である。更新完了フラグ３２ｂの出力は、メイン確定回路３３と他システムボード１０へ送られる。
メイン確定回路３３は、生存情報記憶部３３ａと、データ連携情報記憶部３３ｂと、メインＢＭＭ情報記憶部３３ｃとを有する。メイン確定回路３３は、メインシステムボード１０が故障すると、生存情報記憶部３３ａ、データ連携情報記憶部３３ｂ及びメインＢＭＭ情報記憶部３３ｃが記憶する情報に基づいて、新たなメインシステムボード１０を決定する。
生存情報記憶部３３ａは、全てのシステムボード１０について、正常動作しているか否かを生存情報として記憶する。生存情報記憶部３３ａは、自システムボード１０（システムボード＃０）については、マルチバイブレータ３１ａの出力を記憶し、他システムボード１０（システムボード＃１～システムボード＃３）については、他システムボード１０の出力を記憶する。
データ連携情報記憶部３３ｂは、全てのシステムボード１０について、データ連携が完了しているか否かをデータ連携情報として記憶する。データ連携情報記憶部３３ｂは、自システムボード１０については、更新完了フラグ３２ｂの状態を記憶し、他システムボード１０については、他システムボード１０の出力を記憶する。
メインＢＭＭ情報記憶部３３ｃは、全てのシステムボード１０について、メインシステムボード１０であるか否かをメインＢＭＭ情報として記憶する。メインＢＭＭ情報記憶部３３ｃは、自システムボード１０については、メイン確定回路３３が決定した結果を記憶し、他システムボード１０については、他システムボード１０の出力を記憶する。
ＡＮＤ回路３４は、生存情報記憶部３３ａ、データ連携情報記憶部３３ｂ及びメインＢＭＭ情報記憶部３３ｃが＃０について記憶する情報の論理積に基づいてスイッチ１６を制御する。すなわち、ＡＮＤ回路３４は、自システムボード１０が、生存し（正常動作の状態）、データ連携完了の状態にあり、メインシステムボード１０である場合に、スイッチ１６をイネーブルにし、自システムボード１０を他のユニットに接続する。ここで、他のユニットとは、他のシステムボード１０、ＦＡＮ１０ｂ、電源１０ｃ及びＩＯＵ＃０～ＩＯＵ＃３である。
経路３５は、ファームウェア２４が他のシステムボード１０のファームウェア２４と通信する場合に用いられる。経路３５は、イーサネットスイッチ３６に接続される。ファームウェア２４は、イーサネットスイッチ３６を介して他のシステムボード１０のファームウェア２４と通信する。経路３５は、データ連携に用いられる。
なお、データ連携回路３２及びメイン確定回路３３は、ＣＰＬＤ（Complex Programmable Logic Device）により実現される。
図４は、システムボード１０の間の接続を示す図である。図４に示すように、生存情報記憶部３３ａの情報は、他のシステムボード１０の生存確定回路３１の出力が設定され、データ連携情報記憶部３３ｂの情報は、他のシステムボード１０のデータ連携回路３２の出力が設定される。例えば、システムボード＃０の生存情報記憶部３３ａについて、＃１、＃２及び＃３の情報は、それぞれシステムボード＃１、システムボード＃２及びシステムボード＃３の生存確定回路３１の出力が設定される。なお、図４では省略されているが、メインＢＭＭ情報記憶部３３ｃの情報は、他のシステムボード１０のメイン確定回路３３の出力が設定される。
また、ファームウェア２４は、スイッチ１６を介して、ＦＡＮ１０ｂ、電源１０ｃ、ＩＯＵ＃０～ＩＯＵ＃３等の他のユニットと通信する。
次に、メイン確定回路３３の動作フローについて説明する。図５は、メイン確定回路３３の動作フローを示す図である。なお、図５、図７～図１０、図１２において、ＳＢは、システムボード１０を表す。また、ＳＢ＃ｘはｘ番目のシステムボード１０を表し、システムボード１０の個数をＮとすると、ｘは０～（Ｎ－１）の整数である。
図５に示すように、メイン確定回路３３は、ＳＢ＃ｘの生存情報変化を検出する（ステップＳ１）。すると、メイン確定回路３３は、各ＳＢの生存情報を確認し（ステップＳ２）、各ＳＢのデータ連携情報を確認する（ステップＳ３）。そして、メイン確定回路３３は、自ＳＢのＮｏ．（番号）を確認し（ステップＳ４）、メインＳＢのＮｏ．を確認する（ステップＳ５）。そして、メイン確定回路３３は、故障ＳＢのＮｏ．はメインＳＢのＮｏ．であるか否かを判定し（ステップＳ６）、故障ＳＢのＮｏ．がメインＳＢのＮｏ．でない場合には、動作を完了する。
一方、故障ＳＢのＮｏ．がメインＳＢのＮｏ．である場合には、メイン確定回路３３は、新メインＳＢのＮｏ．を算出する（ステップＳ７）。メイン確定回路３３は、生存情報がａｌｉｖｅ（生存）であり、データ連携情報がｃｏｍｐ（完了）であり、現メインＳＢのＮｏ．より大きい番号を新メインＳＢのＮｏ．として算出する。
そして、メイン確定回路３３は、他ＳＢが算出した新メインＳＢのＮｏ．を確認する（ステップＳ８）。基本的には、他ＳＢが算出したメインＳＢのＮｏ．は、自身が算出した新メインＳＢのＮｏ．と同じになるが、一時的なエラーにより、新メインＳＢのＮｏ．の一部が異なる場合には、メイン確定回路３３は、多数決により新メインＳＢのＮｏ．を確定する。また、多数決により決められない場合には、メイン確定回路３３は、新メインＳＢのＮｏ．の再算出と、他ＳＢへの再算出依頼を、多数決がとれるまで繰り返す。
そして、メイン確定回路３３は、新メインＳＢのＮｏ．を決定し（ステップＳ９）、新メインＳＢのＮｏ．は自Ｎｏ．であるか否かを判定する（ステップＳ１０）。そして、新メインＳＢのＮｏ．が自Ｎｏ．である場合には、メイン確定回路３３は、ファームウェア２４にメインであることを通知する（ステップＳ１１）。
このように、メインＳＢが故障した場合にメイン確定回路３３が新メインＳＢを決定することで、情報処理装置１は、冗長構成を実現することができる。
次に、データ連携の詳細について説明する。データ連携を全てのシステムボード１０で行うと、データ連携の完了までに多くの時間がかかる。そこで、情報処理装置１は、一部のシステムボード１０を対象としてデータ連携を行う。図６Ａ～図６Ｈは、データ連携を説明するための図である。図６Ａ～図６Ｈでは、システムボード＃０がメインシステムボード１０である。システムボード＃０は、システムボード＃２、システムボード＃３の２つのシステムボード１０を対象としてデータ連携を行う。図６Ａ～図６Ｇにおいて、システムボード＃１は搭載されていない。このため、システムボード＃１は、データ連携の対象とならない。このように、情報処理装置１は、未搭載のシステムボード１０がある場合には、搭載されていればデータ連携の対象であっても、未搭載のシステムボード１０をデータ連携の対象としない。
このため、情報処理装置１は、生存情報を用いてデータ連携を行う。図６Ａに示すように、システムボード＃０のファームウェア２４は、生存情報を読み（ｒｅａｄ）、各システムボード１０の生存状態を確認する。システムボード１０が搭載されていない場合には、生存情報は生存を示さない。そして、システムボード＃０のファームウェア２４は、生存が確認できたシステムボード１０を対象としてデータ連携を行う。図６Ａでは、生存が確認できたシステムボード１０の数を２とし、システムボード＃０のファームウェア２４は、システムボード＃２、システムボード＃３をデータ連携の対象とする。
そして、図６Ｂに示すように、メインシステムボード１０の設定データＡが設定データＢに更新される。すると、メインシステムボード１０のファームウェア２４は、連携対象のシステムボード１０の更新対象数レジスタ３２ａに更新対象のシステムボード１０の数と、更新対象の何番目にあたるかを示す数（更新番号）を設定する（ｔ１）。図６Ｂでは、システムボード＃０のファームウェア２４が、更新対象のシステムボード１０の数として２を、更新番号として１を更新対象数レジスタ３２ａに設定する。
そして、メインシステムボード１０のファームウェア２４は、連携対象の更新完了フラグ３２ｂをクリアし（ｔ２）、連携対象へ更新データを送信する（ｔ３）。図６Ｂでは、システムボード＃０のファームウェア２４が、システムボード＃２の更新完了フラグ３２ｂをクリアし、システムボード＃２へ設定データＢを送信する（ｔ３）。
そして、更新データを受信したシステムボード１０のファームウェア２４（受信ファームウェア２４）は、図６Ｃに示すように、受信データを用いて設定データ２１を更新し（ｔ４）、更新完了フラグ３２ｂに更新完了を設定する（ｔ５）。図６Ｃでは、システムボード＃２のファームウェア２４が、設定データＡを設定データＢに更新し、更新完了フラグ３２ｂに更新完了を設定する。このとき、メインシステムボード１０は、データ連携処理から解放されるが、自身の設定データ２１の更新は、データ連携が完了するまで制限する。
そして、受信ファームウェア２４は、図６Ｄに示すように、更新対象数レジスタ３２ａを読み（ｔ６）、更新対象の数と更新番号を比較することで、次のシステムボード１０へ更新データを送信するか否かを判定する。受信ファームウェア２４は、更新対象の数が更新番号より大きい場合には、次のシステムボード１０へ更新データを送信する。このとき、受信ファームウェア２４は、図６Ｅに示すように、更新番号に１を加えて次のシステムボード１０の更新対象数レジスタ３２ａに設定し（ｔ７）、次のシステムボード１０の更新完了フラグ３２ｂをクリアして（ｔ８）、更新データを送信する（ｔ９）。
図６Ｄ及び図６Ｅでは、システムボード＃２のファームウェア２４が、２（更新対象の数）と１（更新番号）を比較し、更新対象の数が更新番号より大きいので、システムボード＃３へ設定データＢを送信する。このとき、システムボード＃３の更新対象の数と更新番号に２が設定され、システムボード＃３の更新完了フラグ３２ｂがクリアされる。
そして、受信ファームウェア２４は、図６Ｆに示すように、受信データを用いて設定データ２１を更新し（ｔ１０）、更新完了フラグ３２ｂに更新完了を設定する（ｔ１１）。図６Ｆでは、システムボード＃３のファームウェア２４が、設定データＡを設定データＢに更新し、更新完了フラグ３２ｂに更新完了を設定する。
そして、受信ファームウェア２４は、図６Ｇに示すように、更新対象数レジスタ３２ａを読み（ｔ１２）、更新対象の数と更新番号を比較することで、次のシステムボード１０へ更新データを送信するか否かを判定する。受信ファームウェア２４は、更新対象の数が更新番号と等しい場合には、メインシステムボード１０へ更新データを送信し（ｔ１３）、メインシステムボード１０の更新完了フラグ３２ｂをクリアする（ｔ１４）。図６Ｇでは、システムボード＃３のファームウェア２４が、２（更新対象の数）と２（更新番号）を比較し、更新対象の数と更新番号が等しいので、システムボード＃０へ設定データＢを送信する。このとき、システムボード＃０の更新完了フラグ３２ｂがクリアされる。
このように、情報処理装置１は、リレー方式でデータ連携を行うことで、メインシステムボード１０へ更新データを戻す。したがって、メインシステムボード１０は、データ連携の完了を知ることができる。なお、メインシステムボード１０は、送信された更新データを破棄する。
また、データ連携処理の際に不具合が発生した場合は、図６Ｈに示すように、受信ファームウェア２４は、再送依頼を送信側に発行する（ｔ１５）。図６Ｈは、システムボード＃２が、再送依頼をシステムボード＃１へ発行する場合を示す。このように、データ連携処理の際に不具合が発生する場合があるので、メインシステムボード１０は、データ連携が完了するまで設定データ２１の更新を制限する。
次に、情報処理装置１の動作フローについて説明する。なお、以下の動作フローは、情報処理装置１が、ＳＢ＃０～ＳＢ＃３で表される４つのシステムボード１０を有する場合を示す。また、以下の動作フローでは、網掛けされた処理はハードウェアにより行われる。一方、網掛けされていない処理は、ステップＳ３２の処理を除いて、ファームウェア２４により行われる。
図７は、起動時の動作フローを示す図である。図７に示すように、ＳＢ＃０～ＳＢ＃３は、起動時の動作フローは同じであるので、ここでは、ＳＢ＃０の動作を例として説明する。電源１０ｃが投入されると、ＳＢ＃０のファームウェア２４が起動される（ステップＳ２１）。
そして、ＳＢ＃０のファームウェア２４は、マルチバイブレータ３１ａの制御を開始し（ステップＳ２２）、自ＳＢがメインＳＢであるか否かを判定する（ステップＳ２３）。そして、自ＳＢがメインＳＢである場合には、ＳＢ＃０のファームウェア２４は、装置全体の制御を開始する（ステップＳ２４）。そして、ＳＢ＃０のファームウェア２４は、自ＳＢの制御を開始する（ステップＳ２５）。
このように、メインＳＢのファームウェア２４が装置全体の制御を行うので、情報処理装置１は、ＭＭＢ８０ａを不要とすることができる。
図８は、システムボード１０が故障したときの動作フローを示す図である。図８は、ＳＢ＃０が故障した場合を示す。図８に示すように、ＳＢ＃１～ＳＢ＃３は、ＳＢ＃０故障時の動作フローは同じであるので、ここでは、ＳＢ＃１の動作を例として説明する。
ＳＢ＃０が故障すると、ＳＢ＃０のマルチバイブレータ制御が停止する（ステップＳ３１）。また、ＳＢ＃０は、故障のため動作を停止する（ステップＳ３２）。一方、ＳＢ＃１は、ＳＢの状態変化を検知する（ステップＳ３３）。そして、ＳＢ＃１は、故障したＳＢがメインＳＢであるか否かを判定し（ステップＳ３４）、メインＳＢでない場合には、ステップＳ４１に進む。
一方、故障したＳＢがメインＳＢである場合には、ＳＢ＃１は、メイン確定回路３３を動作させ（ステップＳ３５）、新メインＳＢを確定する（ステップＳ３６）。そして、ＳＢ＃１は、各ＳＢが確定したＮｏ．を確認し（ステップＳ３７）、各ＳＢが確定したＮｏ．について、多数決が取れるか否かを判定する（ステップＳ３８）。そして、多数決が取れない場合には、ＳＢ＃１は、ステップＳ３５に戻る。
一方、多数決が取れた場合には、ＳＢ＃１は、多数決により決定されたＮｏ．が自ＳＢのＮｏ．か否かを判定し（ステップＳ３９）、自ＳＢのＮｏ．でない場合には、ステップＳ４１に進む。一方、多数決により決定されたＮｏ．が自ＳＢのＮｏ．である場合には、ＳＢ＃１は、装置全体の制御を開始する（ステップＳ４０）。そして、ＳＢ＃１は、自ＳＢの制御を継続する（ステップＳ４１）。
なお、ＳＢは、ステップＳ４０及びステップＳ４１の処理を除いて他の処理をハードウェアで行う。このように、メインＳＢが故障した場合に、ハードウェアにより新メインＳＢを決定するので、情報処理装置１は、新メインＳＢの決定を高速に行うことができる。
図９は、データ連携の動作フローを示す図である。なお、図９では、ＳＢ＃０がメインＳＢである。図９に示すように、ＳＢ＃０は、ＳＢ＃１の更新対象数レジスタ３２ａを設定する（ステップＳ５１）。すると、ＳＢ＃１の更新対象数レジスタ３２ａが更新される（ステップＳ５２）。そして、ＳＢ＃０は、ＳＢ＃１の更新完了フラグ３２ｂをクリアする（ステップＳ５３）。すると、ＳＢ＃１の更新完了フラグ３２ｂが更新される（ステップＳ５４）。
そして、ＳＢ＃０は、設定データ２１の更新データをＳＢ＃１に送信する（ステップＳ５５）。すると、ＳＢ＃１は、更新データを受信し（ステップＳ５６）、設定データ２１を更新する（ステップＳ５７）。そして、ＳＢ＃１は、更新完了フラグ３２ｂをセットし（ステップＳ５８）、更新対象は自分が最後であるか否かを判定する（ステップＳ５９）。そして、更新対象は自分が最後である場合には、ＳＢ＃１は、ＳＢ＃０の更新完了フラグ３２ｂをクリアする（ステップＳ６０）。すると、ＳＢ＃０の更新完了フラグ３２ｂが更新される（ステップＳ６１）。そして、ＳＢ＃１は、更新データをＳＢ＃０に送信する（ステップＳ６２）。すると、ＳＢ＃０は、更新データを受信して破棄し（ステップＳ６３）、データ連携を完了する。
一方、更新対象は自分が最後でない場合には、ＳＢ＃１は、ＳＢ＃２の更新対象数レジスタ３２ａを設定する（ステップＳ６４）。すると、ＳＢ＃２の更新対象数レジスタ３２ａが更新される（ステップＳ６５）。そして、ＳＢ＃１は、ＳＢ＃２の更新完了フラグ３２ｂをクリアする（ステップＳ６６）。すると、ＳＢ＃２の更新完了フラグ３２ｂが更新される（ステップＳ６７）。
そして、ＳＢ＃１は、設定データ２１の更新データをＳＢ＃２に送信する（ステップＳ６８）。すると、ＳＢ＃２は、更新データを受信し（ステップＳ６９）、設定データ２１を更新する（ステップＳ７０）。そして、ＳＢ＃２は、更新完了フラグ３２ｂをセットし（ステップＳ７１）、更新対象は自分が最後であるか否かを判定する（ステップＳ７２）。そして、更新対象は自分が最後である場合には、ＳＢ＃２は、ＳＢ＃０の更新完了フラグ３２ｂをクリアする（ステップＳ７３）。すると、ＳＢ＃０の更新完了フラグ３２ｂが更新される（ステップＳ６１）。そして、ＳＢ＃２は、更新データをＳＢ＃０に送信する（ステップＳ７４）。すると、ＳＢ＃０は、更新データを受信して破棄し（ステップＳ６３）、データ連携を完了する。
一方、更新対象は自分が最後でない場合には、ＳＢ＃２は、ＳＢ＃３の更新対象数レジスタ３２ａを設定する（ステップＳ７５）。すると、ＳＢ＃３の更新対象数レジスタ３２ａが更新される（ステップＳ７６）。そして、ＳＢ＃２は、ＳＢ＃３の更新完了フラグ３２ｂをクリアする（ステップＳ７７）。すると、ＳＢ＃３の更新完了フラグ３２ｂが更新される（ステップＳ７８）。
そして、ＳＢ＃２は、設定データ２１の更新データをＳＢ＃３に送信する（ステップＳ７９）。すると、ＳＢ＃３は、更新データを受信し（ステップＳ８０）、設定データ２１を更新する（ステップＳ８１）。そして、ＳＢ＃３は、更新完了フラグ３２ｂをセットし（ステップＳ８２）、更新対象は自分が最後であるか否かを判定する（ステップＳ８３）。そして、更新対象は自分が最後である場合には、ＳＢ＃３は、ＳＢ＃０の更新完了フラグ３２ｂをクリアする（ステップＳ８４）。すると、ＳＢ＃０の更新完了フラグ３２ｂが更新される（ステップＳ６１）。そして、ＳＢ＃３は、更新データをＳＢ＃０に送信する（ステップＳ８５）。すると、ＳＢ＃０は、更新データを受信して破棄し（ステップＳ６３）、データ連携を完了する。
このように、情報処理装置１は、リレー方式で更新データを送信することで、データ連携の対象の設定データ２１を更新することができる。
図１０は、データ連携時に更新データの受信を失敗したときの動作フローを示す図である。図１０に示すように、ＳＢ＃１は、ＳＢ＃２の更新完了フラグ３２ｂをクリアする（ステップＳ９１）。すると、ＳＢ＃２の更新完了フラグ３２ｂが更新される（ステップＳ９２）。そして、ＳＢ＃１は、設定データ２１の更新データをＳＢ＃２に送信する（ステップＳ９３）。ここで、ＳＢ＃２は、更新データの受信に失敗する（ステップＳ９４）。
すると、ＳＢ＃２は、ＳＢ＃１に更新データの再送を依頼する（ステップＳ９５）。すると、ＳＢ＃１は、再送依頼を受信し（ステップＳ９６）、ＳＢ＃２に更新データを再送信する（ステップＳ９７）。すると、ＳＢ＃２は、設定データ２１を更新し（ステップＳ９８）、更新完了フラグ３２ｂをセットする（ステップＳ９９）。そして、ＳＢ＃２は、自分が最後の更新対象であるか否かを判定する動作に移る。
このように、ＳＢは、更新データの受信を失敗したときに、再送を依頼することで、更新データを取得することができる。
なお、情報処理装置１は、リレー方式の代わりにブロードキャストにより設定データ２１の更新データを送信してもよい。図１１は、ブロードキャストによるデータ連携を示す図であり、図１２は、ブロードキャストによるデータ連携の動作フローを示す図である。図１１及び図１２では、システムボード＃０（ＳＢ＃０）がメインシステムボード１０である。また、図１１では、システムボード＃１とシステムボード＃Ｎが更新対象であり、図１２では、ＳＢ＃１～ＳＢ＃３が更新対象である。
図１１に示すように、システムボード＃０は、システムボード＃１～システムボード＃Ｎに更新データをブロードキャストする。システムボード＃１とシステムボード＃Ｎは、更新データを受信して設定データ２１を更新する。一方、他のシステムボード１０は、受信した更新データを破棄する。
また、図１２に示すように、ＳＢ＃０は、ＳＢ＃１の更新完了フラグ３２ｂをクリアする（ステップＳ１０１）。すると、ＳＢ＃１の更新完了フラグ３２ｂが更新される（ステップＳ１０２）。そして、ＳＢ＃０は、設定データ２１の更新データをＳＢ＃１に送信する（ステップＳ１０３）。すると、ＳＢ＃１は、更新データを受信し（ステップＳ１０４）、設定データ２１を更新する（ステップＳ１０５）。そして、ＳＢ＃１は、更新完了フラグ３２ｂをセットし（ステップＳ１０６）、ＳＢ＃０にデータ更新完了を通知する（ステップＳ１０７）。すると、ＳＢ＃０は、データ更新完了を受信する（ステップＳ１０８）。
また、ＳＢ＃０は、ＳＢ＃２の更新完了フラグ３２ｂをクリアする（ステップＳ１０９）。すると、ＳＢ＃２の更新完了フラグ３２ｂが更新される（ステップＳ１１０）。そして、ＳＢ＃０は、設定データ２１の更新データをＳＢ＃２に送信する（ステップＳ１１１）。すると、ＳＢ＃２は、更新データを受信し（ステップＳ１１２）、設定データ２１を更新する（ステップＳ１１３）。そして、ＳＢ＃２は、更新完了フラグ３２ｂをセットし（ステップＳ１１４）、ＳＢ＃０にデータ更新完了を通知する（ステップＳ１１５）。すると、ＳＢ＃０は、データ更新完了を受信する（ステップＳ１１６）。
また、ＳＢ＃０は、ＳＢ＃３の更新完了フラグ３２ｂをクリアする（ステップＳ１１７）。すると、ＳＢ＃３の更新完了フラグ３２ｂが更新される（ステップＳ１１８）。そして、ＳＢ＃０は、設定データ２１の更新データをＳＢ＃３に送信する（ステップＳ１１９）。すると、ＳＢ＃３は、更新データを受信し（ステップＳ１２０）、設定データ２１を更新する（ステップＳ１２１）。そして、ＳＢ＃３は、更新完了フラグ３２ｂをセットし（ステップＳ１２２）、ＳＢ＃０にデータ更新完了を通知する（ステップＳ１２３）。すると、ＳＢ＃０は、データ更新完了を受信する（ステップＳ１２４）。
このように、メインシステムボード１０が更新データをブロードキャストすることによっても、情報処理装置１は、データ連携を行うことができる。更新データの量が少ない場合等、データ連携処理が通常動作の障害とならない場合、ブロードキャスト方式が有効である。
図１３は、共有メモリを用いたデータ連携を示す図である。図１３では、システムボード＃０がメインシステムボード１０であり、システムボード＃１とシステムボード＃Ｎが更新対象である。図１３に示すように、システムボード＃０は、全システムボード１０の外に配置されたメモリ４１に設定データ２１を格納する。そして、システムボード＃１及びシステムボード＃Ｎは、メインシステムボード１０となって動作を開始する際に、メモリ４１から設定データ２１を読み出して自身の設定データ２１を更新する。
このように、情報処理装置１は、全システムボード１０の外に配置されたメモリ４１を用いて、データ連携を行うことができる。ハードウェアの構成に制約がない場合、あるいは、設定データ２１を冗長化する必要がない場合には、情報処理装置１は、このような共有メモリ方式でデータ連携を行うことができる。
上述してきたように、実施例では、生存確定回路３１が、自システムボード１０が正常動作しているか否かを判定し、データ連携回路３２が、設定データ２１の連携が完了しているか否かを判定する。そして、メイン確定回路３３が、メインシステムボード１０が故障した場合に、自システムボード１０と他のシステムボード１０の生存確定回路３１及びデータ連携回路３２の判定結果に基づいて、新たなメインシステムボード１０を決定する。そして、新たなシステムボード１０のファームウェア２４が、情報処理装置１を管理する。したがって、情報処理装置１は、ＭＭＢ８０ａを不要とし、ハードウェア量を削減することができる。
また、実施例では、生存確定回路３１は、マルチバイブレータ３１ａを有し、ファームウェア２４は、定期的にマルチバイブレータ３１ａにアクセスすることでマルチバイブレータ３１ａの出力を常に、正常動作を示すハイとする。したがって、生存確定回路３１は、自システムボード１０が正常動作しているか否かを判定することができる。
また、実施例では、データ連携回路３２は、更新対象数レジスタ３２ａを用いて、連携対象のシステムボード１０にリレー方式で設定データ２１を転送するので、メインシステムボード１０の負担を低減することができる。
また、実施例では、生存情報記憶部３３ａが、自システムボード１０と他のシステムボード１０について、生存確定回路３１の判定結果を記憶する。また、データ連携情報記憶部３３ｂが、自システムボード１０と他のシステムボード１０について、データ連携回路３２の判定結果を記憶する。そして、メイン確定回路３３は、生存情報記憶部３３ａが正常動作していることを示し、データ連携情報記憶部３３ｂがデータ連携が完了したことを示すシステムボード１０をメインシステムボード１０とする。したがって、メイン確定回路３３は、メインシステムボード１０を適切に決定することができる。
また、実施例では、複数のシステムボード１０有する場合について説明したが、情報処理装置１は、ＣＰＵ等の処理装置、メモリ、送受信装置を備える単位装置を複数有してもよい。
１，８，９ 情報処理装置
１０，８０，９０ システムボード
１０ｂ，８０ｂ，９０ｂ ＦＡＮ
１０ｃ，８０ｃ，９０ｃ 電源
１０ｄ，８０ｄ，９０ｄ ＩＯＵ
１０ｅ，８０ｅ，９０ｅ 制御用バス
１１，８１，８１ａ，９１ メモリ
１２，８２，８２ａ，９２ ＣＰＵ
１３，８３，８３ａ，９３ フラッシュメモリ
１４，８４ａ，９４ 不揮発メモリ
１５，８５，９５ ＤＩＭＭ
１６，８６ａ，９６ スイッチ
１７，８７，８７ａ，９７ イーサネットトランシーバ
２１，８３１，９３１ 設定データ
２２，８３２，９３２ ＭＭＢファーム
２３，８３３，９３３ ＢＭＣファーム
２４ ファームウェア
３１ 生存確定回路
３１ａ マルチバイブレータ
３２ データ連携回路
３２ａ 更新対象数レジスタ
３２ｂ 更新完了フラグ
３３ メイン確定回路
３３ａ 生存情報記憶部
３３ｂ データ連携情報記憶部
３３ｃ メインＢＭＭ情報記憶部
３４ ＡＮＤ回路
３５ 経路
３６ イーサネットスイッチ
４１ メモリ
８０ａ ＭＭＢ
８０ｆ データ連携用バス
８８ａ イーサネットスイッチ
８９ パーティション

Claims (5)

  1. 処理装置及び該処理装置により実行されるプログラムを記憶するメモリを備える単位装置を複数有し、
    複数の単位装置のそれぞれは、
    自単位装置が正常動作しているか否かを判定する生存確定回路と、
    当該情報処理装置の運用管理に用いられる設定データの更新が自単位装置において完了したか否かを判定するデータ連携回路と、
    前記生存確定回路の出力と他の単位装置の生存確定回路の出力、及び、前記データ連携回路の出力と他の単位装置のデータ連携回路の出力に基づいて、所定の数の単位装置の中から当該情報処理装置の運用管理を行うメイン単位装置を確定するメイン確定回路と
    を有し、
    前記メイン確定回路により確定されたメイン単位装置が記憶するファームウェアが前記運用管理を行うファームウェアとして機能することを特徴とする情報処理装置。
  2. 前記生存確定回路は、自単位装置が正常動作しているか否かの判定結果を出力するマルチバイブレータを有し、
    それぞれの単位装置で動作するファームウェアは、前記マルチバイブレータの出力が正常動作を示すように定期的に該マルチバイブレータにアクセスすることを特徴とする請求項１に記載の情報処理装置。
  3. 前記データ連携回路は、前記所定の数の単位装置に前記設定データをリレー方式で転送し、前記所定の数と前記設定データの転送における順番とを記憶する更新対象数レジスタを用いて前記設定データの転送を行うことを特徴とする請求項１又は２に記載の情報処理装置。
  4. 前記複数の単位装置のそれぞれは、
    全ての単位装置の生存確定回路の出力結果を記憶する生存情報記憶部と、
    全ての単位装置のデータ連携回路の出力結果を記憶するデータ連携情報記憶部とをさらに有し、
    前記メイン確定回路は、前記生存情報記憶部と前記データ連携情報記憶部を参照し、前記生存情報記憶部が正常動作していることを示し、かつ、前記データ連携情報記憶部が前記設定データの更新が完了したことを示す単位装置を前記メイン単位装置として確定することを特徴とする請求項１、２又は３に記載の情報処理装置。
  5. 処理装置及び該処理装置により実行されるプログラムを記憶するメモリを備える単位装置を複数有する情報処理装置の連携方法において、
    複数の単位装置のそれぞれが、
    自単位装置が正常動作しているか否かを判定する第１の判定を行い、
    前記情報処理装置の運用管理に用いられる設定データの更新が自単位装置において完了したか否かを判定する第２の判定を行い、
    前記第１の判定の結果と他の単位装置の第１の判定の結果、及び、前記第２の判定の結果と他の単位装置の第２の判定の結果に基づいて、所定の数の単位装置の中から前記情報処理装置の運用管理を行うメイン単位装置を確定し、
    確定したメイン単位装置が記憶するファームウェアが前記運用管理を行うことを特徴とする連携方法。
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