JP7376661B2 - semiconductor equipment - Google Patents
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Images
Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。 One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device.
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、
プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）
に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術
分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、
記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査
方法、又はそれらの少なくとも一を有するシステムを一例として挙げることができる。
Note that one embodiment of the present invention is not limited to the above technical field. The technical field of the invention disclosed in this specification and the like relates to products, methods, or manufacturing methods. Alternatively, one aspect of the present invention is
process, machine, manufacture, or composition of matter
It is related to. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices,
Examples include storage devices, processors, electronic devices, driving methods thereof, manufacturing methods thereof, testing methods thereof, or systems having at least one of these.
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子
機器に、セントラルプロセシングユニット（ＣＰＵ）、グラフィクスプロセシングユニッ
ト、記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、及び
低消費電力など様々な面で改良が進んでいる。
In recent years, electronic components such as central processing units (CPUs), graphics processing units, storage devices, and sensors have been used in various electronic devices such as personal computers, smartphones, and digital cameras. Improvements are progressing in various aspects such as low power consumption.
特に、近年、上述した電子機器などにおいて扱われているデータ量は増加しており、記
憶容量の大きい記憶装置が求められている。特許文献１及び特許文献２では、多値のデー
タの書き込み、読み出しを可能にした半導体装置について開示している。また、大きい記
憶容量を有する記憶装置を実現するには、記憶装置が有する回路を微細化する技術が求め
られている。
In particular, in recent years, the amount of data handled by the above-mentioned electronic devices has been increasing, and storage devices with large storage capacities are in demand.
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発
明の一態様は、新規な半導体装置を有する記憶装置を提供することを課題の一とする。又
は、本発明の一態様は、新規な半導体装置を有する記憶装置を使用した電子機器を提供す
ることを課題の一とする。又は、本発明の一態様は、データ容量の大きい記憶装置を提供
することを課題の一とする。又は、本発明の一態様は、信頼性の高い記憶装置を提供する
ことを課題の一とする。
An object of one embodiment of the present invention is to provide a novel semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide a memory device including a novel semiconductor device. Alternatively, an object of one embodiment of the present invention is to provide an electronic device using a storage device including a novel semiconductor device. Alternatively, an object of one aspect of the present invention is to provide a storage device with a large data capacity. Alternatively, an object of one embodiment of the present invention is to provide a highly reliable storage device.
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題
の全てを解決する必要はない。
Note that the problems of one embodiment of the present invention are not limited to the problems listed above. The issues listed above do not preclude the existence of other issues. Other issues are those not mentioned in this section, which will be discussed below. Problems not mentioned in this section can be derived from the descriptions, drawings, etc. by those skilled in the art, and can be extracted as appropriate from these descriptions. Note that one embodiment of the present invention solves at least one of the above-listed descriptions and other problems. Note that one embodiment of the present invention does not need to solve all of the above-listed descriptions and other problems.
（１）
本発明の一態様は、第１乃至第５絶縁体と、第１乃至第３導電体と、第１半導体と、第
２半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の上面に有し、第２
絶縁体は、第１導電体の上面に有し、第２導電体は、第２絶縁体の第１上面に有し、第２
導電体は、第３絶縁体の第１下面に有し、第４絶縁体は、第１絶縁体の側面と、第１導電
体の側面と、第２絶縁体の側面と、第２絶縁体の第２上面と、第２導電体の側面と、第３
絶縁体の第２下面と、第３絶縁体の側面と、を含む領域に連なるように有し、第１半導体
は、第４絶縁体の形成面上に連なるように有し、第３導電体は、第１半導体が形成されて
いる領域のうち、第２導電体の側面と重畳する領域に有し、第５絶縁体は、第３導電体の
形成面と、第１半導体が形成されている領域のうち、第１絶縁体の側面と重畳する領域と
、第２導電体の側面と重畳する領域と、第２絶縁体の側面と重畳する領域と、第３絶縁体
の側面と重畳する領域と、に有し、第２半導体は、第５絶縁体の形成面に有することを特
徴とする半導体装置である。
(1)
One aspect of the present invention is a semiconductor device including first to fifth insulators, first to third conductors, a first semiconductor, and a second semiconductor, wherein the first conductor is a first conductor. on the top surface of the insulator, and the second
The insulator is provided on the top surface of the first conductor, the second conductor is provided on the first top surface of the second insulator, and the second conductor is provided on the first top surface of the second insulator.
The conductor is provided on the first lower surface of the third insulator, and the fourth insulator is provided on the side surface of the first insulator, the side surface of the first conductor, the side surface of the second insulator, and the second insulator. the second top surface of the second conductor, the side surface of the second conductor, and the third
The first semiconductor is continuous with a region including the second lower surface of the insulator and the side surface of the third insulator, and the first semiconductor is continuous with a region including the second lower surface of the insulator and the side surface of the third insulator. The fifth insulator is located in a region where the first semiconductor is formed and overlaps with the side surface of the second conductor, and the fifth insulator is located on the surface where the third conductor is formed and where the first semiconductor is formed. Among the regions that overlap, a region that overlaps with the side surface of the first insulator, a region that overlaps with the side surface of the second conductor, a region that overlaps with the side surface of the second insulator, and a region that overlaps with the side surface of the third insulator. The semiconductor device is characterized in that the second semiconductor is provided in the fifth insulator formation surface.
（２）
又は、本発明の一態様は、第１乃至第５絶縁体と、第１乃至第３導電体と、第１乃至第
３半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に有し、
記第１導電体は、第２絶縁体の第１下面に有し、第２導電体は、第２絶縁体の第１上面に
有し、第２導電体は、第３絶縁体の第１下面に有し、第３半導体は、第１絶縁体の第２上
面と、第１導電体の側面と、第２絶縁体の第２下面と、を含む領域に有し、第４絶縁体は
、第１絶縁体の側面と、第１半導体の形成面と、第２絶縁体の側面と、第２絶縁体の第２
上面と、第２導電体の側面と、第３絶縁体の第２下面と、第３絶縁体の側面と、を含む領
域に連なるように有し、第１半導体は、第４絶縁体の形成面上に連なるように有し、第３
導電体は、第１半導体が形成されている領域のうち、第２導電体の側面と重畳する領域に
有し、第５絶縁体は、第３導電体の形成面と、第１半導体が形成されている領域のうち、
第１絶縁体の側面と重畳する領域と、第３半導体の形成面と重畳する領域と、第２絶縁体
の側面と重畳する領域と、第３絶縁体と重畳する領域と、に有し、第２半導体は、第５絶
縁体の形成面に有することを特徴とする半導体装置である。
(2)
Alternatively, one aspect of the present invention is a semiconductor device including first to fifth insulators, first to third conductors, and first to third semiconductors, wherein the first conductor is on the first upper surface of the insulator;
The first electrical conductor is provided on the first lower surface of the second insulator, the second electrical conductor is provided on the first upper surface of the second insulator, and the second electrical conductor is provided on the first upper surface of the third insulator. The third semiconductor is present in a region including the second upper surface of the first insulator, the side surface of the first conductor, and the second lower surface of the second insulator, and the fourth insulator is , the side surface of the first insulator, the formation surface of the first semiconductor, the side surface of the second insulator, and the second side of the second insulator.
The first semiconductor is connected to a region including an upper surface, a side surface of the second conductor, a second lower surface of the third insulator, and a side surface of the third insulator; The third
The conductor is located in a region where the first semiconductor is formed and overlaps with the side surface of the second conductor, and the fifth insulator is located between the surface where the third conductor is formed and where the first semiconductor is formed. Of the areas where
a region that overlaps with the side surface of the first insulator, a region that overlaps with the formation surface of the third semiconductor, a region that overlaps with the side surface of the second insulator, and a region that overlaps with the third insulator; The semiconductor device is characterized in that the second semiconductor is provided on the formation surface of the fifth insulator.
（３）
又は、本発明の一態様は、第１乃至第４絶縁体と、第１乃至第４導電体と、第１半導体
と、第２半導体と、を有する半導体装置であり、第１絶縁体は、第１導電体の第１上面に
有し、第２導電体は、第１絶縁体の第１上面に有し、第２絶縁体は、第３導電体の第１下
面に有し、第２導電体は、第２絶縁体の第１下面に有し、第３絶縁体は、第１導電体の側
面と、第１導電体の第２上面と、第１絶縁体の側面と、第１絶縁体の第２上面と、第２導
電体の側面と、第２絶縁体の第２下面と、第２絶縁体の側面と、第３導電体の第２下面と
、第３導電体の側面と、を含む領域に連なるように有し、第１半導体は、第４絶縁体の形
成面上に連なるように有し、第４導電体は、第１半導体が形成されている領域のうち、第
１絶縁体の側面と重畳する領域と、第２導電体の側面と重畳する領域と、第２絶縁体の側
面と重畳する領域と、に有し、第４絶縁体は、第４導電体の形成面と、第１半導体が形成
されている領域のうち、第１導電体と重畳する領域と、第３導電体と重畳する領域と、に
有し、第２半導体は、第４絶縁体の形成面に有することを特徴とする半導体装置である。
(3)
Alternatively, one embodiment of the present invention is a semiconductor device including first to fourth insulators, first to fourth conductors, a first semiconductor, and a second semiconductor, wherein the first insulator is The second conductor is provided on the first upper surface of the first conductor, the second conductor is provided on the first upper surface of the first insulator, the second insulator is provided on the first lower surface of the third conductor, and the second conductor is provided on the first lower surface of the third conductor. The conductor is provided on the first lower surface of the second insulator, and the third insulator is provided on the side surface of the first conductor, the second upper surface of the first conductor, the side surface of the first insulator, and the first insulator. A second upper surface of the insulator, a side surface of the second conductor, a second lower surface of the second insulator, a side surface of the second insulator, a second lower surface of the third conductor, and a side surface of the third conductor. , the first semiconductor is continuous with the region including the fourth insulator, and the fourth conductor is continuous with the region including the first semiconductor. The fourth insulator has a region overlapping with the side surface of the first insulator, a region overlapping with the side surface of the second conductor, and a region overlapping with the side surface of the second insulator, and the fourth insulator has a region overlapping with the side surface of the second conductor. and a region overlapping with the first conductor and a region overlapping with the third conductor among the regions where the first semiconductor is formed, and the second semiconductor is formed with a fourth insulator. 1. A semiconductor device characterized in that it has on a forming surface thereof.
（４）
又は、本発明の一態様は、前記（１）乃至（３）において、第６絶縁体と、第５導電体
と、を有し、第６絶縁体は、第２半導体の形成面に有し、第４導電体は、第６絶縁体の形
成面に有することを特徴とする半導体装置である。
(4)
Alternatively, in (1) to (3) above, one aspect of the present invention includes a sixth insulator and a fifth conductor, and the sixth insulator is provided on the formation surface of the second semiconductor. , a semiconductor device characterized in that the fourth conductor is provided on a surface on which the sixth insulator is formed.
（５）
又は、本発明の一態様は、前記（１）乃至（４）において、第１半導体は、金属酸化物
を有することを特徴とする半導体装置である。
(5)
Alternatively, one aspect of the present invention is a semiconductor device characterized in that in (1) to (4) above, the first semiconductor includes a metal oxide.
（６）
又は、本発明の一態様は、前記（１）乃至（５）において、第２半導体は、金属酸化物
を有することを特徴とする半導体装置である。
(6)
Alternatively, one aspect of the present invention is a semiconductor device, wherein in (1) to (5) above, the second semiconductor includes a metal oxide.
（７）
又は、本発明の一態様は、前記（１）乃至前記（５）において、第２半導体は、シリコ
ンを有することを特徴とする半導体装置である。
(7)
Alternatively, one aspect of the present invention is a semiconductor device characterized in that in (1) to (5) above, the second semiconductor includes silicon.
（８）
又は、本発明の一態様は、前記（１）乃至前記（７）に記載の半導体装置と、周辺回路
と、を有する記憶装置である。
(8)
Alternatively, one embodiment of the present invention is a memory device including the semiconductor device described in (1) to (7) above, and a peripheral circuit.
（９）
又は、本発明の一態様は、前記（８）に記載の記憶装置と、筐体と、を有する電子機器
である。
(9)
Alternatively, one aspect of the present invention is an electronic device including the storage device according to (8) above and a casing.
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の
一態様によって、新規な半導体装置を有する記憶装置を提供することができる。又は、本
発明の一態様によって、新規な半導体装置を有する記憶装置を使用した電子機器を提供す
ることができる。又は、本発明の一態様によって、データ容量の大きい記憶装置を提供す
ることができる。又は、本発明の一態様によって、信頼性の高い記憶装置を提供すること
ができる。
According to one embodiment of the present invention, a novel semiconductor device can be provided. Alternatively, according to one embodiment of the present invention, a memory device including a novel semiconductor device can be provided. Alternatively, according to one embodiment of the present invention, an electronic device using a memory device including a novel semiconductor device can be provided. Alternatively, according to one aspect of the present invention, a storage device with a large data capacity can be provided. Alternatively, according to one embodiment of the present invention, a highly reliable storage device can be provided.
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。
Note that the effects of one embodiment of the present invention are not limited to the effects listed above. The effects listed above do not preclude the existence of other effects. Note that other effects are those not mentioned in this item, which will be described below. Those skilled in the art can derive effects not mentioned in this item from the descriptions, drawings, etc., and can extract them as appropriate from these descriptions. Note that one embodiment of the present invention has at least one of the effects listed above and other effects. Therefore, one embodiment of the present invention may not have the effects listed above in some cases.
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用
、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構
成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載す
る場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言すること
ができる。
In this specification and the like, metal oxide refers to a metal oxide in a broad sense. Metal oxides include oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
It is classified as such. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. In other words, when a metal oxide can constitute a channel forming region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide can be used as a metal oxide semiconductor (metal oxide semiconductor).
(conductor), which can be abbreviated as OS. Furthermore, when describing an OS FET, it can also be referred to as a transistor including a metal oxide or an oxide semiconductor.
また、本明細書等において、チャネル形成領域にシリコンを有するトランジスタをＳｉ
トランジスタと記載する場合がある。
In addition, in this specification and the like, a transistor having silicon in a channel formation region is referred to as
Sometimes referred to as a transistor.
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
Furthermore, in this specification and the like, a metal oxide containing nitrogen is also referred to as a metal oxide (metal oxide).
ide). In addition, metal oxides containing nitrogen can be replaced with metal oxynitrides (me
tal oxynitride).
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成、動作方法、及
び作製方法について、説明する。なお、以下の記載において、例えば、“［ｘ，ｙ］”は
第ｘ列第ｙ列の要素を意味し、“［ｚ］”は、第ｚ行あるいは第ｚ列の要素を意味する。
特に行や列を指定する必要がないときは、これらの表記は省略される。
(Embodiment 1)
In this embodiment, a circuit structure, an operating method, and a manufacturing method of a semiconductor device according to one embodiment of the disclosed invention will be described. In the following description, for example, "[x, y]" means the element in the x-th column and the y-th column, and "[z]" means the element in the z-th row or the z-th column.
These notations are omitted when there is no need to specify rows or columns.
＜回路構成例＞
はじめに、半導体装置の回路構成について、図１（Ａ）を参照して説明する。図１（Ａ
）には、ｎ個（ｎは１以上の整数である。）のメモリセルの回路図が示されている。すな
わち、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリセルと、それらを制御す
るための配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ
］、配線ＷＢＬ、配線ＲＢＬを有する。なお、配線ＷＷＬは書き込みワード線として機能
し、配線ＲＷＬは読み出しワード線として機能し、配線ＷＢＬは書き込みビット線として
機能し、配線ＲＢＬは読み出しビット線として機能する。
<Circuit configuration example>
First, the circuit configuration of a semiconductor device will be described with reference to FIG. 1(A). Figure 1 (A
) shows a circuit diagram of n memory cells (n is an integer of 1 or more). That is, the memory cells MC[1] to MC[n], the wirings WWL[1] to WWL[n], and the wirings RWL[1] to RWL[n] for controlling them.
], a wiring WBL, and a wiring RBL. Note that the wiring WWL functions as a write word line, the wiring RWL functions as a read word line, the wiring WBL functions as a write bit line, and the wiring RBL functions as a read bit line.
それぞれのメモリセルＭＣは、トランジスタＷＴｒ、トランジスタＲＴｒ、容量素子Ｃ
Ｓを有する。図１（Ａ）に図示しているトランジスタＲＴｒは、バックゲートを有するト
ランジスタであり、バックゲートに電位を印加することにより、トランジスタＲＴｒのし
きい値電圧を変動することができる。なお、図１（Ａ）に図示している配線ＢＧＬは、そ
れぞれメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバ
ックゲートと電気的に接続されている。また、図１に示す半導体装置は、配線ＢＧＬがメ
モリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバックゲー
トのそれぞれと電気的に接続されている構成でなく、当該バックゲートに対してそれぞれ
独立に電気的接続して、それぞれ互いに異なった電位を供給する構成としてもよい。
Each memory cell MC includes a transistor WTr, a transistor RTr, and a capacitive element C.
It has S. The transistor RTr illustrated in FIG. 1A is a transistor having a back gate, and the threshold voltage of the transistor RTr can be varied by applying a potential to the back gate. Note that the wiring BGL illustrated in FIG. 1A is electrically connected to the back gates of the transistors RTr included in the memory cells MC[1] to MC[n], respectively. Further, the semiconductor device shown in FIG. 1 does not have a configuration in which the wiring BGL is electrically connected to each of the back gates of the transistors RTr included in the memory cell MC[1] to memory cell MC[n]. It may be configured to electrically connect each one independently and supply different potentials to each other.
トランジスタＷＴｒのチャネル形成領域は、実施の形態３で説明する金属酸化物を有す
ることが好ましい。特に、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム
、ガリウム、イットリウム、錫など）、亜鉛から一、又は複数選ばれた金属酸化物の場合
、当該金属酸化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャ
ネル形成領域に含まれているトランジスタは、オフ電流が非常に低い特性を有する。デー
タの保持を行うトランジスタＷＴｒとして、この特性を有するトランジスタを適用するこ
とにより、メモリセルＭＣに長時間データを保持することができる。これにより、保持し
たデータのリフレッシュ回数を低減することができるため、半導体装置の消費電力を低減
することができる。
The channel formation region of the transistor WTr preferably includes the metal oxide described in Embodiment 3. In particular, in the case of a metal oxide selected from one or more of indium, element M (for example, aluminum, gallium, yttrium, tin, etc.), and zinc, the metal oxide functions as a wide gap semiconductor. Therefore, a transistor in which the metal oxide is included in a channel formation region has an extremely low off-state current. By applying a transistor having this characteristic as the transistor WTr that holds data, data can be held in the memory cell MC for a long time. This makes it possible to reduce the number of times the retained data is refreshed, thereby reducing the power consumption of the semiconductor device.
また、トランジスタＲＴｒのチャネル形成領域としては、トランジスタの電界効果移動
度が高くなる材料を用いるのが好ましい。このようなトランジスタを用いることにより、
半導体装置をより早く動作することができる。例えば、トランジスタＲＴｒのチャネル形
成領域に含まれる材料としては、実施の形態３で説明する金属酸化物、シリコンなどの半
導体材料を有することができる。
Furthermore, it is preferable to use a material that increases the field effect mobility of the transistor for the channel formation region of the transistor RTr. By using such a transistor,
A semiconductor device can be operated faster. For example, the material included in the channel formation region of the transistor RTr can be a semiconductor material such as a metal oxide or silicon described in Embodiment 3.
トランジスタＷＴｒは、書き込みトランジスタとして機能し、トランジスタＲＴｒは読
み出しトランジスタとして機能する。トランジスタＷＴｒのオン状態、オフ状態の切り替
えは、配線ＷＷＬに印加される電位によって行われる。容量素子ＣＳの一方の電極の電位
は、配線ＲＷＬで制御される。容量素子ＣＳの他方の電極は、トランジスタＲＴｒのゲー
トに電気的に接続されている。容量素子ＣＳの他方の電極をメモリノードと言い換えるこ
とができる。各メモリセルＭＣのメモリノードは、そのメモリセルＭＣが有するトランジ
スタＷＴｒの第１端子に電気的に接続されている。
Transistor WTr functions as a write transistor, and transistor RTr functions as a read transistor. Switching of the transistor WTr between the on state and the off state is performed by a potential applied to the wiring WWL. The potential of one electrode of the capacitive element CS is controlled by the wiring RWL. The other electrode of the capacitive element CS is electrically connected to the gate of the transistor RTr. The other electrode of the capacitive element CS can be referred to as a memory node. A memory node of each memory cell MC is electrically connected to a first terminal of a transistor WTr included in that memory cell MC.
また、トランジスタＷＴｒの第２端子は、回路構成的には、隣接するメモリセルＭＣの
トランジスタＷＴｒの第１端子と直列に、電気的に接続されている。同様に、トランジス
タＲＴｒの第１端子は、隣接するメモリセルのトランジスタＲＴｒの第２端子と直列に、
電気的に接続される。そして、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒの第２
端子は、配線ＷＢＬと電気的に接続され、メモリセルＭＣ［ｎ］が有するトランジスタＲ
Ｔｒの第２端子は、配線ＲＢＬと電気的に接続されている。なお、本実施の形態では、メ
モリセルＭＣ［ｎ］が有するトランジスタＲＴｒの第２端子と配線ＲＢＬとの接続点をノ
ードＮ１と呼称し、メモリセルＭＣ［１］が有するトランジスタＲＴｒの第１端子をノー
ドＮ２と呼称する。なお、ノードＮ１と配線ＲＢＬとの間の導通状態を制御するために、
トランジスタＲＴｒと直列に、選択用トランジスタを接続してもよい。同様に、ノードＮ
２と接続された配線と、ノードＮ２との間の導通状態を制御するために、トランジスタＲ
Ｔｒと直列に、選択用トランジスタを接続してもよい。
Further, in terms of circuit configuration, the second terminal of the transistor WTr is electrically connected in series with the first terminal of the transistor WTr of the adjacent memory cell MC. Similarly, the first terminal of the transistor RTr is connected in series with the second terminal of the transistor RTr of the adjacent memory cell.
electrically connected. Then, the second transistor WTr included in the memory cell MC[n]
The terminal is electrically connected to the wiring WBL and is connected to the transistor R included in the memory cell MC[n].
The second terminal of the Tr is electrically connected to the wiring RBL. Note that in this embodiment, the connection point between the second terminal of the transistor RTr included in the memory cell MC[n] and the wiring RBL is referred to as a node N1, and the first terminal of the transistor RTr included in the memory cell MC[1] is referred to as a node N1. is called node N2. Note that in order to control the conduction state between the node N1 and the wiring RBL,
A selection transistor may be connected in series with the transistor RTr. Similarly, node N
In order to control the conduction state between the wiring connected to the node N2 and the node N2, the transistor R
A selection transistor may be connected in series with the Tr.
なお、本発明の一態様は、図１（Ａ）に示す半導体装置に限定されない。本発明の一態
様は、場合によって、状況に応じて、又は、必要に応じて、図１（Ａ）に示す半導体装置
を適宜変更した回路構成とすることができる。例えば、本発明の一態様は、図１（Ｂ）に
示すとおり、必要があれば、トランジスタＷＴｒにもバックゲートを設けた半導体装置と
してもよい。なお、図１（Ｂ）に図示している半導体装置は、図１（Ａ）に図示している
半導体装置の構成に加え、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトラ
ンジスタＷＴｒにバックゲートを設けて、当該バックゲートのそれぞれに配線ＢＧＬと電
気的に接続した構成となっている。また、例えば、本発明の一態様は、図１（Ｃ）に示す
とおり、トランジスタＲＴｒ、及びトランジスタＷＴｒにバックゲートを設けない半導体
装置としてもよい。
Note that one embodiment of the present invention is not limited to the semiconductor device illustrated in FIG. 1A. One embodiment of the present invention can have a circuit configuration in which the semiconductor device shown in FIG. 1A is modified as appropriate depending on the situation or as necessary. For example, in one embodiment of the present invention, as shown in FIG. 1B, if necessary, a semiconductor device may be provided in which the transistor WTr is also provided with a back gate. Note that the semiconductor device illustrated in FIG. 1B has the structure of the semiconductor device illustrated in FIG. A back gate is provided in each of the back gates, and each of the back gates is electrically connected to the wiring BGL. Further, for example, one embodiment of the present invention may be a semiconductor device in which a back gate is not provided in the transistor RTr and the transistor WTr, as illustrated in FIG. 1C.
ところで、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の記憶容量を更に増やしたい場合
、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置をマトリクス状となるように並べて配置すれ
ばよい。例えば、図１（Ｂ）に示す半導体装置をマトリクス状となるように並べて配置し
た場合、その回路構成は、図２に示す構成となる。
By the way, if you want to further increase the storage capacity of the semiconductor devices shown in FIGS. 1A, 1B, and 1C, you can arrange the semiconductor devices shown in FIGS. 1A, 1B, and 1C in a matrix. do it. For example, when the semiconductor devices shown in FIG. 1B are arranged in a matrix, the circuit configuration thereof becomes the configuration shown in FIG. 2.
図２に示す半導体装置は、図２（Ｂ）に示した半導体装置を１列としてｍ列（ｍは１以
上の整数である。）並べて配置したもので、配線ＲＷＬ、及び配線ＷＷＬを同じ行のメモ
リセルＭＣと共有するように電気的に接続した構成となっている。つまり、図２に示す半
導体装置は、ｎ行ｍ列のマトリクス状の半導体装置であり、メモリセルＭＣ［１，１］乃
至メモリセルＭＣ［ｎ，ｍ］を有する。そのため、図２に示す半導体装置は、配線ＲＷＬ
［１］乃至配線ＲＷＬ［ｎ］と、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］と、配線ＲＢＬ
［１］乃至配線ＲＢＬ［ｍ］と、配線ＷＢＬ［１］乃至ＷＢＬ［ｍ］と、配線ＢＧＬ［１
］乃至配線ＢＧＬ［ｍ］と、によって、電気的に接続されている。具体的には、メモリセ
ルＭＣ［ｊ，ｉ］（ｊは１以上ｎ以下の整数であり、ｉは１以上ｍ以下の整数である。）
の容量素子ＣＳの一方の電極は、配線ＲＷＬ［ｊ］と電気的に接続され、メモリセルＭＣ
［ｊ，ｉ］のトランジスタＷＴｒのゲートは、配線ＷＷＬ［ｊ］と電気的に接続されてい
る。配線ＷＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＷＴｒの第２端子と
電気的に接続され、配線ＲＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＲＴ
ｒの第２端子と電気的に接続されている。
The semiconductor device shown in FIG. 2 is arranged in m columns (m is an integer of 1 or more) with the semiconductor device shown in FIG. 2B as one column, and the wiring RWL and the wiring WWL are arranged in the same row. It has a configuration in which it is electrically connected so as to be shared with the memory cell MC. That is, the semiconductor device shown in FIG. 2 is a matrix-like semiconductor device with n rows and m columns, and includes memory cells MC[1,1] to memory cells MC[n,m]. Therefore, in the semiconductor device shown in FIG.
[1] to wiring RWL[n], wiring WWL[1] to wiring WWL[n], and wiring RBL
[1] to wiring RBL[m], wiring WBL[1] to WBL[m], and wiring BGL[1]
] to wiring BGL[m]. Specifically, memory cell MC[j,i] (j is an integer from 1 to n, and i is an integer from 1 to m.)
One electrode of the capacitive element CS is electrically connected to the wiring RWL[j], and the memory cell MC
The gate of the transistor WTr in [j,i] is electrically connected to the wiring WWL[j]. Wiring WBL[i] is electrically connected to the second terminal of transistor WTr of memory cell MC[n,i], and wiring RBL[i] is electrically connected to transistor RT of memory cell MC[n,i].
It is electrically connected to the second terminal of r.
なお、図２は、メモリセルＭＣ［１，１］、メモリセルＭＣ［１，ｉ］、メモリセルＭ
Ｃ［１，ｍ］、メモリセルＭＣ［ｊ，１］、メモリセルＭＣ［ｊ，ｉ］、メモリセルＭＣ
［ｊ，ｍ］、メモリセルＭＣ［ｎ，１］、メモリセルＭＣ［ｎ，ｉ］、メモリセルＭＣ［
ｎ，ｍ］、配線ＲＷＬ［１］、配線ＲＷＬ［ｊ］、配線ＲＷＬ［ｎ］、配線ＷＷＬ［１］
、配線ＷＷＬ［ｊ］、配線ＷＷＬ［ｎ］、配線ＲＢＬ［１］、配線ＲＢＬ［ｉ］、配線Ｒ
ＢＬ［ｍ］、配線ＷＢＬ［１］、配線ＷＢＬ［ｉ］、配線ＷＢＬ［ｍ］、配線ＢＧＬ［１
］、配線ＢＧＬ［ｉ］、配線ＢＧＬ［ｍ］、容量素子ＣＳ、トランジスタＷＴｒ、トラン
ジスタＲＴｒ、ノードＮ１、ノードＮ２のみ図示しており、それ以外の配線、素子、記号
、及び符号は省略している。
Note that FIG. 2 shows memory cell MC[1,1], memory cell MC[1,i], memory cell M
C[1,m], memory cell MC[j,1], memory cell MC[j,i], memory cell MC
[j,m], memory cell MC[n,1], memory cell MC[n,i], memory cell MC[
n, m], wiring RWL[1], wiring RWL[j], wiring RWL[n], wiring WWL[1]
, wiring WWL[j], wiring WWL[n], wiring RBL[1], wiring RBL[i], wiring R
BL[m], wiring WBL[1], wiring WBL[i], wiring WBL[m], wiring BGL[1]
], Wiring BGL[i], Wiring BGL[m], Capacitive element CS, Transistor WTr, Transistor RTr, Node N1, and Node N2 are shown, and other wiring, elements, symbols, and symbols are omitted. There is.
また、図２（Ｃ）に示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）
並べて配置したものを、図３に示す。なお、図３に示す半導体装置は、全てのメモリセル
ＭＣが有するそれぞれのトランジスタにバックゲートを設けていない構成となっており、
そのため、図３に示す半導体装置は、配線ＢＧＬを有していない。なお、図３の半導体装
置については、図２に示す半導体装置の説明の記載を参酌する。
Moreover, there are m columns (m is an integer of 1 or more), where one column is the semiconductor device shown in FIG. 2(C).
FIG. 3 shows them arranged side by side. Note that the semiconductor device shown in FIG. 3 has a configuration in which each transistor included in all memory cells MC is not provided with a back gate.
Therefore, the semiconductor device shown in FIG. 3 does not have the wiring BGL. Note that regarding the semiconductor device in FIG. 3, the description of the semiconductor device shown in FIG. 2 is referred to.
＜動作方法例＞
次に、図１（Ａ）乃至図１（Ｃ）に示した半導体装置の動作方法の一例について説明す
る。なお、以下の説明で用いられる低レベル電位、高レベル電位は、特定の電位を意味す
るものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、配線ＷＷ
Ｌに印加される低レベル電位、高レベル電位のそれぞれは、配線ＲＷＬに印加される低レ
ベル電位、高レベル電位と異なる電位であってもよい。
<Example of operation method>
Next, an example of a method of operating the semiconductor device shown in FIGS. 1(A) to 1(C) will be described. Note that the low-level potential and high-level potential used in the following explanation do not mean specific potentials, and the specific potentials may differ if the wiring is different. For example, wiring WW
The low level potential and high level potential applied to L may be different from the low level potential and high level potential applied to wiring RWL, respectively.
また、本動作方法例において、図１（Ａ）、（Ｂ）に示した配線ＢＧＬ、図１（Ｂ）に
示したＢＧＷ［１］乃至ＢＧＷ［ｎ］には、トランジスタＲＴｒ、トランジスタＷＴｒが
正常に動作する範囲内の電位があらかじめ印加されているものとする。そのため、図１（
Ａ）乃至（Ｃ）に示す半導体装置の動作は、それぞれ互いに同様に考えることができる。
In addition, in this example of the operation method, the wiring BGL shown in FIGS. 1(A) and 1(B) and the BGW[1] to BGW[n] shown in FIG. It is assumed that a potential within the range in which the device operates is applied in advance. Therefore, Figure 1 (
The operations of the semiconductor devices shown in A) to (C) can be considered similarly to each other.
図４（Ａ）は、半導体装置にデータを書き込む動作例を示したタイミングチャートであ
り、図４（Ｂ）は、半導体装置からデータを読み出す動作例を示したタイミングチャート
である。図４（Ａ）、（Ｂ）のそれぞれのタイミングチャートは、配線ＷＷＬ［１］、配
線ＷＷＬ［２］、配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線ＲＷＬ
［ｎ］、ノードＮ１、及びノードＮ２の電位の大きさの変化を示している。また、配線Ｗ
ＢＬは、配線ＷＢＬに供給されるデータについて示している。
FIG. 4(A) is a timing chart showing an example of an operation for writing data to a semiconductor device, and FIG. 4(B) is a timing chart showing an example of an operation for reading data from a semiconductor device. The respective timing charts in FIGS. 4A and 4B are wiring WWL[1], wiring WWL[2], wiring WWL[n], wiring RWL[1], wiring RWL[2], and wiring RWL.
[n], shows changes in the potentials of node N1, and node N2. Also, the wiring W
BL indicates data supplied to the wiring WBL.
図４（Ａ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］
乃至メモリセルＭＣ［ｎ］に書き込む例を示している。なお、データＤ［１］乃至データ
Ｄ［ｎ］は、２値、又は多値とすることができる。そして、データＤ［１］乃至データＤ
［ｎ］は、配線ＷＢＬから供給されるものとする。つまり、図１（Ａ）乃至（Ｃ）に示す
半導体装置の回路構成において、データの書き込みは、メモリセルＭＣ［１］からメモリ
セルＭＣ［ｎ］に順次行われる。
In FIG. 4A, each of data D[1] to data D[n] is stored in a memory cell MC[1].
An example of writing to memory cell MC[n] is shown. Note that data D[1] to data D[n] can be binary or multivalued. Then, data D[1] to data D
It is assumed that [n] is supplied from the wiring WBL. That is, in the circuit configuration of the semiconductor device shown in FIGS. 1A to 1C, data is sequentially written from memory cell MC[1] to memory cell MC[n].
逆に、メモリセルＭＣ［２］にデータを書き込んだ後に、メモリセルＭＣ［１］にデー
タを書き込もうとすると、一度、メモリセルＭＣ［２］に書き込まれているデータを読み
出して別の場所に保存しないと、メモリセルＭＣ［２］に保持されているデータは、メモ
リセルＭＣ［１］にデータを書き込む段階で失われてしまう。
Conversely, if you write data to memory cell MC[2] and then try to write data to memory cell MC[1], the data written to memory cell MC[2] will be read out and transferred to another location. If not saved, the data held in memory cell MC[2] will be lost at the stage of writing data to memory cell MC[1].
図１（Ａ）乃至（Ｃ）に示す半導体装置の回路構成において、メモリセルＭＣ［ｉ］（
ｉは２以上ｎ以下の整数である。）にデータを書きこむ場合、メモリセルＭＣ［１］乃至
メモリセルＭＣ［ｉ－１］に保持されているデータの書き換えを防ぐために、配線ＷＷＬ
［１］乃至配線ＷＷＬ［ｉ－１］に低レベル電位を供給して、メモリセルＭＣ［１］乃至
メモリセルＭＣ［ｉ－１］が有するそれぞれのトランジスタＷＴｒをオフ状態にする。こ
れにより、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ－１］に保持されているそれぞ
れのデータを保護することができる。
In the circuit configuration of the semiconductor device shown in FIGS. 1(A) to 1(C), memory cell MC[i](
i is an integer greater than or equal to 2 and less than or equal to n. ), in order to prevent data held in memory cell MC[1] to memory cell MC[i-1] from being rewritten,
A low level potential is supplied to [1] to wiring WWL[i-1] to turn off each transistor WTr included in memory cell MC[1] to memory cell MC[i-1]. Thereby, each data held in memory cell MC[1] to memory cell MC[i-1] can be protected.
また、メモリセルＭＣ［ｉ］にデータを書きこむ場合、データは配線ＷＢＬから供給さ
れるため、配線ＷＷＬ［ｉ］乃至配線ＷＷＬ［ｎ］に高レベル電位を供給して、メモリセ
ルＭＣ［ｉ］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒを十分な
オン状態にする。これにより、メモリセルＭＣ［ｉ］のメモリノードにデータを保持する
ことができる。
Furthermore, when writing data to the memory cell MC[i], since the data is supplied from the wiring WBL, a high level potential is supplied to the wiring WWL[i] to the wiring WWL[n]. ] to fully turn on each transistor WTr included in memory cell MC[n]. Thereby, data can be held in the memory node of memory cell MC[i].
なお、図１（Ａ）乃至（Ｃ）に示す半導体装置の回路構成にデータを書き込む場合、配
線ＲＢＬは独立に制御できるので、特定の電位にする必要は無いが、例えば、低レベル電
位とすることができる。また、配線ＲＷＬ、すなわち、ノードＮ１の電位は、低レベル電
位とすることができる。加えて、ノードＮ２の電位も、低レベル電位とすることができる
。
Note that when writing data to the circuit configuration of the semiconductor device shown in FIGS. 1A to 1C, the wiring RBL can be controlled independently, so there is no need to set it to a specific potential, but for example, it may be set to a low level potential. be able to. Further, the potential of the wiring RWL, that is, the node N1 can be set to a low level potential. In addition, the potential of node N2 can also be set to a low level potential.
上述を踏まえた上で、図４（Ａ）のタイミングチャートに示す動作例について説明する
。時刻Ｔ１０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至
配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レ
ベル電位となっている。
Based on the above, an example of the operation shown in the timing chart of FIG. 4(A) will be described. At time T10, the potentials of each of the wirings WWL[1] to wiring WWL[n], the wirings RWL[1] to wiring RWL[n], the wiring WBL, the node N1, and the node N2 are at a low level potential. .
時刻Ｔ１１において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］には、高レベル電位が供
給される。これにより、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞ
れのトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［
１］が供給される。メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれの
トランジスタＷＴｒは十分なオン状態となっているため、データＤ［１］は、メモリセル
ＭＣ［１］のメモリノードにまで到達して書き込まれる。
At time T11, a high level potential is supplied to the wiring WWL[1] to the wiring WWL[n]. As a result, each transistor WTr included in memory cell MC[1] to memory cell MC[n] is fully turned on. Then, data D[
1] is supplied. Since each transistor WTr included in memory cell MC[1] to memory cell MC[n] is sufficiently turned on, data D[1] does not reach the memory node of memory cell MC[1]. is written.
時刻Ｔ１２において、配線ＷＷＬ［１］には、低レベル電位が供給され、配線ＷＷＬ［
２］乃至配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が供給される。これにより、メ
モリセルＭＣ［１］が有するトランジスタＷＴｒがオフ状態となり、メモリセルＭＣ［２
］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオン状態と
なる。そして、配線ＷＢＬには、データＤ［２］が供給される。メモリセルＭＣ［２］乃
至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっ
ているため、データＤ［２］は、メモリセルＭＣ［２］のメモリノードにまで到達して書
き込まれる。また、メモリセルＭＣ［１］のトランジスタＷＴｒはオフ状態となっている
ため、メモリセルＭＣ［１］に保持されているデータＤ［１］は、この時刻Ｔ１２から時
刻Ｔ１３までの書き込み動作によって失われない。
At time T12, a low level potential is supplied to the wiring WWL[1], and the wiring WWL[1] is supplied with a low level potential.
2] to the wiring WWL[n] are continuously supplied with a high level potential. As a result, the transistor WTr included in the memory cell MC[1] is turned off, and the transistor WTr included in the memory cell MC[2] is turned off.
] to each transistor WTr included in memory cell MC[n] is fully turned on. Data D[2] is then supplied to the wiring WBL. Since each transistor WTr included in memory cell MC[2] to memory cell MC[n] is sufficiently turned on, data D[2] does not reach the memory node of memory cell MC[2]. is written. Furthermore, since the transistor WTr of the memory cell MC[1] is in the off state, the data D[1] held in the memory cell MC[1] is lost due to the write operation from time T12 to time T13. It won't happen.
時刻Ｔ１３から時刻Ｔ１４までの間では、時刻Ｔ１１から時刻Ｔ１２までの間のメモリ
セルＭＣ［１］へのデータＤ［１］の書き込み動作と、時刻Ｔ１２から時刻Ｔ１３までの
間のメモリセルＭＣ［２］へのデータＤ［２］の書き込み動作と、のそれぞれと同様に、
メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれに順次データＤ［３］乃
至データＤ［ｎ－１］が書き込まれる。具体的には、既にデータが書き込まれたメモリセ
ルＭＣ［１］乃至メモリセルＭＣ［ｊ－１］（ｊは３以上ｎ－１以下の整数である。）が
有するトランジスタＷＴｒをオフ状態とし、データが書き込まれていないメモリセルＭＣ
［ｊ］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒを十分なオン状態とし、デ
ータＤ［ｊ］を配線ＷＢＬから供給して、メモリセルＭＣ［ｊ］のメモリノードに書き込
めばよい。そして、メモリセルＭＣ［ｊ］へのデータＤ［ｊ］の書き込みが終了した場合
、メモリセルＭＣ［ｊ］が有するトランジスタＷＴｒをオフ状態として、配線ＷＢＬから
データＤ［ｊ＋１］を供給して、メモリセルＭＣ［ｊ＋１］のメモリノードに書き込む動
作を行えばよい。なお、ｊがｎ－１のときの書き込み動作は、次に記載する、時刻Ｔ１４
から時刻Ｔ１５までの動作を指す。
Between time T13 and time T14, data D[1] is written into memory cell MC[1] between time T11 and time T12, and data D[1] is written into memory cell MC[1] between time T12 and time T13. Similarly to the write operation of data D[2] to [2],
Data D[3] to data D[n-1] are sequentially written to memory cells MC[3] to memory cells MC[n-1], respectively. Specifically, transistors WTr included in memory cells MC[1] to memory cells MC[j-1] (j is an integer from 3 to n-1) to which data has already been written are turned off; Memory cell MC to which no data has been written
The transistors WTr included in memory cells [j] to MC[n] may be sufficiently turned on, data D[j] may be supplied from wiring WBL, and data may be written to the memory node of memory cell MC[j]. Then, when the writing of data D[j] to the memory cell MC[j] is completed, the transistor WTr included in the memory cell MC[j] is turned off, and the data D[j+1] is supplied from the wiring WBL, It is sufficient to perform a write operation to the memory node of memory cell MC[j+1]. Note that the write operation when j is n-1 is performed at time T14, which will be described next.
This refers to the operation from time T15 to time T15.
時刻Ｔ１４において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ－１］には、低レベル電位
が供給され、配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が供給される。これにより
、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］が有するトランジスタＷＴｒがオ
フ状態となり、メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオ
ン状態となる。そして、配線ＷＢＬには、データＤ［ｎ］が供給される。メモリセルＭＣ
［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっているため、デー
タＤ［ｎ］は、メモリセルＭＣ［ｎ］のメモリノードにまで到達して書き込まれる。また
、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］のトランジスタＷＴｒはオフ状態
となっているため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］のそれぞれに保
持されているデータＤ［１］乃至データＤ［ｎ－１］は、この時刻Ｔ１４から時刻Ｔ１５
までの書き込み動作によって失われない。
At time T14, a low level potential is supplied to the wiring WWL[1] to the wiring WWL[n-1], and a high level potential is subsequently supplied to the wiring WWL[n]. As a result, the transistors WTr included in memory cell MC[1] to memory cell MC[n-1] are turned off, and each transistor WTr included in memory cell MC[n] is fully turned on. Then, data D[n] is supplied to the wiring WBL. memory cell MC
Since each transistor WTr included in [n] is sufficiently turned on, data D[n] reaches and is written to the memory node of memory cell MC[n]. In addition, since the transistors WTr of memory cells MC[1] to memory cells MC[n-1] are in the off state, the Data D[1] to data D[n-1] are stored from time T14 to time T15.
will not be lost due to write operations.
上述の動作によって、図１（Ａ）乃至（Ｃ）に示す半導体装置のいずれか一において、
その半導体装置の有するメモリセルＭＣに対してデータを書き込むことができる。
By the above operation, in any one of the semiconductor devices shown in FIGS. 1(A) to 1(C),
Data can be written into the memory cell MC of the semiconductor device.
図４（Ｂ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］
乃至メモリセルＭＣ［ｎ］から読み出す例を示している。なお、このとき、各メモリセル
ＭＣに保持されたデータを維持するために、トランジスタＷＴｒは、オフ状態であること
が求められる。そのため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］からデータを
読み出す動作時において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］の電位は低レベル電位
とする。
In FIG. 4B, each of data D[1] to data D[n] is transferred to memory cell MC[1].
An example of reading from memory cells MC[n] to MC[n] is shown. Note that at this time, in order to maintain the data held in each memory cell MC, the transistor WTr is required to be in an off state. Therefore, during the operation of reading data from memory cell MC[1] to memory cell MC[n], the potentials of wiring WWL[1] to wiring WWL[n] are set to a low level potential.
図１に示す半導体装置の回路構成において、特定のメモリセルＭＣのデータの読み出す
場合、他のメモリセルＭＣが有するトランジスタＲＴｒを十分なオン状態とした上で、当
該特定のメモリセルＭＣが有するトランジスタＲＴｒを飽和領域として動作させる。つま
り、当該特定のメモリセルＭＣが有するトランジスタＲＴｒのソース‐ドレイン間に流れ
る電流は、ソース‐ドレイン間電圧と、当該特定のメモリセルＭＣに保持されているデー
タと、に応じて決定される。
In the circuit configuration of the semiconductor device shown in FIG. 1, when reading data from a specific memory cell MC, the transistors RTr included in other memory cells MC are sufficiently turned on, and then the transistors included in the specific memory cell MC are turned on. The RTr is operated in the saturation region. That is, the current flowing between the source and drain of the transistor RTr included in the specific memory cell MC is determined according to the source-drain voltage and the data held in the specific memory cell MC.
例えば、メモリセルＭＣ［ｋ］（ｋは１以上ｎ以下の整数である。）に保持されている
データを読み出す場合を考える。このとき、メモリセルＭＣ［ｋ］を除いたメモリセルＭ
Ｃ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒを十分なオン
状態にするため、配線ＲＷＬ［ｋ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高
レベル電位が供給される。
For example, consider a case where data held in a memory cell MC[k] (k is an integer greater than or equal to 1 and less than or equal to n) is read. At this time, memory cell M except memory cell MC[k]
In order to sufficiently turn on each transistor RTr of memory cell C[1] to memory cell MC[n], a high-level potential is applied to wiring RWL[1] to wiring RWL[n] except wiring RWL[k]. Supplied.
一方、メモリセルＭＣ［ｋ］が有するトランジスタＲＴｒは、保持されているデータに
応じたオン状態にするため、配線ＲＷＬ［ｋ］には、メモリセルＭＣ［ｋ］に当該データ
を書き込んだときの配線ＲＷＬ［ｋ］と同じ電位にする必要がある。なお、ここでは、書
き込み動作時及び読み出し動作時における配線ＲＷＬ［ｋ］の電位を低レベル電位として
考える。
On the other hand, in order to turn on the transistor RTr of the memory cell MC[k] according to the data held, the wiring RWL[k] is set to the state when the data is written to the memory cell MC[k]. It is necessary to set it to the same potential as the wiring RWL[k]. Note that here, the potential of the wiring RWL[k] during a write operation and a read operation is considered to be a low level potential.
例えば、ノードＮ１に＋３Ｖ、ノードＮ２に０Ｖの電位を与える。そして、ノードＮ２
をフローティングにして、その後のノードＮ２の電位を測定する。配線ＲＷＬ［ｋ］を除
いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］の電位を高レベル電位とした場合、メモリセ
ルＭＣ［ｋ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジ
スタＲＴｒが十分なオン状態となる。一方、メモリセルＭＣ［ｋ］が有するトランジスタ
ＲＴｒの第１端子‐第２端子間の電圧は、当該トランジスタＲＴｒのゲートの電位とノー
ドＮ１の電位によって定まるため、ノードＮ２の電位はメモリセルＭＣ［ｋ］のメモリノ
ードに保持されたデータに応じて決まる。
For example, a potential of +3V is applied to the node N1 and a potential of 0V is applied to the node N2. And node N2
is set floating, and the subsequent potential of node N2 is measured. When the potential of wiring RWL[1] to wiring RWL[n] excluding wiring RWL[k] is set to a high level potential, memory cell MC[1] to memory cell MC[n] excluding memory cell MC[k] ] is fully turned on. On the other hand, since the voltage between the first terminal and the second terminal of the transistor RTr included in the memory cell MC[k] is determined by the potential of the gate of the transistor RTr and the potential of the node N1, the potential of the node N2 is k] is determined according to the data held in the memory node.
このようにして、メモリセルＭＣ［ｋ］に保持されているデータを読み出すことができ
る。
In this way, data held in memory cell MC[k] can be read.
上述を踏まえた上で、図４（Ｂ）のタイミングチャートに示す動作例について説明する
。時刻Ｔ２０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至
配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レ
ベル電位となっている。特に、ノードＮ２は、フローティング状態となっている。そして
、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリノードには、それぞれデータ
Ｄ［１］乃至データＤ［ｎ］が保持されているものとする。
Based on the above, the operation example shown in the timing chart of FIG. 4(B) will be described. At time T20, the potentials of each of the wirings WWL[1] to wiring WWL[n], the wirings RWL[1] to wiring RWL[n], the wiring WBL, the node N1, and the node N2 are at a low level potential. . In particular, node N2 is in a floating state. It is assumed that data D[1] to data D[n] are held in the memory nodes of memory cell MC[1] to memory cell MC[n], respectively.
時刻Ｔ２１において、配線ＲＷＬ［１］には、低レベル電位が供給され、配線ＲＷＬ［
２］乃至配線ＷＷＬ［ｎ］には、高レベル電位が供給される。これにより、メモリセルＭ
Ｃ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒが十分なオン
状態となる。そして、メモリセルＭＣ［１］のトランジスタＲＴｒは、メモリセルＭＣ［
１］のメモリノードに保持されているデータＤ［１］に応じたオン状態となる。また、配
線ＲＢＬに電位ＶＲを供給する。これにより、ノードＮ１の電位はＶＲとなり、ノードＮ
２の電位は、ノードＮ１の電位ＶＲとノードＮ２の電位はメモリセルＭＣ［１］のメモリ
ノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［１
］とする。そして、ノードＮ２の電位ＶＤ［１］を測定することによって、メモリセルＭ
Ｃ［１］のメモリノードに保持されたデータＤ［１］を読み出すことができる。
At time T21, a low level potential is supplied to the wiring RWL[1], and the wiring RWL[1] is supplied with a low level potential.
2] to the wiring WWL[n] are supplied with a high level potential. As a result, memory cell M
Each of the transistors RTr included in memory cells C[2] to MC[n] is fully turned on. Then, the transistor RTr of the memory cell MC[1] is connected to the memory cell MC[1].
1] is turned on according to the data D[1] held in the memory node. Further, the potential VR is supplied to the wiring RBL. As a result, the potential of the node N1 becomes VR, and the potential of the node N1 becomes VR .
The potential of node N2 is determined according to the potential VR of node N1 and the potential of node N2 depending on the data held in the memory node of memory cell MC[1]. Here, the potential of node N2 is set to V D[1
] . Then, by measuring the potential V D[1] of the node N2, the memory cell M
Data D[1] held in the memory node C[1] can be read.
時刻Ｔ２２において、配線ＲＷＬ［１］乃至配線ＷＷＬ［ｎ］には、低レベル電位が供
給される。また、ノードＮ２には、低レベル電位が供給され、その後、ノードＮ２はフロ
ーティング状態となる。つまり、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷ
Ｌ［１］乃至配線ＷＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ
２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位ＶＲを供給し
てもよく、又は、低レベル電位を供給してもよい。本動作例では、配線ＲＢＬは、時刻Ｔ
２１以降、電位ＶＲが供給され続けるものとする。
At time T22, a low level potential is supplied to the wiring RWL[1] to the wiring WWL[n]. Further, a low level potential is supplied to the node N2, and thereafter the node N2 becomes a floating state. In other words, from time T22 to time T23, the wiring RW
The respective potentials of L[1] to wiring WWL[n] and node N2 vary from time T20 to time T.
The situation will be the same as before 21. Note that the potential VR may be continuously supplied to the wiring RBL, or a low-level potential may be supplied to the wiring RBL. In this operation example, the wiring RBL is connected at time T
It is assumed that the potential V R continues to be supplied from 21 onwards.
時刻Ｔ２３において、配線ＲＷＬ［２］には、低レベル電位が供給され、配線ＲＷＬ［
１］、配線ＲＷＬ［３］乃至配線ＷＷＬ［ｎ］には、高レベル電位が供給される。これに
より、メモリセルＭＣ［１］、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ］が有する
それぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［２］
のトランジスタＲＴｒは、メモリセルＭＣ［２］のメモリノードに保持されているデータ
Ｄ［２］に応じたオン状態となる。また、配線ＲＢＬには電位ＶＲが引き続き供給されて
いる。これにより、ノードＮ２の電位は、ノードＮ１の電位ＶＲとノードＮ２の電位はメ
モリセルＭＣ［２］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノ
ードＮ２の電位を、ＶＤ［２］とする。そして、ノードＮ２の電位ＶＤ［２］を測定する
ことによって、メモリセルＭＣ［２］のメモリノードに保持されたデータＤ［２］を読み
出すことができる。
At time T23, a low level potential is supplied to the wiring RWL[2], and the wiring RWL[2] is supplied with a low level potential.
1], a high-level potential is supplied to the wiring RWL[3] to the wiring WWL[n]. As a result, each transistor RTr included in memory cell MC[1], memory cell MC[3] to memory cell MC[n] is sufficiently turned on. And memory cell MC[2]
The transistor RTr is turned on according to the data D[2] held in the memory node of the memory cell MC[2]. Furthermore, the potential VR continues to be supplied to the wiring RBL. As a result, the potential of the node N2, the potential VR of the node N1, and the potential of the node N2 are determined depending on the data held in the memory node of the memory cell MC[2]. Here, the potential of the node N2 is assumed to be VD [2] . Then, by measuring the potential V D[2] of the node N2, the data D[2] held in the memory node of the memory cell MC[2] can be read.
時刻Ｔ２４から時刻Ｔ２５までの間では、時刻Ｔ２０から時刻Ｔ２２までの間のメモリ
セルＭＣ［１］からのデータＤ［１］の読み出し動作と、時刻Ｔ２２から時刻Ｔ２４まで
の間のメモリセルＭＣ［２］からのデータＤ［２］の読み出し動作と、のそれぞれと同様
に、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれから順次データＤ［
３］乃至データＤ［ｎ－１］が読み出される。具体的には、メモリセルＭＣ［ｊ］（ｊは
３以上ｎ－１以下の整数である。）からデータＤ［ｊ］を読み出す場合、ノードＮ２の電
位を低レベル電位として、且つノードＮ２をフローティング状態にした後に、配線ＲＷＬ
［ｊ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高レベル電位を供給して、メモ
リセルＭＣ［ｊ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトラ
ンジスタＲＴｒを十分なオン状態にし、メモリセルＭＣ［ｊ］が有するトランジスタＲＴ
ｒをデータＤ［ｊ］に応じたオン状態にする。次に、ノードＮ１の電位をＶＲにすること
で、ノードＮ２の電位は、データＤ［ｊ］に応じた電位となり、この電位を測定すること
で、データＤ［ｊ］を読み出すことができる。なお、メモリセルＭＣ［ｊ］に保持された
データＤ［ｊ］の読み出しが終わった後は、次の読み出し動作の準備として、配線ＲＷＬ
［１］乃至配線ＷＷＬ［ｎ］に低レベル電位を供給して、ノードＮ２に低レベル電位が供
給し、その後、ノードＮ２はフローティング状態にする。なお、ｊがｎ－１のとき、この
準備は、時刻Ｔ２５から時刻Ｔ２６までの間の動作を指す。
Between time T24 and time T25, data D[1] is read from memory cell MC[1] between time T20 and time T22, and data D[1] is read from memory cell MC[1] between time T22 and time T24. Similarly to the read operation of data D[2] from memory cell MC[3] to memory cell MC[n-1], data D[2] is sequentially read from memory cell MC[3] to memory cell MC[n-1].
3] to data D[n-1] are read. Specifically, when reading data D[j] from memory cell MC[j] (j is an integer from 3 to n-1), the potential of node N2 is set to a low level potential, and the potential of node N2 is set to a low level potential. After making it into a floating state, the wiring RWL
By supplying a high level potential to wiring RWL[1] to wiring RWL[n] excluding memory cell [j], memory cells MC[1] to memory cell MC[n] excluding memory cell MC[j] have Transistor RTr is turned on sufficiently, and transistor RTr included in memory cell MC[j]
r is turned on according to data D[j]. Next, by setting the potential of node N1 to VR , the potential of node N2 becomes a potential corresponding to data D[j], and by measuring this potential, data D[j] can be read. . Note that after the reading of data D[j] held in memory cell MC[j] is completed, in preparation for the next read operation, the wiring RWL is
[1] to the wiring WWL[n] are supplied with a low-level potential, and the node N2 is supplied with a low-level potential, and then the node N2 is placed in a floating state. Note that when j is n-1, this preparation refers to the operation from time T25 to time T26.
時刻Ｔ２５において、配線ＲＷＬ［１］乃至配線ＷＷＬ［ｎ］には、低レベル電位が供
給される。また、ノードＮ２には、低レベル電位が供給され、その後、ノードＮ２はフロ
ーティング状態となる。つまり、時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷ
Ｌ［１］乃至配線ＷＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ
２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位ＶＲを供給し
てもよく、又は、低レベル電位を供給してもよい。本動作例では、配線ＲＢＬは、時刻Ｔ
２１以降、電位ＶＲが供給され続けるものとする。
At time T25, a low level potential is supplied to the wiring RWL[1] to the wiring WWL[n]. Further, a low level potential is supplied to the node N2, and thereafter the node N2 becomes a floating state. In other words, from time T25 to time T26, the wiring RW
The respective potentials of L[1] to wiring WWL[n] and node N2 vary from time T20 to time T.
The situation will be the same as before 21. Note that the potential VR may be continuously supplied to the wiring RBL, or a low-level potential may be supplied to the wiring RBL. In this operation example, the wiring RBL is connected at time T
It is assumed that the potential V R continues to be supplied from 21 onwards.
時刻Ｔ２６において、配線ＲＷＬ［ｎ］には、低レベル電位が供給され、配線ＲＷＬ［
１］乃至配線ＷＷＬ［ｎ－１］には、高レベル電位が供給される。これにより、メモリセ
ルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］が有するそれぞれのトランジスタＲＴｒが十
分なオン状態となる。そして、メモリセルＭＣ［ｎ］のトランジスタＲＴｒは、メモリセ
ルＭＣ［ｎ］のメモリノードに保持されているデータＤ［ｎ］に応じたオン状態となる。
また、配線ＲＢＬには電位ＶＲが引き続き供給されている。これにより、ノードＮ２の電
位は、ノードＮ１の電位ＶＲとノードＮ２の電位はメモリセルＭＣ［ｎ］のメモリノード
に保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［ｎ］とす
る。そして、ノードＮ２の電位ＶＤ［ｎ］を測定することによって、メモリセルＭＣ［ｎ
］のメモリノードに保持されたデータＤ［ｎ］を読み出すことができる。
At time T26, a low level potential is supplied to the wiring RWL[n], and the wiring RWL[n] is supplied with a low level potential.
1] to the wiring WWL[n-1] are supplied with a high level potential. As a result, each transistor RTr included in memory cell MC[1] to memory cell MC[n-1] is sufficiently turned on. Then, the transistor RTr of the memory cell MC[n] is turned on according to the data D[n] held in the memory node of the memory cell MC[n].
Furthermore, the potential VR continues to be supplied to the wiring RBL. As a result, the potential of the node N2, the potential VR of the node N1, and the potential of the node N2 are determined according to the data held in the memory node of the memory cell MC[n]. Here, the potential of the node N2 is assumed to be V D[n] . Then, by measuring the potential V D[n] of the node N2, the potential of the memory cell MC[n
] Data D[n] held in the memory node can be read out.
上述の動作によって、図１（Ａ）乃至（Ｃ）に示す半導体装置のそれぞれのメモリセル
ＭＣからデータを読み出すことができる。
By the above-described operation, data can be read from each memory cell MC of the semiconductor device shown in FIGS. 1(A) to 1(C).
＜構造例と作製方法例＞
以下、本実施の形態の半導体装置の構造の理解を助けるため、その作製方法について説
明する。
<Structure example and manufacturing method example>
Hereinafter, in order to help understand the structure of the semiconductor device of this embodiment, a manufacturing method thereof will be described.
図５（Ａ）、（Ｂ）は、図１（Ａ）乃至（Ｃ）に示した半導体装置を示した模式図であ
る。図５（Ａ）は当該半導体装置の上面図を示しており、図５（Ｂ）は図５（Ａ）の一点
鎖線Ａ１‐Ａ２に対応する断面図を示している。
FIGS. 5A and 5B are schematic diagrams showing the semiconductor devices shown in FIGS. 1A to 1C. FIG. 5(A) shows a top view of the semiconductor device, and FIG. 5(B) shows a cross-sectional view corresponding to the dashed line A1-A2 in FIG. 5(A).
当該半導体装置は、配線ＲＷＬと、配線ＷＷＬと、絶縁体（図５ではハッチングを図示
していない領域）と、が積層された構造体を有し、当該構造体に開口部を設けて、開口部
が埋まるように導電体ＰＧが形成されている。導電体ＰＧ上には、配線ＥＲが形成されて
おり、これによって、配線ＥＲと、配線ＲＷＬ又は配線ＷＷＬと、が電気的に接続されて
いる。
The semiconductor device has a structure in which a wiring RWL, a wiring WWL, and an insulator (areas not shown with hatching in FIG. 5) are stacked, and an opening is provided in the structure, and an opening is formed in the structure. A conductor PG is formed so as to fill the area. A wiring ER is formed on the conductor PG, and thereby the wiring ER and the wiring RWL or the wiring WWL are electrically connected.
加えて、当該構造体に対して、配線ＲＷＬと、配線ＷＷＬと、を一括で貫通するような
開口部が形成されている。そして、配線ＲＷＬ及び配線ＷＷＬが貫通された領域ＡＲにメ
モリセルＭＣを設けるために、当該開口部に絶縁体と、導電体と、半導体と、が形成され
ている。なお、当該導電体は、配線ＷＢＬ、配線ＲＢＬとして機能し、当該半導体は、ト
ランジスタＷＴｒ、トランジスタＲＴｒのチャネル形成領域として機能する。図５では、
該開口部に絶縁体と、導電体と、半導体と、が形成されている領域を、領域ＨＬとして図
示している。なお、メモリセルＭＣが有するトランジスタにバックゲートが設けられてい
る場合、領域ＨＬが有する当該導電体は、当該バックゲートと電気的に接続するための配
線ＢＧＬとしても機能してよい。
In addition, an opening is formed in the structure so as to penetrate through the wiring RWL and the wiring WWL all at once. In order to provide the memory cell MC in the region AR penetrated by the wiring RWL and the wiring WWL, an insulator, a conductor, and a semiconductor are formed in the opening. Note that the conductor functions as the wiring WBL and the wiring RBL, and the semiconductor functions as a channel formation region of the transistor WTr and the transistor RTr. In Figure 5,
A region in which an insulator, a conductor, and a semiconductor are formed in the opening is illustrated as a region HL. Note that when the transistor included in the memory cell MC is provided with a back gate, the conductor included in the region HL may also function as the wiring BGL for electrically connecting to the back gate.
つまり、図５では、図１（Ａ）（Ｂ）（Ｃ）のいずれか一に示した半導体装置は領域Ｓ
Ｄ１に構成され、図２、又は図３に示した半導体装置は領域ＳＤ２に構成されていること
を示している。
In other words, in FIG. 5, the semiconductor device shown in any one of FIGS.
The semiconductor device configured in D1 and shown in FIG. 2 or 3 is shown to be configured in area SD2.
以下の作製方法例１、及び作製方法例２では、領域ＡＲにメモリセルＭＣを形成するた
めの方法について説明する。
In Manufacturing Method Example 1 and Manufacturing Method Example 2 below, methods for forming memory cells MC in region AR will be described.
＜＜作製方法例１＞＞
図６乃至図１０は、図１（Ａ）に示す半導体装置の作製例を説明するための断面図であ
り、特に、トランジスタＷＴｒ、トランジスタＲＴｒのチャネル長方向の断面図を示して
いる。また、図６乃至図１０の断面図では、図の明瞭化のために一部の要素を省いて図示
している。
<<Production method example 1>>
6 to 10 are cross-sectional views for explaining a manufacturing example of the semiconductor device shown in FIG. 1A, and particularly show cross-sectional views in the channel length direction of the transistor WTr and the transistor RTr. Further, in the cross-sectional views of FIGS. 6 to 10, some elements are omitted for clarity of illustration.
図６（Ａ）に示すように、図１（Ａ）の半導体装置は、基板（図示しない。）の上方に
配置された絶縁体１０１Ａと、絶縁体１０１Ａ上に配置された導電体１３１Ａと、導電体
１３１Ａ上に配置された絶縁体１０１Ｂと、絶縁体１０１Ｂ上に配置された導電体１３２
Ａと、導電体１３２Ａ上に配置された絶縁体１０１Ｃと、絶縁体１０１Ｃ上に配置された
導電体１３１Ｂと、導電体１３１Ｂ上に配置された絶縁体１０１Ｄと、絶縁体１０１Ｄ上
に配置された導電体１３２Ｂと、導電体１３２Ｂ上に配置された絶縁体１０１Ｅと、を有
する。なお、以後、これらの複数の導電体及び複数の絶縁体を有する積層体を、積層体１
００と記載する。
As shown in FIG. 6A, the semiconductor device of FIG. 1A includes an
A, an
It is written as 00.
なお、当該基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いれ
ばよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化
ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、
半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭
化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化
ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁
体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ
）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基
板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがあ
る。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体
または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板など
がある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられ
る素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
Note that as the substrate, for example, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used. Examples of the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria-stabilized zirconia substrate), and a resin substrate. Also,
Examples of the semiconductor substrate include a single semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Furthermore, a semiconductor substrate having an insulator region inside the semiconductor substrate described above, for example, an SOI (Silicon On Insulator)
) board, etc. Examples of the conductive substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate. Alternatively, there are substrates containing metal nitrides, substrates containing metal oxides, and the like. Furthermore, there are substrates in which an insulator substrate is provided with a conductor or a semiconductor, a semiconductor substrate in which a conductor or an insulator is provided, and a conductor substrate in which a semiconductor or an insulator is provided. Alternatively, these substrates provided with elements may be used. Elements provided on the substrate include capacitive elements, resistive elements, switch elements, light emitting elements, and memory elements.
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジス
タを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジス
タを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性
基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこん
だシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。
また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。
または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μ
ｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００
μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装
置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合に
も伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有す
る場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和
することができる。即ち、丈夫な半導体装置を提供することができる。
Furthermore, a flexible substrate may be used as the substrate. Note that as a method for providing a transistor on a flexible substrate, there is also a method in which a transistor is manufactured on a non-flexible substrate, the transistor is peeled off, and the transistor is transferred to a flexible substrate. In that case, a release layer may be provided between the non-flexible substrate and the transistor. Note that a sheet, film, or foil in which fibers are woven may be used as the substrate. Further, the substrate may have elasticity.
Further, the substrate may have the property of returning to its original shape when it is no longer bent or stretched.
Alternatively, it may have the property of not returning to its original shape. For example, the substrate has a thickness of 5 μm or more and 700 μm.
m or less, preferably 10 μm or more and 500 μm or less, more preferably 15 μm or more and 300 μm or less
It has a region with a thickness of μm or less. By making the substrate thinner, a semiconductor device including a transistor can be made lighter. Furthermore, by making the substrate thinner, it may have elasticity even when glass or the like is used, or it may have the property of returning to its original shape when it is no longer bent or stretched. Therefore, the impact applied to the semiconductor device on the substrate due to dropping or the like can be alleviated. That is, a durable semiconductor device can be provided.
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、または
それらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほ
ど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線
膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下で
ある材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリ
アミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがあ
る。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である
。
As the flexible substrate, for example, metal, alloy, resin, glass, or fibers thereof can be used. It is preferable that the substrate, which is a flexible substrate, has a lower coefficient of linear expansion because deformation caused by the environment is suppressed. As the flexible substrate, for example, a material having a coefficient of linear expansion of 1×10 −3 /K or less, 5×10 −5 /K or less, or 1×10 −5 /K or less may be used. . Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like. In particular, aramid has a low coefficient of linear expansion and is therefore suitable as a flexible substrate.
本実施の形態で説明する作製例では、その工程中に加熱処理が含まれるため、基板とし
ては、耐熱性の高い、且つ熱膨張率の低い材料を用いることが好ましい。
In the manufacturing example described in this embodiment, heat treatment is included in the process, so it is preferable to use a material with high heat resistance and a low coefficient of thermal expansion for the substrate.
導電体１３１Ａ（導電体１３１Ｂ）は、図１（Ａ）に示す配線ＷＷＬとして機能し、導
電体１３２Ａ（導電体１３２Ｂ）は、図１（Ａ）に示す配線ＲＷＬとして機能する。
The
導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂとしては、例えば
、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン
、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニ
ウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材
料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表
される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい
。
The
また、上記導電体、特に、導電体１３１Ａ、導電体１３１Ｂとして、後述する半導体１
５１、半導体１５２、半導体１５３ａ、半導体１５３ｂに適用可能な金属酸化物に含まれ
る金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素
を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む
導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添
加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸
化物を用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水
素を捕獲することができる場合がある。
In addition, as the above-mentioned conductor, especially the
51, a conductive material containing oxygen and a metal element contained in a metal oxide that can be applied to the
また、上記導電体、特に、導電体１３２Ａ、導電体１３２Ｂとして、水または水素など
の不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タ
ンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用
いることが好ましく、単層または積層とすればよい。
Further, it is preferable to use a conductive material having a function of suppressing the permeation of impurities such as water or hydrogen as the conductor, particularly the
また、上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体の周辺に接
する絶縁体として過剰酸素領域を有する絶縁体を適用することで、導電体の絶縁体と接す
る領域において、酸素が拡散する場合がある。これにより、金属元素を含む材料と、酸素
を含む導電性材料と、を組み合わせた積層構造を形成することができる。また、同様に、
導電体の周辺に接する絶縁体として過剰窒素領域を有する絶縁体を適用することで、導電
体の絶縁体と接する領域において、窒素が拡散する場合がある。これにより、金属元素を
含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造を形成することができる
。
Further, a plurality of conductors made of the above materials may be stacked and used. For example, a layered structure may be used in which a material containing the metal element described above and a conductive material containing oxygen are combined. Alternatively, a laminated structure may be used in which a material containing the aforementioned metal element and a conductive material containing nitrogen are combined. Alternatively, a laminated structure may be used in which a material containing the aforementioned metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined. Further, by applying an insulator having an excess oxygen region as an insulator in contact with the periphery of the conductor, oxygen may diffuse in the region of the conductor in contact with the insulator. Thereby, a laminated structure in which a material containing a metal element and a conductive material containing oxygen are combined can be formed. Also, similarly,
By applying an insulator having an excess nitrogen region as an insulator in contact with the periphery of a conductor, nitrogen may diffuse in the region of the conductor in contact with the insulator. Thereby, a laminated structure in which a material containing a metal element and a conductive material containing nitrogen are combined can be formed.
なお、導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導電体１３２Ｂのそれぞれ
は、互いに同一の材料であってもよいし、互いに異なる材料であってもよい。つまり、本
発明の一態様の半導体装置を構成する導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ
、導電体１３２Ｂに適用する材料をそれぞれ適宜選択して用いることができる。
Note that each of the
, materials applicable to the
絶縁体１０１Ａ乃至絶縁体１０１Ｅとして、水、又は水素などの不純物濃度が低減され
ている材料であることが好ましい。例えば、絶縁体１０１Ａ乃至絶縁体１０１Ｅの水素の
脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換
算した脱離量が、絶縁体１０１Ａ乃至絶縁体１０１Ｅのいずれか一の面積当たりに換算し
て、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃ
ｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下で
あればよい。また、絶縁体１０１Ａ乃至絶縁体１０１Ｅは、加熱により酸素が放出される
絶縁体を用いて形成してもよい。これにより、上述のとおり、導電体１３１Ａ、導電体１
３１Ｂ、導電体１３２Ａ、導電体１３２Ｂを、金属元素を含む材料と、酸素を含む導電性
材料と、を組み合わせた積層構造とすることができる。
The
(electroscopy)), the amount of desorption in terms of hydrogen molecules in the range of 50°C to 500°C is 2 x 10 15 molecules/cm per area of any one of the
It is sufficient if it is at most 5×10 14 molecules/cm 2 , more preferably at most 5×10 14 molecules/cm 2 . Further, the
31B, the
絶縁体１０１Ａ乃至絶縁体１０１Ｅとしては、例えば、ホウ素、炭素、窒素、酸素、フ
ッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲル
マニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタ
ルを含む絶縁体を、単層で、又は積層で用いることができる。また、例えば、酸化シリコ
ン又は酸化窒化シリコンを含む材料を用いることができる。
The
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の
含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含
有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組
成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組
成として、酸素よりも窒素の含有量が多い材料を示す。
Note that in this specification, silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen, and silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows. Furthermore, in this specification, aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen, and aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
次の工程では、図６（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などに
よって、図６（Ａ）に示す積層体１００に対して、開口部１９１を形成することができる
。
In the next step, as shown in FIG. 6(B), an
レジストマスクの形成は、リソグラフィ法、印刷法、インクジェット法等を適宜用いて
行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチ
ング法でもウェットエッチング法でもよく、両方を用いてもよい。
The resist mask can be formed using a lithography method, a printing method, an inkjet method, etc. as appropriate. When a resist mask is formed by an inkjet method, a photomask is not used, so manufacturing costs can be reduced. Further, the etching process may be a dry etching method or a wet etching method, or both may be used.
そして、図７（Ａ）に示すとおり、エッチング処理などを用いて、開口部１９１の側面
に有する導電体１３２Ａ、導電体１３２Ｂが除去されて、当該側面部に凹部１９２Ａ（凹
部１９２Ｂ）が形成される。ここでは、導電体１３２Ａ（導電体１３２Ｂ）としては、積
層体１００のうち、導電体１３２Ａ（導電体１３２Ｂ）が選択的に除去されるような材料
（絶縁体１０１Ａ乃至絶縁体１０１Ｅ、及び導電体１３１Ａ（導電体１３１Ｂ）よりもエ
ッチングレートが高い材料）が適用されているものとする。
Then, as shown in FIG. 7A, the
また、凹部１９２Ａ（凹部１９２Ｂ）は、図６（Ａ）に示す半導体装置の作製工程の段
階で、開口部１９１及び凹部１９２Ａ（凹部１９２Ｂ）が形成される領域に犠牲層を設け
て、図６（Ｂ）に示す半導体装置の作製工程で、開口部１９１と一括で形成してもよい。
また、犠牲層を設けずに開口部１９１を形成した時に、自動的に凹部１９２Ａ（凹部１９
２Ｂ）が形成できる場合もある。
Further, the
Further, when the
2B) can be formed in some cases.
次の工程では、図７（Ｂ）に示すとおり、図７（Ａ）に示す開口部１９１の側面、及び
前述した凹部に、絶縁体１０２が成膜される。
In the next step, as shown in FIG. 7B, an
絶縁体１０２としては、酸素の透過を抑制する機能を有する絶縁性材料を用いることが
好ましい。例えば、絶縁体１０２として、窒化シリコン、窒化酸化シリコン、酸化窒化シ
リコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このよ
うな絶縁体１０２を形成することで、絶縁体１０２を透過して酸素が進入して、後述する
導電体１３３が酸化されることによる、導電体１３３の導電性の低下を防ぐことができる
。
As the
次の工程では、図８（Ａ）に示すとおり、図７（Ｂ）に示す開口部１９１の側面、及び
形成されている凹部に、導電体１３３が成膜される。つまり、絶縁体１０２の形成面に導
電体１３３が形成される。
In the next step, as shown in FIG. 8A, a
導電体１３３として、上述した導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、導
電体１３２Ｂに適用できる材料を用いることができる。特に、当該材料のうち、導電性の
高い材料を導電体１３３に適用するのが好ましい。
As the
次の工程では、図８（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などに
よって、前述した凹部のみ導電体１３３が残るように、開口部１９１に含まれる導電体１
３３が除去される。これによって、導電体１３３ａ、導電体１３３ｂが形成される。なお
、このとき、絶縁体１０１Ａ乃至絶縁体１０１Ｅ、導電体１３１Ａ、及び導電体１３１Ｂ
が開口部１９１に露出しない程度であれば、絶縁体１０２の一部が除去されていてもよい
。
In the next step, as shown in FIG. 8B, the
33 is removed. As a result, a
A portion of the
なお、レジストマスクの形成とエッチング処理と、については、図６（Ｂ）の説明を参
酌する。
Note that regarding the formation of the resist mask and the etching process, the explanation of FIG. 6(B) will be referred to.
ところで、導電体１３３ａ（導電体１３３ｂ）は、図１（Ａ）に示す容量素子ＣＳの他
方の電極として機能する。つまり、図８（Ｂ）に示す領域１８１Ａ（領域１８１Ｂ）にお
いて、容量素子ＣＳが形成されている。
By the way, the
次の工程では、図９（Ａ）に示すとおり、開口部１９１の側面部に位置する絶縁体１０
２、導電体１３３ａ、及び導電体１３３ｂの形成面に、半導体１５１が成膜される。
In the next step, as shown in FIG. 9A, the insulator 10 located on the side surface of the
2. A
半導体１５１としては、実施の形態３で説明する金属酸化物が含まれている材料を適用
するのが好ましい。
As the
ところで、半導体１５１に金属酸化物が含まれている場合、半導体１５１に接する絶縁
体１０２は、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶
縁性材料を用いることが好ましい。そのような絶縁体１０２を形成することで、絶縁体１
０２を透過して水又は水素などの不純物が進入して、半導体１５１に含まれる酸素と反応
して水となるのを防ぐことができる。半導体１５１内で水が生成されると、半導体１５１
内で酸素欠損が形成される場合がある。当該酸素欠損に、水素などの不純物が入ることに
より、キャリアとなる電子が生成される場合がある。そのため、半導体１５１内において
、水素が多く含まれている領域が存在する場合、当該領域がチャネル形成領域に含まれる
トランジスタは、ノーマリーオン特性となりやすい。これを防ぐため、絶縁体１０２とし
て、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料
を用いることが望まれる。
By the way, when the
It is possible to prevent impurities such as water or hydrogen from penetrating through the
Oxygen vacancies may be formed within. When impurities such as hydrogen enter the oxygen vacancies, electrons serving as carriers may be generated. Therefore, if a region containing a large amount of hydrogen exists in the
また、半導体１５１に金属酸化物が含まれている場合、半導体１５１は、形成された領
域によって、導電性が異なる場合がある。図９（Ａ）には、半導体１５１が形成された領
域のうち、絶縁体１０２の形成面に有する領域を領域１５１ａ、領域１５１ｂと図示し、
導電体１３３ａ（導電体１３３ｂ）の形成面に有する領域を領域１５１ｃと図示している
。特に、領域１５１ａは、導電体１３１Ａ（導電体１３１Ｂ）の側面と重畳する領域とし
、領域１５１ｂは、絶縁体１０１Ａ（絶縁体１０１Ｂ乃至絶縁体１０１Ｅ）の側面と重畳
する領域としている。領域１５１ｃは、導電体１３３ａ（導電体１３３ｂ）に接している
ため、導電体１３３ａに含まれる水素、又は水などの不純物が領域１５１ｃに拡散する場
合がある。上述したとおり、半導体１５１に水又は水素などの不純物が拡散した場合、キ
ャリアとなる電子が生成される場合があるため、領域１５１ｃは低抵抗化されることがあ
る。このため、領域１５１ｃは、領域１５１ａ、領域１５１ｂよりも導電性が高い領域と
なる。
Further, when the
A region on the surface where the
領域１５１ａは、トランジスタのチャネル形成領域となる領域である。このため、当該
トランジスタがオン状態のとき、領域１５１ａは低抵抗化するため、領域１５１ｂよりも
導電性が高くなる。
The
次の工程では、図９（Ｂ）に示すとおり、開口部１９１の側面部に位置する半導体１５
１の形成面に、絶縁体１０３、半導体１５２が順に成膜される。
In the next step, as shown in FIG. 9(B), the semiconductor 15 located on the side surface of the
An
絶縁体１０３としては、上述した絶縁体１０２に適用できる材料を用いることができる
。特に、半導体１５１に金属酸化物が含まれている場合、絶縁体１０２としては、酸素だ
けでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料であること
が好ましい。
As the
ところで、図９（Ｂ）に示す領域１８２Ａ（領域１８２Ｂ）において、図１（Ａ）に示
すトランジスタＷＴｒが構成されている。具体的には、領域１８２Ａ（領域１８２Ｂ）に
おいて、半導体１５１の領域１５１ａがトランジスタＷＴｒのチャネル形成領域として機
能し、半導体１５１の２つの領域１５１ｂのそれぞれがトランジスタＷＴｒのソース電極
、ドレイン電極として機能し、導電体１３２ＡがトランジスタＷＴｒのゲート電極として
機能する。特に、半導体１５１として金属酸化物を含む材料を適用している場合、トラン
ジスタＷＴｒはＯＳトランジスタを構成していることになる。
By the way, the transistor WTr shown in FIG. 1A is configured in the
半導体１５２として、半導体１５１と同様に、実施の形態３で説明する金属酸化物が含
まれる材料を用いることができる。また、半導体１５２の代替として、シリコンなどの半
導体材料を用いることができる。
As the
次の工程では、図１０（Ａ）に示すとおり、半導体１５２の形成面に絶縁体１０４が成
膜され、残りの開口部１９１が埋まるように導電体１３４が成膜される。
In the next step, as shown in FIG. 10A, an
絶縁体１０４としては、上述した絶縁体１０２、絶縁体１０３に適用できる材料を用い
ることができる。
As the
導電体１３４としては、上述した導電体１３１Ａ、導電体１３１Ｂ、導電体１３２Ａ、
導電体１３２Ｂ、導電体１３３ａ、導電体１３３ｂに適用できる材料を用いることができ
る。
As the
Any material applicable to the
ところで、図１０（Ａ）に示す領域１８３Ａ（領域１８３Ｂ）において、図１（Ａ）に
示すトランジスタＲＴｒが構成されている。具体的には、領域１８３Ａ（領域１８３Ｂ）
において、半導体１５１の領域１５１ｃ、２つの領域１５１ｂ、及び導電体１３３ａ（導
電体１３３ｂ）がトランジスタＲＴｒのゲート電極として機能し、半導体１５２がトラン
ジスタＲＴｒのチャネル形成領域として機能し、導電体１３４がトランジスタＲＴｒのバ
ックゲート電極として機能する。特に、半導体１５２として金属酸化物を含む材料を適用
している場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。
By the way, in the
In the
図６（Ａ）から図１０（Ａ）までの工程を行うことにより、図１（Ａ）に示した半導体
装置を作製することができる。
By performing the steps from FIG. 6A to FIG. 10A, the semiconductor device shown in FIG. 1A can be manufactured.
本発明の一態様は、図１０（Ａ）に示した半導体装置の構成例に限定されない。本発明
の一態様は、場合によって、状況に応じて、又は、必要に応じて、図１０（Ａ）に示す半
導体装置を適宜変更した構成とすることができる。
One embodiment of the present invention is not limited to the structure example of the semiconductor device illustrated in FIG. 10A. One embodiment of the present invention can have a structure in which the semiconductor device shown in FIG. 10A is modified as appropriate depending on the situation or as necessary.
例えば、本発明の一態様は、前述したとおり、図１（Ｃ）に示すようにトランジスタＷ
Ｔｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることもで
きる。図１（Ｃ）に示す半導体装置を作製する場合、図１（Ａ）を作製する過程において
、図１０（Ａ）に示す工程の代わりに図１０（Ｂ）に示す工程を行えばよい。図１０（Ｂ
）では、図１０（Ａ）の導電体１３４の代わりとして、開口部１９１が埋まるように絶縁
体１０５を成膜した工程を示している。なお、絶縁体１０５は、例えば、絶縁体１０４と
して適用できる材料を用いることができる。
For example, as described above, in one embodiment of the present invention, as shown in FIG.
It is also possible to use a semiconductor device in which the transistor RTr and the transistor RTr are not provided with a back gate. When manufacturing the semiconductor device shown in FIG. 1(C), the step shown in FIG. 10(B) may be performed instead of the step shown in FIG. 10(A) in the process of manufacturing FIG. 1(A). Figure 10 (B
) shows a process in which an
また、例えば、本発明の一態様は、トランジスタＷＴｒのスイッチング特性を向上する
ためとして、トランジスタＷＴｒのゲート電極の構成を、図１０（Ａ）に示す構成から変
更してもよい。図１１（Ａ）、（Ｂ）、図１２（Ａ）（Ｂ）はその半導体装置の作製方法
の一例を示している。図１１（Ａ）では、図６（Ｂ）において、開口部１９１の側面に有
する導電体１３１Ａ（導電体１３１Ｂ）が除去されて、凹部１９３Ａ（凹部１９３Ｂ）が
形成される工程を示している。ここでは、導電体１３１Ａ（導電体１３１Ｂ）としては、
積層体１００のうち、導電体１３１Ａ（導電体１３１Ｂ）が選択的に除去されるような材
料（導電体１３２Ａ（導電体１３２Ｂ）、絶縁体１０１Ａ乃至絶縁体１０１Ｅよりもエッ
チングレートが高い材料）が適用されているものとする。
Further, for example, in one embodiment of the present invention, the structure of the gate electrode of the transistor WTr may be changed from the structure shown in FIG. 10A in order to improve the switching characteristics of the transistor WTr. FIGS. 11A and 11B, and FIGS. 12A and 12B show an example of a method for manufacturing the semiconductor device. FIG. 11A shows a step in which the
In the
また、凹部１９３Ａ（凹部１９３Ｂ）は、図６（Ａ）に示す半導体装置の作製工程の段
階で、開口部１９１、及び凹部１９３Ａ（凹部１９３Ｂ）が形成される領域に犠牲層を設
けて、図６（Ｂ）に示す半導体装置の作製工程で、開口部１９１と一括で形成してもよい
。また、犠牲層を設けずに開口部１９１を形成した時に、自動的に凹部１９３Ａ（凹部１
９３Ｂ）が形成できる場合もある。
Further, the
93B) can be formed in some cases.
次の工程では、図１１（Ｂ）に示すとおり、図１１（Ａ）に示す開口部１９１の側面、
及び凹部１９３Ａ（凹部１９３Ｂ）に、半導体１５３が成膜される。
In the next step, as shown in FIG. 11(B), the side surface of the
A
半導体１５３としては、実施の形態３で説明する金属酸化物が含まれている材料を適用
するものとする。
As the
次の工程では、図１２（Ａ）に示すとおり、レジストマスク形成とエッチング処理など
によって、前述した凹部１９３Ａ（凹部１９３Ｂ）のみ半導体１５３が残るように、開口
部１９１に含まれる半導体１５３が除去される。また、この処理と同時に、又は、この処
理の後に、エッチング処理を行って導電体１３２Ａ（導電体１３２Ｂ）を除去して、凹部
１９２Ａ（凹部１９２Ｂ）を形成する。
In the next step, as shown in FIG. 12A, the
次に、図８（Ｂ）の工程と同様に、開口部１９１の側面に対して、半導体１５３ａ（半
導体１５３ｂ）を覆うように絶縁体１０２を形成する。半導体１５３（半導体１５３ｂ）
として、金属酸化物を含む材料が適用されている場合、半導体１５３ａ（半導体１５３ｂ
）は絶縁体１０２に接することで、絶縁体１０２に含まれる水素、水などの不純物が半導
体１５３ａ（半導体１５３ｂ）に拡散する。また、半導体１５３ａ（半導体１５３ｂ）は
導電体１３３ａ（導電体１３３ｂ）に接することで、導電体１３３ａ（導電体１３３ｂ）
に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散する。つま
り、半導体１５３ａ（半導体１５３ｂ）は、水素、水などの不純物を捕集する役割を有す
る。これにより、半導体１５３ａ（半導体１５３ｂ）が低抵抗化して、トランジスタＷＴ
ｒのゲート電極として機能することができる。この後は、図９（Ａ）から図１０（Ａ）ま
でと同様の工程を行うことによって、図１２（Ｂ）に示す半導体装置を構成することがで
きる。
Next, as in the step of FIG. 8B, the
If a material containing a metal oxide is applied, the
) comes into contact with the
Impurities such as hydrogen and water contained in the
It can function as a gate electrode for r. After this, the semiconductor device shown in FIG. 12(B) can be constructed by performing the same steps as those in FIG. 9(A) to FIG. 10(A).
また、例えば、本発明の一態様は、図１（Ａ）に示すトランジスタＷＴｒの第１端子、
又は第２端子と、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくするため
として、トランジスタＲＴｒのゲート電極の構成を、図１０（Ａ）に示す構成から変更し
てもよい。図１３（Ａ）、（Ｂ）はその半導体装置の作製方法の一例を示している。図１
３（Ａ）では、図７（Ａ）において開口部１９１の側面に有する導電体１３２Ａ（導電体
１３２Ｂ）だけが除去されるのではなく、絶縁体１０１Ａ乃至絶縁体１０１Ｅが除去され
て、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が形成される工程を示している。ここ
では、導電体１３２Ａ（導電体１３２Ｂ）及び絶縁体１０１Ａ乃至絶縁体１０１Ｅとして
は、積層体１００のうち、導電体１３２Ａ（導電体１３２Ｂ）及び絶縁体１０１Ａ乃至絶
縁体１０１Ｅが選択的に除去されるような材料（導電体１３１Ａ（導電体１３１Ｂ）より
もエッチングレートが高い材料）が適用されているものとする。
Further, for example, one embodiment of the present invention provides a first terminal of the transistor WTr illustrated in FIG.
Alternatively, in order to reduce the electrical resistance between the second terminal and the gate of the transistor RTr, the configuration of the gate electrode of the transistor RTr may be changed from the configuration shown in FIG. 10A. FIGS. 13A and 13B show an example of a method for manufacturing the semiconductor device. Figure 1
3(A), instead of removing only the
また、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）は、図６（Ａ）に示す半導体装置
の作製工程の段階で、開口部１９１及び凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が
形成される領域に犠牲層を設けて、図６（Ｂ）に示す半導体装置の作製工程で、開口部１
９１と一括で形成してもよい。また、犠牲層を設けずに開口部１９１を形成した時に、自
動的に凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が形成できる場合もある。
Further, the
91 may be formed all at once. Furthermore, when the
また、図１３（Ａ）では、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）において、絶
縁体１０１Ｂ、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶縁体１０１Ｄ、絶縁体１０１Ｅ）よ
りも、導電体１３２Ａ（導電体１３２Ｂ）のほうが大きく除去されているが、導電体１３
２Ａ（導電体１３２Ｂ）よりも、絶縁体１０１Ｂ、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶
縁体１０１Ｄ、絶縁体１０１Ｅ）のほうを大きく除去してもよい。また、絶縁体１０１Ｂ
、絶縁体１０１Ｃ（絶縁体１０１Ａ、絶縁体１０１Ｄ、絶縁体１０１Ｅ）と、導電体１３
２Ａ（導電体１３２Ｂ）とは、同じ深さとして形成されてもよい。
In addition, in FIG. 13A, in the
The
, an
2A (
図１３（Ｂ）は、図１３（Ａ）の工程を介した場合の、半導体装置の構成例を示してい
る。図１３（Ａ）の工程の後では、凹部１９４Ｂ（凹部１９４Ａ、凹部１９４Ｃ）が埋ま
るように導電体１３３が成膜され、トランジスタＲＴｒのゲート電極が形成される。図１
３（Ａ）では、トランジスタＲＴｒのゲート電極として機能する導電体１３３ａ、導電体
１３３ｂ、導電体１３３ｃを図示している。この後は、図９（Ａ）から図１０（Ａ）まで
同様の工程を行うことによって、図１３（Ｂ）に示す半導体装置を構成することができる
。この半導体装置は、図１０（Ａ）に示す半導体装置よりも、半導体１５１と導電体１３
３ａ（導電体１３３ｂ）との接触面積を大きくした構成となっている。半導体１５１に金
属酸化物を有する材料を適用した場合、図１３（Ｂ）に示す半導体装置は、図１０（Ａ）
に示す領域１５１ｂが存在しないため、トランジスタＷＴｒの第１端子、又は第２端子と
、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくすることができる。
FIG. 13(B) shows an example of the configuration of a semiconductor device through the process of FIG. 13(A). After the step in FIG. 13A, the
3A illustrates a
3a (
Since the
＜＜作製方法例２＞＞
ここでは、本実施の形態の半導体装置として、作製方法例１とは異なる構造の例につい
て、図１４乃至図１６を用いて説明する。
<<Production method example 2>>
Here, as a semiconductor device of this embodiment, an example of a structure different from Manufacturing Method Example 1 will be described with reference to FIGS. 14 to 16.
図１４乃至図１６は、図６乃至図１０と同様に、図１（Ａ）に示す半導体装置の作製例
を説明するための断面図であり、特に、トランジスタＷＴｒ、トランジスタＲＴｒのチャ
ネル長方向の断面図を示している。また、図１４乃至図１６の断面図では、図６乃至図１
０と同様に、図の明瞭化のために一部の要素を省いて図示している。
Similar to FIGS. 6 to 10, FIGS. 14 to 16 are cross-sectional views for explaining the manufacturing example of the semiconductor device shown in FIG. A cross-sectional view is shown. In addition, in the cross-sectional views of FIGS. 14 to 16, FIGS. 6 to 1
0, some elements are omitted for clarity of illustration.
初めの工程ついては、作製方法例１で説明した図６（Ａ）から図７（Ｂ）までの説明の
記載を参酌する。
Regarding the first step, the description from FIG. 6(A) to FIG. 7(B) described in Manufacturing Method Example 1 will be referred to.
図１４（Ａ）に示す工程は、図７（Ｂ）に示す工程の続きを示したものである。図１４
（Ａ）では、図７（Ｂ）に示した開口部１９１の側面、及び形成されている凹部に、半導
体１５１が成膜される。つまり、絶縁体１０２の形成面に半導体１５１が形成される。
The process shown in FIG. 14(A) is a continuation of the process shown in FIG. 7(B). Figure 14
In (A), a
半導体１５１としては、実施の形態３で説明する半導体を適用するのが好ましい。
As the
次の工程では、図１４（Ｂ）に示すとおり、図１４（Ａ）に示す開口部１９１の側面、
及び形成されている凹部に、導電体１３３が成膜される。
In the next step, as shown in FIG. 14(B), the side surface of the
A
導電体１３３については、作製方法例１で説明した導電体１３３の記載を参酌する。
Regarding the
次の工程では、図１５（Ａ）に示すとおり、レジストマスク形成とエッチング処理など
によって、前述した凹部のみ導電体１３３が残るように、開口部１９１に含まれる導電体
１３３が除去される。これによって、導電体１３３ａ、導電体１３３ｂが形成される。な
お、このとき、絶縁体１０２が開口部１９１に露出しない程度であれば、半導体１５１の
一部が除去されていてもよい。
In the next step, as shown in FIG. 15A, the
なお、レジストマスクの形成とエッチング処理と、については、図６（Ｂ）の説明を参
酌する。
Note that regarding the formation of the resist mask and the etching process, the explanation of FIG. 6(B) will be referred to.
ところで、導電体１３３ａ（導電体１３３ｂ）は、図１（Ａ）に示す容量素子ＣＳの他
方の電極として機能する。つまり、図１５（Ａ）に示す領域１８１Ａ（領域１８１Ｂ）に
おいて、容量素子ＣＳが形成されている。
By the way, the
半導体１５１については、作製方法例１で説明した半導体１５１の記載を参酌する。ま
た、半導体１５１に金属酸化物が含まれている場合、半導体１５１は、領域１５１ａ、領
域１５１ｂ、領域１５１ｃに分けることができる。領域１５１ａ、領域１５１ｂ、領域１
５１ｃについては、作製方法例１で説明した領域１５１ａ、領域１５１ｂ、領域１５１ｃ
の記載を参酌する。
Regarding the
51c, the
Please take into account the description.
次の工程では、図１５（Ｂ）に示すとおり、開口部１９１の側面部に位置する導電体１
３３ａ、導電体１３３ｂ、及び半導体１５１の形成面に絶縁体１０３が成膜され、その後
に、絶縁体１０３の形成面に半導体１５２が成膜される。
In the next step, as shown in FIG. 15(B), the
The
絶縁体１０３については、作製方法例１で説明した絶縁体１０３の記載を参酌する。
Regarding the
半導体１５２については、作製方法例１で説明した半導体１５２の記載を参酌する。
Regarding the
ところで、図１５（Ｂ）に示す領域１８２Ａ（領域１８２Ｂ）において、図１（Ａ）に
示すトランジスタＷＴｒが構成されている。具体的には、領域１８２Ａ（領域１８２Ｂ）
において、半導体１５１の領域１５１ａがトランジスタＷＴｒのチャネル形成領域として
機能し、半導体１５１の２つの領域１５１ｂのそれぞれがトランジスタＷＴｒのソース電
極、ドレイン電極として機能し、導電体１３２ＡがトランジスタＷＴｒのゲート電極とし
て機能する。特に、半導体１５１として金属酸化物を含む材料を適用している場合、トラ
ンジスタＷＴｒはＯＳトランジスタを構成していることになる。
By the way, in the
In , the
次の工程では、図１６（Ａ）に示すとおり、半導体１５２の形成面に絶縁体１０４が成
膜され、残りの開口部１９１が埋まるように導電体１３４が成膜される。
In the next step, as shown in FIG. 16A, an
絶縁体１０４については、作製方法例１で説明した絶縁体１０４の記載を参酌する。
Regarding the
導電体１３４については、作製方法例１で説明した導電体１３４の記載を参酌する。
Regarding the
ところで、図１６（Ａ）に示す領域１８３Ａ（領域１８３Ｂ）において、図１（Ａ）に
示すトランジスタＲＴｒが構成されている。具体的には、領域１８３Ａ（領域１８３Ｂ）
において、半導体１５１の領域１５１ｃ、２つの領域１５１ｂ、及び導電体１３３ａ（導
電体１３３ｂ）がトランジスタＲＴｒのゲート電極として機能し、半導体１５２がトラン
ジスタＲＴｒのチャネル形成領域として機能し、導電体１３４がトランジスタＲＴｒのバ
ックゲート電極として機能する。特に、半導体１５２として金属酸化物を含む材料を適用
している場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。
By the way, in the
In the
図６（Ａ）から図７（Ｂ）、図１４（Ａ）から図１６（Ａ）までの工程を行うことによ
り、図１（Ａ）に示した半導体装置を作製することができる。
The semiconductor device shown in FIG. 1(A) can be manufactured by performing the steps from FIG. 6(A) to FIG. 7(B) and FIG. 14(A) to FIG. 16(A).
本発明の一態様は、図１６（Ａ）に示した半導体装置の構成例に限定されない。本発明
の一態様は、場合によって、状況に応じて、又は、必要に応じて、図１６（Ａ）に示す半
導体装置を適宜変更した構成とすることができる。
One embodiment of the present invention is not limited to the structure example of the semiconductor device illustrated in FIG. 16A. One embodiment of the present invention can have a structure in which the semiconductor device shown in FIG. 16A is modified as appropriate depending on the situation or as necessary.
例えば、本発明の一態様は、前述したとおり、図１（Ｃ）に示すようにトランジスタＷ
Ｔｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることもで
きる。図１（Ｃ）に示す半導体装置を作製する場合、図１（Ａ）を作製する過程において
、図１６（Ａ）に示す工程ではなく図１６（Ｂ）に示す工程を行えばよい。図１６（Ｂ）
では、図１６（Ａ）の導電体１３４の代わりとして、開口部１９１が埋まるように絶縁体
１０５を成膜した工程を示している。なお、絶縁体１０５は、例えば、絶縁体１０４とし
て適用できる材料を用いることができる。
For example, as described above, in one embodiment of the present invention, as shown in FIG.
It is also possible to use a semiconductor device in which the transistor RTr and the transistor RTr are not provided with a back gate. When manufacturing the semiconductor device shown in FIG. 1(C), the process shown in FIG. 16(B) may be performed instead of the process shown in FIG. 16(A) in the process of manufacturing FIG. 1(A). Figure 16(B)
16A shows a process in which an
また、例えば、本発明の一態様は、トランジスタＷＴｒのスイッチング特性を向上する
ためとして、トランジスタＷＴｒのゲート電極の構成を、図１６（Ａ）に示す構成から変
更してもよい。図１７はその半導体装置の構成例を示している。図１７に示す半導体装置
を作製する場合、作製方法例１で説明した図１２（Ｂ）に示す構成例のように、凹部１９
３Ａ（凹部１９３Ｂ）が埋まるように半導体１５３ａ（半導体１５３ｂ）を形成する。次
に、開口部１９１の側面に対して、半導体１５３ａ（半導体１５３ｂ）を覆うように絶縁
体１０２を形成する。その後は、図１４（Ａ）から図１６（Ａ）までと同様の工程を行う
ことによって、図１７に示す半導体装置を構成することができる。なお、図１７を構成す
ることによる効果は、作製方法例１で説明した図１１（Ａ）、（Ｂ）、図１２（Ａ）、（
Ｂ）の説明の記載を参酌する。
Further, for example, in one embodiment of the present invention, the structure of the gate electrode of the transistor WTr may be changed from the structure shown in FIG. 16A in order to improve the switching characteristics of the transistor WTr. FIG. 17 shows an example of the structure of the semiconductor device. When manufacturing the semiconductor device shown in FIG. 17, the recess 19 is
A
Please take into account the description in B).
また、例えば、本発明の一態様は、図１（Ａ）に示すトランジスタＷＴｒの第１端子、
又は第２端子と、トランジスタＲＴｒのゲートと、の間の電気的な抵抗を小さくするため
として、トランジスタＲＴｒのゲート電極の構成を、図１６（Ａ）に示す構成から変更し
てもよい。図１８はその半導体装置の構成例を示している。図１８に示す半導体装置を作
製する場合、作製方法例１で説明した図１３（Ａ）に示す構成例を作製する。その後は、
図１４（Ａ）から図１６（Ａ）までと同様の工程を行うことによって、図１８に示す半導
体装置を構成することができる。なお、図１８を構成することによる効果は、作製方法例
１で説明した図１３（Ｂ）の説明の記載を参酌する。
Further, for example, one embodiment of the present invention provides a first terminal of the transistor WTr illustrated in FIG.
Alternatively, in order to reduce the electrical resistance between the second terminal and the gate of the transistor RTr, the configuration of the gate electrode of the transistor RTr may be changed from the configuration shown in FIG. 16A. FIG. 18 shows an example of the structure of the semiconductor device. When manufacturing the semiconductor device shown in FIG. 18, the configuration example shown in FIG. 13A described in manufacturing method example 1 is manufactured. After that,
By performing steps similar to those in FIGS. 14A to 16A, the semiconductor device shown in FIG. 18 can be constructed. Note that for the effect of configuring FIG. 18, the description of FIG. 13(B) described in manufacturing method example 1 is taken into consideration.
上述した作製方法例１、又は作製方法例２によって、多くのデータを保持できる半導体
装置を作製することができる。
By the above-described manufacturing method example 1 or manufacturing method example 2, a semiconductor device that can hold a large amount of data can be manufactured.
ここで、図５（Ｂ）に示す半導体装置の領域ＳＤ２に、図１０（Ａ）に示す半導体装置
（図１（Ａ）の回路構成）の断面図を適用した構造を図１９に示す。なお、領域ＳＤ１は
、メモリセルＭＣに相当する。図１９に示す通り、配線ＲＷＬ、配線ＷＷＬである導電体
と、絶縁体と、積層した構造体に対して、一括に開口部を設けて、上述した作製方法例１
、又は作製方法例２に記載の通りに作製を行うことで、図１（Ａ）の回路構成を実現する
ことができる。
Here, FIG. 19 shows a structure in which the cross-sectional view of the semiconductor device shown in FIG. 10(A) (the circuit configuration of FIG. 1(A)) is applied to the region SD2 of the semiconductor device shown in FIG. 5(B). Note that the region SD1 corresponds to the memory cell MC. As shown in FIG. 19, an opening is provided in the structure in which the conductor and the insulator, which are the wiring RWL and the wiring WWL, are laminated together, and the above-mentioned manufacturing method example 1 is formed.
Alternatively, by manufacturing as described in Manufacturing Method Example 2, the circuit configuration of FIG. 1A can be realized.
＜周辺回路との接続例＞
作製方法例１、又は作製方法例２に示した半導体装置は、その下層に読み出し回路、プ
リチャージ回路などのメモリセルアレイの周辺回路を形成してもよい。この場合、シリコ
ン基板などの上にＳｉトランジスタを形成して当該周辺回路を構成し、その後、作製方法
例１、又は作製方法例２で、当該周辺回路上に本発明の一態様の半導体装置を形成すれば
よい。図２０（Ａ）は、周辺回路をプレーナ型のＳｉトランジスタで構成して、その上層
に本発明の一態様の半導体装置を形成した断面図である。また、図２１（Ａ）は、周辺回
路をＦＩＮ型のＳｉトランジスタで構成して、その上層に本発明の一態様の半導体装置を
形成した断面図である。なお、図２０（Ａ）、図２０（Ｂ）に示す半導体装置は、一例と
して、図１０（Ａ）の構成を適用している。
<Example of connection with peripheral circuits>
In the semiconductor device shown in Manufacturing Method Example 1 or Manufacturing Method Example 2, peripheral circuits of a memory cell array such as a readout circuit and a precharge circuit may be formed in the lower layer thereof. In this case, the peripheral circuit is formed by forming a Si transistor on a silicon substrate or the like, and then, in manufacturing method example 1 or manufacturing method example 2, the semiconductor device of one embodiment of the present invention is formed over the peripheral circuit. Just form it. FIG. 20A is a cross-sectional view in which a peripheral circuit is formed using planar Si transistors, and a semiconductor device according to one embodiment of the present invention is formed in an upper layer thereon. Further, FIG. 21A is a cross-sectional view in which a peripheral circuit is formed of FIN-type Si transistors, and a semiconductor device of one embodiment of the present invention is formed in an upper layer thereon. Note that the semiconductor device shown in FIGS. 20(A) and 20(B) has the configuration shown in FIG. 10(A), as an example.
図２０（Ａ）、図２１（Ａ）において、周辺回路を構成するＳｉトランジスタは、基板
１７００上に形成される。素子分離層１７０１は、複数のＳｉトランジスタの間に形成さ
れる。Ｓｉトランジスタのソース及びドレインとして導電体１７１２が形成されている。
導電体１７３０は、チャネル幅方向に延びて形成しており、他のＳｉトランジスタ、又は
導電体１７１２に接続されている（図示しない）。
In FIGS. 20A and 21A, Si transistors forming the peripheral circuit are formed over a
The
基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半
導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いる
ことができる。
As the
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属
基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、な
どを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半
導体素子を転置してもよい。図２０（Ａ）、図２１（Ａ）では、一例として、基板１７０
０に単結晶シリコンウエハを用いた例を示している。
Further, as the
0 shows an example using a single crystal silicon wafer.
ここで、Ｓｉトランジスタの詳細について説明を行う。図２０（Ａ）に示すプレーナ型
のＳｉトランジスタは、チャネル長方向の断面図を示し、図２０（Ｂ）に示すプレーナ型
のＳｉトランジスタは、チャネル幅方向の断面図を示している。Ｓｉトランジスタは、ウ
ェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び
高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領
域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられた
ゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、
ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有
する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
Here, details of the Si transistor will be explained. The planar type Si transistor shown in FIG. 20(A) shows a cross-sectional view in the channel length direction, and the planar type Si transistor shown in FIG. 20(B) shows a cross-sectional view in the channel width direction. The Si transistor includes a
A
また、図２１（Ａ）に示すＦＩＮ型のＳｉトランジスタは、チャネル長方向の断面図を
示し、図２１（Ｂ）に示すＦＩＮ型のＳｉトランジスタは、チャネル幅方向の断面図を示
している。図２１（Ａ）、（Ｂ）に示すＳｉトランジスタは、チャネル形成領域１７９３
が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９
０が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場
合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。なお、
図２１（Ａ）、（Ｂ）に示す符号は、図２０（Ａ）、（Ｂ）に示す符号と同一である。
Further, the FIN-type Si transistor shown in FIG. 21(A) shows a cross-sectional view in the channel length direction, and the FIN-type Si transistor shown in FIG. 21(B) shows a cross-sectional view in the channel width direction. The Si transistor shown in FIGS. 21(A) and 21(B) has a
has a convex shape, and a
0 is set. In this embodiment mode, a case is shown in which a convex portion is formed by processing a part of a semiconductor substrate, but a semiconductor layer having a convex shape may also be formed by processing an SOI substrate. In addition,
The symbols shown in FIGS. 21(A) and (B) are the same as those shown in FIGS. 20(A) and (B).
なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｉｓｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば
、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａ
ｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。また、ＣＶＤ法として、プラズマ
ＣＶＤ法、熱ＣＶＤ法を用いて形成などが挙げられる。特に、熱ＣＶＤ法としては、例え
ば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖｅｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法な
どが挙げられる。
Note that insulators, conductors, semiconductors, etc. disclosed in this specification etc. are PVD (Physi
cal vapor deposition) method, CVD (Chemical Vapo
r Deposition) method. Examples of the PVD method include sputtering method, resistance heating evaporation method, electron beam evaporation method, and PLD (Pulsed La
ser Deposition) method, etc. Furthermore, examples of the CVD method include formation using a plasma CVD method and a thermal CVD method. In particular, as a thermal CVD method, for example, MOCVD (Metal Organic Chemical Vapor Dep.
Examples include the atomic layer deposition (ALD) method and the atomic layer deposition (ALD) method.
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。
Since the thermal CVD method does not use plasma, it has the advantage that defects are not generated due to plasma damage.
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
In the thermal CVD method, a film may be formed by sending a raw material gas and an oxidizing agent into a chamber at the same time, making the chamber under atmospheric pressure or reduced pressure, causing a reaction near or on the substrate, and depositing it on the substrate. .
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい
。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以
上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の
原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、
第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスは
キャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入しても
よい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した
後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄
い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い
層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるま
で複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さ
は、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が
可能であり、微細なＦＥＴを作製する場合に適している。
Further, in the ALD method, film formation may be performed by setting the inside of the chamber under atmospheric pressure or reduced pressure, and introducing raw material gases for reaction into the chamber in sequence, and repeating the order of gas introduction. For example, each switching valve (also called a high-speed valve) is switched to supply two or more types of raw material gases to the chamber in sequence, and the first raw material gas is supplied simultaneously with or after the first raw material gas to prevent the multiple types of raw material gases from mixing. Introducing active gas (argon, nitrogen, etc.),
A second raw material gas is introduced. Note that when an inert gas is introduced at the same time, the inert gas becomes a carrier gas, and the inert gas may be introduced at the same time when the second source gas is introduced. Furthermore, instead of introducing the inert gas, the first source gas may be exhausted by vacuum evacuation, and then the second source gas may be introduced. The first raw material gas is adsorbed onto the surface of the substrate to form a first thin layer, and reacts with the second raw material gas introduced later to form a second thin layer on the first thin layer. are laminated to form a thin film. By repeating this process several times while controlling the order of gas introduction until a desired thickness is achieved, a thin film with excellent step coverage can be formed. The thickness of the thin film can be adjusted by the number of times the gas introduction order is repeated, so precise film thickness adjustment is possible, and this method is suitable for manufacturing minute FETs.
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示され
た金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリ
メチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリ
ウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（
Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
Thermal CVD methods such as MOCVD and ALD can form various films such as the metal film, semiconductor film, and inorganic insulating film disclosed in the embodiments described so far.
When forming an a-Zn-O film, trimethylindium (In(CH 3 ) 3 ), trimethylgallium (Ga(CH 3 ) 3 ), and dimethylzinc (Zn(CH 3 ) 2 ) are used. Further, the combination is not limited to these, and triethylgallium (Ga(C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (Ga(C 2 H 5 ) 3 ) can be used instead of dimethylzinc.
Zn(C 2 H 5 ) 2 ) can also be used.
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチル
アミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）
を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、
他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
For example, when forming a hafnium oxide film using a film forming apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium alkoxide, tetrakis dimethylamide hafnium (TDMAH, Hf[N(CH 3 ) 2 ]) is used. 4 ) hafnium amides such as)
Two types of gases are used: a raw material gas that is vaporized, and ozone (O 3 ) as an oxidizing agent. Also,
Other materials include tetrakis(ethylmethylamide)hafnium.
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（Ｃ
Ｈ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる
。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルア
ルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジ
オナート）などがある。
For example, when forming an aluminum oxide film using a film forming apparatus using ALD, a liquid containing a solvent and an aluminum precursor compound (trimethylaluminum (TMA, Al(C)
Two types of gases are used: a raw material gas obtained by vaporizing H 3 ) 3 ), and H 2 O as an oxidizing agent. Further, other materials include tris(dimethylamide)aluminum, triisobutylaluminum, aluminum tris(2,2,6,6-tetramethyl-3,5-heptanedionate), and the like.
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを
供給して吸着物と反応させる。
For example, when forming a silicon oxide film using a film forming apparatus that uses ALD, hexachlorodisilane is adsorbed onto the film-forming surface, and radicals of oxidizing gas (O 2 , dinitrogen monoxide) are supplied to adsorb it. react with things.
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガ
スに代えてＳｉＨ４ガスを用いてもよい。
For example, when forming a tungsten film using a film forming apparatus using ALD, WF 6
An initial tungsten film is formed by repeatedly introducing gas and B 2 H 6 gas, and then WF
A tungsten film is formed by sequentially and repeatedly introducing 6 gas and H 2 gas. Note that SiH 4 gas may be used instead of B 2 H 6 gas.
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ
－Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａ
Ｏ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎ
Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用
いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合酸化物層を形成
しても良い。なお、Ｏ３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られた
Ｈ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ
（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ
３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２
ガスを用いても良い。
For example, an oxide semiconductor film, such as In-Ga-Zn-
When forming an O film, In(CH 3 ) 3 gas and O 3 gas are repeatedly introduced in order to form an In(CH 3 ) 3 gas and an O 3 gas.
-O layer is formed, and then Ga(CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form a Ga layer.
After forming an O layer, Zn(CH 3 ) 2 gas and O 3 gas are sequentially and repeatedly introduced to form a Zn layer.
Form an O layer. Note that the order of these layers is not limited to this example. Further, mixed oxide layers such as an In-Ga-O layer, an In-Zn-O layer, a Ga-Zn-O layer, etc. may be formed using these gases. Note that instead of O 3 gas, H 2 O gas obtained by bubbling water with an inert gas such as Ar may be used, but it is preferable to use O 3 gas that does not contain H. Also, In
In(C 2 H 5 ) 3 gas may be used instead of (CH 3 ) 3 gas. Also, Ga(CH
3 ) Ga(C 2 H 5 ) 3 gas may be used instead of 3 gas. Also, Zn(CH 3 ) 2
Gas may also be used.
なお、本実施の形態で説明した半導体装置のそれぞれの構成例は、互いに適宜組み合わ
せることができる。
Note that the respective configuration examples of the semiconductor device described in this embodiment can be combined with each other as appropriate.
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
Note that this embodiment can be combined with other embodiments shown in this specification as appropriate.
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を有する記憶装置について説
明する。
(Embodiment 2)
In this embodiment mode, a memory device including the semiconductor device described in the above embodiment mode will be described.
図２２に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及び
メモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワー
ド線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コント
ロールロジック回路２６６０を有する。
FIG. 22 shows an example of the configuration of a storage device.
実施の形態１で説明した図１（Ａ）、（Ｂ）、又は（Ｃ）に図示した半導体装置は、メ
モリセルアレイ２６１０に適用することができる。
The semiconductor device illustrated in FIG. 1A, 1B, or 1C described in
ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３
２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６
３２は、実施の形態１で説明した配線ＲＢＬのノードＮ１（図２２に図示していない）を
所定の電位にプリチャージする機能を有する。センスアンプ２６３３は、読み出されたノ
ードＮ２の電位をデータ信号として取得して、当該データ信号を増幅する機能を有する。
増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡ
として記憶装置２６００の外部に出力される。
The bit
2, a
32 has a function of precharging the node N1 (not shown in FIG. 22) of the wiring RBL described in the first embodiment to a predetermined potential. The
The amplified data signal is outputted via the
It is output to the outside of the
また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回
路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩ
Ｌ）が供給される。
The
L) is supplied.
また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ
、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ
２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路
２６３４に入力される。
The
, a data signal WDATA is input from the outside. Address signal ADDR is input to
コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処
理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは
、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み
出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これ
に限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
The
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。 Note that each of the circuits or signals described above can be removed or removed as necessary.
また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好まし
くはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い
、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消
費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上する
ことが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型の
みとすることで、製造コストを低く抑えることができる。
Further, by using a p-channel type Si transistor and a transistor whose channel formation region includes an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) according to an embodiment described later, the transistor can be applied to the
なお、本実施の形態の構成例は、図２２の構成に限定されない。例えば、周辺回路２６
０１の一部、例えばプリチャージ回路２６３２又は／及びセンスアンプ２６３３をメモリ
セルアレイ２６１０の下層に設ける、などのように適宜構成を変更してもよい。
Note that the configuration example of this embodiment is not limited to the configuration shown in FIG. 22. For example, the peripheral circuit 26
The configuration may be changed as appropriate, such as by providing a part of 01, for example, the
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
Note that this embodiment can be combined with other embodiments shown in this specification as appropriate.
（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタのチャネル形成領域に含
まれる金属酸化物について説明を行う。
(Embodiment 3)
In this embodiment mode, a metal oxide included in the channel formation region of the OS transistor used in the above embodiment mode will be described.
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。
Preferably, the metal oxide contains at least indium or zinc. In particular, it is preferable to include indium and zinc. In addition to these, aluminum, gallium,
It is preferable that yttrium or tin is included. Also, boron, silicon,
One or more selected from titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium may be included.
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタ
ン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネ
オジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素
Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
Here, a case will be considered in which the metal oxide is an In--M--Zn oxide containing indium, element M, and zinc. Note that the element M is aluminum, gallium, yttrium, tin, or the like. Other elements that can be used as the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium. However, as the element M, there are cases where a plurality of the above-mentioned elements may be combined.
次に、図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）を用いて、本発明に係る金属
酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明す
る。なお、図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）には、酸素の原子数比につ
いては記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数
比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
Next, the preferred range of the atomic ratio of indium, element M, and zinc contained in the metal oxide according to the present invention will be explained using FIGS. 23(A), 23(B), and 23(C). . Note that the atomic ratio of oxygen is not described in FIGS. 23(A), 23(B), and 23(C). Further, the terms of the atomic ratios of indium, element M, and zinc contained in the metal oxide are [In], [M], and [Zn], respectively.
図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）において、破線は、［Ｉｎ］：［Ｍ
］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表
す。
In FIGS. 23(A), 23(B), and 23(C), the broken lines indicate [In]:[M
]:[Zn]=(1+α):(1-α):A line with an atomic ratio of 1 (-1≦α≦1),
A line with an atomic ratio of [In]:[M]:[Zn]=(1+α):(1-α):2, [
A line with an atomic ratio of In]:[M]:[Zn]=(1+α):(1-α):3, [I
n]:[M]:[Zn]=(1+α):(1-α):A line with an atomic ratio of 4, and [In]:[M]:[Zn]=(1+α):(1- α): Represents a line with an atomic ratio of 5.
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原
子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となる
ラインを表す。
In addition, the dashed-dotted line is the line where the atomic ratio (β≧0) is [In]:[M]:[Zn]=5:1:β, [In]:[M]:[Zn]=2: The line with the atomic ratio of 1:β, [In
]:[M]:[Zn]=1:1:β atomic ratio line, [In]:[M]:[Zn
]=1:2:β atomic ratio, [In]:[M]:[Zn]=1:3:β atomic ratio, and [In]:[M]:[ The line represents the atomic ratio of Zn]=1:4:β.
また、図２３（Ａ）、図２３（Ｂ）、および図２３（Ｃ）に示す、［Ｉｎ］：［Ｍ］：
［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶
構造をとりやすい。
Moreover, [In]:[M]: shown in FIG. 23(A), FIG. 23(B), and FIG. 23(C):
Metal oxides with an atomic ratio of [Zn]=0:2:1 or values in the vicinity thereof tend to have a spinel-type crystal structure.
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネ
ル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状
の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結
晶構造の間において、結晶粒界が形成される場合がある。
Furthermore, multiple phases may coexist in the metal oxide (two-phase coexistence, three-phase coexistence, etc.). For example, when the atomic ratio is in the vicinity of [In]:[M]:[Zn]=0:2:1, two phases of a spinel crystal structure and a layered crystal structure tend to coexist. In addition, the atomic ratio is [In]:
When the value is close to [M]:[Zn]=1:0:0, two phases of a bixbite crystal structure and a layered crystal structure tend to coexist. When multiple phases coexist in a metal oxide, grain boundaries may be formed between different crystal structures.
図２３（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛
の原子数比の好ましい範囲の一例について示している。
Region A shown in FIG. 23(A) shows an example of a preferable range of the atomic ratio of indium, element M, and zinc in the metal oxide.
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（
電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物は
インジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
By increasing the indium content of metal oxides, the carrier mobility of metal oxides (
(electron mobility) can be increased. Therefore, a metal oxide with a high indium content has higher carrier mobility than a metal oxide with a lower indium content.
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近
傍値である場合（例えば図２３（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
On the other hand, when the content of indium and zinc in the metal oxide becomes low, carrier mobility becomes low. Therefore, when the atomic ratio is [In]:[M]:[Zn]=0:1:0 or a value in the vicinity thereof (for example, region C shown in FIG. 23(C)), the insulation property is high. .
従って、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少
ない層状構造となりやすい、図２３（Ａ）の領域Ａで示される原子数比を有することが好
ましい。
Therefore, the metal oxide of one embodiment of the present invention preferably has an atomic ratio shown in region A in FIG. 23(A), which tends to have a layered structure with high carrier mobility and few grain boundaries. .
特に、図２３（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ（ｃ－ａｘｉｓ ａ
ｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）－ＯＳとなりやすく、キャリア移動度も高い優
れた金属酸化物が得られる。
In particular, in region B shown in FIG. 23(B), CAAC (c-axis a
An excellent metal oxide that easily becomes a ligated crystalline (crystalline)-OS and has high carrier mobility can be obtained.
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域に
おいて、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向き
が変化している箇所を指す。
CAAC-OS has a c-axis orientation, a plurality of nanocrystals connected in the a-b plane direction, and has a distorted crystal structure. Note that distortion refers to a location where the orientation of the lattice arrangement changes between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in a region where a plurality of nanocrystals are connected.
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒
界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向にお
いて酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が
変化することなどによって、歪みを許容することができるためと考えられる。
Although nanocrystals are basically hexagonal, they are not limited to regular hexagonal shapes and may have irregular hexagonal shapes. In addition, the distortion may have a pentagonal or heptagonal lattice arrangement. Note that in CAAC-OS, clear grain boundaries (also referred to as grain boundaries) cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the a-b plane direction, and the bond distance between atoms changes due to substitution of metal elements. It is thought that this is because of this.
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりに
くいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下
する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化
物ともいえる。従って、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。
そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
CAAC-OS is a highly crystalline metal oxide. On the other hand, in CAAC-OS, since clear grain boundaries cannot be confirmed, it can be said that reduction in electron mobility due to grain boundaries is less likely to occur. Further, since the crystallinity of a metal oxide may be reduced due to the incorporation of impurities or the formation of defects, CAAC-OS can also be said to be a metal oxide with few impurities or defects (oxygen vacancies, etc.). Therefore, the metal oxide with CAAC-OS has stable physical properties.
Therefore, metal oxides with CAAC-OS are resistant to heat and have high reliability.
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近
傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる
。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、およ
び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
Note that region B includes [In]:[M]:[Zn]=4:2:3 to 4.1 and neighboring values thereof. Neighboring values include, for example, [In]:[M]:[Zn]=5:3:4. In addition, region B has [In]:[M]:[Zn]=5:1:6 and its neighboring values, and [In]:[M]:[Zn]=5:1:7 and its neighboring values. Contains neighboring values.
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数
比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸
化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比
の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、
膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特
性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではな
い。
Note that the properties of metal oxides are not uniquely determined by the atomic ratio. Even if the atomic ratio is the same, the properties of the metal oxide may differ depending on the formation conditions. For example, when a metal oxide is formed into a film using a sputtering apparatus, a film having an atomic ratio different from that of the target is formed. In addition, depending on the substrate temperature during film formation, the target [Zn]
[Zn] of the film may become small. Therefore, the illustrated region is a region in which the metal oxide exhibits an atomic ratio that tends to have specific characteristics, and the boundaries between regions A to C are not strict.
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
Note that this embodiment can be combined with other embodiments shown in this specification as appropriate.
（実施の形態４）
本実施の形態では、上記実施の形態の半導体装置を備えることができるＣＰＵについて
説明する。
(Embodiment 4)
In this embodiment, a CPU that can include the semiconductor device of the above embodiment will be described.
図２４は、実施の形態１で説明した半導体装置を一部に用いたＣＰＵの一例の構成を示す
ブロック図である。
FIG. 24 is a block diagram illustrating the configuration of an example of a CPU that partially uses the semiconductor device described in
図２４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、
別チップに設けてもよい。もちろん、図２４に示すＣＰＵは、その構成を簡略化して示し
た一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば
、図２４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み
、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい
。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６
ビット、３２ビット、６４ビットなどとすることができる。
The CPU shown in FIG. 24 has an ALU 1191 (ALU: Arithme
tic logic unit, arithmetic circuit),
It may be provided on a separate chip. Of course, the CPU shown in FIG. 24 is only an example of a simplified configuration, and actual CPUs have a wide variety of configurations depending on their uses. For example, a configuration including a CPU or an arithmetic circuit shown in FIG. 24 may be used as one core, and a configuration including a plurality of cores and each core operating in parallel, that is, a GPU-like configuration may be used. Also, the number of bits that the CPU can handle in its internal arithmetic circuit and data bus is, for example, 8 bits or 16 bits.
bits, 32 bits, 64 bits, etc.
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
Instructions input to the CPU via the
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
The
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及び
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
Further, the
92, generates signals that control the timing of operations of the
図２４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
In the CPU shown in FIG. 24, the
図２４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
In the CPU shown in FIG. 24, a
In the memory cells of 196, it is selected whether data is to be held by a flip-flop or by a capacitor. When holding data by a flip-flop is selected, a power supply voltage is supplied to the memory cells in the
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
Note that this embodiment can be combined with other embodiments shown in this specification as appropriate.
（実施の形態５）
上記実施の形態の記憶装置を備えることができるメモリカード（例えば、ＳＤカード）
、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ、ＳＳＤ（Ｓｏｌｉｄ
Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本
実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図２５を用いて、説
明する。
(Embodiment 5)
A memory card (for example, an SD card) that can include the storage device of the above embodiments
, USB (Universal Serial Bus) memory, SSD (Solid
The present invention can be applied to various removable storage devices such as State Drive). In this embodiment, some configuration examples of a removable storage device will be described using FIG. 25.
図２５（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１
、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４
は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び該記憶装置を駆動
する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コント
ローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態３で
説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６
２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１など
が組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメ
モリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチ
ップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場
合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、
ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコ
ーダ２６３１をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ
構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェー
スとして機能する。
FIG. 25(A) is a schematic diagram of a USB memory. The
, a
is housed in a
21, a
The
図２５（Ｂ）はＳＤカードの外観の模式図であり、図２５（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板
５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとし
て機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装
置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチ
ップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１
４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６
２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラ
ムデコーダ２６３１などが組み込まれている。コントローラチップ５１１５には、プロセ
ッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４と
コントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に
応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ワード線ドライバ
回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３
２、カラムデコーダ２６３１をメモリチップ５１１４でなく、コントローラチップ５１１
５に組み込んだ構成としてもよい。
FIG. 25(B) is a schematic diagram of the external appearance of the SD card, and FIG. 25(C) is a schematic diagram of the internal structure of the SD card. The
4 includes the
22, a
2. The
5 may be incorporated.
基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０
の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に
設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うこ
とができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
By providing a
capacity can be increased. Further, a wireless chip having a wireless communication function may be provided on the
図２５（Ｄ）はＳＳＤの外観の模式図であり、図２５（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有
する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。
基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装
置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４
、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチ
ップ５１５４には、実施の形態３で説明したメモリセルアレイ２６１０、ワード線ドライ
バ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６
３２、カラムデコーダ２６３１などが組み込まれている。基板５１５３の裏面側にもメモ
リチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリ
チップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５に
は、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、Ｅ
ＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５
５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず
、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントロ
ーラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
FIG. 25(D) is a schematic diagram of the external appearance of the SSD, and FIG. 25(E) is a schematic diagram of the internal structure of the SSD. The
The
, a
32, a
It has a built-in CC circuit. Note that the
The circuit configurations of the
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
Note that this embodiment can be combined with other embodiments shown in this specification as appropriate.
（実施の形態６）
本実施の形態では、上記実施の形態の記憶装置を適用することができる電子機器の一例
について説明する。
(Embodiment 6)
In this embodiment, an example of an electronic device to which the storage device of the above embodiment can be applied will be described.
＜ノート型パーソナルコンピュータ＞
図２６（Ａ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０
２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様
の記憶装置は、ノート型パーソナルコンピュータに備えることができる。
<Note-type personal computer>
FIG. 26A shows a notebook personal computer, which includes a
2, a
＜スマートウォッチ＞
図２６（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１
、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する
。本発明の一態様の記憶装置は、スマートウォッチに備えることができる。また、表示部
５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい
。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加する
ことができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電
変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタ
ン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケー
ションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯
するスイッチなどのいずれかを備えることができる。また、図２６（Ｂ）に示したスマー
トウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有す
る操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチ
の時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外
に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用い
るようにしてもよい。なお、図２６（Ｂ）に示したスマートウォッチでは、操作子５９０
４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であっ
てもよい。
<Smart watch>
FIG. 26(B) shows a smart watch, which is a type of wearable terminal, and has a
, a
4, however, the configuration is not limited to this, and a configuration without the
＜ビデオカメラ＞
図２６（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５
８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態
様の記憶装置は、ビデオカメラに備えることができる。操作キー５８０４及びレンズ５８
０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けら
れている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接
続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６によ
り変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体
５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
<Video camera>
FIG. 26(C) shows a video camera, which includes a
803, an
05 is provided in the
＜携帯電話＞
図２６（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５
０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。本発明の一態
様の記憶装置は、携帯電話に備えることができる。また、表示部５５０２に、位置入力装
置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置と
しての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは
、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画
素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を
起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン
、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えること
ができる。
<Mobile phone>
FIG. 26(D) shows a mobile phone having the function of an information terminal, which includes a
02, a
また、図２６（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示している
が、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが
、図２６（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装
置を有する構成であってもよい。
Further, although the mobile phone shown in FIG. 26(D) has two
＜テレビジョン装置＞
図２６（Ｅ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９
０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または
操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加
速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場
、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する
機能を含むもの）などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備え
ることができる。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００
インチ以上の表示部９００１を組み込むことが可能である。
<Television equipment>
FIG. 26(E) is a perspective view showing the television device. The television device has a housing 9
000,
It is possible to incorporate a
＜移動体＞
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。
<Mobile object>
The display device described above can also be applied around the driver's seat of a moving vehicle, such as an automobile.
例えば、図２６（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。
図２６（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５
７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示し
ている。
For example, FIG. 26(F) is a diagram showing the area around the windshield in the interior of an automobile.
In FIG. 26(F), a
702, a
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメータ
ーやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情
報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは
、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能であ
る。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能で
ある。
The
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによっ
て、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に
設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めるこ
とができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感
なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることも
できる。
By displaying an image from an imaging means provided on the vehicle body on the
本発明の一態様の記憶装置は、移動体に備えることができる。本発明の一態様の記憶装
置は、例えば、表示パネル５７０１乃至表示パネル５７０４に画像を表示する際に用いら
れる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動
するプログラムを保存する記憶装置などに用いることができる。
A storage device according to one embodiment of the present invention can be provided in a moving body. The storage device of one embodiment of the present invention is, for example, a frame memory that temporarily stores image data used when displaying images on the
また、図示していないが、図２６（Ａ）乃至（Ｃ）、（Ｅ）、（Ｆ）に示した電子機器
は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述し
た電子機器に音声入力機能を付することができる。
Further, although not shown, the electronic devices shown in FIGS. 26(A) to (C), (E), and (F) may have a configuration including a microphone and a speaker. With this configuration, for example, the electronic device described above can be provided with a voice input function.
また、図示していないが、図２６（Ａ）、（Ｂ）、（Ｄ）乃至（Ｆ）に示した電子機器
は、カメラを有する構成であってもよい。
Further, although not shown, the electronic devices shown in FIGS. 26A, 26B, 26D to 26F may include a camera.
また、図示していないが、図２６（Ａ）乃至（Ｆ）に示した電子機器は、筐体の内部に
センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特
に、図２６（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセン
サを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話が
どの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向き
に応じて自動的に切り替えるようにすることができる。
Although not shown, the electronic devices shown in FIGS. liquid, magnetism, temperature,
The configuration may include functions for measuring chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, slope, vibration, odor, infrared rays, etc. In particular, by providing the mobile phone shown in FIG. 26(D) with a detection device having a sensor that detects the inclination, such as a gyro or an acceleration sensor, the orientation of the mobile phone (the orientation of the mobile phone with respect to the vertical direction) The screen display on the
また、図示していないが、図２６（Ａ）乃至（Ｆ）に示した電子機器は、指紋、静脈、
虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適
用することによって、生体認証機能を有する電子機器を実現することができる。
Although not shown, the electronic devices shown in FIGS.
The configuration may include a device that acquires biometric information such as an iris or a voiceprint. By applying this configuration, an electronic device having a biometric authentication function can be realized.
また、図２６（Ａ）乃至（Ｆ）に示した電子機器の表示部として、可撓性を有する基材
を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量
素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、
図２６（Ａ）乃至（Ｆ）に示した電子機器のように平らな面を有する筐体だけでなく、曲
面を有するような筐体の電子機器を実現することができる。
Further, a flexible base material may be used as the display portion of the electronic device shown in FIGS. 26(A) to 26(F). Specifically, the display section may have a structure in which a transistor, a capacitor, a display element, and the like are provided on a flexible base material. By applying this configuration,
It is possible to realize not only a case having a flat surface like the electronic devices shown in FIGS. 26A to 26F, but also an electronic device having a case having a curved surface.
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
Note that this embodiment can be combined with other embodiments shown in this specification as appropriate.
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
(Additional notes regarding descriptions in this specification, etc.)
A description of each configuration in the above embodiment will be added below.
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、互いに構成例を適宜組み合わせることが可能である。
<Additional notes regarding one aspect of the present invention described in the embodiment>
The structure shown in each embodiment can be combined with the structure shown in other embodiments as appropriate to form one embodiment of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples with each other as appropriate.
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で
述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わ
せ、又は置き換えなどを行うことができる。
Note that content (or even part of the content) described in one embodiment may be different from other content (or even part of the content) described in that embodiment and one or more other implementations. It is possible to apply, combine, or replace at least one content with the content described in the form (or even a part of the content).
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
Note that the content described in the embodiments refers to the content described using various figures or the text described in the specification in each embodiment.
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実
施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わ
せることにより、さらに多くの図を構成させることができる。
Note that a diagram (which may be a part) described in one embodiment may be a different part of that diagram, another diagram (which may be a part) described in that embodiment, and one or more other parts. More figures can be configured by combining at least one figure (or even a part) described in the embodiment.
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一に
おいて「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲にお
いて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実
施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許
請求の範囲において省略することもありうる。
<Additional notes regarding ordinal numbers>
In this specification and the like, ordinal numbers such as "first,""second," and "third" are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Further, the order of the constituent elements is not limited. Also, for example, a component referred to as "first" in one embodiment of this specification etc. may be a component referred to as "second" in another embodiment or in the claims. It is possible. Furthermore, for example, a component referred to as "first" in one of the embodiments of this specification etc. may be omitted in other embodiments or claims.
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の
構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
<Additional notes regarding descriptions explaining drawings>
Embodiments are described with reference to the drawings. However, those skilled in the art will readily understand that the embodiments can be implemented in many different ways and that the form and details thereof can be changed in various ways without departing from the spirit and scope thereof. Ru. Therefore, the present invention should not be interpreted as being limited to the contents described in the embodiments. In the configuration of the invention in the embodiments, the same parts or parts having similar functions are designated by the same reference numerals in different drawings, and repeated explanation thereof will be omitted.
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で
説明した記載に限定されず、状況に応じて適切に言い換えることができる。
Furthermore, in this specification and the like, words indicating placement such as "above" and "below" are used for convenience in order to explain the positional relationship between structures with reference to the drawings. The positional relationship between the structures changes as appropriate depending on the direction in which each structure is depicted. Therefore, the words and phrases indicating the arrangement are not limited to those described in the specification, and can be appropriately rephrased depending on the situation.
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接
していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば
、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの
間に他の構成要素を含むものを除外しない。
Further, the terms "above" and "below" do not limit the positional relationship of the components to be directly above or below, and in direct contact with each other. For example, if the expression is "electrode B on insulating layer A," electrode B does not need to be formed directly on insulating layer A, and there is no need to form another structure between insulating layer A and electrode B. Do not exclude things that contain elements.
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。
Further, in the drawings, sizes, layer thicknesses, and regions are shown to be arbitrary sizes for convenience of explanation. Therefore, it is not necessarily limited to that scale. Note that the drawings are shown schematically for clarity and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in signals, voltages, or currents due to noise, or variations in signals, voltages, or currents due to timing shifts.
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要
素の記載を省略している場合がある。
Further, in the drawings, in perspective views and the like, some components may be omitted for clarity of the drawings.
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
In addition, in the drawings, the same elements, elements with similar functions, elements made of the same material, or elements formed at the same time may be given the same reference numerals, and repeated explanations may be omitted. .
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２
端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、
チャネル形成領域は、ゲートに電位を印加することで、チャネルが形成される領域を指し
、この領域が形成されることによって、ソース‐ドレイン間に電流を流すことができる。
<Additional notes regarding paraphrase descriptions>
In this specification, etc., when explaining the connection relationship of a transistor, one of the source and the drain is referred to as "one of the source or the drain" (or the first electrode or the first terminal), and the connection between the source and the drain is The other one is referred to as "the other source or drain" (or second electrode or second terminal). This is because the source and drain of a transistor vary depending on the structure or operating conditions of the transistor. Note that the names of the source and drain of a transistor can be appropriately changed to a source (drain) terminal, a source (drain) electrode, etc. depending on the situation. In addition, in this specification and the like, two terminals other than the gate are referred to as the first terminal and the second terminal.
It may be called a terminal, or may be called a third terminal or a fourth terminal. In addition, in this specification etc.,
The channel formation region refers to a region where a channel is formed by applying a potential to the gate, and by forming this region, a current can flow between the source and the drain.
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
Furthermore, the functions of the source and drain may be interchanged when transistors with different polarities are used, or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成
をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと
呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート
」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「
バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができ
る。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも
先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時におい
て、チャネル形成領域よりも後に形成される端子のことをいう。
In addition, when a transistor described in this specification etc. has two or more gates (this configuration is sometimes referred to as a dual gate structure), those gates may be referred to as a first gate, a second gate, or a front gate. , sometimes called a back gate. In particular, the phrase "front gate" can be interchanged with simply the phrase "gate."Also,"
The phrase "backgate" can be interchanged with simply the phrase "gate." Note that a "bottom gate" refers to a terminal that is formed before a channel formation region when manufacturing a transistor, and a "top gate" refers to a terminal that is formed after a channel formation region during manufacturing a transistor. This refers to the terminal that is connected to the terminal.
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
Further, in this specification and the like, the terms "electrode" and "wiring" do not functionally limit these components. For example, an "electrode" may be used as part of a "wiring" and vice versa. Furthermore, the terms "electrode" and "wiring" can refer to multiple "electrodes" and "wiring".
This also includes cases where "wiring" is formed integrally.
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
Further, in this specification and the like, voltage and potential can be expressed in other words as appropriate. Voltage refers to a potential difference from a reference potential. For example, if the reference potential is a ground potential (earth potential), voltage can be translated into potential. Ground potential is not necessarily 0V
does not necessarily mean Note that potential is relative, and depending on the reference potential,
The potential applied to wiring etc. may be changed.
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によって
は、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替える
ことが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という
用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用
語を、「絶縁体」という用語に変更することが可能な場合がある。
Note that in this specification and the like, words such as "film" and "layer" can be interchanged depending on the case or the situation. For example, the term "conductive layer" may be changed to the term "conductive film." Or, for example, the term "insulating film" may be changed to the term "insulating layer." Alternatively, in some cases or depending on the situation, words such as "film" and "layer" may be omitted and replaced with other terms. For example, the term "conductive layer" or "conductive film" may be changed to the term "conductor." Alternatively, for example, the terms "insulating layer" and "insulating film" may be changed to the term "insulator".
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によ
っては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」と
いう用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、
「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また
、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更する
ことが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更するこ
とが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」など
の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という
用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更すること
が可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用
語に変更することが可能な場合がある。
Note that in this specification and the like, terms such as "wiring", "signal line", "power line", etc. can be interchanged with each other depending on the case or the situation. For example, it may be possible to change the term "wiring" to the term "signal line." Also, for example,
It may be possible to change the term "wiring" to a term such as "power line." The reverse is also true, and terms such as "signal line" and "power line" may sometimes be changed to the term "wiring". Terms such as "power line" may be changed to terms such as "signal line". Moreover, the reverse is also true, and a term such as "signal line" may be changed to a term such as "power line". Further, the term "potential" applied to the wiring may be changed to a term such as "signal" in some cases or depending on the situation. Moreover, the reverse is also true, and a term such as "signal" may be changed to the term "potential".
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
<Additional notes regarding definitions of words>
Definitions of terms mentioned in the above embodiments will be explained below.
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が
０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体
にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、
特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リ
ン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によっ
て酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性
を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１
３族元素、第１５族元素などがある。
<<About semiconductor impurities>>
Semiconductor impurities refer to, for example, substances other than the main components constituting the semiconductor layer. For example, an element having a concentration of less than 0.1 atomic % is an impurity. The inclusion of impurities may cause, for example, formation of DOS (Density of States) in the semiconductor, reduction in carrier mobility, or reduction in crystallinity. When the semiconductor is an oxide semiconductor, examples of impurities that change the properties of the semiconductor include
In particular, for example, hydrogen (also present in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen, etc. In the case of an oxide semiconductor, oxygen vacancies may be formed due to the incorporation of impurities such as hydrogen, for example. In addition, when the semiconductor is a silicon layer, impurities that change the characteristics of the semiconductor include, for example, oxygen,
There are group 3 elements, group 15 elements, etc.
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ
状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイ
ッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
<<About the switch>>
In this specification and the like, a switch refers to a switch that is in a conductive state (on state) or non-conductive state (off state) and has the function of controlling whether or not current flows. Alternatively, a switch refers to a device that has the function of selecting and switching a path through which current flows.
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
As an example, an electrical switch or a mechanical switch can be used. In other words, the switch is not limited to a specific type as long as it can control the current.
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。
Examples of electrical switches include transistors (e.g., bipolar transistors,
MOS transistor, etc.), diode (e.g., PN diode, PIN diode,
Examples include a Schottky diode, an MIM (Metal Insulator Metal) diode, an MIS (Metal Insulator Semiconductor) diode, a diode-connected transistor, etc.), or a logic circuit that is a combination of these.
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をい
う。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電
極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチ
として動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
Note that when using a transistor as a switch, the "conducting state" of the transistor is
A state in which the source and drain electrodes of a transistor can be considered electrically short-circuited. Further, the "non-conducting state" of a transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のよう
に、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。
An example of a mechanical switch is a switch using MEMS (micro electro mechanical system) technology, such as a digital micromirror device (DMD). The switch has an electrode that can be moved mechanically, and operates by controlling conduction and non-conduction by moving the electrode.
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気
的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接
接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は
文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含む
ものとする。
<<About connection>>
In this specification, etc., when it is stated that X and Y are connected, it refers to cases where X and Y are electrically connected and cases where X and Y are functionally connected. and cases where X and Y are directly connected. Therefore, the predetermined connection relationships, for example, are not limited to the connection relationships shown in the diagrams or text, but also include connection relationships other than those shown in the diagrams or text.
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子
、導電膜、層、など）であるとする。
It is assumed that X, Y, etc. used here are objects (eg, devices, elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。
An example of a case where X and Y are electrically connected is an element that enables electrical connection between X and Y (for example, a switch, a transistor, a capacitive element, an inductor, a resistive element, a diode, a display (e.g., light emitting device, light emitting device, load, etc.) can be connected between X and Y. Note that the switch has a function of controlling on/off. In other words, the switch is in a conductive state (on state) or in a non-conductive state (off state), and has the function of controlling whether or not current flows.
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
An example of a case where X and Y are functionally connected is a circuit that enables functional connection between X and Y (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (
Power supply circuits (boost circuits, step-down circuits, etc.), level shifter circuits that change the signal potential level, etc.), voltage sources, current sources, switching circuits, amplifier circuits (circuits that can increase signal amplitude or current amount, etc.), operational amplifiers, differential amplifiers One or more circuits (source follower circuits, buffer circuits, etc.), signal generation circuits, storage circuits, control circuits, etc.) can be connected between X and Y. As an example, even if another circuit is sandwiched between X and Y, if a signal output from X is transmitted to Y, then X and Y are considered to be functionally connected. do.
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に
別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合
（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。
Note that when it is explicitly stated that X and Y are electrically connected, it means that or when X and Y are functionally connected (i.e., X and Y are functionally connected through another circuit). This includes a case where X and Y are directly connected (that is, a case where X and Y are connected without another element or another circuit interposed between them). In other words, when it is explicitly stated that they are electrically connected, it is the same as when it is explicitly stated that they are simply connected.
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。
Note that, for example, the source (or first terminal, etc.) of the transistor is electrically connected to X via (or not) Z1, and the drain (or second terminal, etc.) of the transistor is
If it is electrically connected to Y through (or not through) Z2, or if the source (or first terminal, etc.) of the transistor is directly connected to a part of Z1 and another part of Z1 One part is directly connected to X, the drain (or second terminal, etc.) of the transistor is directly connected to one part of Z2, and another part of Z2 is directly connected to Y. If so, it can be expressed as follows.
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など
）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジ
スタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）
、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な
表現方法を用いて、回路構成における接続の順序について規定することにより、トランジ
スタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別し
て、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これ
らの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、
素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
For example, "X, Y, the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor are electrically connected to each other, and terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y. Or, "The source of the transistor (or the first terminal, etc.) is electrically connected to X, the drain of the transistor (or the second terminal, etc.) is electrically connected to Y, and X, the source of the transistor ( or the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.'' Or, "X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and terminal, etc.), transistor drain (or second terminal, etc.)
, Y are provided in this connection order.'' By specifying the order of connections in the circuit configuration using expressions similar to these examples, it is possible to distinguish between the source (or first terminal, etc.) and drain (or second terminal, etc.) of a transistor. The technical scope can be determined separately. Note that these expression methods are just examples and are not limited to these expression methods. Here, X, Y, Z1, Z2 are objects (e.g., devices,
elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
Furthermore, even if independent components are shown to be electrically connected on the circuit diagram, if one component has the functions of multiple components. There is also. For example, when part of the wiring also functions as an electrode, one conductive film has both the functions of the wiring and the function of the electrode. Therefore, the term "electrical connection" in this specification also includes a case where one conductive film has the functions of a plurality of components.
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
<<About parallel and perpendicular>>
In this specification, "parallel" refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, cases where the angle is between -5° and 5° are also included. Furthermore, "substantially parallel" refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
Moreover, "perpendicular" refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case where the angle is 85° or more and 95° or less is also included. Also, "substantially vertical" means
A state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
ＭＣ［１］ メモリセル
ＭＣ［２］ メモリセル
ＭＣ［ｎ］ メモリセル
ＭＣ［１，１］ メモリセル
ＭＣ［ｊ，１］ メモリセル
ＭＣ［ｎ，１］ メモリセル
ＭＣ［１，ｉ］ メモリセル
ＭＣ［ｊ，ｉ］ メモリセル
ＭＣ［ｎ，ｉ］ メモリセル
ＭＣ［１，ｍ］ メモリセル
ＭＣ［ｊ，ｍ］ メモリセル
ＭＣ［ｎ，ｍ］ メモリセル
ＷＷＬ［１］ 配線
ＷＷＬ［２］ 配線
ＷＷＬ［ｊ］ 配線
ＷＷＬ［ｎ］ 配線
ＲＷＬ［１］ 配線
ＲＷＬ［２］ 配線
ＲＷＬ［ｊ］ 配線
ＲＷＬ［ｎ］ 配線
ＷＢＬ 配線
ＷＢＬ［１］ 配線
ＷＢＬ［ｉ］ 配線
ＷＢＬ［ｍ］ 配線
ＲＢＬ 配線
ＲＢＬ［１］ 配線
ＲＢＬ［ｉ］ 配線
ＲＢＬ［ｍ］ 配線
ＢＧＬ 配線
ＢＧＬ［１］ 配線
ＢＧＬ［ｉ］ 配線
ＢＧＬ［ｍ］ 配線
ＷＴｒ トランジスタ
ＲＴｒ トランジスタ
ＣＳ 容量素子
Ｎ１ ノード
Ｎ２ ノード
ＰＧ 導電体
ＷＷＬ 配線
ＲＷＬ 配線
ＥＲ 配線
ＨＬ 領域
ＡＲ 領域
ＳＤ１ 領域
ＳＤ２ 領域
１００ 積層体
１０１Ａ 絶縁体
１０１Ｂ 絶縁体
１０１Ｃ 絶縁体
１０１Ｄ 絶縁体
１０１Ｅ 絶縁体
１０２ 絶縁体
１０３ 絶縁体
１０４ 絶縁体
１０５ 絶縁体
１３１Ａ 導電体
１３１Ｂ 導電体
１３２Ａ 導電体
１３２Ｂ 導電体
１３３ 導電体
１３３ａ 導電体
１３３ｂ 導電体
１３３ｃ 導電体
１３４ 導電体
１５１ 半導体
１５１ａ 領域
１５１ｂ 領域
１５１ｃ 領域
１５２ 半導体
１５３ 半導体
１５３ａ 半導体
１５３ｂ 半導体
１８１Ａ 領域
１８１Ｂ 領域
１８２Ａ 領域
１８２Ｂ 領域
１８３Ａ 領域
１８３Ｂ 領域
１９１ 開口部
１９２Ａ 凹部
１９２Ｂ 凹部
１９３Ａ 凹部
１９３Ｂ 凹部
１９４Ａ 凹部
１９４Ｂ 凹部
１９４Ｃ 凹部
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１７００ 基板
１７０１ 素子分離層
１７１２ 導電体
１７３０ 導電体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 書き込み回路
２６４０ 出力回路
２６６０ コントロールロジック回路
５１００ ＵＳＢメモリ
５１０１ 筐体
５１０２ キャップ
５１０３ ＵＳＢコネクタ
５１０４ 基板
５１０５ メモリチップ
５１０６ コントローラチップ
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１４ メモリチップ
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５４ メモリチップ
５１５５ メモリチップ
５１５６ コントローラチップ
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
MC[1] Memory cell MC[2] Memory cell MC[n] Memory cell MC[1,1] Memory cell MC[j,1] Memory cell MC[n,1] Memory cell MC[1,i] Memory cell MC[j,i] Memory cell MC[n,i] Memory cell MC[1,m] Memory cell MC[j,m] Memory cell MC[n,m] Memory cell WWL[1] Wiring WWL[2] Wiring WWL[j] Wiring WWL[n] Wiring RWL[1] Wiring RWL[2] Wiring RWL[j] Wiring RWL[n] Wiring WBL Wiring WBL[1] Wiring WBL[i] Wiring WBL[m] Wiring RBL Wiring RBL [1] Wiring RBL [i] Wiring RBL [m] Wiring BGL Wiring BGL [1] Wiring BGL [i] Wiring BGL [m] Wiring WTr Transistor RTr Transistor CS Capacitive element N1 Node N2 Node PG Conductor WWL Wiring RWL Wiring ER Wiring HL Area AR Area SD1 Area SD2 Area 100 Laminated body 101A Insulator 101B Insulator 101C Insulator 101D Insulator 101E Insulator 102 Insulator 103 Insulator 104 Insulator 105 Insulator 131A Conductor 131B Conductor 132A Conductor 132B Conductor Body 133 Conductor 133a Conductor 133b Conductor 133c Conductor 134 Conductor 151 Semiconductor 151a Region 151b Region 151c Region 152 Semiconductor 153 Semiconductor 153a Semiconductor 153b Semiconductor 181A Region 181B Region 182A Region 182B Region 183A Region 183B Region 1 91 Opening 192A Recess 192B Recess 193A Recess 193B Recess 194A Recess 194B Recess 194C Recess 1191 ALU
1192
1189
5151
Claims (1)
前記第１導電体は、前記第１絶縁体の上方に配置され、
前記第２絶縁体は、前記第１導電体の上方に配置され、
前記第２導電体は、前記第２絶縁体の上方に配置され、
前記第３絶縁体は、前記第２導電体の上方に配置され、
前記第４絶縁体は、前記第１絶縁体の側面、前記第１導電体の側面、前記第２絶縁体の側面、前記第２絶縁体の上面、前記第２導電体の側面、前記第３絶縁体の下面、及び前記第３絶縁体の側面のそれぞれと接するように配置され、
前記第３導電体は、前記第４絶縁体を介して、前記第２絶縁体の上面、前記第２導電体の側面、及び前記第３絶縁体の下面のそれぞれと重なるように配置され、
前記第１半導体は、前記第４絶縁体を介して、前記第１絶縁体の側面、前記第１導電体の側面、前記第２絶縁体の側面、及び前記第３絶縁体の側面のそれぞれと重なるように配置され、
前記第１半導体は、前記第３導電体の側面と接するように配置され、
前記第５絶縁体は、前記第１半導体を介して、前記第４絶縁体及び前記第３導電体と重なるように配置され、
前記第２半導体は、前記第５絶縁体を介して、前記第１半導体及び前記第３導電体と重なるように配置される半導体装置。 It has a first insulator to a fifth insulator, a first conductor to a third conductor, a first semiconductor, and a second semiconductor,
the first conductor is disposed above the first insulator,
the second insulator is disposed above the first conductor,
the second conductor is disposed above the second insulator,
the third insulator is disposed above the second conductor,
The fourth insulator includes a side surface of the first insulator, a side surface of the first conductor, a side surface of the second insulator, an upper surface of the second insulator, a side surface of the second conductor, and the third insulator. arranged so as to be in contact with each of the lower surface of the insulator and the side surface of the third insulator,
The third conductor is arranged to overlap with each of the upper surface of the second insulator, the side surface of the second conductor, and the lower surface of the third insulator via the fourth insulator,
The first semiconductor is connected to each of a side surface of the first insulator, a side surface of the first conductor, a side surface of the second insulator, and a side surface of the third insulator via the fourth insulator. arranged so as to overlap,
the first semiconductor is arranged so as to be in contact with a side surface of the third conductor,
The fifth insulator is arranged to overlap the fourth insulator and the third conductor via the first semiconductor,
In a semiconductor device, the second semiconductor is arranged to overlap the first semiconductor and the third conductor with the fifth insulator interposed therebetween.
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