JP7374441B2 - ピクセル化ディスプレイ用多層構造体を形成する方法およびピクセル化ディスプレイ用多層構造体 - Google Patents
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Description
近時におけるパーソナルモバイルデバイスおよびパーソナルコンピューターの爆発的普及に伴い、デジタルディスプレイ技術もまた、相前後して急速な発展を経験してきた。
第1の態様によれば、ピクセル化ディスプレイ用多層構造体を形成する方法が提供され、当該方法は、第1の基板上に堆積された第1の層を有する第1のウエハを提供することを有し、前記の第1の層は、複数のp-n接合LED(発光デバイス)を形成するための非シリコン系半導体材料を有し;第2の基板上に堆積された第2の層に形成されたシリコン系CMOS(相補型金属酸化物半導体)デバイスを有する、第2の部分的に処理済みのウエハを提供することを有し、前記CMOSデバイスは複数のLEDを制御するためのものであり;かつ、ダブルボンディング(double-bonding)移送プロセスを
介して第1および第2のウエハを結合して(ボンディングして;bond)複合ウエハを形成することを有する。
本明細書に記載の例示的な実施形態は、マイクロピクセル化半導体発光デバイス技術に適用可能である。発光デバイス(複数のLED)は、個別にアドレス指定可能なマイクロまたはナノメートルサイズのピクセルのアレイから成っていてもよい。発光デバイスは、発光デバイスと同じウエハ上にあるCMOS回路によって制御される。CMOS回路による複数のLEDの制御は、複数のLEDの駆動およびアドレス指定を含む。
を示している。第1のウエハ102は、第1の基板108上に堆積された、発光デバイスを形成するための未処理層106を有する。層106は、基板層108上に堆積されたバッファー層110と、バッファー層110上に堆積されたn-型半導体層112と、n-型半導体層112上に堆積された活性領域層114と、活性領域層114上に堆積されたp-型半導体層116とを有する。誘電体酸化物層(図示せず)は、p-型半導体116層上に堆積されることが把握されるであろう。
SiO2層に組み込まれたあらゆる残留ガス分子および副産物が除去される。この場合、高密度化プロセスは、窒素雰囲気中で数時間の間、450℃にて行われる。高密度化後、PECVD SiO2層は、CMPプロセスを用いて平坦化される。
用いて形成される幾何学的構造体のタイプへの制限がもたらされるであろう。
1.プリメタル誘電体層(例えば、誘電体層148)に穴を作り、かつ、CMOSデバイスのコンタクト(例えば、124a,124b,124c)およびLED(例えば、先行して既にタングステンプラグ144によって伸ばされた)を伸ばすステップ;
2.第1の金属層を追加するステップ;
3.金属内誘電体層を追加するステップ;
4.金属内誘電体を通してさらなるビアを作り、第1の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属CVDプロセスによって充填される。
望の表面粗さを達成して融着を促進するためには、PECVDプロセス後に化学的機械的平坦化(CMP)がさらに必要とされるであろうことが把握されるであろう。この点に関して、第1の層206上に堆積されたPECVD SiO2層は、平坦化プロセスのためのキャッピング層として役立ち、その後に続いて結合界面を提供するであろう。さらなる高密度化が(300℃~850℃の適温にて)実行され、酸化物堆積の最中にPECVD
SiO2層に組み込まれたあらゆる残留ガス分子および副産物が除去される。この場合、高密度化プロセスは、窒素雰囲気中で数時間の間、450℃にて行われる。高密度化後、PECVD SiO2層は、CMPプロセスを用いて平坦化される。
MOSデバイス層222下の酸化物層)に面するように互いに対して位置する。
1.プリメタル誘電体層(例えば、誘電体層248)に穴を作り、かつ、CMOSデバイスのコンタクト(例えば、224a,224b,224c)およびLED(例えば、先行して既にタングステンプラグ244によって伸ばされた)を伸ばすステップ;
2.第1の金属層を追加するステップ;
3.金属内誘電体層を追加するステップ;
4.金属内誘電体を通してさらなるビアを作り、第1の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属CVDプロセスによって充填される。
イスの形成を可能としながら、層212および216の配向が逆にされてもよいことが把握されるであろう。換言すれば、代替的な実施形態では、層216はn-型半導体層であり、かつ、層212はp-型半導体層であり、「p-down」デバイス構造体を形成してもよい。この代替的な実施形態では、コンタクト236はp-コンタクトとなり、一方で、コンタクト238はn-コンタクトとなる。「p-up」および「p-down」構造体の両方は、p-n接合デバイスについて既知の/典型的な配向であることが把握されるであろう。
送プロセスを介して、Siウエハ上にあるCMOS制御回路に鉛直方向に統合される。
ンドルウエハと結合されている)は、アニールされて、ハンドルウエハと第1の層306との間の結合強度を増大および向上させてもよい。
a) Si上にGaN LEDがあるウエハについては、バッファー層は半導体材料(例えば、III-N合金)のみから成るであろうし;
b) 絶縁体上にGaN LEDがある(GaN-OI)ウエハについては、バッファー層は、少なくとも1つの誘電体層を含み(したがって、「オン-インシュレーター」記載)、かつ、場合によっては1つ以上の半導体層(例えば、III-N合金)を含むであろう。
は、第2のウエハ302の酸化物層326および第1のウエハ304のバッファー層310を接合することだけであり、それらの被覆酸化物層が接触し、その後でそれらを結合するようになっている(例えば、任意選択的にはアニーリングでさらに強化され得る融着または熱圧着を用いて)。
ース、ゲートおよびドレインコンタクト324a、324bおよび324cは、複数のLED338が製作されていないアクセスウインドウ334を介して複数のLEDの上からアクセス可能である。
1.プリメタル誘電体層(例えば、誘電体層348)に穴を作り、かつ、CMOSデバイスのコンタクト(例えば、324a,324b,324c)およびLED(例えば、先行して既にタングステンプラグ344によって伸ばされた)を伸ばすステップ;
2.第1の金属層を追加するステップ;
3.金属内誘電体層を追加するステップ;
4.金属内誘電体を通してさらなるビアを作り、第1の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属CVDプロセスによって充填される。
ソース、ゲートおよびドレインコンタクト424a、424bおよび424cを有する。
a) Si上にGaN LEDがあるウエハについては、バッファー層は半導体材料(例えば、III-N合金)のみから成るであろうし;
b) 絶縁体上にGaN LEDがある(GaN-OI)ウエハについては、バッファー層は、少なくとも1つの誘電体層を含み(したがって、「オン-インシュレーター」記載)、かつ、場合によっては1つ以上の半導体層(例えば、III-N合金)を含むであろう。
含まれるCMOSデバイスの各トランジスタのそれぞれのソース、ゲートおよびドレインコンタクト424a、424bおよび424cへのアクセスが提供される。上記のように、アクセスウインドウ434は、複数のLED432によって未使用である第1の層206の部分が除去されたときに形成される。
1.プリメタル誘電体層(例えば、誘電体層448)に穴を作り、かつ、CMOSデバイスのコンタクト(例えば、424a,424b,424c)およびLED(例えば、先行して既にタングステンプラグ444によって伸ばされた)を伸ばすステップ;
2.第1の金属層を追加するステップ;
3.金属内誘電体層を追加するステップ;
4.金属内誘電体を通してさらなるビアを作り、第1の金属層金属をその後に続くいっそう高い金属層と接続するステップであり、ビアは金属CVDプロセスによって充填される。
形成されている。
a) 活性領域を通してエッチングするが、n-層は手付かずのまま残すこと(例えば、図1Cにおける層112を参照)
b) n-層を部分的にエッチングすること
c) n-層を完全にエッチングするが、バッファー層は手付かずのまま残すこと(例えば、図2Bにおける層212を参照)
d) 構成要素であるバッファー層のうちの1つ以上をエッチングすること(部分的に/完全に)(例えば、図3Cにおける層310を参照)である。
置され得る。このことは、場合によっては、ディスプレイのPPIおよび有効口径(全表面積に対する発光面積の割合)を増大させ得る。CMOS回路のコンタクトは、複数のLEDの上からアクセス可能なままであるべきことが把握されるであろう。すなわち、複数のLEDは、それらがCMOSデバイスのソース-ゲート-ドレインコンタクトと重複しないように位置する。
は材料の1つ以上の層が堆積されてもよい前記構造体を意味するものとして広く解釈されるべきである。基板は、その上に堆積された材料の1つ以上の層を有していてもよい。基板は、その上に堆積された、例えば誘電体層、金属層などであるがそれらに限定されない材料の1つ以上の層を有するウエハを有していてもよい。
ような用語は、用いられるときはいつでも、それらが、かかる用語の後に列挙された要素/構成要素を、明確には列挙されていないその他の構成要素に加えて広く含む非限定的な記述言語であることを意図する。さらに、「約」、「ほぼ」などのような用語は、用いられるときはいつでも、典型的には、合理的なばらつき(例えば、開示された値の±5%のばらつき、または、開示された値の±4%のばらつき、または、開示された値の±3%のばらつき、開示された値の±2%のばらつき、または、開示された値の±1%のばらつき)を意味する。
Claims (10)
- ピクセル化ディスプレイ用多層構造体を形成する方法であって、当該方法は:
第1の基板上に堆積された第1の層を有する第1のウエハを提供することを有し、前記の第1の層は、複数のp-n接合LED(発光デバイス)を形成するための非シリコン系半導体材料を有し;
第2の基板上に堆積された第2の層に形成されたシリコン系CMOS(相補型金属酸化物半導体)デバイスを有する第2の部分的に処理済みのウエハを提供することを有し、前記CMOSデバイスは、前記の複数のLEDを制御するためのものであり;
前記の第2の基板とは反対側の前記の第2のウエハの表面上で、前記の第2のウエハにハンドルウエハを結合することを有し;
前記の第2のウエハから前記の第2の基板を除去することを有し;
前記の第1のウエハの上に前記の第2のウエハを結合することを有し、前記の第2の基板が除去された前記の第2のウエハの表面が、前記の第1の基板とは反対側の前記の第1のウエハの表面に結合され;
前記CMOSデバイスによって未使用である前記の第2の層の部分を除去して、前記の第1の層が露出されるようにウインドウを形成することを有し;かつ、
前記の複数のLEDのためのn-コンタクトおよびp-コンタクトを製作することを有し、前記n-コンタクトおよびp-コンタクトの両方の表面は前記の第1の基板から実質的に同じ高さに配置され、前記n-コンタクトおよびp-コンタクトが、前記ウインドウにおいて実質的に同じレベルにてアクセス可能であるようになっており;
ここで、前記の複数のLEDのための前記n-コンタクトおよびp-コンタクトの製作は、前記ウインドウが形成された後で前記の第1の層に前記の複数のLEDを製作する最中に実行される、
前記方法。 - 前記CMOSデバイスが電気的コンタクトを有し、当該方法がさらに、前記の複数のLEDのための前記n-コンタクトおよびp-コンタクト上にタングステンプラグを形成することを有し、前記タングステンプラグが、前記CMOSデバイスの前記コンタクトと同じレベルにあるように前記n-コンタクトおよびp-コンタクトを伸ばすようになっている、請求項1に記載の方法。
- さらに、
前記の第1の基板とは反対側の表面上の前記の第2のウエハ上に誘電体層を堆積させることを有し;
前記の第2のウエハの上面が実質的に平坦であるように前記誘電体層を平坦化することを有し;かつ、
多層金属化プロセスを用いて前記CMOSデバイスおよび前記の複数のLEDを接続することを有する、
請求項2に記載の方法。 - 前記CMOSデバイスおよび前記の複数のLEDを接続することが、CMOSバックエンドオブライン多層金属化プロセスを用いて前記CMOSデバイスおよび前記の複数のLEDを接続することを有する、請求項3に記載の方法。
- 前記CMOSデバイスが電気的コンタクトを有し、当該方法がさらに、前記の複数のLEDの前記n-コンタクトおよびp-コンタクト上にタングステンプラグを形成することを有し、前記タングステンプラグが、前記CMOSデバイスの前記コンタクトと実質的に同じレベルにあるように前記の複数のLEDの前記n-コンタクトおよびp-コンタクトを伸ばすようになっている、請求項1に記載の方法。
- さらに、
前記の第1の基板とは反対側の表面上の前記の第2のウエハ上に誘電体層を堆積させることを有し;
前記の第2のウエハの上面が実質的に平坦であるように前記誘電体層を平坦化することを有し;かつ、
多層金属化プロセスを用いて前記CMOSデバイスおよび前記の複数のLEDを接続することを有する、
請求項5に記載の方法。 - 前記CMOSデバイスおよび前記の複数のp-n接合LEDを接続することが、CMOSバックエンドオブライン多層金属化プロセスを用いて前記CMOSデバイスおよび前記の複数のLEDを接続することを有する、請求項6に記載の方法。
- 前記CMOSデバイスによって未使用である前記の第2の層の前記部分を除去して前記ウインドウを形成することが、前記の第2の層から前記ハンドルウエハを除去して前記の第2の層を露出させることを有し、かつ、その後で前記CMOSデバイスによって未使用である前記の第2の層の前記部分を除去して前記ウインドウを形成することを有する、請求項1~7のいずれか一項に記載の方法。
- 前記の第1の層が、III-V族半導体材料、II-VI族半導体材料またはIV族半導体材料を有する、請求項1~8のいずれか一項に記載の方法。
- ピクセル化ディスプレイ用多層構造体であって、当該多層構造体は:
基板を有し;
前記基板上に第1の層を有し、該第1の層は、複数のp-n接合LED(発光デバイス)を形成するための非シリコン系半導体材料を有し;
前記基板とは反対側の前記の第1の層の側で前記の第1の層の上に堆積された第2の層を有し、該第2の層は、前記の複数のLEDを制御するためのシリコン系CMOS(相補型金属酸化物半導体)デバイスを有し;
前記の複数のLEDは、前記の複数のLEDのためのn-コンタクトおよびp-コンタクトを有し、前記n-コンタクトおよびp-コンタクトの両方の表面は前記基板から実質的に同じ高さに配置され、前記CMOSデバイスによって未使用である前記の第2の層の部分を除去することによって前記の第2の層にウインドウが形成されるときには、前記n-コンタクトおよびp-コンタクトが、実質的に同じレベルにてアクセス可能であるようになっている、
前記多層構造体。
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