JP7366151B2 - 表示装置およびその駆動方法 - Google Patents

Description

以下の開示は、非矩形の表示部を備えた表示装置およびその駆動方法に関する。

近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。従って、近年、積極的に有機ＥＬ表示装置の開発が進められている。

有機ＥＬ表示装置の表示部には、画素回路の動作を制御するための各種の制御信号線が配設されている。例えば、画素回路内の駆動トランジスタの特性のばらつきを補償する方式に内部補償方式を採用している有機ＥＬ表示装置においては、画素回路へのデータ信号の書き込みを制御するための書き込み制御線や画素回路の内部の状態を初期化するための初期化制御線などの複数種類の水平走査線が表示部に配設されている。

ところで、従来の一般的な有機ＥＬ表示装置は、矩形の表示部を有していた。ところが、近年、時計用途の有機ＥＬ表示装置や車載用途の有機ＥＬ表示装置など、非矩形の表示部を有する有機ＥＬ表示装置の開発が進められている。非矩形の表示部を有する表示装置は「異型ディスプレイ」と呼ばれている。図２７は、異型ディスプレイの表示部９０の一例を示す図である。この例では、表示部９０は、半円形の部分９０ａと矩形の部分９０ｂとによって構成されている。図２８は、異型ディスプレイの表示部９０の別の一例を示す図である。この例では、表示部９０は、円形の形状を有している。

図２７に示した異型ディスプレイにおいては、表示部９０内の水平走査線は、例えば、符号９７を付した矢印で示す順序で１行ずつ順次に駆動される。図２８に示した異型ディスプレイにおいては、表示部９０内の水平走査線は、例えば、符号９８を付した矢印で示す順序で１行ずつ順次に駆動される。このように表示部９０内の水平走査線が１行ずつ順次に駆動されることによって、画素回路へのデータ信号の書き込みが１行ずつ順次に行われ、表示部９０に所望の画像が表示される。

なお、本件に関連して、日本の特表２０１８－５３４６１３号公報には、短いゲートラインと長いゲートラインとに異なるパルス幅のゲート信号を与えるようにした表示装置の発明が開示されている。

日本の特表２０１８－５３４６１３号公報

ところが、異型ディスプレイにおいては、領域によって水平走査線の長さが異なる。例えば、図２７に示した異型ディスプレイでは、符号９１を付した領域に配設されている水平走査線は、符号９２を付した領域や符号９３を付した領域に配設されている水平走査線に比べて顕著に短い。また、図２８に示した異型ディスプレイでは、符号９４を付した領域や符号９６を付した領域に配設されている水平走査線は、符号９５を付した領域に配設されている水平走査線に比べて顕著に短い。このように水平走査線の長さが領域によって大きく異なると、領域間の負荷（負荷容量）の差も大きくなる。

図２７において符号９１を付した領域や図２８において符号９４，９６を付した領域は、負荷が極めて小さな領域となる。以下、このような領域を「低負荷領域」といい、低負荷領域以外の領域（例えば、図２７において符号９２，９３を付した領域や図２８において符号９５を付した領域）を「高負荷領域」という。

高負荷領域では、水平走査線に与えられる制御信号の波形には、例えば図２９において符号Ｖａを付した波形のように、鈍りが生じる。これに対して、低負荷領域では、特に負荷容量が０に近い場合に、例えば図２９において符号Ｖｂを付した波形のように制御信号の波形変化は急峻な変化となる（制御信号のパルスの立ち上がりや立ち下がりが急峻なものとなる）。このため、制御信号の波形変化に関して、低負荷領域と高負荷領域との間で大きな遅延差が生じる。そのような遅延差は、低負荷領域と高負荷領域との間での輝度差を引き起こす。

また、水平走査線を駆動するドライバ（例えば、後述するスキャンドライバやディスチャージドライバ）内のトランジスタがディプレッション特性を有することとなった場合、ノイズの影響を受けやすくなるので、例えば制御信号のパルスが発振状態となる（１つのパルスが出力されるべきであるにもかかわらず複数のパルスが連続して出力される）ことが懸念される。

なお、上記のような現象への対策として、低負荷領域にダミー負荷を設けることが考えられる。しかしながら、パネルの形状が異型であるために、ダミー負荷を設ける領域の確保が困難であるケースが多い。また、狭額縁化のニーズが高まっているという観点から、ダミー負荷を設けることは好ましくない。

そこで、以下の開示は、非矩形の表示部を有する表示装置において、負荷が大きい領域と負荷が小さい領域との間の輝度差の発生を抑制することを目的とする。

本開示のいくつかの実施形態に係る表示装置は、水平走査線として複数種類の走査線が配設された非矩形の表示部と、前記複数種類の走査線をそれぞれ駆動する複数の走査駆動回路とを備えた表示装置であって、
前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの１つによって駆動され、
前記複数種類の走査線は、書き込み制御線と初期化制御線である。
本開示の他のいくつかの実施形態に係る表示装置は、水平走査線として複数種類の走査線が配設された非矩形の表示部と、前記複数種類の走査線をそれぞれ駆動する複数の走査駆動回路とを備えた表示装置であって、
前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの１つによって駆動され、
前記複数種類の走査線は、書き込み制御線と第１初期化制御線と第２初期化制御線である。

本開示のいくつかの実施形態に係る（表示装置の）駆動方法は、水平走査線として複数種類の走査線が配設された非矩形の表示部を備えた表示装置の駆動方法であって、
前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの１つによって駆動する低負荷領域駆動ステップと、
前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
を含み、
前記複数種類の走査線は、書き込み制御線と初期化制御線である。
本開示の他のいくつかの実施形態に係る（表示装置の）駆動方法は、水平走査線として複数種類の走査線が配設された非矩形の表示部を備えた表示装置の駆動方法であって、
前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの１つによって駆動する低負荷領域駆動ステップと、
前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
を含み、
前記複数種類の走査線は、書き込み制御線と第１初期化制御線と第２初期化制御線である。

本開示のいくつかの実施形態によれば、非矩形の表示部を有する表示装置において、高負荷領域では複数種類の走査線がそれぞれに対応する走査駆動回路によって駆動されるのに対して、低負荷領域では複数種類の走査線が１つの走査駆動回路によって駆動される。すなわち、低負荷領域に配設されている水平走査線に関し、各行に着目すると、複数の水平走査線が１つの走査駆動回路によって駆動される。このため、低負荷領域に配設されている水平走査線に与えられる制御信号の急峻な波形変化が抑制される。その結果、低負荷領域と高負荷領域との間での制御信号の波形変化についての遅延差が従来よりも小さくなり、低負荷領域と高負荷領域との間の輝度差の発生が抑制される。以上のように、非矩形の表示部を有する表示装置において、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。

第１の実施形態において、スキャンドライバおよびディスチャージドライバの構成を示すブロック図である。 上記第１の実施形態における有機ＥＬ表示装置の概略平面図である。 上記第１の実施形態において、表示部内の一部の構成を示す図である。 上記第１の実施形態において、パネル駆動部の内部の機能構成を示す図である。 上記第１の実施形態において、有機ＥＬ表示装置の機能構成を示す機能ブロック図である。 上記第１の実施形態における第ｉ行第ｊ列の画素回路の構成を示す回路図である。 比較例におけるスキャンドライバおよびディスチャージドライバの構成を示すブロック図である。 上記第１の実施形態において、単位回路の一構成例を示す回路図である。 上記第１の実施形態において、単位回路の動作について説明するための信号波形図である。 上記第１の実施形態における全体の動作について説明するための信号波形図である。 上記第１の実施形態の第１の変形例において、スキャンドライバおよびディスチャージドライバの構成を示すブロック図である。 上記第１の実施形態の第１の変形例におけるゲートスタートパルス信号等の信号波形図である。 上記第１の実施形態の第２の変形例において、スキャンドライバおよびディスチャージドライバの構成を示すブロック図である。 上記第１の実施形態の第２の変形例において、１系統駆動に対応する単位回路の構成を示す回路図である。 上記第１の実施形態の第３の変形例における有機ＥＬ表示装置の概略平面図である。 上記第１の実施形態の第４の変形例における全体の動作について説明するための信号波形図である。 上記第１の実施形態の第５の変形例における第ｉ行第ｊ列の画素回路の構成を示す回路図である。 第２の実施形態における有機ＥＬ表示装置の概略平面図である。 上記第２の実施形態において、スキャンドライバおよびディスチャージドライバの構成を示すブロック図である。 上記第２の実施形態における全体の動作について説明するための信号波形図である。 第３の実施形態における第ｉ行第ｊ列の画素回路の構成を示す回路図である。 上記第３の実施形態において、パネル駆動部の内部の機能構成を示す図である。 上記第３の実施形態において、スキャンドライバおよびディスチャージドライバ（第１ディスチャージドライバ、第２ディスチャージドライバ）の構成を示すブロック図である。 上記第３の実施形態における全体の動作について説明するための信号波形図である。 第４の実施形態において、スキャンドライバおよびディスチャージドライバ（第１ディスチャージドライバ、第２ディスチャージドライバ）の構成を示すブロック図である。 上記第４の実施形態における全体の動作について説明するための信号波形図である。 従来例に関し、異型ディスプレイの表示部の一例を示す図である。 従来例に関し、異型ディスプレイの表示部の別の一例を示す図である。 従来例に関し、制御信号の波形変化について説明するための信号波形図である。

＜０．はじめに＞
近年、有機ＥＬ表示装置のパネルの大型化や高精細化が顕著である。それ故、従来に比べて、表示部に配設されている水平走査線の負荷は顕著に大きくなっている。そこで、水平走査線を複数系統のドライバで駆動することが考えられる。なお、以下においては、水平走査線を１系統のドライバで駆動する方式を「１系統駆動」といい、水平走査線を２系統のドライバで駆動する方式を「２系統駆動」といい、水平走査線を３系統のドライバで駆動する方式を「３系統駆動」という。また、水平走査線を２系統以上のドライバで駆動する方式を総称して「複数系統駆動」という。

異型ディスプレイにおいては、複数系統駆動が採用されている場合にも、上述したような低負荷領域と高負荷領域との間での輝度差が生じ得る。ところで、複数系統駆動に関し、後述する複数の書き込み制御線と複数の初期化制御線には、同様の波形の制御信号が与えられる。従って、水平走査線の負荷が小さければ、書き込み制御線と初期化制御線とを１つのドライバで駆動しても問題は生じないと考えられる。そこで、低負荷領域と高負荷領域との間での輝度差の発生を抑制するために、以下の各実施形態では、高負荷領域では複数系統駆動を行って低負荷領域では１系統駆動を行うという方式を採用している。

以下、添付図面を参照しつつ、実施形態について説明する。各実施形態に関し、画素回路は垂直走査方向にｎ個存在すると仮定する。なお、第２～第４の実施形態については、主に第１の実施形態と異なる点について説明し、第１の実施形態と同様の点については適宜説明を省略する。

＜１．第１の実施形態＞
＜１．１ 全体構成＞
図２は、第１の実施形態における有機ＥＬ表示装置の概略平面図である。図２には、この有機ＥＬ表示装置の表示部１０とパネル駆動部２０を示している。本実施形態においては、表示部１０は、図２７に示した表示部９０と同様、半円形の部分と矩形の部分とによって構成されている。すなわち、表示部１０は、半円と矩形とを組み合わせた形状を有している。図２から把握されるように、半円の頂点１１は、半円の直線部１２の中心１３を基準として垂直走査方向に延びる直線１４上に位置している。

図３は、表示部１０内の一部の構成を示す図である。表示部１０には、複数の画素回路１００が設けられている。また、表示部１０には、複数の書き込み制御線ＳＣＡＮ、複数の初期化制御線ＤＩＳ、複数の発光制御線ＥＭ、および複数のデータ信号線Ｄが配設されている。書き込み制御線ＳＣＡＮ、初期化制御線ＤＩＳ、および発光制御線ＥＭは水平走査方向に延びており、データ信号線Ｄは垂直走査方向に延びている。以下、書き込み制御線ＳＣＡＮに与えられる書き込み制御信号にも必要に応じて符号ＳＣＡＮを付し、初期化制御線ＤＩＳに与えられる初期化制御信号にも必要に応じて符号ＤＩＳを付し、発光制御線ＥＭに与えられる発光制御信号にも必要に応じて符号ＥＭを付し、データ信号線Ｄに与えられるデータ信号にも必要に応じて符号Ｄを付す。なお、本実施形態においては、書き込み制御線ＳＣＡＮと初期化制御線ＤＩＳとが複数種類（２種類）の走査線に相当する。

また、表示部１０には、複数の画素回路１００に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧を供給する電源線（以下、「ハイレベル電源線」という。）、有機ＥＬ素子を駆動するためのローレベル電源電圧を供給する電源線（以下、「ローレベル電源線」という。）、および初期化電圧を供給する電源線（以下、「初期化電源線」という。）が配設されている。ローレベル電源電圧、ハイレベル電源電圧、および初期化電圧は、図示しない電源回路から供給される。なお、ハイレベル電源線は第１電源線に相当し、ローレベル電源線は第２電源線に相当する。

図４は、パネル駆動部２０の内部の機能構成を示す図である。パネル駆動部２０には、書き込み制御線ＳＣＡＮを駆動するスキャンドライバ（書き込み制御回路）２１０と、初期化制御線ＤＩＳを駆動するディスチャージドライバ（初期化制御回路）２２０と、発光制御線ＥＭを駆動するエミッションドライバ（発光制御回路）２３０とが含まれている。

図２に示すように、表示部１０の左方（図２における左方）の外縁部に沿って、パネル駆動部２０が設けられている。同様に、表示部１０の右方（図２における右方）の外縁部に沿って、パネル駆動部２０が設けられている。このような構成が採用されているので、表示部１０に配設されている書き込み制御線ＳＣＡＮ、初期化制御線ＤＩＳ、および発光制御線ＥＭは、表示部１０の一端側および他端側の双方から駆動される。なお、データ信号線Ｄを駆動するソースドライバは、例えば、表示部１０の下方（図２における下方）に設けられる。

ところで、本実施形態においては、水平走査線（書き込み制御線ＳＣＡＮと初期化制御線ＤＩＳ）の駆動に関し、高負荷領域では２系統駆動が行われ、低負荷領域では１系統駆動が行われる。図２では、パネル駆動部２０の構成要素のうち１系統駆動に対応する構成要素が存在している部分に符号６１を付している。

図５は、この有機ＥＬ表示装置の機能構成を示す機能ブロック図である。図５に示すように、この有機ＥＬ表示装置は、表示部１０とスキャンドライバ２１０とディスチャージドライバ２２０とエミッションドライバ２３０とソースドライバ３００と表示制御回路４００とを備えている。

以下、図５に示す各構成要素の動作について説明する。表示制御回路４００は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、スキャンドライバ２１０の動作を制御する制御信号ＣＴＬ１と、ディスチャージドライバ２２０の動作を制御する制御信号ＣＴＬ２と、エミッションドライバ２３０の動作を制御する制御信号ＣＴＬ３と、ソースドライバ３００の動作を制御する制御信号ＳＣＴＬとを出力する。

スキャンドライバ２１０は、表示制御回路４００から出力された制御信号ＣＴＬ１に基づいて、複数の書き込み制御線ＳＣＡＮに書き込み制御信号を印加する。ディスチャージドライバ２２０は、表示制御回路４００から出力された制御信号ＣＴＬ２に基づいて、複数の初期化制御線ＤＩＳに初期化制御信号を印加する。エミッションドライバ２３０は、表示制御回路４００から出力された制御信号ＣＴＬ３に基づいて、複数の発光制御線ＥＭに発光制御信号を印加する。ソースドライバ３００は、表示制御回路４００から出力されたデジタル映像信号ＤＶと制御信号ＳＣＴＬとに基づいて、複数のデータ信号線Ｄにデータ信号を印加する。

以上のようにして、複数の書き込み制御線ＳＣＡＮに書き込み制御信号が印加され、複数の初期化制御線ＤＩＳに初期化制御信号が印加され、複数の発光制御線ＥＭに発光制御信号が印加され、複数のデータ信号線Ｄにデータ信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部１０に表示される。

＜１．２ 画素回路の構成＞
次に、表示部１０内の画素回路１００の構成について説明する。図６は、第ｉ行第ｊ列の画素回路１００の構成を示す回路図である。この画素回路１００は、表示素子（電流によって駆動される表示素子）としての１個の有機ＥＬ素子（有機発光ダイオード）Ｌ１と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣａとを含んでいる。保持キャパシタＣａは、２つの電極（第１電極および第２電極）からなる容量素子である。トランジスタＴ１～Ｔ７は、Ｐチャネル型のトランジスタである。第１初期化トランジスタＴ１および閾値電圧補償トランジスタＴ２は、２個の制御端子（ゲート端子）を有するダブルゲートトランジスタである。

第１初期化トランジスタＴ１については、制御端子は（ｉ－１）行目の初期化制御線ＤＩＳ（ｉ－１）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続され、第２導通端子は初期化電源線Ｖｉｎｉに接続されている。閾値電圧補償トランジスタＴ２については、制御端子はｉ行目の書き込み制御線ＳＣＡＮ（ｉ）に接続され、第１導通端子は駆動トランジスタＴ４の第２導通端子と発光制御トランジスタＴ６の第１導通端子とに接続され、第２導通端子は第１初期化トランジスタＴ１の第１導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続されている。書き込み制御トランジスタＴ３については、制御端子はｉ行目の書き込み制御線ＳＣＡＮ（ｉ）に接続され、第１導通端子はｊ列目のデータ信号線Ｄ（ｊ）に接続され、第２導通端子は駆動トランジスタＴ４の第１導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続されている。駆動トランジスタＴ４については、制御端子は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と保持キャパシタＣａの第２電極とに接続され、第１導通端子は書き込み制御トランジスタＴ３の第２導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続され、第２導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と発光制御トランジスタＴ６の第１導通端子とに接続されている。

電源供給制御トランジスタＴ５については、制御端子はｉ行目の発光制御線ＥＭ（ｉ）に接続され、第１導通端子はハイレベル電源線と保持キャパシタＣａの第１電極とに接続され、第２導通端子は書き込み制御トランジスタＴ３の第２導通端子と駆動トランジスタＴ４の第１導通端子とに接続されている。発光制御トランジスタＴ６については、制御端子はｉ行目の発光制御線ＥＭ（ｉ）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と駆動トランジスタＴ４の第２導通端子とに接続され、第２導通端子は第２初期化トランジスタＴ７の第１導通端子と有機ＥＬ素子Ｌ１のアノード端子とに接続されている。第２初期化トランジスタＴ７については、制御端子はｉ行目の初期化制御線ＤＩＳ（ｉ）に接続され、第１導通端子は発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子Ｌ１のアノード端子とに接続され、第２導通端子は初期化電源線Ｖｉｎｉに接続されている。保持キャパシタＣａについては、第１電極はハイレベル電源線と電源供給制御トランジスタＴ５の第１導通端子とに接続され、第２電極は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子とに接続されている。有機ＥＬ素子Ｌ１については、アノード端子は発光制御トランジスタＴ６の第２導通端子と第２初期化トランジスタＴ７の第１導通端子とに接続され、カソード端子はローレベル電源線に接続されている。

＜１．３ スキャンドライバおよびディスチャージドライバの構成＞
＜１．３．１ シフトレジスタ＞
図１は、スキャンドライバ２１０およびディスチャージドライバ２２０の構成を示すブロック図である。スキャンドライバ２１０およびディスチャージドライバ２２０は、それぞれ、複数段からなるシフトレジスタによって構成されている。なお、以下においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。スキャンドライバ２１０は、詳しくは、３～ｎ行目に対応する単位回路２ｓ（３）～２ｓ（ｎ）と出力端側のダミー用の単位回路２ｓ（Ｘ）とからなるシフトレジスタ２１１によって構成されている。ディスチャージドライバ２２０は、詳しくは、入力端側のダミー用の単位回路２ａ（０）と１～ｎ行目に対応する単位回路２ａ（１）～２ａ（ｎ）と出力端側のダミー用の単位回路２ａ（Ｘ）とからなるシフトレジスタ２２１によって構成されている。ダミー用の単位回路は、表示には直接的には寄与しない単位回路である。なお、以下において、不特定の単位回路に言及する際には、単位回路に符号２を付す。

ところで、本実施形態においては、１～２行目が低負荷領域に相当し、３～ｎ行目が高負荷領域に相当する。換言すれば、表示部１０内の領域が、水平走査線の負荷が小さい低負荷領域である１～２行目と水平走査線の負荷が大きい高負荷領域である３～ｎ行目とに区分されている。このように、表示部１０内の領域のうち半円の頂点１１（図２参照）近傍の領域が低負荷領域に区分されている。

図１から把握されるように、ディスチャージドライバ２２０を構成するシフトレジスタ２２１には全ての行に対応して単位回路２が設けられているが、スキャンドライバ２１０を構成するシフトレジスタ２１１には低負荷領域である１～２行目に対応する単位回路２が設けられていない。すなわち、表示に寄与しない単位回路２を除くと、シフトレジスタ２２１は低負荷領域である１～２行目に対応する単位回路２ａ（１）～２ａ（２）と高負荷領域である３～ｎ行目に対応する単位回路２ａ（３）～２ａ（ｎ）とからなるのに対して、シフトレジスタ２１１は高負荷領域である３～ｎ行目に対応する単位回路２ｓ（３）～２ｓ（ｎ）のみからなる。

また、低負荷領域に配設されている水平走査線に着目すると、行ごとに、書き込み制御線ＳＣＡＮと初期化制御線ＤＩＳとが互いに接続されている（図１参照）。このように、低負荷領域に配設されている水平走査線については、行ごとに、２種類の走査線である２本の走査線（書き込み制御線ＳＣＡＮ、初期化制御線ＤＩＳ）が互いに接続されている。

シフトレジスタ２１１には、上述した制御信号ＣＴＬ１として、ゲートクロック信号ＧＣＫ３，ＧＣＫ４が与えられる。シフトレジスタ２２１には、上述した制御信号ＣＴＬ２として、ゲートスタートパルス信号ＧＳＰ１とゲートクロック信号ＧＣＫ１，ＧＣＫ２とが与えられる。

各単位回路２は、セット信号ＳＵ、クロック信号ＣＫ１、およびクロック信号ＣＫ２をそれぞれ受け取るための入力端子と、出力信号ＧＬＯＵＴおよび出力信号ＯＵＴをそれぞれ出力するための出力端子とを含んでいる。出力信号ＧＬＯＵＴは、書き込み制御信号ＳＣＡＮや初期化制御信号ＤＩＳとして表示部１０内に与えられる信号である。出力信号ＯＵＴは、次段の単位回路２にセット信号ＳＵとして与えられる信号である。

シフトレジスタ２１１に関しては、単位回路２ｓ（３）を１段目と定義すると、次のようにゲートクロック信号ＧＣＫ３，ＧＣＫ４が与えられる。奇数段目の単位回路２には、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ２として与えられる。偶数段目の単位回路２には、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ２として与えられる。シフトレジスタ２２１に関しては、単位回路２ａ（０）を１段目と定義すると、次のようにゲートクロック信号ＧＣＫ１，ＧＣＫ２が与えられる。奇数段目の単位回路２には、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ２として与えられる。偶数段目の単位回路２には、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ２として与えられる。また、シフトレジスタ２２１内の単位回路２ａ（０）には、ゲートスタートパルス信号ＧＳＰ１が与えられる。

シフトレジスタ２１１内の単位回路２ｓ（３）～２ｓ（ｎ）から出力される出力信号ＧＬＯＵＴは、書き込み制御信号ＳＣＡＮ（３）～ＳＣＡＮ（ｎ）として３～ｎ行目の書き込み制御線に与えられる。シフトレジスタ２２１内の単位回路２ａ（３）～２ａ（ｎ）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（３）～ＤＩＳ（ｎ）として３～ｎ行目の初期化制御線に与えられる。シフトレジスタ２２１内の単位回路２ａ（１）～２ａ（２）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（１）～ＤＩＳ（２）として１～２行目の初期化制御線に与えられるとともに書き込み制御信号ＳＣＡＮ（１）～ＳＣＡＮ（２）として１～２行目の書き込み制御線に与えられる。また、シフトレジスタ２２１内の単位回路２ａ（２）から出力される出力信号ＯＵＴは、セット信号ＳＵとして単位回路２ａ（３）に与えられるとともに、スタートパルス信号としてシフトレジスタ２１１に与えられる（セット信号ＳＵとしてシフトレジスタ２１１内の単位回路２ｓ（３）に与えられる）。

ここで、比較例として、全ての領域で２系統駆動が行われる場合のスキャンドライバ２１０およびディスチャージドライバ２２０の構成を図７に示す。この場合、ダミー用の単位回路を除くと、スキャンドライバ２１０を構成するシフトレジスタ２１１およびディスチャージドライバ２２０を構成するシフトレジスタ２２１はいずれも１～ｎ行目に対応する単位回路２によって構成されている。これに対して、本実施形態においては、上述したように、スキャンドライバ２１０を構成するシフトレジスタ２１１には低負荷領域である１～２行目に対応する単位回路２が設けられていない（図１参照）。

＜１．３．２ 単位回路＞
図８は、本実施形態における単位回路２の一構成例を示す回路図である。図８に示すように、単位回路２は、９個のトランジスタＭ１～Ｍ９と２個のキャパシタＣ１，Ｃ２と１個の抵抗器Ｒ１を備えている。トランジスタＭ１～Ｍ９はＰチャネル型のトランジスタである。単位回路２は、また、ゲートハイ電位ＶＧＨを供給する第１定電位線に接続された入力端子およびゲートロー電位ＶＧＬを供給する第２定電位線に接続された入力端子のほか、４個の入力端子２１～２４および２個の出力端子２８，２９を有している。図８では、セット信号ＳＵを受け取るための入力端子に符号２１を付し、クロック信号ＣＫ１を受け取るための入力端子に符号２２を付し、クロック信号ＣＫ２を受け取るための入力端子に符号２３を付し、初期化信号ＩＮＩＴＢを受け取るための入力端子に符号２４を付し、出力信号ＧＬＯＵＴを出力するための出力端子に符号２８を付し、出力信号ＯＵＴを出力するための出力端子に符号２９を付している。なお、以下においては、出力信号ＧＬＯＵＴを出力するための出力端子を「第１出力端子」といい、出力信号ＯＵＴを出力するための出力端子を「第２出力端子」という。

トランジスタＭ２の第２導通端子、トランジスタＭ４の第１導通端子、およびトランジスタＭ６の第１導通端子は互いに接続されている。なお、これらが互いに接続されている一節点のことを「第１内部ノード」という。第１内部ノードには符号Ｎ１を付す。トランジスタＭ６の第２導通端子とトランジスタＭ８の制御端子とキャパシタＣ２の第１電極とは接続されている。なお、これらが接続されている一節点のことを「第２内部ノード」という。第２内部ノードには符号Ｎ２を付す。トランジスタＭ１の第１導通端子、トランジスタＭ３の第１導通端子、トランジスタＭ４の制御端子、トランジスタＭ７の制御端子、トランジスタＭ９の第２導通端子、キャパシタＣ１の第１電極、および抵抗器Ｒ１の一端は互いに接続されている。なお、これらが互いに接続されている一節点のことを「第３内部ノード」という。第３内部ノードには符号Ｎ３を付す。また、第１出力端子２８と第２出力端子２９とを接続する一節点のことを「出力ノード」といい、出力ノードには符号Ｎ９を付す。

トランジスタＭ１については、制御端子は入力端子２１に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ２については、制御端子は入力端子２１に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ３については、制御端子は出力ノードＮ９に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ４については、制御端子は第３内部ノードＮ３に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ５については、制御端子は入力端子２２に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は抵抗器Ｒ１の他端に接続されている。トランジスタＭ６については、制御端子は第２定電位線に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第２内部ノードＮ２に接続されている。トランジスタＭ７については、制御端子は第３内部ノードＮ３に接続され、第１導通端子は出力ノードＮ９に接続され、第２導通端子は第１定電位線に接続されている。トランジスタＭ８については、制御端子は第２内部ノードＮ２に接続され、第１導通端子は入力端子２３に接続され、第２導通端子は出力ノードＮ９に接続されている。トランジスタＭ９については、制御端子は入力端子２４に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第３内部ノードＮ３に接続されている。キャパシタＣ１については、第１電極は第３内部ノードＮ３に接続され、第２電極は第１定電位線に接続されている。キャパシタＣ２については、第１電極は第２内部ノードＮ２に接続され、第２電極は出力ノードＮ９に接続されている。抵抗器Ｒ１については、一端は第３内部ノードＮ３に接続され、他端はトランジスタＭ５の第２導通端子に接続されている。

入力端子２４に与えられる初期化信号ＩＮＩＴＢは、通常動作時にはハイレベルで維持される。従って、通常動作が行われている期間を通じて、トランジスタＭ９はオフ状態で維持される。

ここで、トランジスタＭ６に着目する。トランジスタＭ６の制御端子には、ゲートロー電位ＶＧＬが与えられている。このゲートロー電位ＶＧＬは、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のローレベルよりも低いときを除いてトランジスタＭ６をオン状態で維持するレベルの電位である。すなわち、トランジスタＭ６は、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のローレベルよりも低いときを除いてオン状態で維持される。トランジスタＭ６は、第２内部ノードＮ２の電位が所定以下になるとオフ状態となり、第１内部ノードＮ１と第２内部ノードＮ２とを電気的に切り離す。これにより、トランジスタＭ６は、第２内部ノードＮ２がブースト状態になったときの当該第２内部ノードＮ２の電位の低下を補助する。

図８に示す構成に関し、符号６３の矢印で示す領域（出力ノードＮ９－第１出力端子２８間の領域）は配線抵抗が比較的高い領域であって、また、当該領域では単位回路２の配線と電源配線とが交差するので当該領域の負荷は出力ノードＮ９－第２出力端子２９間の領域の負荷に比べて大きい。

＜１．４ 動作＞
＜１．４．１ 単位回路の動作＞
図９を参照しつつ、単位回路２の動作について説明する。なお、時点ｔ３～時点ｔ４の期間がこの単位回路２から出力信号ＧＬＯＵＴおよび出力信号ＯＵＴのパルスが出力されるべき期間であると仮定する。

時点ｔ１以前の期間には、第３内部ノードＮ３の電位はローレベルで維持され、第１内部ノードＮ１，第２内部ノードＮ２，および出力ノードＮ９の電位はハイレベルで維持されている。

時点ｔ１になると、セット信号ＳＵがハイレベルからローレベルに変化する。これにより、トランジスタＭ２がオン状態となり、第１内部ノードＮ１および第２内部ノードＮ２の電位が低下する。その結果、トランジスタＭ８がオン状態となる。しかしながら、時点ｔ１～時点ｔ２の期間には、クロック信号ＣＫ２はハイレベルで維持されるので、出力ノードＮ９の電位（すなわち、出力信号ＧＬＯＵＴ，ＯＵＴの電位）はハイレベルで維持される。また、時点ｔ１には、トランジスタＭ１がオン状態となるので、第３内部ノードＮ３の電位が上昇する。

時点ｔ２～時点ｔ３の期間には、時点ｔ１～時点ｔ２の期間と同様、クロック信号ＣＫ２はハイレベルで維持される。従って、時点ｔ２～時点ｔ３の期間には、出力ノードＮ９の電位はハイレベルで維持される。

時点ｔ３になると、クロック信号ＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ８はオン状態となっているので、入力端子２３の電位の低下とともに出力ノードＮ９の電位が低下する。ここで、第２内部ノードＮ２－出力ノードＮ９間にはキャパシタＣ２が設けられているので、出力ノードＮ９の電位の低下とともに第２内部ノードＮ２の電位も低下する。その結果、トランジスタＭ８の制御端子には大きな負の電圧が印加され、出力ノードＮ９の電位が充分に低下する。なお、時点ｔ３～時点ｔ４の期間には、トランジスタＭ６はオフ状態となり、第１内部ノードＮ１の電位は時点ｔ３以前の電位で維持される。

時点ｔ４になると、クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子２３の電位の上昇とともに出力ノードＮ９の電位が上昇する。出力ノードＮ９の電位が上昇すると、キャパシタＣ２を介して、第２内部ノードＮ２の電位も上昇する。これにより、トランジスタＭ６はオン状態となる。

時点ｔ５になると、クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ５がオン状態となり、第３内部ノードＮ３の電位が低下する。第３内部ノードＮ３の電位が低下することによって、トランジスタＭ４がオン状態となる。その結果、第１内部ノードＮ１の電位が上昇する。このとき、トランジスタＭ６はオン状態であるので、第２内部ノードＮ２の電位も上昇する。

時点ｔ５以降の期間には、時点ｔ１以前の期間と同様、第３内部ノードＮ３の電位はローレベルで維持され、第１内部ノードＮ１，第２内部ノードＮ２，および出力ノードＮ９の電位はハイレベルで維持される。

＜１．４．２ 全体の動作＞
単位回路２の動作を踏まえ、図１０を参照しつつ、全体の動作について説明する。なお、図１０に関し、ゲートクロック信号ＧＣＫ１～ＧＣＫ４のパルスのうち数値等を付したパルスは、単位回路２からの書き込み制御信号ＳＣＡＮや初期化制御信号ＤＩＳのパルスの出力に直接的に寄与しているパルスである。例えば、ゲートクロック信号ＧＣＫ１のパルスのうち数値「３」を付したパルスは初期化制御信号ＤＩＳ（３）のパルスの出力に寄与するパルスであり、ゲートクロック信号ＧＣＫ３のパルスのうち数値「４」を付したパルスは書き込み制御信号ＳＣＡＮ（４）のパルスの出力に寄与するパルスであり、ゲートクロック信号ＧＣＫ１のパルスのうち数値「１」を付したパルスは初期化制御信号ＤＩＳ（１）および書き込み制御信号ＳＣＡＮ（１）のパルスの出力に寄与するパルスである。また、データ信号Ｄの欄の数値等は、データ信号Ｄが何行目のデータに相当するのかを示している。

ゲートスタートパルス信号ＧＳＰ１のパルス出力後、期間Ｐ１０には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（０）から出力信号ＧＬＯＵＴのパルスが出力される。すなわち、期間Ｐ１０には、ダミー用の初期化制御信号ＤＩＳ（０）のパルスが出力される。

期間Ｐ１１には、ゲートクロック信号ＧＣＫ１のパルスに基づいて、単位回路２ａ（１）から出力信号ＧＬＯＵＴのパルスが出力される。上述したように、単位回路２ａ（１）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（１）として１行目の初期化制御線に与えられるとともに書き込み制御信号ＳＣＡＮ（１）として１行目の書き込み制御線に与えられる。従って、期間Ｐ１１には、初期化制御信号ＤＩＳ（１）および書き込み制御信号ＳＣＡＮ（１）のパルスが出力される。

期間Ｐ１２には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（２）から出力信号ＧＬＯＵＴのパルスが出力される。上述したように、単位回路２ａ（２）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（２）として２行目の初期化制御線に与えられるとともに書き込み制御信号ＳＣＡＮ（２）として２行目の書き込み制御線に与えられる。従って、期間Ｐ１２には、初期化制御信号ＤＩＳ（２）および書き込み制御信号ＳＣＡＮ（２）のパルスが出力される。

期間Ｐ１３には、ゲートクロック信号ＧＣＫ１のパルスに基づいて、単位回路２ａ（３）から出力信号ＧＬＯＵＴのパルスが出力される。上述したように、単位回路２ａ（３）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（３）として３行目の初期化制御線に与えられる。従って、期間Ｐ１３には、初期化制御信号ＤＩＳ（３）のパルスが出力される。また、上述したように、単位回路２ａ（２）から出力された出力信号ＯＵＴは、スタートパルス信号としてシフトレジスタ２１１に与えられる（セット信号ＳＵとしてシフトレジスタ２１１内の単位回路２ｓ（３）に与えられる）。これにより、期間Ｐ１３には、ゲートクロック信号ＧＣＫ４のパルスに基づいて、単位回路２ｓ（３）から出力信号ＧＬＯＵＴのパルスが出力される。従って、期間Ｐ１３には、書き込み制御信号ＳＣＡＮ（３）のパルスが出力される。

期間Ｐ１４には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（４）から出力信号ＧＬＯＵＴのパルスが出力される。上述したように、単位回路２ａ（４）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（４）として４行目の初期化制御線に与えられる。従って、期間Ｐ１４には、初期化制御信号ＤＩＳ（４）のパルスが出力される。また、期間Ｐ１４には、ゲートクロック信号ＧＣＫ３のパルスに基づいて、単位回路２ｓ（４）から出力信号ＧＬＯＵＴのパルスが出力される。上述したように、単位回路２ｓ（４）から出力される出力信号ＧＬＯＵＴは、書き込み制御信号ＳＣＡＮ（４）として４行目の書き込み制御線に与えられる。従って、期間Ｐ１４には、書き込み制御信号ＳＣＡＮ（４）のパルスが出力される。

期間Ｐ１５以降の期間には、ゲートクロック信号ＧＣＫ１またはゲートクロック信号ＧＣＫ２のパルスに基づいてシフトレジスタ２２１内の単位回路２から初期化制御信号ＤＩＳのパルスが出力され、ゲートクロック信号ＧＣＫ３またはゲートクロック信号ＧＣＫ４のパルスに基づいてシフトレジスタ２１１内の単位回路２から書き込み制御信号ＳＣＡＮのパルスが出力される。

以上のように、期間Ｐ１１～Ｐ１２には１系統駆動によって初期化制御線ＤＩＳおよび書き込み制御線ＳＣＡＮが駆動され、期間Ｐ１３以降の期間には２系統駆動によって初期化制御線ＤＩＳおよび書き込み制御線ＳＣＡＮが駆動される。すなわち、低負荷領域では１系統駆動が行われ、高負荷領域では２系統駆動が行われる。

＜１．５ 効果＞
本実施形態によれば、有機ＥＬ表示装置の表示部１０は非矩形の形状を有している。そして、高負荷領域に配設されている書き込み制御線ＳＣＡＮおよび高負荷領域に配設されている初期化制御線ＤＩＳはスキャンドライバ２１０およびディスチャージドライバ２２０によってそれぞれ駆動され、低負荷領域に配設されている書き込み制御線ＳＣＡＮおよび低負荷領域に配設されている初期化制御線ＤＩＳはいずれもディスチャージドライバ２２０によって駆動される。このように、低負荷領域に配設されている水平走査線については、各行に着目すると、２つの水平走査線（書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳ）が１つのドライバによって駆動される。このため、低負荷領域に配設されている水平走査線に与えられる制御信号の急峻な波形変化が抑制される。その結果、低負荷領域と高負荷領域との間での制御信号の波形変化についての遅延差が従来よりも小さくなり、低負荷領域と高負荷領域との間の輝度差の発生が抑制される。以上のように、本実施形態によれば、非矩形の表示部１０を有する有機ＥＬ表示装置において、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。

＜１．６ 変形例＞
以下、第１の実施形態の変形例について説明する。

＜１．６．１ 第１の変形例＞
図１１は、第１の実施形態の第１の変形例におけるスキャンドライバ２１０およびディスチャージドライバ２２０の構成を示すブロック図である。第１の実施形態においては、スキャンドライバ２１０を構成するシフトレジスタ２１１に、低負荷領域である１～２行目に対応する単位回路２が設けられていなかった。これに対して、本変形例においては、図１１から把握されるように、ディスチャージドライバ２２０を構成するシフトレジスタ２２１に、低負荷領域である１～２行目に対応する単位回路２が設けられていない。

また、本変形例においては、第１の実施形態とは異なり、２つのゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２が用いられる。すなわち、スキャンドライバ２１０を構成するシフトレジスタ２１１とディスチャージドライバ２２０を構成するシフトレジスタ２２１とには、異なる波形のゲートスタートパルス信号が与えられる。

本変形例においては、例えば、図１２に示すように、シフトレジスタ２２１に与えられるゲートスタートパルス信号ＧＳＰ２のパルス幅がシフトレジスタ２１１に与えられるゲートスタートパルス信号ＧＳＰ１のパルス幅よりも長くされる。これにより、初期化制御線の１回の駆動の際に初期化制御信号ＤＩＳのパルスを複数回発生させることが可能となる（図１２参照）。その結果、画素回路１００の内部の状態を初期化するための時間が充分に確保される。

＜１．６．２ 第２の変形例＞
第１の実施形態においては、シフトレジスタを構成する全ての単位回路２に２つの出力端子２８，２９が設けられていた（図１，図８参照）。これに対して、本変形例においては、１系統駆動に対応する単位回路２については、１つの出力端子のみが設けられる。これについて、以下に説明する。

図１３は、本変形例におけるスキャンドライバ２１０およびディスチャージドライバ２２０の構成について説明するための図である。図１３に示すように、ディスチャージドライバ２２０を構成するシフトレジスタ２２１に関し、入力端側のダミー用の単位回路２ａ（０）および１～２行目に対応する単位回路２ａ（１）～２ａ（２）には、出力信号ＧＬＯＵＴを出力するための出力端子は設けられているが、出力信号ＯＵＴを出力するための出力端子は設けられていない。単位回路２ａ（０）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（０）としてダミー用の初期化制御線に与えられ、セット信号ＳＵとして次段の単位回路２ａ（１）に与えられる。単位回路２ａ（１）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（１）として１行目の初期化制御線に与えられ、書き込み制御信号ＳＣＡＮ（１）として１行目の書き込み制御線に与えられ、セット信号ＳＵとして次段の単位回路２ａ（２）に与えられる。単位回路２ａ（２）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（２）として２行目の初期化制御線に与えられ、書き込み制御信号ＳＣＡＮ（２）として２行目の書き込み制御線に与えられ、セット信号ＳＵとして次段の単位回路２ａ（３）に与えられる。

図１４は、本変形例において１系統駆動に対応する単位回路２の構成を示す回路図である。図１４で符号６５を付した部分から把握されるように、１系統駆動に対応する単位回路２には、それ以外の単位回路２（２系統駆動に対応する単位回路２）（図８参照）とは異なり、出力信号ＯＵＴを出力する出力端子２９が設けられていない。

以上のような構成によれば、低負荷領域に対応する単位回路２からは、水平走査線（書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳ）に与える制御信号と次段の単位回路２にセット信号ＳＵとして与える制御信号とが１つの出力端子２８より出力される。このため、低負荷領域に配設されている水平走査線に与えられる制御信号の波形変化が第１の実施形態に比べて緩やかになる。これにより、低負荷領域と高負荷領域との間の輝度差の発生が効果的に抑制される。また、１系統駆動に対応する単位回路２には第１の実施形態とは異なり出力信号ＯＵＴを出力する出力端子２９が設けられないので、額縁を小さくするという効果も得られる。

＜１．６．３ 第３の変形例＞
第１の実施形態においては、全ての書き込み制御線ＳＣＡＮおよび全ての初期化制御線ＤＩＳは、表示部１０の一端側および他端側の双方から駆動されていた。これに対して、本変形例においては、高負荷領域に配設されている書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳは表示部１０の一端側および他端側の双方から駆動され、低負荷領域に配設されている書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳは表示部１０の一端側および他端側の一方のみから駆動される。

図１５は、本変形例における有機ＥＬ表示装置の概略平面図である。図１５に関し、表示部１０の左方に設けられているパネル駆動部２０については、１系統駆動に対応する構成要素が存在している。一方、表示部１０の右方に設けられているパネル駆動部２０については、１系統駆動に対応する構成要素が存在していない。すなわち、表示部１０の右方に設けられているパネル駆動部２０内のシフトレジスタ２１１，２２１には、１～２行目に対応する単位回路２が設けられていない。

以上のような構成によれば、第２の変形例と同様、低負荷領域に配設されている水平走査線に与えられる制御信号の波形変化が第１の実施形態に比べて緩やかになる。これにより、低負荷領域と高負荷領域との間の輝度差の発生が効果的に抑制される。また、第１の実施形態に比べて単位回路２の数を少なくすることができるので、第２の変形例と同様、額縁を小さくするという効果も得られる。

＜１．６．４ 第４の変形例＞
図１６は、第１の実施形態の第４の変形例における全体の動作について説明するための信号波形図である。本変形例においては、ゲートスタートパルス信号ＧＳＰ１のパルス幅が第１の実施形態よりも長くなっている。そのため、書き込み制御線および初期化制御線の１回の駆動の際に、書き込み制御信号ＳＣＡＮおよび初期化制御信号ＤＩＳのパルスがそれぞれ３回発生している。なお、スキャンドライバ２１０およびディスチャージドライバ２２０の構成については第１の実施形態と同様である（図１参照）。

以上のように、本変形例においては、シフトレジスタ２１１，２２１に含まれる各単位回路２から出力信号として連続する複数のパルスが出力されるように、シフトレジスタ２２１にゲートスタートパルス信号ＧＳＰ１およびゲートクロック信号ＧＣＫ１，ＧＣＫ２が与えられるとともにシフトレジスタ２１１にゲートクロック信号ＧＣＫ３，ＧＣＫ４が与えられる。このようにして、書き込み制御線および初期化制御線の１回の駆動の際に書き込み制御信号ＳＣＡＮおよび初期化制御信号ＤＩＳのパルスをそれぞれ複数回発生させるようにしても良い。

＜１．６．５ 第５の変形例＞
第１の実施形態においては、図６に示した構成の画素回路１００が用いられていた。これに対して、本変形例においては、図１７に示す構成の画素回路１００が用いられる。このような構成の画素回路１００が用いられる場合にも、水平走査線（書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳ）の駆動に関して、高負荷領域では２系統駆動を行って低負荷領域では１系統駆動を行うという方式を採用することができる。

＜１．６．６ 第１～第５の変形例について＞
第１～第４の変形例については、それぞれ、他の実施形態や他の変形例にも適用することができる。第５の変形例については、第２の実施形態や他の変形例にも適用することができる。

＜２．第２の実施形態＞
＜２．１ 全体構成＞
図１８は、第２の実施形態における有機ＥＬ表示装置の概略平面図である。本実施形態においては、表示部１０は、図２８に示した表示部９０と同様、円形の形状を有している。図１８において符号９４，９６を付した領域が低負荷領域に相当する。すなわち、本実施形態においては、表示部１０内の領域のうち表示部１０の中心を基準とする垂直走査方向についての一端部近傍および他端部近傍が低負荷領域に区分されている。そして、これら低負荷領域では１系統駆動が行われ、それ以外の領域（すなわち、高負荷領域）では２系統駆動が行われる。従って、表示部１０の左方についても、表示部１０の右方についても、上方側および下方側の双方に１系統駆動に対応する構成要素が存在している部分６１がある。

＜２．２ スキャンドライバおよびディスチャージドライバの構成＞
図１９は、スキャンドライバ２１０およびディスチャージドライバ２２０の構成を示すブロック図である。本実施形態においては、１～２行目および（ｎ－１）～ｎ行目が低負荷領域に相当し、３～（ｎ－２）行目が高負荷領域に相当する。第１の実施形態と同様、ディスチャージドライバ２２０を構成するシフトレジスタ２２１には全ての行に対応して単位回路２が設けられている。スキャンドライバ２１０を構成するシフトレジスタ２１１については、１～２行目に対応する単位回路２および（ｎ－１）～ｎ行目に対応する単位回路２が設けられていない。すなわち、本実施形態においては、表示に寄与しない単位回路２を除くと、シフトレジスタ２１１は、高負荷領域である３～（ｎ－２）行目に対応する単位回路２ｓ（３）～２ｓ（ｎ－２）のみからなる。単位回路２の構成および動作については、第１の実施形態と同様である。

＜２．３ 全体の動作＞
図２０は、本実施形態における全体の動作について説明するための信号波形図である。期間Ｐ２０以前の期間には、第１の実施形態と同様の動作が行われる。なお、期間Ｐ２０には、２系統駆動によって初期化制御線ＤＩＳおよび書き込み制御線ＳＣＡＮが駆動されている。

期間Ｐ２１には、ゲートクロック信号ＧＣＫ１のパルスに基づいて、単位回路２ａ（ｎ－１）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（ｎ－１）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（ｎ－１）として（ｎ－１）行目の初期化制御線に与えられるとともに書き込み制御信号ＳＣＡＮ（ｎ－１）として（ｎ－１）行目の書き込み制御線に与えられる。従って、期間Ｐ２１には、初期化制御信号ＤＩＳ（ｎ－１）および書き込み制御信号ＳＣＡＮ（ｎ－１）のパルスが出力される。

期間Ｐ２２には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（ｎ）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（ｎ）から出力される出力信号ＧＬＯＵＴは、初期化制御信号ＤＩＳ（ｎ）としてｎ行目の初期化制御線に与えられるとともに書き込み制御信号ＳＣＡＮ（ｎ）としてｎ行目の書き込み制御線に与えられる。従って、期間Ｐ２２には、初期化制御信号ＤＩＳ（ｎ）および書き込み制御信号ＳＣＡＮ（ｎ）のパルスが出力される。

以上のようにして、１～２行目の水平走査線については１系統駆動が行われ、３～（ｎ－２）行目の水平走査線については２系統駆動が行われ、（ｎ－１）～ｎ行目の水平走査線については１系統駆動が行われる。このように、第１の実施形態と同様、本実施形態においても、低負荷領域では１系統駆動が行われ、高負荷領域では２系統駆動が行われる。

＜２．４ 効果＞
本実施形態によれば、円形の表示部１０を有する有機ＥＬ表示装置において、第１の実施形態と同様、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。

＜３．第３の実施形態＞
＜３．１ 全体構成＞
本実施形態に係る有機ＥＬ表示装置の表示部１０は、第１の実施形態と同様、半円と矩形とを組み合わせた形状を有している（図２参照）。本実施形態においては、第１の実施形態とは異なり、表示部１０に初期化制御線として第１初期化制御線ＤＩＳａと第２初期化制御線ＤＩＳｂとが配設されている。図２１は、本実施形態における第ｉ行第ｊ列の画素回路１００の構成を示す回路図である。図２１から把握されるように、第１初期化トランジスタＴ１の制御端子は（ｉ－１）行目の第１初期化制御線ＤＩＳａ（ｉ－１）に接続され、第２初期化トランジスタＴ７の制御端子はｉ行目の第２初期化制御線ＤＩＳｂ（ｉ）に接続されている。

図２２は、パネル駆動部２０の内部の機能構成を示す図である。本実施形態においては、パネル駆動部２０には、書き込み制御線ＳＣＡＮを駆動するスキャンドライバ（書き込み制御回路）２１０と、第１初期化制御線ＤＩＳａを駆動する第１ディスチャージドライバ（第１初期化制御回路）２２０ａと、第２初期化制御線ＤＩＳｂを駆動する第２ディスチャージドライバ（第２初期化制御回路）２２０ｂと、発光制御線ＥＭを駆動するエミッションドライバ（発光制御回路）２３０とが含まれている。

以上のような構成において、水平走査線（書き込み制御線ＳＣＡＮ、第１初期化制御線ＤＩＳａ、および第２初期化制御線ＤＩＳｂ）の駆動に関し、高負荷領域では３系統駆動が行われ、低負荷領域では１系統駆動が行われる。なお、本実施形態においては、書き込み制御線ＳＣＡＮと第１初期化制御線ＤＩＳａと第２初期化制御線ＤＩＳｂとが複数種類（３種類）の走査線に相当する。

＜３．２ スキャンドライバおよびディスチャージドライバの構成＞
図２３は、スキャンドライバ２１０およびディスチャージドライバ（第１ディスチャージドライバ２２０ａ、第２ディスチャージドライバ２２０ｂ）の構成を示すブロック図である。スキャンドライバ２１０は、３～ｎ行目に対応する単位回路２ｓ（３）～２ｓ（ｎ）と出力端側のダミー用の単位回路２ｓ（Ｘ）とからなるシフトレジスタ２１１によって構成されている。第１ディスチャージドライバ２２０ａは、入力端側のダミー用の単位回路２ａ（０）と１～ｎ行目に対応する単位回路２ａ（１）～２ａ（ｎ）と出力端側のダミー用の単位回路２ａ（Ｘ）とからなるシフトレジスタ２２１ａによって構成されている。第２ディスチャージドライバ２２０ｂは、３～ｎ行目に対応する単位回路２ｂ（３）～２ｂ（ｎ）と出力端側のダミー用の単位回路２ｂ（Ｘ）とからなるシフトレジスタ２２１ｂによって構成されている。

本実施形態においても、表示部１０内の領域が、水平走査線の負荷が小さい低負荷領域である１～２行目と水平走査線の負荷が大きい高負荷領域である３～ｎ行目とに区分されている。図２３から把握されるように、第１ディスチャージドライバ２２０ａを構成するシフトレジスタ２２１ａには全ての行に対応して単位回路２が設けられているが、スキャンドライバ２１０を構成するシフトレジスタ２１１および第２ディスチャージドライバ２２０ｂを構成するシフトレジスタ２２１ｂには低負荷領域である１～２行目に対応する単位回路２が設けられていない。すなわち、表示に寄与しない単位回路２を除くと、シフトレジスタ２２１ａは低負荷領域である１～２行目に対応する単位回路２ａ（１）～２ａ（２）と高負荷領域である３～ｎ行目に対応する単位回路２ａ（３）～２ａ（ｎ）とからなり、シフトレジスタ２２１ｂは高負荷領域である３～ｎ行目に対応する単位回路２ｂ（３）～２ｂ（ｎ）のみからなり、シフトレジスタ２１１は高負荷領域である３～ｎ行目に対応する単位回路２ｓ（３）～２ｓ（ｎ）のみからなる。

低負荷領域に配設されている水平走査線に着目すると、行ごとに、書き込み制御線ＳＣＡＮと第１初期化制御線ＤＩＳａと第２初期化制御線ＤＩＳｂとが互いに接続されている（図２３参照）。このように、低負荷領域に配設されている水平走査線については、行ごとに、３種類の走査線である３本の走査線（書き込み制御線ＳＣＡＮ、第１初期化制御線ＤＩＳａ、第２初期化制御線ＤＩＳｂ）が互いに接続されている。

シフトレジスタ２２１ａには、ゲートスタートパルス信号ＧＳＰ１とゲートクロック信号ＧＣＫ１，ＧＣＫ２とが与えられる。シフトレジスタ２２１ｂには、ゲートクロック信号ＧＣＫ３，ＧＣＫ４が与えられる。シフトレジスタ２１１には、ゲートクロック信号ＧＣＫ５，ＧＣＫ６が与えられる。

シフトレジスタ２１１に関しては、単位回路２ｓ（３）を１段目と定義すると、次のようにゲートクロック信号ＧＣＫ５，ＧＣＫ６が与えられる。奇数段目の単位回路２には、ゲートクロック信号ＧＣＫ５がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ６がクロック信号ＣＫ２として与えられる。偶数段目の単位回路２には、ゲートクロック信号ＧＣＫ６がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ５がクロック信号ＣＫ２として与えられる。シフトレジスタ２２１ａに関しては、単位回路２ａ（０）を１段目と定義すると、次のようにゲートクロック信号ＧＣＫ１，ＧＣＫ２が与えられる。奇数段目の単位回路２には、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ２として与えられる。偶数段目の単位回路２には、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ２として与えられる。また、シフトレジスタ２２１ａ内の単位回路２ａ（０）には、ゲートスタートパルス信号ＧＳＰ１が与えられる。シフトレジスタ２２１ｂに関しては、単位回路２ｂ（３）を１段目と定義すると、次のようにゲートクロック信号ＧＣＫ３，ＧＣＫ４が与えられる。奇数段目の単位回路２には、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ２として与えられる。偶数段目の単位回路２には、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ２として与えられる。

シフトレジスタ２１１内の単位回路２ｓ（３）～２ｓ（ｎ）から出力される出力信号ＧＬＯＵＴは、書き込み制御信号ＳＣＡＮ（３）～ＳＣＡＮ（ｎ）として３～ｎ行目の書き込み制御線に与えられる。シフトレジスタ２２１ａ内の単位回路２ａ（３）～２ａ（ｎ）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（３）～ＤＩＳａ（ｎ）として３～ｎ行目の第１初期化制御線に与えられる。シフトレジスタ２２１ａ内の単位回路２ａ（１）～２ａ（２）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（１）～ＤＩＳａ（２）として１～２行目の第１初期化制御線に与えられ、第２初期化制御信号ＤＩＳｂ（１）～ＤＩＳｂ（２）として１～２行目の第２初期化制御線に与えられ、書き込み制御信号ＳＣＡＮ（１）～ＳＣＡＮ（２）として１～２行目の書き込み制御線に与えられる。また、シフトレジスタ２２１ａ内の単位回路２ａ（２）から出力される出力信号ＯＵＴは、セット信号ＳＵとして単位回路２ａ（３）に与えられ、スタートパルス信号としてシフトレジスタ２２１ｂに与えられ（セット信号ＳＵとしてシフトレジスタ２２１ｂ内の単位回路２ｂ（３）に与えられ）、スタートパルス信号としてシフトレジスタ２１１に与えられる（セット信号ＳＵとしてシフトレジスタ２１１内の単位回路２ｓ（３）に与えられる）。シフトレジスタ２２１ｂ内の単位回路２ｂ（３）～２ｂ（ｎ）から出力される出力信号ＧＬＯＵＴは、第２初期化制御信号ＤＩＳｂ（３）～ＤＩＳｂ（ｎ）として３～ｎ行目の第２初期化制御線に与えられる。

＜３．３ 全体の動作＞
図２４は、本実施形態における全体の動作について説明するための信号波形図である。ゲートスタートパルス信号ＧＳＰ１のパルス出力後、期間Ｐ３０には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（０）から出力信号ＧＬＯＵＴのパルスが出力される。すなわち、期間Ｐ３０には、ダミー用の第１初期化制御信号ＤＩＳａ（０）のパルスが出力される。

期間Ｐ３１には、ゲートクロック信号ＧＣＫ１のパルスに基づいて、単位回路２ａ（１）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（１）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（１）として１行目の第１初期化制御線に与えられ、第２初期化制御信号ＤＩＳｂ（１）として１行目の第２初期化制御線に与えられ、書き込み制御信号ＳＣＡＮ（１）として１行目の書き込み制御線に与えられる。従って、期間Ｐ３１には、第１初期化制御信号ＤＩＳａ（１）、第２初期化制御信号ＤＩＳｂ（１）、および書き込み制御信号ＳＣＡＮ（１）のパルスが出力される。

期間Ｐ３２には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（２）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（２）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（２）として２行目の第１初期化制御線に与えられ、第２初期化制御信号ＤＩＳｂ（２）として２行目の第２初期化制御線に与えられ、書き込み制御信号ＳＣＡＮ（２）として２行目の書き込み制御線に与えられる。従って、期間Ｐ３２には、第１初期化制御信号ＤＩＳａ（２）、第２初期化制御信号ＤＩＳｂ（２）、および書き込み制御信号ＳＣＡＮ（２）のパルスが出力される。

期間Ｐ３３には、ゲートクロック信号ＧＣＫ１のパルスに基づいて、単位回路２ａ（３）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（３）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（３）として３行目の第１初期化制御線に与えられる。従って、期間Ｐ３３には、第１初期化制御信号ＤＩＳａ（３）のパルスが出力される。また、上述したように、単位回路２ａ（２）から出力された出力信号ＯＵＴは、スタートパルス信号としてシフトレジスタ２２１ｂに与えられる（セット信号ＳＵとしてシフトレジスタ２２１ｂ内の単位回路２ｂ（３）に与えられる）。これにより、期間Ｐ３３には、ゲートクロック信号ＧＣＫ４のパルスに基づいて、単位回路２ｂ（３）から出力信号ＧＬＯＵＴのパルスが出力される。従って、期間Ｐ３３には、第２初期化制御信号ＤＩＳｂ（３）のパルスが出力される。さらに、上述したように、単位回路２ａ（２）から出力された出力信号ＯＵＴは、スタートパルス信号としてシフトレジスタ２１１に与えられる（セット信号ＳＵとしてシフトレジスタ２１１内の単位回路２ｓ（３）に与えられる）。これにより、期間Ｐ３３には、ゲートクロック信号ＧＣＫ６のパルスに基づいて、単位回路２ｓ（３）から出力信号ＧＬＯＵＴのパルスが出力される。従って、期間Ｐ３３には、書き込み制御信号ＳＣＡＮ（３）のパルスが出力される。

期間Ｐ３４には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（４）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（４）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（４）として４行目の第１初期化制御線に与えられる。従って、期間Ｐ３４には、第１初期化制御信号ＤＩＳａ（４）のパルスが出力される。また、期間Ｐ３４には、ゲートクロック信号ＧＣＫ３のパルスに基づいて、単位回路２ｂ（４）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ｂ（４）から出力される出力信号ＧＬＯＵＴは、第２初期化制御信号ＤＩＳｂ（４）として４行目の第２初期化制御線に与えられる。従って、期間Ｐ３４には、第２初期化制御信号ＤＩＳｂ（４）のパルスが出力される。さらに、期間Ｐ３４には、ゲートクロック信号ＧＣＫ５のパルスに基づいて、単位回路２ｓ（４）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ｓ（４）から出力される出力信号ＧＬＯＵＴは、書き込み制御信号ＳＣＡＮ（４）として４行目の書き込み制御線に与えられる。従って、期間Ｐ３４には、書き込み制御信号ＳＣＡＮ（４）のパルスが出力される。

期間Ｐ３５以降の期間には、ゲートクロック信号ＧＣＫ１またはゲートクロック信号ＧＣＫ２のパルスに基づいてシフトレジスタ２２１ａ内の単位回路２から第１初期化制御信号ＤＩＳａのパルスが出力され、ゲートクロック信号ＧＣＫ３またはゲートクロック信号ＧＣＫ４のパルスに基づいてシフトレジスタ２２１ｂ内の単位回路２から第２初期化制御信号ＤＩＳｂのパルスが出力され、ゲートクロック信号ＧＣＫ５またはゲートクロック信号ＧＣＫ６のパルスに基づいてシフトレジスタ２１１内の単位回路２から書き込み制御信号ＳＣＡＮのパルスが出力される。

以上のように、期間Ｐ３１～Ｐ３２には１系統駆動によって第１初期化制御線ＤＩＳａ、第２初期化制御線ＤＩＳｂ、および書き込み制御線ＳＣＡＮが駆動され、期間Ｐ３３以降の期間には３系統駆動によって第１初期化制御線ＤＩＳａ、第２初期化制御線ＤＩＳｂ、および書き込み制御線ＳＣＡＮが駆動される。すなわち、低負荷領域では１系統駆動が行われ、高負荷領域では３系統駆動が行われる。

＜３．４ 効果＞
本実施形態においても、第１の実施形態と同様、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。

＜４．第４の実施形態＞
＜４．１ 全体構成＞
本実施形態に係る有機ＥＬ表示装置の表示部１０は、第２の実施形態と同様、円形の形状を有している（図１８参照）。本実施形態においては、第３の実施形態と同様、表示部１０に初期化制御線として第１初期化制御線ＤＩＳａと第２初期化制御線ＤＩＳｂとが配設されている。従って、画素回路１００についても、第３の実施形態と同様、図２１に示す構成を有している。また、パネル駆動部２０についても、第３の実施形態と同様、図２２に示す構成を有している。以上のような構成において、水平走査線（書き込み制御線ＳＣＡＮ、第１初期化制御線ＤＩＳａ、および第２初期化制御線ＤＩＳｂ）の駆動に関し、高負荷領域では３系統駆動が行われ、低負荷領域では１系統駆動が行われる。なお、第２の実施形態と同様、１～２行目および（ｎ－１）～ｎ行目が低負荷領域に相当し、３～（ｎ－２）行目が高負荷領域に相当する。

＜４．２ スキャンドライバおよびディスチャージドライバの構成＞
図２５は、スキャンドライバ２１０およびディスチャージドライバ（第１ディスチャージドライバ２２０ａ、第２ディスチャージドライバ２２０ｂ）の構成を示すブロック図である。第１ディスチャージドライバ２２０ａを構成するシフトレジスタ２２１ａには全ての行に対応して単位回路２が設けられている。第２ディスチャージドライバ２２０ｂを構成するシフトレジスタ２２１ｂおよびスキャンドライバ２１０を構成するシフトレジスタ２１１については、１～２行目に対応する単位回路２および（ｎ－１）～ｎ行目に対応する単位回路２が設けられていない。すなわち、本実施形態においては、表示に寄与しない単位回路２を除くと、シフトレジスタ２２１ｂは高負荷領域である３～（ｎ－２）行目に対応する単位回路２ｂ（３）～２ｂ（ｎ－２）のみからなり、シフトレジスタ２１１は高負荷領域である３～（ｎ－２）行目に対応する単位回路２ｓ（３）～２ｓ（ｎ－２）のみからなる。

＜４．３ 全体の動作＞
図２６は、本実施形態における全体の動作について説明するための信号波形図である。なお、図２６には、表示部１０の下端部近傍の行が駆動される期間の波形のみを示している。

期間Ｐ４０以前の期間には、第３の実施形態と同様の動作が行われる。なお、期間Ｐ４０には、３系統駆動によって第１初期化制御線ＤＩＳａ、第２初期化制御線ＤＩＳｂ、および書き込み制御線ＳＣＡＮが駆動されている。

期間Ｐ４１には、ゲートクロック信号ＧＣＫ１のパルスに基づいて、単位回路２ａ（ｎ－１）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（ｎ－１）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（ｎ－１）として（ｎ－１）行目の第１初期化制御線に与えられ、第２初期化制御信号ＤＩＳｂ（ｎ－１）として（ｎ－１）行目の第２初期化制御線に与えられ、書き込み制御信号ＳＣＡＮ（ｎ－１）として（ｎ－１）行目の書き込み制御線に与えられる。従って、期間Ｐ４１には、第１初期化制御信号ＤＩＳａ（ｎ－１）、第２初期化制御信号ＤＩＳｂ（ｎ－１）、および書き込み制御信号ＳＣＡＮ（ｎ－１）のパルスが出力される。

期間Ｐ４２には、ゲートクロック信号ＧＣＫ２のパルスに基づいて、単位回路２ａ（ｎ）から出力信号ＧＬＯＵＴのパルスが出力される。単位回路２ａ（ｎ）から出力される出力信号ＧＬＯＵＴは、第１初期化制御信号ＤＩＳａ（ｎ）としてｎ行目の第１初期化制御線に与えられ、第２初期化制御信号ＤＩＳｂ（ｎ）としてｎ行目の第２初期化制御線に与えられ、書き込み制御信号ＳＣＡＮ（ｎ）としてｎ行目の書き込み制御線に与えられる。従って、期間Ｐ４２には、第１初期化制御信号ＤＩＳａ（ｎ）、第２初期化制御信号ＤＩＳｂ（ｎ）、および書き込み制御信号ＳＣＡＮ（ｎ）のパルスが出力される。

以上のようにして、１～２行目の水平走査線については１系統駆動が行われ、３～（ｎ－２）行目の水平走査線については３系統駆動が行われ、（ｎ－１）～ｎ行目の水平走査線については１系統駆動が行われる。このように、第３の実施形態と同様、低負荷領域では１系統駆動が行われ、高負荷領域では３系統駆動が行われる。

＜４．４ 効果＞
本実施形態によれば、第２の実施形態と同様、円形の表示部１０を有する有機ＥＬ表示装置において、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。

＜５．その他＞
上記各実施形態および上記各変形例では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されず、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも本発明を適用することができる。また、表示部の形状として半円と矩形とを組み合わせた形状（図２参照）や円形の形状（図１８参照）を例示したが、それら以外の非矩形の形状の表示部を有する表示装置にも本発明を適用することができる。

２，２ａ，２ｂ，２ｓ…単位回路
１０…表示部
２０…パネル駆動部
１００…画素回路
２１０…スキャンドライバ（書き込み制御回路）
２２０…ディスチャージドライバ（初期化制御回路）
２２０ａ…第１ディスチャージドライバ（第１初期化制御回路）
２２０ｂ…第２ディスチャージドライバ（第２初期化制御回路）
２３０…エミッションドライバ（発光制御回路）
ＳＣＡＮ…書き込み制御線，書き込み制御信号
ＤＩＳ…初期化制御線，初期化制御信号
ＤＩＳａ…第１初期化制御線，第１初期化制御信号
ＤＩＳｂ…第２初期化制御線，第２初期化制御信号
ＥＭ…発光制御線，発光制御信号
ＧＬＯＵＴ，ＯＵＴ…単位回路からの出力信号
Ｌ１…有機ＥＬ素子
Ｔ１…第１初期化トランジスタ
Ｔ２…閾値電圧補償トランジスタ
Ｔ３…書き込み制御トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給制御トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ

Claims (14)

1. 水平走査線として複数種類の走査線が配設された非矩形の表示部と、前記複数種類の走査線をそれぞれ駆動する複数の走査駆動回路とを備えた表示装置であって、
   前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの１つによって駆動され、
   前記複数種類の走査線は、書き込み制御線と初期化制御線であることを特徴とする、表示装置。
2. 前記複数の走査駆動回路は、書き込み制御回路と初期化制御回路とを含み、
   前記表示部は、それぞれが前記書き込み制御線と前記初期化制御線とに接続された複数の画素回路を含み、
   各画素回路は、
   ハイレベル電源電圧を供給する第１電源線とローレベル電源電圧を供給する第２電源線との間に設けられ、前記第１電源線側の第１端子と前記第２電源線側の第２端子とを有する、電流によって駆動される表示素子と、
   制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
   一端が前記駆動トランジスタの制御端子に接続され、他端が前記第１電源線に接続されたキャパシタと
   前記書き込み制御線に接続された制御端子と、データ信号を供給するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
   前記書き込み制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
   前記初期化制御線に接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、初期化電圧を供給する初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
   を含み、
   前記高負荷領域に配設されている前記書き込み制御線は、前記書き込み制御回路によって駆動され、
   前記高負荷領域に配設されている前記初期化制御線は、前記初期化制御回路によって駆動され、
   前記低負荷領域に配設されている前記書き込み制御線と前記低負荷領域に配設されている前記初期化制御線とは、前記書き込み制御回路および前記初期化制御回路のうちのいずれか一方によって駆動されることを特徴とする、請求項１に記載の表示装置。
3. 水平走査線として複数種類の走査線が配設された非矩形の表示部と、前記複数種類の走査線をそれぞれ駆動する複数の走査駆動回路とを備えた表示装置であって、
   前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの１つによって駆動され、
   前記複数種類の走査線は、書き込み制御線と第１初期化制御線と第２初期化制御線であることを特徴とする、表示装置。
4. 前記複数の走査駆動回路は、書き込み制御回路と第１初期化制御回路と第２初期化制御回路とを含み、
   前記表示部は、それぞれが前記書き込み制御線と前記第１初期化制御線と前記第２初期化制御線とに接続された複数の画素回路を含み、
   各画素回路は、
   ハイレベル電源電圧を供給する第１電源線とローレベル電源電圧を供給する第２電源線との間に設けられ、前記第１電源線側の第１端子と前記第２電源線側の第２端子とを有する、電流によって駆動される表示素子と、
   制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
   一端が前記駆動トランジスタの制御端子に接続され、他端が前記第１電源線に接続されたキャパシタと
   前記書き込み制御線に接続された制御端子と、データ信号を供給するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
   前記書き込み制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
   前記第１初期化制御線に接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、初期化電圧を供給する初期化電源線に接続された第２導通端子とを有する第１初期化トランジスタと、
   前記第２初期化制御線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する第２初期化トランジスタと
   を含み、
   前記高負荷領域に配設されている前記書き込み制御線は、前記書き込み制御回路によって駆動され、
   前記高負荷領域に配設されている前記第１初期化制御線は、前記第１初期化制御回路によって駆動され、
   前記高負荷領域に配設されている前記第２初期化制御線は、前記第２初期化制御回路によって駆動され、
   前記低負荷領域に配設されている前記書き込み制御線と前記低負荷領域に配設されている前記第１初期化制御線と前記低負荷領域に配設されている前記第２初期化制御線とは、前記書き込み制御回路および前記第１初期化制御回路および前記第２初期化制御回路のうちのいずれか１つによって駆動されることを特徴とする、請求項３に記載の表示装置。
5. 前記表示部には、前記表示素子の発光を制御するための発光制御線が配設され、
   各画素回路は、
   前記発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
   前記発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと
   を含むことを特徴とする、請求項２または４に記載の表示装置。
6. 各走査駆動回路は、シフトレジスタによって構成され、
   前記低負荷領域に配設されている走査線を駆動する走査駆動回路を構成するシフトレジスタは、表示に寄与しない単位回路を除くと、前記低負荷領域に配設されている走査線に対応する単位回路および前記高負荷領域に配設されている走査線に対応する単位回路からなり、
   前記高負荷領域に配設されている走査線のみを駆動する走査駆動回路を構成するシフトレジスタは、表示に寄与しない単位回路を除くと、前記高負荷領域に配設されている走査線に対応する単位回路のみからなることを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
7. 前記高負荷領域に配設されている走査線のみを駆動する走査駆動回路を構成するシフトレジスタには、前記低負荷領域に配設されている走査線を駆動する走査駆動回路を構成するシフトレジスタに含まれる単位回路の１つからの出力信号がスタートパルス信号として与えられることを特徴とする、請求項６に記載の表示装置。
8. 前記シフトレジスタに含まれる各単位回路からの出力信号は、対応する走査線と次段の単位回路とに与えられ、
   前記低負荷領域に配設されている走査線を駆動する走査駆動回路を構成するシフトレジスタに関し、
   前記高負荷領域に配設されている走査線に対応する各単位回路には、対応する走査線に前記出力信号を出力する出力端子と次段の単位回路に前記出力信号を出力する出力端子とが設けられ、
   前記低負荷領域に配設されている走査線に対応する各単位回路には、対応する走査線と次段の単位回路とに前記出力信号を出力する１つだけの出力端子が設けられていることを特徴とする、請求項６または７に記載の表示装置。
9. 前記複数の走査駆動回路は、書き込み制御回路と初期化制御回路とを含み、
   前記高負荷領域に配設されている前記書き込み制御線は、前記書き込み制御回路によって駆動され、
   前記高負荷領域に配設されている前記初期化制御線は、前記初期化制御回路によって駆動され、
   前記低負荷領域に配設されている前記書き込み制御線と前記低負荷領域に配設されている前記初期化制御線とは、前記書き込み制御回路によって駆動され、
   前記書き込み制御回路および前記初期化制御回路は、シフトレジスタによって構成され、
   前記書き込み制御回路を構成するシフトレジスタと前記初期化制御回路を構成するシフトレジスタとには、異なる波形のスタートパルス信号が与えられることを特徴とする、請求項１に記載の表示装置。
10. 前記表示部は、半円と矩形とを組み合わせた形状を有し、
    前記半円の頂点は、前記半円の直線部の中心を基準として垂直走査方向に延びる直線上に位置し、
    前記表示部内の領域のうち前記半円の頂点近傍の領域が前記低負荷領域に区分されることを特徴とする、請求項１から９までのいずれか１項に記載の表示装置。
11. 前記表示部は、円形の形状を有し、
    前記表示部内の領域のうち前記表示部の中心を基準とする垂直走査方向についての一端部近傍および他端部近傍が前記低負荷領域に区分されることを特徴とする、請求項１から９までのいずれか１項に記載の表示装置。
12. 前記高負荷領域に配設されている前記複数種類の走査線は、前記表示部の一端側および他端側の双方から駆動され、
    前記低負荷領域に配設されている前記複数種類の走査線は、前記表示部の一端側および他端側の一方のみから駆動されることを特徴とする、請求項１から１１までのいずれか１項に記載の表示装置。
13. 水平走査線として複数種類の走査線が配設された非矩形の表示部を備えた表示装置の駆動方法であって、
    前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの１つによって駆動する低負荷領域駆動ステップと、
    前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
    を含み、
    前記複数種類の走査線は、書き込み制御線と初期化制御線であることを特徴とする、駆動方法。
14. 水平走査線として複数種類の走査線が配設された非矩形の表示部を備えた表示装置の駆動方法であって、
    前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの１つによって駆動する低負荷領域駆動ステップと、
    前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
    を含み、
    前記複数種類の走査線は、書き込み制御線と第１初期化制御線と第２初期化制御線であることを特徴とする、駆動方法。

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