JP7366151B2 - 表示装置およびその駆動方法 - Google Patents
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Description
前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの1つによって駆動され、
前記複数種類の走査線は、書き込み制御線と初期化制御線である。
本開示の他のいくつかの実施形態に係る表示装置は、水平走査線として複数種類の走査線が配設された非矩形の表示部と、前記複数種類の走査線をそれぞれ駆動する複数の走査駆動回路とを備えた表示装置であって、
前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの1つによって駆動され、
前記複数種類の走査線は、書き込み制御線と第1初期化制御線と第2初期化制御線である。
前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの1つによって駆動する低負荷領域駆動ステップと、
前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
を含み、
前記複数種類の走査線は、書き込み制御線と初期化制御線である。
本開示の他のいくつかの実施形態に係る(表示装置の)駆動方法は、水平走査線として複数種類の走査線が配設された非矩形の表示部を備えた表示装置の駆動方法であって、
前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの1つによって駆動する低負荷領域駆動ステップと、
前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
を含み、
前記複数種類の走査線は、書き込み制御線と第1初期化制御線と第2初期化制御線である。
近年、有機EL表示装置のパネルの大型化や高精細化が顕著である。それ故、従来に比べて、表示部に配設されている水平走査線の負荷は顕著に大きくなっている。そこで、水平走査線を複数系統のドライバで駆動することが考えられる。なお、以下においては、水平走査線を1系統のドライバで駆動する方式を「1系統駆動」といい、水平走査線を2系統のドライバで駆動する方式を「2系統駆動」といい、水平走査線を3系統のドライバで駆動する方式を「3系統駆動」という。また、水平走査線を2系統以上のドライバで駆動する方式を総称して「複数系統駆動」という。
<1.1 全体構成>
図2は、第1の実施形態における有機EL表示装置の概略平面図である。図2には、この有機EL表示装置の表示部10とパネル駆動部20を示している。本実施形態においては、表示部10は、図27に示した表示部90と同様、半円形の部分と矩形の部分とによって構成されている。すなわち、表示部10は、半円と矩形とを組み合わせた形状を有している。図2から把握されるように、半円の頂点11は、半円の直線部12の中心13を基準として垂直走査方向に延びる直線14上に位置している。
次に、表示部10内の画素回路100の構成について説明する。図6は、第i行第j列の画素回路100の構成を示す回路図である。この画素回路100は、表示素子(電流によって駆動される表示素子)としての1個の有機EL素子(有機発光ダイオード)L1と、7個のトランジスタ(典型的には薄膜トランジスタ)T1~T7(第1初期化トランジスタT1、閾値電圧補償トランジスタT2、書き込み制御トランジスタT3、駆動トランジスタT4、電源供給制御トランジスタT5、発光制御トランジスタT6、第2初期化トランジスタT7)と、1個の保持キャパシタCaとを含んでいる。保持キャパシタCaは、2つの電極(第1電極および第2電極)からなる容量素子である。トランジスタT1~T7は、Pチャネル型のトランジスタである。第1初期化トランジスタT1および閾値電圧補償トランジスタT2は、2個の制御端子(ゲート端子)を有するダブルゲートトランジスタである。
<1.3.1 シフトレジスタ>
図1は、スキャンドライバ210およびディスチャージドライバ220の構成を示すブロック図である。スキャンドライバ210およびディスチャージドライバ220は、それぞれ、複数段からなるシフトレジスタによって構成されている。なお、以下においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。スキャンドライバ210は、詳しくは、3~n行目に対応する単位回路2s(3)~2s(n)と出力端側のダミー用の単位回路2s(X)とからなるシフトレジスタ211によって構成されている。ディスチャージドライバ220は、詳しくは、入力端側のダミー用の単位回路2a(0)と1~n行目に対応する単位回路2a(1)~2a(n)と出力端側のダミー用の単位回路2a(X)とからなるシフトレジスタ221によって構成されている。ダミー用の単位回路は、表示には直接的には寄与しない単位回路である。なお、以下において、不特定の単位回路に言及する際には、単位回路に符号2を付す。
図8は、本実施形態における単位回路2の一構成例を示す回路図である。図8に示すように、単位回路2は、9個のトランジスタM1~M9と2個のキャパシタC1,C2と1個の抵抗器R1を備えている。トランジスタM1~M9はPチャネル型のトランジスタである。単位回路2は、また、ゲートハイ電位VGHを供給する第1定電位線に接続された入力端子およびゲートロー電位VGLを供給する第2定電位線に接続された入力端子のほか、4個の入力端子21~24および2個の出力端子28,29を有している。図8では、セット信号SUを受け取るための入力端子に符号21を付し、クロック信号CK1を受け取るための入力端子に符号22を付し、クロック信号CK2を受け取るための入力端子に符号23を付し、初期化信号INITBを受け取るための入力端子に符号24を付し、出力信号GLOUTを出力するための出力端子に符号28を付し、出力信号OUTを出力するための出力端子に符号29を付している。なお、以下においては、出力信号GLOUTを出力するための出力端子を「第1出力端子」といい、出力信号OUTを出力するための出力端子を「第2出力端子」という。
<1.4.1 単位回路の動作>
図9を参照しつつ、単位回路2の動作について説明する。なお、時点t3~時点t4の期間がこの単位回路2から出力信号GLOUTおよび出力信号OUTのパルスが出力されるべき期間であると仮定する。
単位回路2の動作を踏まえ、図10を参照しつつ、全体の動作について説明する。なお、図10に関し、ゲートクロック信号GCK1~GCK4のパルスのうち数値等を付したパルスは、単位回路2からの書き込み制御信号SCANや初期化制御信号DISのパルスの出力に直接的に寄与しているパルスである。例えば、ゲートクロック信号GCK1のパルスのうち数値「3」を付したパルスは初期化制御信号DIS(3)のパルスの出力に寄与するパルスであり、ゲートクロック信号GCK3のパルスのうち数値「4」を付したパルスは書き込み制御信号SCAN(4)のパルスの出力に寄与するパルスであり、ゲートクロック信号GCK1のパルスのうち数値「1」を付したパルスは初期化制御信号DIS(1)および書き込み制御信号SCAN(1)のパルスの出力に寄与するパルスである。また、データ信号Dの欄の数値等は、データ信号Dが何行目のデータに相当するのかを示している。
本実施形態によれば、有機EL表示装置の表示部10は非矩形の形状を有している。そして、高負荷領域に配設されている書き込み制御線SCANおよび高負荷領域に配設されている初期化制御線DISはスキャンドライバ210およびディスチャージドライバ220によってそれぞれ駆動され、低負荷領域に配設されている書き込み制御線SCANおよび低負荷領域に配設されている初期化制御線DISはいずれもディスチャージドライバ220によって駆動される。このように、低負荷領域に配設されている水平走査線については、各行に着目すると、2つの水平走査線(書き込み制御線SCANおよび初期化制御線DIS)が1つのドライバによって駆動される。このため、低負荷領域に配設されている水平走査線に与えられる制御信号の急峻な波形変化が抑制される。その結果、低負荷領域と高負荷領域との間での制御信号の波形変化についての遅延差が従来よりも小さくなり、低負荷領域と高負荷領域との間の輝度差の発生が抑制される。以上のように、本実施形態によれば、非矩形の表示部10を有する有機EL表示装置において、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。
以下、第1の実施形態の変形例について説明する。
図11は、第1の実施形態の第1の変形例におけるスキャンドライバ210およびディスチャージドライバ220の構成を示すブロック図である。第1の実施形態においては、スキャンドライバ210を構成するシフトレジスタ211に、低負荷領域である1~2行目に対応する単位回路2が設けられていなかった。これに対して、本変形例においては、図11から把握されるように、ディスチャージドライバ220を構成するシフトレジスタ221に、低負荷領域である1~2行目に対応する単位回路2が設けられていない。
第1の実施形態においては、シフトレジスタを構成する全ての単位回路2に2つの出力端子28,29が設けられていた(図1,図8参照)。これに対して、本変形例においては、1系統駆動に対応する単位回路2については、1つの出力端子のみが設けられる。これについて、以下に説明する。
第1の実施形態においては、全ての書き込み制御線SCANおよび全ての初期化制御線DISは、表示部10の一端側および他端側の双方から駆動されていた。これに対して、本変形例においては、高負荷領域に配設されている書き込み制御線SCANおよび初期化制御線DISは表示部10の一端側および他端側の双方から駆動され、低負荷領域に配設されている書き込み制御線SCANおよび初期化制御線DISは表示部10の一端側および他端側の一方のみから駆動される。
図16は、第1の実施形態の第4の変形例における全体の動作について説明するための信号波形図である。本変形例においては、ゲートスタートパルス信号GSP1のパルス幅が第1の実施形態よりも長くなっている。そのため、書き込み制御線および初期化制御線の1回の駆動の際に、書き込み制御信号SCANおよび初期化制御信号DISのパルスがそれぞれ3回発生している。なお、スキャンドライバ210およびディスチャージドライバ220の構成については第1の実施形態と同様である(図1参照)。
第1の実施形態においては、図6に示した構成の画素回路100が用いられていた。これに対して、本変形例においては、図17に示す構成の画素回路100が用いられる。このような構成の画素回路100が用いられる場合にも、水平走査線(書き込み制御線SCANおよび初期化制御線DIS)の駆動に関して、高負荷領域では2系統駆動を行って低負荷領域では1系統駆動を行うという方式を採用することができる。
第1~第4の変形例については、それぞれ、他の実施形態や他の変形例にも適用することができる。第5の変形例については、第2の実施形態や他の変形例にも適用することができる。
<2.1 全体構成>
図18は、第2の実施形態における有機EL表示装置の概略平面図である。本実施形態においては、表示部10は、図28に示した表示部90と同様、円形の形状を有している。図18において符号94,96を付した領域が低負荷領域に相当する。すなわち、本実施形態においては、表示部10内の領域のうち表示部10の中心を基準とする垂直走査方向についての一端部近傍および他端部近傍が低負荷領域に区分されている。そして、これら低負荷領域では1系統駆動が行われ、それ以外の領域(すなわち、高負荷領域)では2系統駆動が行われる。従って、表示部10の左方についても、表示部10の右方についても、上方側および下方側の双方に1系統駆動に対応する構成要素が存在している部分61がある。
図19は、スキャンドライバ210およびディスチャージドライバ220の構成を示すブロック図である。本実施形態においては、1~2行目および(n-1)~n行目が低負荷領域に相当し、3~(n-2)行目が高負荷領域に相当する。第1の実施形態と同様、ディスチャージドライバ220を構成するシフトレジスタ221には全ての行に対応して単位回路2が設けられている。スキャンドライバ210を構成するシフトレジスタ211については、1~2行目に対応する単位回路2および(n-1)~n行目に対応する単位回路2が設けられていない。すなわち、本実施形態においては、表示に寄与しない単位回路2を除くと、シフトレジスタ211は、高負荷領域である3~(n-2)行目に対応する単位回路2s(3)~2s(n-2)のみからなる。単位回路2の構成および動作については、第1の実施形態と同様である。
図20は、本実施形態における全体の動作について説明するための信号波形図である。期間P20以前の期間には、第1の実施形態と同様の動作が行われる。なお、期間P20には、2系統駆動によって初期化制御線DISおよび書き込み制御線SCANが駆動されている。
本実施形態によれば、円形の表示部10を有する有機EL表示装置において、第1の実施形態と同様、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。
<3.1 全体構成>
本実施形態に係る有機EL表示装置の表示部10は、第1の実施形態と同様、半円と矩形とを組み合わせた形状を有している(図2参照)。本実施形態においては、第1の実施形態とは異なり、表示部10に初期化制御線として第1初期化制御線DISaと第2初期化制御線DISbとが配設されている。図21は、本実施形態における第i行第j列の画素回路100の構成を示す回路図である。図21から把握されるように、第1初期化トランジスタT1の制御端子は(i-1)行目の第1初期化制御線DISa(i-1)に接続され、第2初期化トランジスタT7の制御端子はi行目の第2初期化制御線DISb(i)に接続されている。
図23は、スキャンドライバ210およびディスチャージドライバ(第1ディスチャージドライバ220a、第2ディスチャージドライバ220b)の構成を示すブロック図である。スキャンドライバ210は、3~n行目に対応する単位回路2s(3)~2s(n)と出力端側のダミー用の単位回路2s(X)とからなるシフトレジスタ211によって構成されている。第1ディスチャージドライバ220aは、入力端側のダミー用の単位回路2a(0)と1~n行目に対応する単位回路2a(1)~2a(n)と出力端側のダミー用の単位回路2a(X)とからなるシフトレジスタ221aによって構成されている。第2ディスチャージドライバ220bは、3~n行目に対応する単位回路2b(3)~2b(n)と出力端側のダミー用の単位回路2b(X)とからなるシフトレジスタ221bによって構成されている。
図24は、本実施形態における全体の動作について説明するための信号波形図である。ゲートスタートパルス信号GSP1のパルス出力後、期間P30には、ゲートクロック信号GCK2のパルスに基づいて、単位回路2a(0)から出力信号GLOUTのパルスが出力される。すなわち、期間P30には、ダミー用の第1初期化制御信号DISa(0)のパルスが出力される。
本実施形態においても、第1の実施形態と同様、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。
<4.1 全体構成>
本実施形態に係る有機EL表示装置の表示部10は、第2の実施形態と同様、円形の形状を有している(図18参照)。本実施形態においては、第3の実施形態と同様、表示部10に初期化制御線として第1初期化制御線DISaと第2初期化制御線DISbとが配設されている。従って、画素回路100についても、第3の実施形態と同様、図21に示す構成を有している。また、パネル駆動部20についても、第3の実施形態と同様、図22に示す構成を有している。以上のような構成において、水平走査線(書き込み制御線SCAN、第1初期化制御線DISa、および第2初期化制御線DISb)の駆動に関し、高負荷領域では3系統駆動が行われ、低負荷領域では1系統駆動が行われる。なお、第2の実施形態と同様、1~2行目および(n-1)~n行目が低負荷領域に相当し、3~(n-2)行目が高負荷領域に相当する。
図25は、スキャンドライバ210およびディスチャージドライバ(第1ディスチャージドライバ220a、第2ディスチャージドライバ220b)の構成を示すブロック図である。第1ディスチャージドライバ220aを構成するシフトレジスタ221aには全ての行に対応して単位回路2が設けられている。第2ディスチャージドライバ220bを構成するシフトレジスタ221bおよびスキャンドライバ210を構成するシフトレジスタ211については、1~2行目に対応する単位回路2および(n-1)~n行目に対応する単位回路2が設けられていない。すなわち、本実施形態においては、表示に寄与しない単位回路2を除くと、シフトレジスタ221bは高負荷領域である3~(n-2)行目に対応する単位回路2b(3)~2b(n-2)のみからなり、シフトレジスタ211は高負荷領域である3~(n-2)行目に対応する単位回路2s(3)~2s(n-2)のみからなる。
図26は、本実施形態における全体の動作について説明するための信号波形図である。なお、図26には、表示部10の下端部近傍の行が駆動される期間の波形のみを示している。
本実施形態によれば、第2の実施形態と同様、円形の表示部10を有する有機EL表示装置において、低負荷領域と高負荷領域との間の輝度差の発生を抑制することが可能となる。
上記各実施形態および上記各変形例では有機EL表示装置を例に挙げて説明したが、これには限定されず、無機EL表示装置、QLED表示装置などにも本発明を適用することができる。また、表示部の形状として半円と矩形とを組み合わせた形状(図2参照)や円形の形状(図18参照)を例示したが、それら以外の非矩形の形状の表示部を有する表示装置にも本発明を適用することができる。
10…表示部
20…パネル駆動部
100…画素回路
210…スキャンドライバ(書き込み制御回路)
220…ディスチャージドライバ(初期化制御回路)
220a…第1ディスチャージドライバ(第1初期化制御回路)
220b…第2ディスチャージドライバ(第2初期化制御回路)
230…エミッションドライバ(発光制御回路)
SCAN…書き込み制御線,書き込み制御信号
DIS…初期化制御線,初期化制御信号
DISa…第1初期化制御線,第1初期化制御信号
DISb…第2初期化制御線,第2初期化制御信号
EM…発光制御線,発光制御信号
GLOUT,OUT…単位回路からの出力信号
L1…有機EL素子
T1…第1初期化トランジスタ
T2…閾値電圧補償トランジスタ
T3…書き込み制御トランジスタ
T4…駆動トランジスタ
T5…電源供給制御トランジスタ
T6…発光制御トランジスタ
T7…第2初期化トランジスタ
Claims (14)
- 水平走査線として複数種類の走査線が配設された非矩形の表示部と、前記複数種類の走査線をそれぞれ駆動する複数の走査駆動回路とを備えた表示装置であって、
前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの1つによって駆動され、
前記複数種類の走査線は、書き込み制御線と初期化制御線であることを特徴とする、表示装置。 - 前記複数の走査駆動回路は、書き込み制御回路と初期化制御回路とを含み、
前記表示部は、それぞれが前記書き込み制御線と前記初期化制御線とに接続された複数の画素回路を含み、
各画素回路は、
ハイレベル電源電圧を供給する第1電源線とローレベル電源電圧を供給する第2電源線との間に設けられ、前記第1電源線側の第1端子と前記第2電源線側の第2端子とを有する、電流によって駆動される表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続され、他端が前記第1電源線に接続されたキャパシタと
前記書き込み制御線に接続された制御端子と、データ信号を供給するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
前記書き込み制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
前記初期化制御線に接続された制御端子と、前記駆動トランジスタの制御端子に接続された第1導通端子と、初期化電圧を供給する初期化電源線に接続された第2導通端子とを有する初期化トランジスタと
を含み、
前記高負荷領域に配設されている前記書き込み制御線は、前記書き込み制御回路によって駆動され、
前記高負荷領域に配設されている前記初期化制御線は、前記初期化制御回路によって駆動され、
前記低負荷領域に配設されている前記書き込み制御線と前記低負荷領域に配設されている前記初期化制御線とは、前記書き込み制御回路および前記初期化制御回路のうちのいずれか一方によって駆動されることを特徴とする、請求項1に記載の表示装置。 - 水平走査線として複数種類の走査線が配設された非矩形の表示部と、前記複数種類の走査線をそれぞれ駆動する複数の走査駆動回路とを備えた表示装置であって、
前記表示部内の領域が前記水平走査線の負荷が大きい高負荷領域と前記水平走査線の負荷が小さい低負荷領域とに区分され、前記高負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路によってそれぞれ駆動され、前記低負荷領域に配設されている前記複数種類の走査線は前記複数の走査駆動回路のうちの1つによって駆動され、
前記複数種類の走査線は、書き込み制御線と第1初期化制御線と第2初期化制御線であることを特徴とする、表示装置。 - 前記複数の走査駆動回路は、書き込み制御回路と第1初期化制御回路と第2初期化制御回路とを含み、
前記表示部は、それぞれが前記書き込み制御線と前記第1初期化制御線と前記第2初期化制御線とに接続された複数の画素回路を含み、
各画素回路は、
ハイレベル電源電圧を供給する第1電源線とローレベル電源電圧を供給する第2電源線との間に設けられ、前記第1電源線側の第1端子と前記第2電源線側の第2端子とを有する、電流によって駆動される表示素子と、
制御端子と第1導通端子と第2導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
一端が前記駆動トランジスタの制御端子に接続され、他端が前記第1電源線に接続されたキャパシタと
前記書き込み制御線に接続された制御端子と、データ信号を供給するデータ信号線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する書き込み制御トランジスタと、
前記書き込み制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記駆動トランジスタの制御端子に接続された第2導通端子とを有する閾値電圧補償トランジスタと、
前記第1初期化制御線に接続された制御端子と、前記駆動トランジスタの制御端子に接続された第1導通端子と、初期化電圧を供給する初期化電源線に接続された第2導通端子とを有する第1初期化トランジスタと、
前記第2初期化制御線に接続された制御端子と、前記表示素子の第1端子に接続された第1導通端子と、前記初期化電源線に接続された第2導通端子とを有する第2初期化トランジスタと
を含み、
前記高負荷領域に配設されている前記書き込み制御線は、前記書き込み制御回路によって駆動され、
前記高負荷領域に配設されている前記第1初期化制御線は、前記第1初期化制御回路によって駆動され、
前記高負荷領域に配設されている前記第2初期化制御線は、前記第2初期化制御回路によって駆動され、
前記低負荷領域に配設されている前記書き込み制御線と前記低負荷領域に配設されている前記第1初期化制御線と前記低負荷領域に配設されている前記第2初期化制御線とは、前記書き込み制御回路および前記第1初期化制御回路および前記第2初期化制御回路のうちのいずれか1つによって駆動されることを特徴とする、請求項3に記載の表示装置。 - 前記表示部には、前記表示素子の発光を制御するための発光制御線が配設され、
各画素回路は、
前記発光制御線に接続された制御端子と、前記第1電源線に接続された第1導通端子と、前記駆動トランジスタの第1導通端子に接続された第2導通端子とを有する電源供給制御トランジスタと、
前記発光制御線に接続された制御端子と、前記駆動トランジスタの第2導通端子に接続された第1導通端子と、前記表示素子の第1端子に接続された第2導通端子とを有する発光制御トランジスタと
を含むことを特徴とする、請求項2または4に記載の表示装置。 - 各走査駆動回路は、シフトレジスタによって構成され、
前記低負荷領域に配設されている走査線を駆動する走査駆動回路を構成するシフトレジスタは、表示に寄与しない単位回路を除くと、前記低負荷領域に配設されている走査線に対応する単位回路および前記高負荷領域に配設されている走査線に対応する単位回路からなり、
前記高負荷領域に配設されている走査線のみを駆動する走査駆動回路を構成するシフトレジスタは、表示に寄与しない単位回路を除くと、前記高負荷領域に配設されている走査線に対応する単位回路のみからなることを特徴とする、請求項1から5までのいずれか1項に記載の表示装置。 - 前記高負荷領域に配設されている走査線のみを駆動する走査駆動回路を構成するシフトレジスタには、前記低負荷領域に配設されている走査線を駆動する走査駆動回路を構成するシフトレジスタに含まれる単位回路の1つからの出力信号がスタートパルス信号として与えられることを特徴とする、請求項6に記載の表示装置。
- 前記シフトレジスタに含まれる各単位回路からの出力信号は、対応する走査線と次段の単位回路とに与えられ、
前記低負荷領域に配設されている走査線を駆動する走査駆動回路を構成するシフトレジスタに関し、
前記高負荷領域に配設されている走査線に対応する各単位回路には、対応する走査線に前記出力信号を出力する出力端子と次段の単位回路に前記出力信号を出力する出力端子とが設けられ、
前記低負荷領域に配設されている走査線に対応する各単位回路には、対応する走査線と次段の単位回路とに前記出力信号を出力する1つだけの出力端子が設けられていることを特徴とする、請求項6または7に記載の表示装置。 - 前記複数の走査駆動回路は、書き込み制御回路と初期化制御回路とを含み、
前記高負荷領域に配設されている前記書き込み制御線は、前記書き込み制御回路によって駆動され、
前記高負荷領域に配設されている前記初期化制御線は、前記初期化制御回路によって駆動され、
前記低負荷領域に配設されている前記書き込み制御線と前記低負荷領域に配設されている前記初期化制御線とは、前記書き込み制御回路によって駆動され、
前記書き込み制御回路および前記初期化制御回路は、シフトレジスタによって構成され、
前記書き込み制御回路を構成するシフトレジスタと前記初期化制御回路を構成するシフトレジスタとには、異なる波形のスタートパルス信号が与えられることを特徴とする、請求項1に記載の表示装置。 - 前記表示部は、半円と矩形とを組み合わせた形状を有し、
前記半円の頂点は、前記半円の直線部の中心を基準として垂直走査方向に延びる直線上に位置し、
前記表示部内の領域のうち前記半円の頂点近傍の領域が前記低負荷領域に区分されることを特徴とする、請求項1から9までのいずれか1項に記載の表示装置。 - 前記表示部は、円形の形状を有し、
前記表示部内の領域のうち前記表示部の中心を基準とする垂直走査方向についての一端部近傍および他端部近傍が前記低負荷領域に区分されることを特徴とする、請求項1から9までのいずれか1項に記載の表示装置。 - 前記高負荷領域に配設されている前記複数種類の走査線は、前記表示部の一端側および他端側の双方から駆動され、
前記低負荷領域に配設されている前記複数種類の走査線は、前記表示部の一端側および他端側の一方のみから駆動されることを特徴とする、請求項1から11までのいずれか1項に記載の表示装置。 - 水平走査線として複数種類の走査線が配設された非矩形の表示部を備えた表示装置の駆動方法であって、
前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの1つによって駆動する低負荷領域駆動ステップと、
前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
を含み、
前記複数種類の走査線は、書き込み制御線と初期化制御線であることを特徴とする、駆動方法。 - 水平走査線として複数種類の走査線が配設された非矩形の表示部を備えた表示装置の駆動方法であって、
前記表示部内の領域のうちの前記水平走査線の負荷が小さい低負荷領域に配設されている前記複数種類の走査線を複数の走査駆動回路のうちの1つによって駆動する低負荷領域駆動ステップと、
前記表示部内の領域のうちの前記水平走査線の負荷が大きい高負荷領域に配設されている前記複数種類の走査線を前記複数の走査駆動回路によってそれぞれ駆動する高負荷領域駆動ステップと
を含み、
前記複数種類の走査線は、書き込み制御線と第1初期化制御線と第2初期化制御線であることを特徴とする、駆動方法。
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