JP7360204B2 - 積層半導体の製造方法 - Google Patents

積層半導体の製造方法 Download PDF

Info

Publication number
JP7360204B2
JP7360204B2 JP2021551002A JP2021551002A JP7360204B2 JP 7360204 B2 JP7360204 B2 JP 7360204B2 JP 2021551002 A JP2021551002 A JP 2021551002A JP 2021551002 A JP2021551002 A JP 2021551002A JP 7360204 B2 JP7360204 B2 JP 7360204B2
Authority
JP
Japan
Prior art keywords
memory
bodies
logic
chip
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021551002A
Other languages
English (en)
Other versions
JPWO2021070281A1 (ja
Inventor
一彦 梶谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ultramemory Inc
Original Assignee
Ultramemory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ultramemory Inc filed Critical Ultramemory Inc
Publication of JPWO2021070281A1 publication Critical patent/JPWO2021070281A1/ja
Priority to JP2023083650A priority Critical patent/JP2023101602A/ja
Priority to JP2023083649A priority patent/JP7493276B2/ja
Application granted granted Critical
Publication of JP7360204B2 publication Critical patent/JP7360204B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、積層半導体、ウェハ積層体、積層半導体の製造方法、支援装置、及びプログラムに関する。
従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。
そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）することで、大容量化を実現する技術が開発されている。また、インタフェースダイ上に複数個のダイスタック（ＤＲＡＭ）を積層した装置が提案されている（例えば、特許文献１参照）。
特表２０１２－５２４５１９号公報
特許文献１では、まず、４つのダイスタックがそれぞれ製造される。その後、４つのダイスタックのそれぞれは、１つのインタフェースダイの上に、位置決めしながら積層される。そのため、組み立て工数がかかり、製造コストが高くなるという課題がある。
本発明は、製造コストを抑制可能な積層半導体、ウェハ積層体、積層半導体の製造方法、支援装置、及びプログラムを提供することを目的とする。
本発明は、複数のチップが積層されて構成される積層半導体であって、論理チップと、前記論理チップに積層されるメモリ部であって、前記論理チップと通信可能な少なくとも１つのメモリチップを有するメモリ部と、を備え、前記メモリチップは、メモリ回路を有するメモリ本体であって、積層方向に交差する方向に並設される少なくとも２つのメモリ本体と、前記メモリ本体の間に所定の幅で設けられ、並設される前記複数のメモリ本体のそれぞれを連接する連接部と、を有する積層半導体に関する。
また、積層半導体は、積層方向において重ねて配置される通信部をさらに備えてもよい。
また、複数の前記メモリチップは、並設される前記メモリ本体のそれぞれを他の前記メモリチップの前記メモリ本体と積層方向に重ねて積層され、前記通信部は、前記論理チップと複数の前記メモリ本体とのそれぞれにおいて、積層方向に位置を合わせて配置されてもよい。
また、前記メモリ本体のそれぞれは、並設される他の前記メモリ本体と同じ種類であってもよい。
また、前記メモリ本体のそれぞれは、積層される他の前記メモリ本体と異なる種類であってもよい。
また、複数の前記メモリチップは、所定種類の第１メモリ本体を有する第１メモリチップと、前記第１メモリチップとは種類の異なる第２メモリ本体を有する第２メモリチップと、を備え、前記通信部は、前記論理チップと前記第１メモリ本体とに配置される第１通信部と、前記論理チップと前記第２メモリ本体とに配置される第２通信部と、を備えてもよい。
また、前記第１通信部は、積層方向に交差する方向において、前記第２通信部と異なる位置に配置されてもよい。
また、前記論理チップと前記メモリチップとのそれぞれは、重ねて配置される電源部を備えてもよい。
また、本発明は、上記の論理チップがマトリクス状に配置される論理ウェハと、上記のメモリ本体がマトリクス状に配置され、前記論理ウェハに積み重ねられるメモリウェハと、を備えるウェハ積層体に関する。
また、本発明は、複数のチップが積層されて構成される積層半導体の製造方法であって、複数のメモリ本体をマトリクス状に配置したメモリウェハと、前記メモリ本体のそれぞれに重ねて配置される複数の論理チップをマトリクス状に配置した論理ウェハとを積み重ねてウェハ積層体としてスタックするスタック工程と、少なくとも２つの前記メモリ本体及び１つの前記論理チップの組を含むメモリ区画を決定する区画決定工程と、決定した前記メモリ区画にしたがって、前記ウェハ積層体をダイシングするダイシング工程と、を備える積層半導体の製造方法に関する。
また、前記スタック工程は、それぞれ異なる種類の前記メモリ本体が配置されたメモリウェハを複数積み重ねるのが好ましい。
また、本発明は、複数のメモリ本体をマトリクス状に配置したメモリウェハと、前記メモリ本体のそれぞれに重ねて配置される複数の論理チップをマトリクス状に配置した論理ウェハとを積み重ねたウェハ積層体について、取得した複数の注文に応じて複数の積層半導体に切り分ける支援を実行する支援装置であって、前記メモリ本体の個数を含む複数の注文情報を取得する注文情報取得部と、前記メモリ本体の配置位置を示す配置情報を取得する配置情報取得部と、取得した注文情報及び配置情報に基づいて、複数の前記メモリ本体からなるメモリチップ及び前記論理チップの区画を決定する区画決定部と、を備える支援装置に関する。
また、本発明は、複数のメモリ本体をマトリクス状に配置したメモリウェハと、前記メモリ本体のそれぞれに重ねて配置される複数の論理チップをマトリクス状に配置した論理ウェハとを積み重ねたウェハ積層体について、取得した複数の注文に応じて複数の積層半導体に切り分ける支援を実行する支援装置としてコンピュータを動作させるプログラムであって、前記コンピュータを、前記メモリ本体の個数を含む複数の注文情報を取得する注文情報取得部、前記メモリ本体の配置位置を示す配置情報を取得する配置情報取得部、取得した注文情報及び配置情報に基づいて、複数の前記メモリ本体からなるメモリチップ及び前記論理チップの区画を決定する区画決定部、として機能させるプログラムに関する。
本発明によれば、製造コストを抑制可能な積層半導体、ウェハ積層体、積層半導体の製造方法、支援装置、及びプログラムを提供することができる。
本発明の第１実施形態のウェハ積層体の論理ウェハ及びメモリウェハを示す斜視図である。 第１実施形態の論理ウェハを示す平面図である。 第１実施形態の積層半導体の第１メモリチップを示す平面図である。 第１実施形態の積層半導体の第２メモリチップを示す平面図である。 第１実施形態の積層半導体の第３メモリチップを示す平面図である。 第１実施形態の積層半導体を示す側面図である。 第１実施形態の積層半導体の論理チップを示す平面図である。 第１実施形態の積層半導体のメモリ本体における第１通信部を示す平面図である。 第１実施形態の積層半導体のメモリ本体における第２通信部を示す平面図である。 第１実施形態の積層半導体のメモリ本体における第３通信部を示す平面図である。 本発明の第２実施形態に係る支援装置を示す概略構成図である。 第２実施形態の支援装置を示すブロック図である。 変形例の論理ウェハを示す平面図である。 変形例の積層半導体の配置を示す平面図である。 変形例の積層半導体のサイズと容量との関係を示す表である。
以下、本発明の各実施形態に係る積層半導体１、ウェハ積層体１００、支援装置２００、及びプログラムについて、図１から図１５を参照して説明する。
各実施形態に係る積層半導体１は、例えば、図１及び図６に示すように、論理チップ１１とメモリチップ２１とを積層したモジュールである。積層半導体１は、複数のウェハを積層したウェハ積層体１００をダイシングすることで得られる。積層半導体１は、図３に示すように、メモリチップ２１に配置されるメモリ回路を有するメモリ本体２１１，２１２，２１３，２１４を少なくとも２個含む。積層半導体１は、ダイシング位置の変更によって含まれるメモリ本体２１１，２１２，２１３，２１４の数を変更することで、異なる容量の積層半導体１を得ることができる。
［第１実施形態］
次に、本発明の第１実施形態に係る積層半導体１及びウェハ積層体１００について、図１から図１０を参照して説明する。
ウェハ積層体１００は、複数のウェハを積み重ねることで形成される。ウェハ積層体１００は、例えば、図１に示すように、論理ウェハ１０と、メモリウェハ２０と、を備える。
論理ウェハ１０は、例えば、シリコン基板であり、円板状に形成される。論理ウェハ１０は、図２に示すように、マトリクス状に配置される複数の論理チップ１１を有する。論理チップ１１については後述する。
メモリウェハ２０は、例えばシリコン基板であり、論理ウェハ１０と同じ又は略同じ径で円板状に形成される。メモリウェハ２０は、論理ウェハ１０に積層される。本実施形態において、メモリウェハ２０は、複数設けられ、論理ウェハ１０に積み重ねられる。メモリウェハ２０は、例えば、論理ウェハ１０に、表面活性化接合、親水接合等のウェハ接合技術で積層される。また、メモリウェハ２０同士も同様に、表面活性化接合、親水接合等のウェハ接合技術で積層される。メモリウェハ２０は、後述する単位サイズのメモリ本体を２個以上含んでマトリクス状に配置される複数のメモリチップ２１を有する。メモリチップ２１については後述する。
次に、積層半導体１について説明する。
積層半導体１は、図３から図６に示すように、複数のチップが積層されて構成される。積層半導体１は、図３から図１０に示すように、論理チップ１１と、メモリ部２２と、通信部３０と、電源部４０と、を備える。本実施形態において、積層半導体１は、平面視矩形であり、平面視において、論理チップ１１と同じ又は略同じ大きさで形成される。
論理チップ１１は、例えば、平面視矩形のチップである。論理チップ１１のそれぞれには、例えば、メモリコントローラ及びメモリインタフェース、論理回路、電源回路、並びに外部インタフェース等が形成される。論理チップ１１は、例えば、８×４（ｍｍ２）から１２×１２（ｍｍ２）の大きさに形成される。本実施形態において、論理チップ１１は、８×８（ｍｍ２）の大きさで構成される。
メモリ部２２は、例えば、少なくとも１つのメモリチップ２１を有する。メモリ部２２は、論理チップ１１に積層される。メモリ部２２は、論理チップ１１と通信可能に構成される。
メモリチップ２１は、平面視矩形のチップである。メモリチップ２１は、少なくとも２つのメモリ本体２１１，２１２，２１３，２１４と、連接部５０と、を備える。
メモリ本体２１１，２１２，２１３，２１４は、例えば、平面視矩形に構成される。メモリ本体２１１，２１２，２１３，２１４は、メモリ回路を有する。メモリ本体２１１，２１２，２１３，２１４は、積層方向に交差する方向に並設される。
連接部５０は、メモリ本体２１１，２１２，２１３，２１４の間に所定の幅で儲けられる。連接部５０は、並設される複数のメモリ本体２１１，２１２，２１３，２１４のそれぞれを連接する。連接部５０は、例えば、メモリウェハ２０に設けられるダイシング可能な領域のうち、ダイシングされずに残された領域で構成される。
以上のメモリチップ２１、メモリ本体２１１，２１２，２１３，２１４、及び連接部５０によれば、メモリ本体２１１，２１２，２１３，２１４は、所定の単位サイズ（本実施形態では４×４ｍｍ２）で形成される。本実施形態においてはこの所定の単位サイズを１×１サイズと表記する。メモリ本体２１１，２１２，２１３，２１４は、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ等のいずれかの種類のメモリである。メモリ本体２１１，２１２，２１３，２１４は、論理チップ１１と通信可能になっている。本実施形態において、１×１サイズのメモリ本体２１１，２１２，２１３，２１４は、例えば、図３に示すように、４つのメモリ本体（Ａ、Ｂ、Ｃ、Ｄ）で２×２サイズ（８×８ｍｍ２）の大きさのメモリチップ２１を構成する。そして、メモリチップ２１は、図２に示す８×８ｍｍ２（２×２サイズ）の論理チップ１１に積層される。メモリチップ２１は、４つのメモリ本体２１１，２１２，２１３，２１４と、面内方向に伸びる連接部５０と、を有した状態で論理チップ１１に積層される。すなわち、メモリチップ２１は、４つの単位サイズのメモリ本体２１１，２１２，２１３，２１４を有して構成される。そして、メモリ本体２１１，２１２，２１３，２１４は、１つのレチクル（例えば４×４サイズ）に１６個配置される。本実施形態おいて、メモリ部２２は、一例として、図３から図６に示すように、所定種類の第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａを有する第１メモリチップ２１ａと、第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａとは種類の異なる第２メモリ本体２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂを有する第２メモリチップ２１ｂと、第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａ及び第２メモリ本体２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂとは異なる種類の第３メモリ本体２１１ｃ，２１２ｃ，２１３ｃ，２１４Ｃを有する第３メモリチップ２１ｃと、を備える。第１メモリチップ２１ａ、第２メモリチップ２１ｂ及び第３メモリチップ２１ｃは、同じメモリウェハ２０内の異なる所定位置に形成されても良いし、それぞれが異なるメモリウェハ２０内に形成されても良い。図６は、論理チップ１１に、第１メモリチップ２１ａ、第２メモリチップ２１ｂ及び第３メモリチップ２１ｃが、この順番に積層された積層半導体１の断面図を示す。
通信部３０は、積層方向において論理チップ１１とメモリチップ２１とに跨って配置される。具体的には、通信部３０は、積層方向において、論理チップ１１の一領域とメモリチップ２１の一領域との積層部分として配置される。通信部３０は、例えば、図７から図１０に示すように、論理チップ１１に積層されるメモリチップ２１の種類ごとに異なる領域として構成される。通信部３０は、第１通信部３１と、第２通信部３２と、第３通信部３３と、を備える。それぞれの通信部３０内には、論理チップ１１とメモリチップ１２との間で積層方向に通信を行うための通信路（図示せず）が設けられる。
第１通信部３１は、論理チップ１１と第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａとに配置される。第１通信部３１は、図７及び図８に示すように、通信部３０の一端側に配置される。
第２通信部３２は、論理チップ１１と第２メモリ本体２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂとに配置される。第２通信部３２は、図７及び図９に示すように、通信部３０の中央に配置される。すなわち、第２通信部３２は、積層方向に交差する方向において、第１通信部３１とは異なる位置に配置される。
第３通信部３３は、論理チップ１１と第３メモリ本体２１１ｃ，２１２ｃ，２１３ｃ，２１４ｃとに配置される。第３通信部３３は、図７及び図１０に示すように、通信部３０の他端側に配置される。すなわち、第３通信部３３は、積層方向に交差する方向において、第１通信部３１及び第２通信部３２とは異なる位置に配置される。これにより、論理チップ１１に第１メモリチップ２１ａ、第２メモリチップ２１ｂ及び第３メモリチップ２１ｃのそれぞれから構成される３種類のメモリチップ２１を積層しても、それぞれのメモリチップ２１は他のメモリチップ２１に妨げられずに論理チップ１１と通信することができる。一方、論理チップ１１に、例えば第１メモリチップ２１ａのみを複数個積層する場合には、論理チップ１１は第１通信部３１のみを備えるようにしても良い。
電源部４０は、積層方向に伸び、第１メモリチップ２１ａ（第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａ）、第２メモリチップ２１ｂ（第２メモリ本体２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂ）、及び第３メモリチップ２１ｃ（第３メモリ本体２１１ｃ，２１２ｃ，２１３ｃ，２１４ｃ）の電源ラインとして共有される。本実施形態において、電源部４０には、通信部３０に沿って積層方向に伸びる電源ライン用のＴＳＶ等が配置される。また、電源部４０は、通信部３０を挟んで一対に配置されても良い。また、通信部３０の領域を取り囲むように配置されても良いし、通信部３０とは離れた場所に配置されても良い（図示せず）。
次に、積層半導体１の製造方法について説明する。
積層半導体１の製造方法は、スタック工程と、ダイシング位置決定工程と、ダイシング実行工程と、を備える。
まず、スタック工程において、論理チップ１１を配置した論理ウェハ１０に、メモリチップ２１（メモリ本体２１１，２１２，２１３，２１４）を配置したメモリウェハ２０が積み重ねられる。スタック工程では、通信部３０及び電源部４０を積層方向で位置合わせした状態で、論理ウェハ１０及びメモリウェハ２０が積み重ねられる。また、本実施形態において、異なる種類のメモリチップ２１（メモリ本体２１１，２１２，２１３，２１４）が配置された３つのメモリウェハ２０が、論理チップ１１に積み重ねられる。
次いで、ダイシング位置決定工程において、論理ウェハ１０及びメモリウェハ２０のダイシング位置が決定される。ダイシング位置決定工程では、例えば、隣接するメモリ本体２１１，２１２，２１３，２１４のうち、１つの積層半導体１に含めるメモリ本体２１１，２１２，２１３，２１４の数に応じてダイシング位置が決定される。ダイシング位置は、通常は論理チップ１１の１個分の大きさで決定されるが、複数個をまとめたサイズで決定して積層半導体１として構成しても良い。
次いで、ダイシング実行工程において、決定されたダイシング位置がダイシングされる。これにより、積層半導体１が製造される。
以上の、積層半導体１及びウェハ積層体１００によれば、以下の効果を奏する。
（１） 複数のチップが積層されて構成される積層半導体１であって、論理チップ１１と、論理チップ１１に積層されるメモリ部２２であって、論理チップ１１と通信可能な少なくとも１つのメモリチップ２１を有するメモリ部２２と、を備え、メモリチップ２１は、メモリ回路を有するメモリ本体２１１，２１２，２１３，２１４であって、積層方向に交差する方向に並設される少なくとも２つのメモリ本体２１１，２１２，２１３，２１４と、メモリ本体２１１，２１２，２１３，２１４の間に所定の幅で設けられ、並設される複数のメモリ本体２１１，２１２，２１３，２１４のそれぞれを連接する連接部５０と、を有するこれにより、装置ごとにメモリチップ２１を必要な個数回に分けて積層する必要がない。したがって、積層半導体１の製造コストを抑制することができる。
（２） 積層半導体１は、層方向において論理チップ１１とメモリチップ２１とに跨って配置される通信部３０をさらに備える。また、複数のメモリチップ２１は、並設されるメモリ本体２１１，２１２，２１３，２１４のそれぞれを他のメモリチップ２１のメモリ本体２１１，２１２，２１３，２１４と積層方向に重ねて積層され、通信部３０は、論理チップ１１と複数のメモリ本体２１１，２１２，２１３，２１４とのそれぞれにおいて、積層方向に位置を合わせて配置される。また、複数のメモリチップ２１は、所定種類の第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａを有する第１メモリチップ２１ａと、第１メモリチップ２１ａとは種類の異なる第２メモリ本体２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂを有する第２メモリチップ２１ｂと、を備え、通信部３０は、論理チップ１１と第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａとに配置される第１通信部３１と、論理チップ１１と第２メモリ本体２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂとに配置される第２通信部３２と、を備える。また、第１通信部３１は、積層方向に交差する方向において、第２通信部３２と異なる位置に配置される。これにより、異なる種類のチップが用いられていたとしても、それぞれ別々に通信することができる。
（３） メモリ本体２１１，２１２，２１３，２１４のそれぞれは、並設される他のメモリ本体２１１，２１２，２１３，２１４と同じ種類である。また、メモリ本体２１１，２１２，２１３，２１４のそれぞれは、積層される他のメモリ本体２１１，２１２，２１３，２１４と異なる種類である。これにより、積層半導体１に多くのバリエーションを持たせることができる。
（４）論理チップ１１とメモリチップ２１とのそれぞれは、重ねて配置される電源部４０を備える。電源部４０を共有できるので、よりコストを低減することができる。
（５）積層半導体１の製造方法は、複数のチップが積層されて構成される積層半導体の製造方法であって、複数のメモリ本体２１１，２１２，２１３，２１４をマトリクス状に配置したメモリウェハ２０と、メモリ本体２１１，２１２，２１３，２１４のそれぞれに重ねて配置される複数の論理チップ１１をマトリクス状に配置した論理ウェハ１０とを積み重ねてウェハ積層体としてスタックするスタック工程と、少なくとも２つのメモリ本体２１１，２１２，２１３，２１４及び１つの論理チップ１１の組を含むメモリ区画を決定する区画決定工程と、決定したメモリ区画にしたがって、ウェハ積層体をダイシングするダイシング工程と、を備える。これにより、積層半導体１ごとに必要な個数のメモリ本体２１１，２１２，２１３，２１４を位置合わせして積層する必要がないので、製造コストを抑制することができる。
（６）ウェハ積層体１００は、上記の論理チップ１１がマトリクス状に配置される論理ウェハ１０と、上記のメモリ本体２１１，２１２，２１３，２１４がマトリクス状に配置され、論理ウェハ１０に積み重ねられるメモリウェハ２０と、を備える。これにより、ダイシング前に論理チップ１１及びメモリ本体２１１，２１２，２１３，２１４を位置合わせできるので、製造コストを抑制することができる。
［第２実施形態］
次に、本発明の第２実施形態に係る支援装置２００及びプログラムについて、図１１及び図１２を参照して説明する。第２実施形態の説明にあたって、前述の実施形態と同一の構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
まず、第２実施形態に係る支援装置２００及びプログラムについて、概要を説明する。
「マルチプロジェクト・ウェハ方式」あるいは「シャトル方式」と呼ばれるＬＳＩ試作サービスが知られている。このサービスでは、複数の顧客が１枚のウェハに相乗りしてＬＳＩを得ることができる。これにより、ＬＳＩ試作の費用を削減することができる。
この方式では、ＬＳＩは、ロジックプロセスを用いて試作される。そのため、この方式は、大容量のメモリ又は大容量かつ高速なメモリを用いたシステムＬＳＩを試作することが困難であるという課題がある。また、３次元ＬＳＩの試作サービスは提供されてこなかった。本実施形態に係る支援装置２００及びプログラムは、シャトル方式で積層半導体１を製造する際の支援装置２００である。
支援装置２００は、例えば、サーバである。支援装置２００は、図１１に示すように、ユーザ端末３００と通信可能に接続される。支援装置２００は、複数のメモリ本体２１１，２１２，２１３，２１４をマトリクス状に配置したメモリウェハ２０とメモリ本体２１１，２１２，２１３，２１４のそれぞれに重ねて配置される複数の論理チップ１１をマトリクス状に配置した論理ウェハ１０とを積み重ねたウェハ積層体１００について、取得した複数の注文に応じて複数の積層半導体１に切り分ける支援を実行する。支援装置２００は、図１２に示すように、注文情報取得部２０１と、注文情報格納部２０２と、配置情報格納部２０３と、配置情報取得部２０４と、区画決定部２０５と、出力部２０６と、を備える。
注文情報取得部２０１は、例えば、ＣＰＵが動作することにより実現される。注文情報取得部２０１は、メモリ本体２１１，２１２，２１３，２１４の個数を含む複数の注文情報を取得する。注文情報取得部２０１は、例えば、ユーザ端末３００から、製造する積層半導体１のメモリ本体２１１，２１２，２１３，２１４の数（容量）及びメモリの種類等の情報を注文情報としてユーザ端末３００から取得する。
注文情報格納部２０２は、例えば、ハードディスク等の二次記憶媒体である。注文情報格納部２０２は、取得された注文情報を格納する。
配置情報格納部２０３は、例えば、ハードディスク等の二次記憶媒体である。配置情報格納部２０３は、メモリ本体２１１，２１２，２１３，２１４の配置位置を示す配置情報を格納する。
配置情報取得部２０４は、例えば、ＣＰＵが動作することで実現される。配置情報取得部２０４は、メモリ本体２１１，２１２，２１３，２１４の配置位置を示す配置情報を取得する。本実施形態において、配置情報取得部２０４は、配置情報格納部２０３から、配置情報を取得する。
区画決定部２０５は、例えば、ＣＰＵが動作することにより実現される。区画決定部２０５は、取得した注文情報及び配置情報に基づいて、複数のメモリ本体２１１，２１２，２１３，２１４からなるメモリチップ２１及び論理チップ１１の区画を決定する。区画決定部２０５は、例えば、メモリウェハ２０上に配置されるメモリチップ２１について、注文情報に対してメモリ本体２１１，２１２，２１３，２１４を割り当てることで区画を決定する。また、区画決定部２０５は、レチクルのサイズを考慮して区画を決定してもよい。
出力部２０６は、例えば、ディスプレイ等の出力装置である。出力部２０６は、決定された区画を出力する。
次に、支援装置の動作について説明する。
注文情報取得部２０１は、ユーザ端末３００から注文情報を取得する。注文情報取得部２０１は、取得した注文情報を注文情報格納部２０２に格納する。
次いで、区画を決定する場合、区画決定部２０５は、注文情報取得部２０１を介して注文情報格納部２０２から注文情報を読み出す。また、配置情報取得部２０４は、配置情報格納部２０３から配置情報取得する。配置情報取得部２０４は、取得した配置情報を区画決定部２０５に送る。
区画決定部２０５は、注文情報及び配置情報から、積層半導体の区画を決定する。区画決定部２０５は、例えば、注文情報に含まれるメモリ本体２１１，２１２，２１３，２１４の数に基づいて、メモリチップ２１の区画を決定する。
出力部２０６は、決定された区画を外部に出力する。
次に、プログラムについて説明する。
支援装置２００に含まれる各構成は、ハードウェア、ソフトウェア又はこれらの組み合わせによりそれぞれ実現することができる。ここで、ソフトウェアによって実現されるとは、コンピュータがプログラムを読み込んで実行することにより実現されることを意味する。
プログラムは、様々なタイプの非一時的なコンピュータ可読媒体(non-transitory computer readable medium)を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体(tangible storage medium)を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えば、フレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば、光磁気ディスク）、ＣＤ－ＲＯＭ(Read Only Memory)、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM)、フラッシュＲＯＭ、ＳＳＤ(Solid State Drive)、ＲＡＭ(random access memory）)を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体(transitory computer readable medium)によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
本実施形態の支援装置２００及びプログラムによれば、以下の効果を奏する。
（７） 支援装置２００は、メモリ本体２１１，２１２，２１３，２１４の個数を含む複数の注文情報を取得する注文情報取得部２０１と、メモリ本体２１１，２１２，２１３，２１４の配置位置を示す配置情報を取得する配置情報取得部２０４と、取得した注文情報及び配置情報に基づいて、メモリチップ２１及び論理チップ１１の区画を決定する区画決定部２０５と、を備える。これにより、ユーザから得られる注文情報を集約して、積層半導体１を製造する際の区画を決定することができる。したがって、複数のユーザの注文を最適化した区画を構成することができ、製造コストを削減することができる。
以上、本発明の積層半導体１、ウェハ積層体１００、支援装置２００、及びプログラムの好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、上記実施形態において、論理ウェアに積み重ねられるメモリウェハ２０の種類について、３種類のメモリチップ２１をそれぞれ配置したメモリウェハ２０を積み重ねるとしたが、これに制限されない。例えば、同じ種類のメモリチップ２１が配置された２つ以上ウェハが積み重ねられてもよい。この場合、通信部３０は、同じ種類のメモリ本体２１１，２１２，２１３，２１４が配置された２つ以上のウェハで共有されてもよい。例えば、第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａが複数設けられてもよく、第１通信部３１は、論理チップ１１と複数の第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａとの間に配置され、複数の第１メモリ本体２１１ａ，２１２ａ，２１３ａ，２１４ａに共有されてもよい。
また、上記実施形態において、支援装置２００は、積層するメモリ本体２１１，２１２，２１３，２１４の種類を予め決定するメモリ種別決定部（図示せず）をさらに備えてもよい。メモリ種別決定手段は、例えば、ユーザからの注文を受けるために、次回製造されるウェハ積層体１００に積層されるメモリ種別をユーザ端末３００に送信してもよい。また、注文情報取得部２０１は、メモリ種別を含む注文情報をユーザ端末３００から取得してもよい。区画決定部２０５は、メモリ種別が同じユーザごとに、注文情報と適合するウェハ積層体１００に区画を決定してもよい。
また、上記実施形態おいて、１つのレチクルにおいて、１×１サイズ（単位サイズ）のメモリ本体２１１，２１２，２１３，２１４を１６個配置し、これを４個ずつ４個の論理チップ１１に分配するとしたが、これに制限されない。例えば、図１３及び図１４に示すように、１つのレチクルにおいて、２×２サイズの論理チップ１１を２つ、２×４サイズの論理チップ１１を１つ配置するようにしてもよい。また、論理チップ１１のサイズとチップ面積（Ｆｏｏｔ Ｐｒｉｎｔ）に対応するメモリチップ１２の配置数及び積層数とメモリ容量との関係を図１５に例示する。図１５において、１つのメモリ容量の欄に数値が４つ併記されているが、これは単位サイズのメモリ容量が異なるメモリ本体に対応したもので、左から順に２Ｇｂ、１．５Ｇｂ、０．６Ｇｂ、６４Ｇｂとなっている。このメモリ容量はそれぞれ、集積度を優先したＤＲＡＭ、バンド幅を優先したＤＲＡＭ、アクセス時間を優先したＤＲＡＭ、ＮＡＮＤフラッシュメモリのメモリ容量の例である。
また、上記実施形態において、論理ウェハ１０上の論理チップ１１のそれぞれは、種類又はサイズが異なっていてもよい。
また、上記実施形態において、ダイシングは、レーザダイシング又はプラズマダイシングが用いられてもよい。
１ 積層半導体
１０ 論理ウェハ
１１ 論理チップ
２０ メモリウェハ
２１ メモリチップ
２１ａ 第１メモリチップ
２１ｂ 第２メモリチップ
２１ｃ 第３メモリチップ
２２ メモリ部
３０ 通信部
３１ 第１通信部
３２ 第２通信部
３３ 第３通信部
４０ 電源部
５０ 連接部
１００ ウェハ積層体
２００ 支援装置
２０１ 注文情報取得部
２０２ 注文情報格納部
２０３ 配置情報格納部
２０４ 配置情報取得部
２０５ 区画決定部
２０６ 出力部
２１１ａ，２１２ａ，２１３ａ，２１４ａ 第１メモリ本体
２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂ 第２メモリ本体
２１１ｃ，２１２ｃ，２１３ｃ，２１４ｃ 第３メモリ本体
３００ ユーザ端末

Claims (2)

  1. 複数のチップが積層されて構成される積層半導体の製造方法であって、
    複数のメモリ本体をマトリクス状に配置したメモリウェハと、前記メモリ本体のそれぞれに重ねて配置される複数の論理チップをマトリクス状に配置した論理ウェハとを積み重ねてウェハ積層体としてスタックするスタック工程と、
    少なくとも２つの前記メモリ本体及び１つの前記論理チップの組を含むメモリ区画を決定する区画決定工程と、
    決定した前記メモリ区画にしたがって、前記ウェハ積層体をダイシングするダイシング工程と、
    を備える積層半導体の製造方法。
  2. 前記スタック工程は、それぞれ異なる種類の前記メモリ本体が配置されたメモリウェハを複数積み重ねる請求項１に記載の積層半導体の製造方法。
JP2021551002A 2019-10-09 2019-10-09 積層半導体の製造方法 Active JP7360204B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2023083650A JP2023101602A (ja) 2019-10-09 2023-05-22 積層半導体及びウェハ積層体
JP2023083649A JP7493276B2 (ja) 2019-10-09 2023-05-22 支援装置及びプログラム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/039808 WO2021070281A1 (ja) 2019-10-09 2019-10-09 積層半導体、ウェハ積層体、積層半導体の製造方法、支援装置、及びプログラム

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2023083649A Division JP7493276B2 (ja) 2019-10-09 2023-05-22 支援装置及びプログラム
JP2023083650A Division JP2023101602A (ja) 2019-10-09 2023-05-22 積層半導体及びウェハ積層体

Publications (2)

Publication Number Publication Date
JPWO2021070281A1 JPWO2021070281A1 (ja) 2021-04-15
JP7360204B2 true JP7360204B2 (ja) 2023-10-12

Family

ID=75437337

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2021551002A Active JP7360204B2 (ja) 2019-10-09 2019-10-09 積層半導体の製造方法
JP2023083649A Active JP7493276B2 (ja) 2019-10-09 2023-05-22 支援装置及びプログラム
JP2023083650A Pending JP2023101602A (ja) 2019-10-09 2023-05-22 積層半導体及びウェハ積層体

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2023083649A Active JP7493276B2 (ja) 2019-10-09 2023-05-22 支援装置及びプログラム
JP2023083650A Pending JP2023101602A (ja) 2019-10-09 2023-05-22 積層半導体及びウェハ積層体

Country Status (4)

Country Link
US (1) US20220310450A1 (ja)
JP (3) JP7360204B2 (ja)
CN (1) CN114450792A (ja)
WO (1) WO2021070281A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220028741A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
JP2005123500A (ja) 2003-10-20 2005-05-12 Trecenti Technologies Inc 半導体装置の製造方法
JP2007036104A (ja) 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP2013033999A (ja) 2012-10-24 2013-02-14 Hitachi Ltd 半導体装置
JP2015018870A (ja) 2013-07-09 2015-01-29 マイクロン テクノロジー， インク． 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000007240A1 (en) 1998-07-27 2000-02-10 Reveo, Inc. Three-dimensional packaging technology for multi-layered integrated circuits
JP4282942B2 (ja) 2002-03-29 2009-06-24 株式会社日立製作所 顧客引当システムおよび顧客引当方法
JP3965348B2 (ja) 2002-09-26 2007-08-29 株式会社日立製作所 生産スケジューリング装置
JP5543567B2 (ja) 2012-10-22 2014-07-09 誠 雫石 半導体素子の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
JP2005123500A (ja) 2003-10-20 2005-05-12 Trecenti Technologies Inc 半導体装置の製造方法
JP2007036104A (ja) 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP2013033999A (ja) 2012-10-24 2013-02-14 Hitachi Ltd 半導体装置
JP2015018870A (ja) 2013-07-09 2015-01-29 マイクロン テクノロジー， インク． 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2023101601A (ja) 2023-07-21
WO2021070281A1 (ja) 2021-04-15
US20220310450A1 (en) 2022-09-29
JP2023101602A (ja) 2023-07-21
JPWO2021070281A1 (ja) 2021-04-15
CN114450792A (zh) 2022-05-06
JP7493276B2 (ja) 2024-05-31

Similar Documents

Publication Publication Date Title
US10885946B2 (en) Stacked DRAM device and method of manufacture
JP5331427B2 (ja) 半導体装置
US11600586B2 (en) 3D semiconductor devices and structures with electronic circuit units
US8040745B2 (en) Stacked memory and fuse chip
JP5932267B2 (ja) 半導体装置及びその製造方法
US11270988B2 (en) 3D semiconductor device(s) and structure(s) with electronic control units
JP2007012848A (ja) 半導体記憶装置及びその製造方法
JP7493276B2 (ja) 支援装置及びプログラム
WO2018220846A1 (ja) 半導体モジュール
JP2020145231A (ja) 半導体装置およびその製造方法
US11488939B2 (en) 3D semiconductor devices and structures with at least one vertical bus
US11315916B2 (en) Method of assembling microelectronic package and method of operating the same
US11800725B1 (en) 3D semiconductor devices and structures with electronic circuit units
TW202111885A (zh) 半導體封裝件及其製造方法
TWI641103B (zh) 具有堆疊晶片的半導體裝置及其製造方法
US9275687B2 (en) Semiconductor chips
KR101810771B1 (ko) 리페어 가능한 3차원 반도체 소자, 및 그 리페어 방법
US20240088084A1 (en) Tightly-coupled random access memory interface shim die
CN112805820A (zh) 芯片制造方法及芯片结构
US12021028B2 (en) 3D semiconductor devices and structures with electronic circuit units
JP7424580B2 (ja) 半導体装置とその製造方法
US20230413586A1 (en) 3d semiconductor devices and structures with electronic circuit units
JP5239638B2 (ja) 半導体集積回路設計方法および半導体集積回路設計装置
CN116601705A (zh) 一种存储器、其使用方法、制作方法和电子设备
KR20240117593A (ko) 메모리, 메모리 사용 방법, 메모리 제조 방법 및 전자 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230522

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230922

R150 Certificate of patent or registration of utility model

Ref document number: 7360204

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150