JP7358214B2 - linear regulator - Google Patents
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Description
本発明は、直流の入力電圧をトランジスタのオン抵抗により降圧して直流の出力電圧に変換するリニアレギュレータに係わり、特にＬＤＯ(低ドロップアウト)型のリニアレギュレータに関する。 The present invention relates to a linear regulator that converts a DC input voltage into a DC output voltage by reducing the voltage by using the on-resistance of a transistor, and particularly relates to an LDO (low dropout) type linear regulator.
今日、リニアレギュレータは、電圧リップルや電圧ノイズの少ない安定した電源電圧を出力できる小型・簡便な直流安定化電源として随所に用いられている。一般に、リニアレギュレータは、負荷と直列に接続される出力トランジスタのオン抵抗を可変して入力電圧ＶＩＮを降圧し、入力電圧ＶＩＮが変動しても出力電圧ＶＯＵＴを設定値または定格値ＶＲＡＴに保つように作られている。特に、ＬＤＯ型のリニアレギュレータは、入力電圧ＶＩＮが定格値ＶＲＡＴの近くまで低下しても（入出力間の電圧差つまりドロップアウトが相当小さくなっても）、安定動作できるように作られている。 Today, linear regulators are widely used as small and simple DC stabilized power supplies that can output stable power supply voltages with little voltage ripple or voltage noise. Generally, a linear regulator reduces the input voltage VIN by varying the on-resistance of an output transistor connected in series with the load, and even if the input voltage VIN fluctuates, the output voltage VOUT remains at the set value or rated value V. It is designed to be kept at RAT . In particular, LDO type linear regulators are designed to operate stably even if the input voltage V IN drops close to the rated value V RAT (even if the voltage difference between input and output, or dropout, becomes considerably small). ing.
従来より、ＬＤＯ型のリニアレギュレータは、装置回路を過電流による発熱や破壊から保護するために、出力トランジスタより出力される電流（出力電流）ＩＯＵＴを監視し、出力電流ＩＯＵＴが所定の制限値ＩＬＩＭを超えて過電流状態になったときは、出力電流ＩＯＵＴおよび出力電圧ＶＯＵＴを図８に示すようなフの字特性で制御するフォールドバック制御型の過電流制御回路を備えている。これによれば、過電流状態になったときは過電流制御回路が動作して、出力電流ＩＯＵＴを絞りながら出力電圧ＶＯＵＴを下げ、出力電圧ＶＯＵＴの低下に応じてさらに出力電流ＩＯＵＴを絞りこむようにして、出力電流ＩＯＵＴと出力電圧ＶＯＵＴをフの字に倣って同時に減少・低下させ、出力短絡の場合にはＶＯＵＴ＝０，ＩＯＵＴ＝ＩＳの出力停止状態に至らせる。 Conventionally, LDO type linear regulators monitor the current (output current) I OUT output from the output transistor in order to protect the device circuit from heat generation and destruction due to overcurrent, and the output current I OUT is kept within a predetermined limit. When the value I LIM is exceeded and an overcurrent condition occurs, the output current I OUT and the output voltage V OUT are equipped with a foldback control type overcurrent control circuit that controls the output current I OUT and the output voltage V OUT with fold-back characteristics as shown in Fig. 8. There is. According to this, when an overcurrent condition occurs, the overcurrent control circuit operates, reduces the output voltage V OUT while throttling the output current I OUT , and further increases the output current I OUT in accordance with the decrease in the output voltage V OUT . The output current I OUT and the output voltage V OUT are simultaneously reduced and lowered in a fold-back pattern, and in the case of an output short circuit, the output is stopped at V OUT = 0 and I OUT = I S. .
ここで、出力停止状態の間も一定の電流（下限電流）ＩＳを流し続けるのは、短絡状態が解除されたときに自動復帰するためである。この種のリニアレギュレータでは、負荷と並列に出力コンデンサが接続されており、短絡状態が解除されれば、下限電流ＩＳにより出力コンデンサの充電電圧つまり出力電圧ＶＯＵＴが立ち上がり、フの字特性によって出力電圧ＶＯＵＴの上昇とともに出力電流ＩＯＵＴも増大し、やがて正常な出力電圧ＶＯＵＴおよび出力電流ＩＯＵＴに復帰するようになっている。 Here, the reason why a constant current (lower limit current) IS continues to flow even during the output stop state is to automatically recover when the short-circuit state is released. In this type of linear regulator, the output capacitor is connected in parallel with the load, and when the short-circuit condition is released, the charging voltage of the output capacitor, that is, the output voltage V OUT rises due to the lower limit current IS , and due to the fold-back characteristic, As the output voltage V OUT increases, the output current I OUT also increases, and eventually returns to normal output voltage V OUT and output current I OUT .
しかしながら、上記のようなフォールドバック制御においては、フの字特性にしたがって出力電流ＩＯＵＴを絞り込んでいく過程で相当量の発熱を伴うだけでなく、出力電圧ＶＯＵＴが零になっている間も一定の下限電流ＩＳを流し続けるので、出力トランジスタは発熱し続け、電力損失も大きい。また、地絡やレアショートのようにそれほど低くないインピーダンスで過電流が生じた場合には、出力電圧ＶＯＵＴが零まで下がらず、しかも下限電流ＩＳよりも大きな電流量で出力電流ＩＯＵＴが出力停止中に流れ続け、負荷側でも発熱が避けられない。さらに、出力電流ＩＯＵＴと出力電圧ＶＯＵＴをフの字に倣って制御する過程で主制御回路のフィードバック制御系が異常発振を起しやすい。このため、主制御回路の誤差増幅器回り等に位相補償用のコンデンサを設けなければならず、回路設計が面倒であるという不利点もある。 However, in the above-mentioned foldback control, not only is a considerable amount of heat generated in the process of narrowing down the output current I OUT according to the fold-back characteristic, but also a large amount of heat is generated even while the output voltage V OUT is zero. Since a constant lower limit current IS continues to flow, the output transistor continues to generate heat, resulting in large power loss. In addition, if an overcurrent occurs due to a not-so-low impedance such as a ground fault or a layer short , the output voltage V OUT will not fall to zero, and the output current I It continues to flow while the output is stopped, and heat generation is unavoidable on the load side. Furthermore, in the process of controlling the output current I OUT and the output voltage V OUT in a fold-back manner, the feedback control system of the main control circuit is likely to cause abnormal oscillation. Therefore, it is necessary to provide a phase compensation capacitor around the error amplifier of the main control circuit, which has the disadvantage that circuit design is troublesome.
本発明は、上記従来技術の課題を解決するものであり、短絡状態が発生したときに電源回路や負荷回路等の発熱ないし破壊を少なくするとともに位相補償の回路設計を不要とするリニアレギュレータを提供する。 The present invention solves the problems of the prior art described above, and provides a linear regulator that reduces heat generation or destruction of power supply circuits, load circuits, etc. when a short circuit occurs, and eliminates the need for phase compensation circuit design. do.
本発明のリニアレギュレータは、入力電圧を入力する入力端子と出力電圧を出力する出力端子との間に接続されている出力トランジスタと、前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、前記帰還電圧に基づいて、前記出力電圧が一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路とを有する。 The linear regulator of the present invention includes an output transistor connected between an input terminal that inputs an input voltage and an output terminal that outputs an output voltage, and a feedback voltage generation circuit that divides the output voltage to generate a feedback voltage. a main control circuit that controls a voltage at a control terminal of the output transistor via a first node so that the output voltages match or approximate each other based on the feedback voltage; and an output current flowing through the output transistor. an overcurrent limiting circuit that monitors and controls a voltage at a control terminal of the output transistor via the first node when the output current exceeds a predetermined limit value, and limits the output current with drooping characteristics; and monitors the feedback voltage and the output current, and when the output current is limited by the overcurrent limiting circuit and the feedback voltage is below a predetermined voltage threshold exceeds a certain limit. , the output transistor is completely turned off, the control operation of the main control circuit is stopped, and after a preset pause time is measured, the off state of the output transistor is released, and the control operation of the main control circuit is stopped. It has a cutoff/return circuit for restarting.
上記構成のリニアレギュレータにおいて、主制御回路は、出力電圧を設定値付近に保つように負帰還制御の動作を行い、出力電圧が低下すれば出力電流を増やす方向に出力トランジスタの制御電圧を制御し、出力電圧が上昇すれば出力電流を減らす方向に出力トランジスタの制御電圧を制御する。 In the linear regulator with the above configuration, the main control circuit performs negative feedback control to maintain the output voltage near the set value, and controls the control voltage of the output transistor in the direction of increasing the output current when the output voltage decreases. , if the output voltage increases, the control voltage of the output transistor is controlled in a direction that reduces the output current.
しかし、出力電流が制限値を超えると、過電流制限回路が動作して、垂下特性によって出力電流を制限値以下ないしその付近に制限する。そして、帰還電圧生成回路より得られる帰還電圧が電圧閾値を下回ると、遮断・復帰回路が動作を開始し、過電流制限回路により出力電流が制限値付近に制限され、かつ帰還電圧が電圧閾値を下回っている状態が一定の限度を超えたときは、出力トランジスタを強制的に完全なオフ状態にし、主制御回路の制御動作を止める。 However, when the output current exceeds the limit value, the overcurrent limiting circuit operates and limits the output current to below or around the limit value due to drooping characteristics. When the feedback voltage obtained from the feedback voltage generation circuit falls below the voltage threshold, the cutoff/reset circuit starts operating, the overcurrent limiting circuit limits the output current to around the limit value, and the feedback voltage falls below the voltage threshold. When the voltage exceeds a certain limit, the output transistor is forcibly turned off completely, and the control operation of the main control circuit is stopped.
この出力停止期間中は出力電圧が零になるだけでなく出力電流も全く流れないため、出力トランジスタの発熱は全くない。そして、一定の休止時間経過後に、遮断・復帰回路が出力トランジスタのオフ状態を解除して主制御回路の制御動作を再開させるので、休止時間の間に短絡状態が解除されていれば、正常な出力状態に戻すことができる。 During this output stop period, not only the output voltage becomes zero but also no output current flows, so that the output transistor does not generate any heat. Then, after a certain pause time has elapsed, the cutoff/recovery circuit releases the output transistor from the OFF state and resumes the control operation of the main control circuit. It can be returned to the output state.
また、本発明における遮断・復帰回路は、ロジック制御の動作を行うため、主制御回路のフィードバック制御系が異常発振を起すことがない。したがって、位相補償用コンデンサを設けるなどの面倒な位相補償設計は不要である。 Further, since the cutoff/return circuit of the present invention performs logic control operation, the feedback control system of the main control circuit does not cause abnormal oscillation. Therefore, there is no need for complicated phase compensation design such as providing a phase compensation capacitor.
本発明のリニアレギュレータによれば、上記のような構成と作用により、短絡状態が発生したとき電源回路や負荷回路等の発熱ないし破壊を少なくするとともに位相補償の回路設計を不要とすることができる。 According to the linear regulator of the present invention, due to the above-described configuration and operation, it is possible to reduce heat generation or destruction of the power supply circuit, load circuit, etc. when a short circuit occurs, and eliminate the need for phase compensation circuit design. .
以下、添付図を参照して本発明の好適な実施形態を説明する。
［実施形態におけるリニアレギュレータの全体構成］
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
[Overall configuration of linear regulator in embodiment]
図１に、本発明の一実施形態におけるリニアレギュレータの全体構成を示す。このリニアレギュレータは、シリーズレギュレータとして構成され、負荷と直列でＶＩＮ入力端子１０とＶＯＵＴ出力端子１２との間に出力トランジスタ１４を設けている。
FIG. 1 shows the overall configuration of a linear regulator in an embodiment of the present invention. This linear regulator is configured as a series regulator and includes an
ＶＩＮ入力端子１０には、電池、蓄電池または他の直流電源（図示せず）より出力電圧ＶＯＵＴの設定値または定格値ＶＲＡＴより高い直流の電圧ＶＩＮが入力される。ＶＯＵＴ出力端子１２とグランド電位端子との間には、負荷だけでなく、出力コンデンサ１６も接続される。
A DC voltage V IN higher than the set value or rated value V RAT of the output voltage V OUT is input to the V IN input terminal 10 from a battery, storage battery, or other DC power source (not shown). Not only a load but also an
このリニアレギュレータは、基本要素として主制御回路２０および帰還電圧生成回路２２を備えている。帰還電圧生成回路２２は、ＶＯＵＴ出力端子１２とグランド電位端子との間に直列に接続されている２つの抵抗２４，２６からなり、両抵抗間のノードＮ０より出力電圧ＶＯＵＴに比例する分圧電圧を帰還電圧ＦＢとして取り出すようにしている。
This linear regulator includes a
主制御回路２０は、出力電圧ＶＯＵＴが定格値ＶＲＡＴに一致または近似するように、帰還電圧ＦＢに応じて出力トランジスタ１４のオン抵抗を可変するように構成されている。より詳しくは、主制御回路２０は、固定の基準電圧ＶＲＥＦ１を出力する基準電圧源２８と、可変の基準電圧ＳＳＴを出力する基準電圧回路３０と、基準電圧ＶＲＥＦ１，ＳＳＴのうちの低い方を比較基準電圧に用いてそれと帰還電圧ＦＢとの比較誤差を表す誤差信号ＥＲを生成する誤差増幅器３２と、誤差信号ＥＲに応じて出力トランジスタ１４の制御端子をノードＮ１を介して駆動するドライバ回路３４とを有している。
The
ここで、基準電圧源２８より出力される固定の基準電圧ＶＲＥＦ１は、出力電圧ＶＯＵＴの定格値ＶＲＡＴに対応する固定の電圧レベルを有し、起動完了または復帰完了後の比較基準電圧に用いられる。これに対して、基準電圧回路３０より出力される可変の基準電圧ＳＳＴは、第１の基準電圧ＶＲＥＦ１より低いグランド電位とＶＲＥＦ１より高いＶＩＮレベル（入力電圧レベル）との間で可変の電圧レベルを有し、起動時または復帰時の比較基準電圧に用いられる。
Here, the fixed reference voltage VREF1 outputted from the
このリニアレギュレータは、ＬＤＯ型のリニアレギュータとしても構成され、過電流制限回路３６を備えている。この過電流制限回路３６は、出力トランジスタ１４を流れる出力電流ＩＯＵＴを監視し、出力電流ＩＯＵＴが予め設定された制限値ＩＬＩＭを超えたときは、主制御回路２０に優先してノードＮ１を介して出力トランジスタ１４のゲート電圧を制御し、垂下特性で出力電流ＩＯＵＴを制限するように構成されている。
This linear regulator is also configured as an LDO type linear regulator and includes an
なお、シリーズレギュータにおいては、出力トランジスタ１４の入力側で流れる電流ＩＩＮと出力側で流れる電流ＩＯＵＴとは全く同じ（電界効果型トランジスタの場合）か実質的に同じ（バイポーラ型トランジスタの場合）である。したがって、過電流制限回路３６は、出力トランジスタ１４の入力側で流れる電流ＩＩＮを出力電流ＩＯＵＴとして検出してもよい。
In the series regulator, the current I IN flowing at the input side of the
さらに、このリニアレギュレータは、出力短絡、地絡、レアショート等の各種短絡状態が発生したときに電源回路および負荷回路を発熱や破壊から保護するための遮断・復帰回路（保護回路）４０を具備している。 Furthermore, this linear regulator is equipped with a cutoff/recovery circuit (protection circuit) 40 for protecting the power supply circuit and load circuit from heat generation and destruction when various short circuit conditions such as output short circuit, ground fault, and layer short circuit occur. are doing.
遮断・復帰回路４０は、帰還電圧生成回路２２および過電流制限回路３６を介して帰還電圧ＦＢおよび出力電流ＩＯＵＴを監視し、出力電流ＩＯＵＴが過電流制限回路３６による制限を受け、かつ帰還電圧ＦＢが所定の電圧閾値ＦＢＴＨを下回っている状態が一定の限度を超えたときに、出力トランジスタ１４を完全にオフ状態にして主制御回路２０の制御動作を止め、予め設定した休止時間ＤＴを計時してから、出力トランジスタ１４のオフ状態を解除して、主制御回路２０の制御動作を再開させるように構成されている。
［実施形態におけるリニアレギュレータの具体的構成］
The cutoff/
[Specific configuration of linear regulator in embodiment]
図２に、この実施形態におけるリニアレギュレータの具体的な構成を示す。 FIG. 2 shows a specific configuration of the linear regulator in this embodiment.
出力トランジスタ１４はＰＭＯＳトランジスタからなり、ソースがＶＩＮ入力端子１０に接続され、ドレインがＶＯＵＴ出力端子１２に接続され、ゲートがノードＮ１に接続されている。
The
主制御回路２０において、可変の基準電圧ＳＳＴを出力する直流電圧回路３０は、ＶＩＮ入力端子１０に相当するＶＩＮ供給端子とグランド電位端子との間で定電流源４２とコンデンサ４４とを直列に接続し、両者間のノードＮ２より可変の基準電圧ＳＳＴを出力するようにしている。
In the
ノードＮ２は、誤差増幅器３２の一方の非反転入力端子（＋）に接続されるとともに、後述する遮断・復帰回路４０のＮＭＯＳトランジスタ９４のドレインおよびコンパレータ８２の反転入力端子（－）にも接続されている。ＮＭＯＳトランジスタ９４がオフしている間は、コンデンサ４４が定電流源４２からの定電流によって満充電されており、ノードＮ２よりＶＩＮレベルの基準電圧ＳＳＴが誤差増幅器３２およびコンパレータ８２に与えられる。しかし、ＮＭＯＳトランジスタ９４がオンすると、コンデンサ４４はノードＮ２およびオン状態のＮＭＯＳトランジスタ９４を介して放電し、ノードＮ２よりグランド電位の基準電圧ＳＳＴが誤差増幅器３２およびコンパレータ８２に与えられる。そして、ＮＭＯＳトランジスタ９４がオン状態からオフ状態に変わると、定電流源４２からの定電流がコンデンサ４４に流れ込んで、コンデンサ４４の充電電圧つまりノードＮ２上の基準電圧ＳＳＴがグランド電位からＶＩＮレベルまで線形的に上昇するようになっている。
The node N2 is connected to one non-inverting input terminal (+) of the
ドライバ回路３４は、ＶＩＮ供給端子とグランド電位端子との間で抵抗４６とＮＭＯＳトランジスタ４８とをノードＮ１を介して直列に接続している。ここで、ＮＭＯＳトランジスタ４８は、ソースがグランド電位端子に接続され、ドレインがノードＮ１に接続され、ゲートに誤差増幅器３２からの誤差信号ＥＲを入力する。
The
かかる構成の主制御回路２０においては、比較基準電圧（ＶＲＥＦ１もしくはＳＳＴ）に対して帰還電圧ＦＢが低くなると、誤差信号ＥＲの電圧レベルが高くなってＮＭＯＳトランジスタ４８のドレイン電流ｉ４８ひいては抵抗４６の電圧降下が増大して、ノードＮ１の電位つまり出力トランジスタ（ＰＭＯＳトランジスタ）１４のゲート電圧が下がる。これにより、出力トランジスタ１４のドレイン電流つまり出力電流ＩＯＵＴが増大する。反対に、帰還電圧ＦＢが高くなると、各部が上記と反対方向に変化し、それによって出力電流ＩＯＵＴが減少するようになっている。
In the
もっとも、後述する過電流制限回路３６および遮断・復帰回路４０もノードＮ１に接続されており、それらの回路３６，４０が動作するときは主制御回路２０に優先して出力トランジスタ１４のゲート電圧を制御するようになっている。
However, an
過電流制限回路３６は、ＰＭＯＳトランジスタ５０，５２，５４、抵抗５６およびＮＭＯＳトランジスタ５８を含んでいる。
より詳しくは、ＰＭＯＳトランジスタ５０は、ソースがＶＩＮ入力端子１０に接続され、ドレインがノードＮ３および抵抗５６を介してグランド電位端子に接続され、ゲートがノードＮ１に接続されている。ＰＭＯＳトランジスタ５２は、ソースがＶＩＮ入力端子１０に接続され、ドレインがノードＮ４に接続され、ゲートが該ドレインおよびノードＮ４に接続されている。ＰＭＯＳトランジスタ５４は、ソースがＶＩＮ入力端子１０に接続され、ドレインがノードＮ１に接続され、ゲートがＰＭＯＳトランジスタ５２のゲートおよびドレインに接続されている。両ＰＭＯＳトランジスタ５２，５４はカレントミラー回路を構成している。ＮＭＯＳトランジスタ５８は、ソースがグランド電位端子に接続され、ドレインがノードＮ４に接続され、ゲートがノードＮ３に接続されている。 More specifically, the PMOS transistor 50 has a source connected to the V IN input terminal 10, a drain connected to a ground potential terminal via a node N3 and a resistor 56, and a gate connected to a node N1 . PMOS transistor 52 has a source connected to V IN input terminal 10, a drain connected to node N4 , and a gate connected to the drain and node N4 . PMOS transistor 54 has a source connected to V IN input terminal 10, a drain connected to node N1 , and a gate connected to the gate and drain of PMOS transistor 52. Both PMOS transistors 52 and 54 constitute a current mirror circuit. The NMOS transistor 58 has a source connected to a ground potential terminal, a drain connected to a node N4 , and a gate connected to a node N3 .
この過電流制限回路３６においては、ＰＭＯＳトランジスタ５０のゲートがノードＮ１を介して出力トランジスタ（ＰＭＯＳトランジスタ）１４のゲートと共通接続されている。これにより、ＰＭＯＳトランジスタ５０には出力電流ＩＯＵＴに応じたドレイン電流ｉ５０が流れ、ノードＮ３に抵抗５６の電圧降下としてドレイン電流ｉ５０ひいては出力電流ＩＯＵＴに応じた電圧ＶＮ３が生成されるようになっている。
In this
そして、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８を超えると、ＮＭＯＳトランジスタ５８がオンして、ＰＭＯＳトランジスタ５２のドレイン電流ｉ５２が流れるようになり、さらにはカレントミラー効果によりＰＭＯＳトランジスタ５４でも同量または比例量のドレイン電流ｉ５４が流れるようになっている。このように、ＰＭＯＳトランジスタ５０，５２，５４をそれぞれ流れる電流は出力電流ＩＯＵＴに対応している。この実施形態では、出力電流ＩＯＵＴが許容値ＩＬＩＭを超えたときにノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８を超えるように、抵抗５６の抵抗値が設定されている。なお、ＰＭＯＳトランジスタ５４のドレイン電流ｉ５４は、ノードＮ１を介してドライバ回路３４のＮＭＯＳトランジスタ４８のドレイン電流ｉ４８の一部となる。そのため、抵抗４６の電圧降下が減少してＮ１の電圧が上昇し、過電流を抑制する。
Then, when the voltage VN 3 of the node N 3 exceeds the threshold value TH 58 of the NMOS transistor 58, the NMOS transistor 58 is turned on, and the drain current i 52 of the PMOS transistor 52 starts to flow, and furthermore, due to the current mirror effect, the PMOS The same or proportional amount of drain current i 54 flows through the transistor 54 as well. Thus, the current flowing through each of PMOS transistors 50, 52, and 54 corresponds to the output current IOUT . In this embodiment, the resistance value of the resistor 56 is set such that the voltage VN 3 at the node N 3 exceeds the threshold TH 58 of the NMOS transistor 58 when the output current I OUT exceeds the allowable value I LIM . Note that the drain current i 54 of the PMOS transistor 54 becomes part of the drain current i 48 of the NMOS transistor 48 of the
なお、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８より低いときは、ＮＭＯＳトランジスタ５８はオフ状態になり、ＰＭＯＳトランジスタ５２，５４にドレイン電流ｉ５２，ｉ５４は流れない。 Note that when the voltage VN 3 of the node N 3 is lower than the threshold value TH 58 of the NMOS transistor 58, the NMOS transistor 58 is turned off, and the drain currents i 52 and i 54 do not flow through the PMOS transistors 52 and 54.
遮断・復帰回路４０は、出力状態監視回路６０、判定回路６２、イネーブル回路６４、ラッチ回路６６およびタイマ回路１００を有している。
The cutoff/
出力状態監視回路６０は、ＶＩＮ入力端子１０とノードＮ５との間で２つのＰＭＯＳトランジスタ７０，７２を直列に接続している。ここで、一方のＰＭＯＳトランジスタ７０は、出力電流ＩＯＵＴを監視するためのものであり、ソースがＶＩＮ入力端子１０に接続され、ドレインがＰＭＯＳトランジスタ７２のソースに接続され、ゲートがノードＮ４を介して過電流制限回路３６のＰＭＯＳトランジスタ５２のドレインおよびゲートに接続されている。ＰＭＯＳトランジスタ７２がオンしているときに、ＰＭＯＳトランジスタ７０は、ＰＭＯＳトランジスタ５２のドレイン電流ｉ５２をカレントミラーまたはコピーしたドレイン電流ｉ７０を流すようになっている。
The output state monitoring circuit 60 has two PMOS transistors 70 and 72 connected in series between the V IN input terminal 10 and the node N5 . Here, one PMOS transistor 70 is for monitoring the output current I OUT , and has a source connected to the V IN input terminal 10, a drain connected to the source of the PMOS transistor 72, and a gate connected to the node N4 . It is connected to the drain and gate of the PMOS transistor 52 of the
ＰＭＯＳトランジスタ７２は、出力電圧ＶＯＵＴまたは帰還電圧ＦＢを監視するためのものであり、そのソースがＰＭＯＳトランジスタ７０のドレインに接続され、そのドレインがノードＮ５に接続され、ゲートに帰還電圧生成回路２２からの帰還電圧ＦＢを入力する。ＰＭＯＳトランジスタ７２は、そのゲート電圧つまり帰還電圧ＦＢが所定の電圧閾値ＦＢＴＨより高いときはオフ状態を保ち、帰還電圧ＦＢが該電圧閾値ＦＢＴＨを下回るとオンするようになっている。なお、電圧閾値ＦＢＴＨは、帰還電圧ＦＢが異常低下したときにそれを早期に検知できる値が好ましく、たとえばＦＢＴＨ＝０．７～０．８ＶＲＥＦ１に設定されてよい。 The PMOS transistor 72 is for monitoring the output voltage V OUT or the feedback voltage FB, and its source is connected to the drain of the PMOS transistor 70, its drain is connected to the node N5 , and its gate is connected to the feedback voltage generation circuit. Input the feedback voltage FB from 22. The PMOS transistor 72 remains off when its gate voltage, that is, the feedback voltage FB is higher than a predetermined voltage threshold FB TH , and turns on when the feedback voltage FB falls below the voltage threshold FB TH . Note that the voltage threshold value FB TH is preferably a value that allows early detection when the feedback voltage FB has abnormally decreased, and may be set to, for example, FB TH =0.7 to 0.8 VREF1.
ノードＮ５には、判定回路６２およびイネーブル回路６４も接続されている。判定回路６２は、過電流状態になったときに、それが短絡によるものなのか、一時的な過負荷によるものなのかを判定するためのもので、コンデンサ７４，抵抗７６およびコンパレータ７８を有している。コンデンサ７４および抵抗７６は、ノードＮ５とグランド電位端子との間で並列に接続されている。コンパレータ７８は、一方の入力端子（＋）がノードＮ５に接続され、他方の入力端子（－）が基準電圧源８０に接続されている。基準電圧源８０は、判定用の基準電圧ＶＲＥＦ２を与える。 A determination circuit 62 and an enable circuit 64 are also connected to node N5 . The determination circuit 62 is for determining whether an overcurrent condition is caused by a short circuit or a temporary overload, and includes a capacitor 74, a resistor 76, and a comparator 78. ing. Capacitor 74 and resistor 76 are connected in parallel between node N5 and the ground potential terminal. The comparator 78 has one input terminal (+) connected to the node N 5 and the other input terminal (-) connected to the reference voltage source 80 . A reference voltage source 80 provides a reference voltage VREF2 for determination.
コンデンサ７４は、ＰＭＯＳトランジスタ７２がオンしている時にＰＭＯＳトランジスタ７０のドレイン電流ｉ７０によって充電される。コンデンサ７４の充電電圧つまりノードＮ５の電圧ＶＣＨＧは、コンパレータ７８により判定基準電圧ＶＲＥＦ２と比較される。コンパレータ７８の出力ＤＥＴは、ＶＣＨＧ＜ＶＲＥＦ２のときはＬレベルであり、ＶＣＨＧ＞ＶＲＥＦ２のときにＨレベルになる。コンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わると、後述するラッチ回路６６がこれに応動するようになっている。 Capacitor 74 is charged by drain current i 70 of PMOS transistor 70 when PMOS transistor 72 is on. The charging voltage of the capacitor 74, that is, the voltage VCHG at the node N5 , is compared with the determination reference voltage VREF2 by the comparator 78. The output DET of the comparator 78 is at L level when VCHG<VREF2, and becomes H level when VCHG>VREF2. When the output DET of the comparator 78 changes from L level to H level, a latch circuit 66, which will be described later, responds to this change.
イネーブル回路６４は、コンパレータ８２、基準電圧源８４およびＮＭＯＳトランジスタ８６を有する。コンパレータ８２の一方の入力端子（－）には、主制御回路２０の基準電圧回路３０より可変基準電圧ＳＳＴが入力される。他方の入力端子（＋）には、基準電圧源８４より所定の基準電圧ＶＲＥＦ３が入力される。コンパレータ８２の出力は、ＳＳＴ＜ＶＲＥＦ３のときはＨレベルであり、ＳＳＴ＞ＶＲＥＦ３のときはＬレベルになる。なお、基準電圧ＶＲＥＦ３はＳＳＴの最大値であるＶＩレベルより幾らか低い値に設定される。
Enable circuit 64 includes a comparator 82, a reference voltage source 84, and an NMOS transistor 86. A variable reference voltage SST is input from the
ＮＭＯＳトランジスタ８６は、ソースがグランド電位端子に接続され、ドレインがノードＮ５に接続され、ゲートにコンパレータ８２の出力を受ける。ＳＳＴ＜ＶＲＥＦ３のときは、コンパレータ８２の出力はＨレベルであり、ＮＭＯＳトランジスタ８６がオンしている。この状態では、コンデンサ７４が充電不能であり、判定回路６２はディスエーブル状態に置かれる。 The NMOS transistor 86 has a source connected to the ground potential terminal, a drain connected to the node N5 , and a gate receiving the output of the comparator 82. When SST<VREF3, the output of the comparator 82 is at H level, and the NMOS transistor 86 is turned on. In this state, capacitor 74 cannot be charged and determination circuit 62 is placed in a disabled state.
しかし、ＳＳＴ＞ＶＲＥＦ３になると、コンパレータ８２の出力がＬレベルになり、ＮＭＯＳトランジスタ８６がオフして、コンデンサ７４が充電可能となり、判定回路６２はイネーブル状態になる。 However, when SST>VREF3, the output of the comparator 82 becomes L level, the NMOS transistor 86 is turned off, the capacitor 74 can be charged, and the determination circuit 62 is enabled.
ラッチ回路６６は、ＲＳフリップフロップ８８、ＮＭＯＳトランジスタ９０，９２，９４、ＰＭＯＳトランジスタ９６および抵抗９８を含んでいる。 Latch circuit 66 includes an RS flip-flop 88, NMOS transistors 90, 92, 94, PMOS transistor 96, and resistor 98.
ＲＳフリップフロップ８８は、セット入力端子（Ｓ）が判定回路６２のコンパレータ７８の出力端子に接続され、出力端子（Ｑ）がＮＭＯＳトランジスタ９０，９２，９４のゲートおよびタイマ回路１００の入力端子に接続され、リセット入力端子（Ｒ）がタイマ回路１００の出力端子に接続されている。
The RS flip-flop 88 has a set input terminal (S) connected to the output terminal of the comparator 78 of the determination circuit 62, and an output terminal (Q) connected to the gates of the NMOS transistors 90, 92, 94 and the input terminal of the
ＲＳフリップフロップ８８は、コンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わったときに、これをラッチして（Ｑ）出力ＳＥＴをＨレベルにセットし、各ＮＭＯＳトランジスタ９０，９２，９４に遮断のためのスイッチ動作を行わせるとともにタイマ回路１００に自動復帰のための計時動作を行わせる。
When the output DET of the comparator 78 changes from the L level to the H level, the RS flip-flop 88 latches it, sets the (Q) output SET to the H level, and cuts off the output to each NMOS transistor 90, 92, 94. At the same time, the
各ＮＭＯＳトランジスタ９０，９２，９４は、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴに応じて連動してオン・オフする。すなわち、（Ｑ）出力ＳＥＴがＬレベルのときは各ＮＭＯＳトランジスタ９０，９２，９４がオフしていて、（Ｑ）出力ＳＥＴがＨレベルになると各ＮＭＯＳトランジスタ９０，９２，９４がオンするようになっている。 Each of the NMOS transistors 90, 92, and 94 is turned on and off in conjunction with the (Q) output SET of the RS flip-flop 88. That is, when (Q) output SET is at L level, each NMOS transistor 90, 92, 94 is off, and when (Q) output SET is at H level, each NMOS transistor 90, 92, 94 is turned on. It has become.
ＮＭＯＳトランジスタ９０は、出力トランジスタ１４を強制的にオフするためのスイッチとして機能し、ソースがグランド電位端子に接続され、ドレインがＰＭＯＳトランジスタ９６のゲートに接続されるとともに抵抗９８を介してＶＩＮ入力端子１０に接続されている。ＰＭＯＳトランジスタ９６のソースはＶＩＮ入力端子１０に接続され、ドレインはノードＮ１に接続されている。ＰＭＯＳトランジスタ９６は、ＮＭＯＳトランジスタ９０と主従関係を有するスイッチとして機能する。
The NMOS transistor 90 functions as a switch for forcibly turning off the
すなわち、ＮＭＯＳトランジスタ９０がオフしているときは、ＰＭＯＳトランジスタ９６もオフしていて、ＮＭＯＳトランジスタ９０がオンすると、ＰＭＯＳトランジスタ９６もオンするようになっている。ＰＭＯＳトランジスタ９６がオンすると、ノードＮ１がオン状態のＰＭＯＳトランジスタ９６を介してＶＩＮレベルにクランプされ、出力トランジスタ１４は完全なオフ状態になる。
That is, when the NMOS transistor 90 is off, the PMOS transistor 96 is also off, and when the NMOS transistor 90 is on, the PMOS transistor 96 is also turned on. When PMOS transistor 96 is turned on, node N1 is clamped to the V IN level via PMOS transistor 96 which is on, and
そして、復帰動作を行うときは、後述するようにＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＨレベルからＬレベルに変わることにより、ＮＭＯＳトランジスタ９０がオフし、それに伴ってＰＭＯＳトランジスタ９６がオフ状態に切り替わる。 When performing the return operation, as will be described later, the (Q) output SET of the RS flip-flop 88 changes from the H level to the L level, thereby turning off the NMOS transistor 90, and accordingly turning the PMOS transistor 96 into the off state. Switch to .
ＮＭＯＳトランジスタ９２は、出力トランジスタ１４を強制的にオフするときに、それと連動してドライバ回路３４のＮＭＯＳトランジスタ４８を強制的にオフするためのスイッチとして機能する。ＮＭＯＳトランジスタ９２のソースはグランド電位端子に接続され、ドレインはＮＭＯＳトランジスタ４８のゲートに接続されている。
The NMOS transistor 92 functions as a switch for forcibly turning off the NMOS transistor 48 of the
ＮＭＯＳトランジスタ９２がオフしているとき、ＮＭＯＳトランジスタ４８は、誤差増幅器３２からの誤差信号ＥＲに応じて出力トランジスタ１４を駆動することができる。しかし、ＮＭＯＳトランジスタ９２がオンすると、ＮＭＯＳトランジスタ４８のゲートがグランド電位にクランプされ、ＮＭＯＳトランジスタ４８は完全なオフ状態になる。
When NMOS transistor 92 is off, NMOS transistor 48 can drive
そして、復帰動作を行うときは、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＨレベルからＬレベルに変わって、ＮＭＯＳトランジスタ９２がオフすることにより、ドライバ回路３４のＮＭＯＳトランジスタ４８はイネーブル状態になる。
When performing the return operation, the (Q) output SET of the RS flip-flop 88 changes from H level to L level, and the NMOS transistor 92 is turned off, so that the NMOS transistor 48 of the
ＮＭＯＳトランジスタ９４は、出力トランジスタ１４を強制的にオフするときに、それと連動して基準電圧回路３０の可変の基準電圧ＳＳＴをＶＩＮレベルからグランド電位に下げるためのスイッチとして機能する。ＮＭＯＳトランジスタ９４のソースはグランド電位端子に接続され、ドレインは基準電圧回路３０のノードＮ２に接続されている。
The NMOS transistor 94 functions as a switch for lowering the variable reference voltage SST of the
ＮＭＯＳトランジスタ９４がオフしているときは、基準電圧回路３０において定電流源４２がコンデンサ４４を充電し、または満充電状態を維持し、コンデンサ４４の充電電圧が基準電圧ＳＳＴとしてノードＮ２より誤差増幅器３２およびコンパレータ８２に出力される。しかし、ＮＭＯＳトランジスタ９４がオンすると、コンデンサ４４が放電して、ノードＮ２上の基準電圧ＳＳＴは瞬時にＶＩＮレベルからグランド電位に下がる。
When the NMOS transistor 94 is off, the constant current source 42 in the
復帰動作を行うときは、ＲＳフリップフロップ８８の（Ｑ出力）ＳＥＴがＨレベルからＬレベルに変わって、ＮＭＯＳトランジスタ９４がオフすることにより、基準電圧回路３０ではコンデンサ４４が定電流源４２からの定電流によって充電され、ノードＮ２上の基準電圧ＳＳＴはグランド電位からＶＩＮレベルまで漸次的に上昇する。 When performing the recovery operation, the (Q output) SET of the RS flip-flop 88 changes from H level to L level, and the NMOS transistor 94 turns off. Charged by a constant current, the reference voltage SST on the node N2 gradually rises from the ground potential to the VIN level.
タイマ回路１００は、たとえばクロック生成回路およびカウンタ回路を有し、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わったときにそれに応動して計時動作を開始し、予め設定した休止時間ＤＴを計時してから、ＲＳフリップフロップ８８のリセット入力端子（Ｒ）にＨレベルのリセット信号ＲＥＳＥＴを与えるように構成されている。なお、休止時間ＤＴは、任意の長さに設定可能であり、たとえば数１００ミリ秒に設定される。
The
ＲＳフリップフロップ８８は、タイマ回路１００からのリセット信号ＲＥＳＥＴを受け取ると、それに応動して（Ｑ）出力ＳＥＴをそれまでのＨレベルからＬレベルに変える。そうすると、各ＮＭＯＳトランジスタ９０，９２，９４がオン状態からオフ状態に変わり、復帰動作が開始される。
［実施形態におけるリニアレギュレータの作用］
When the RS flip-flop 88 receives the reset signal RESET from the
[Action of linear regulator in embodiment]
以下に、図３Ａ～図３Ｃ、４Ａ～図４Ｃ、図５および図６を参照してこのリニアレギュレータの過電流状態における作用を説明する。
《出力短絡の場合》
The operation of this linear regulator in an overcurrent state will be described below with reference to FIGS. 3A to 3C, 4A to 4C, FIGS. 5 and 6.
《In case of output short circuit》
図３Ａは、出力短絡によって過電流の状態が起きた場合の各部の状態または波形を示す。図４Ａは、図３Ａの場合における出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性を示す。 FIG. 3A shows the states or waveforms of various parts when an overcurrent state occurs due to an output short circuit. FIG. 4A shows the output current I OUT -output voltage V OUT characteristic in the case of FIG. 3A.
この場合、時点ｔ０までは出力状態が安定しており、過電流制限回路３６および遮断・復帰回路４０のいずれも動作していない。過電流制限回路３６においては、ＰＭＯＳトランジスタ５０が出力電流ＩＯＵＴをカレントミラーしたドレイン電流ｉ５０を流しているが、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８より低いため、制限動作スイッチのＮＭＯＳトランジスタ５８はオフ状態にあり、それによってカレントミラー回路の両ＰＭＭＯＳトランジスタ５２，５４がオフしている。
In this case, the output state is stable until time t0 , and neither the
遮断・復帰回路４０においても、帰還電圧監視用スイッチのＰＭＯＳトランジスタ７２がオフしているため、ノードＮ５の電圧ＶＣＨＧはグランド電位にあり、判定回路６２においてコンパレータ７８の出力ＤＥＴはＬレベル、ラッチ回路６６においてＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴはＬレベル、ＮＭＯＳトランジスタ９０，９２，９４はオフ状態、ＰＭＯＳトランジスタ９６もオフ状態に置かれている。タイマ回路１００は計時動作を行っていない。
In the cutoff/
これにより、出力トランジスタ１４のゲート電圧は、ノードＮ１を介して専ら主制御回路２０により制御される。この時、ドライバ回路３４のＮＭＯＳトランジスタ４８は誤差信号ＥＲに応じたドレイン電流ｉ４８を流し、抵抗４６にも同じ電流ｉ４８が流れ、入力電圧ＶＩＮより抵抗４６の電圧降下だけ低い電圧がノードＮ１を介して出力トランジスタ１４のゲートに与えられる。主制御回路２０の負帰還制御が働くことにより、入力電圧ＶＩＮや出力電流ＩＯＵＴに多少の変動があっても、出力電圧ＶＯＵＴが定格値ＶＲＡＴ付近で安定に維持されている。
Thereby, the gate voltage of the
しかし、時点ｔ０で出力短絡が起こり、それによって出力電流ＩＯＵＴが急激に増大して制限値ＩＬＩＭを超えるや否や、過電流制限回路３６が動作する。すなわち、出力電流ＩＯＵＴが制限値ＩＬＩＭを超えた瞬間に、ノードＮ３の電圧ＶＮ３がＮＭＯＳトランジスタ５８の閾値ＴＨ５８を超え、制限動作スイッチのＮＭＯＳトランジスタ５８がオンする。そうすると、ＰＭＯＳトランジスタ５２がドレイン電流ｉ５２を流し始め、ＰＭＯＳトランジスタ５４がドレイン電流ｉ５２をカレントミラーまたはコピーしたドレイン電流ｉ５４を流す。このＰＭＯＳトランジスタ５４のドレイン電流ｉ５４は、ＰＭＯＳトランジスタ５０のドレイン電流ｉ５０に対応し、ひいては出力トランジスタ１４を流れる出力電流ＩＯＵＴに対応している。
However, as soon as an output short-circuit occurs at time t 0 , whereby the output current I OUT increases rapidly and exceeds the limit value ILIM , the
ＰＭＯＳトランジスタ５４のドレイン電流ｉ５４は、抵抗４６を流れる電流にノードＮ１で合流して、ドライバ回路３４のＮＭＯＳトランジスタ４８のドレイン電流ｉ４８の一部となる。これによって、ＮＭＯＳトランジスタ４８のドレイン電流ｉ４８が同じでも、抵抗４６を流れる電流はＰＭＯＳトランジスタ５４のドレイン電流ｉ５４のぶんだけ減少する。こうして、出力トランジスタ１４のゲート電圧はＰＭＯＳトランジスタ５４のドレイン電流ｉ５４により律速されて高くなり、出力電流ＩＯＵＴが制限値ＩＬＩＭ以下またはその近辺に制限される。
The drain current i 54 of PMOS transistor 54 joins the current flowing through resistor 46 at node N 1 and becomes part of the drain current i 48 of NMOS transistor 48 of
本来、主制御回路２０においては、出力電圧ＶＯＵＴが低下すれば、誤差増幅器３２の出力電圧つまり誤差信号ＥＲの電圧が高くなって、ドライバ回路３４のＮＭＯＳトランジスタ４８のドレイン電流ｉ４８が増加し、それによってノードＮ１の電圧つまり出力トランジスタ１４のゲート電圧が下がり、出力電流ＩＯＵＴが増加するはずである。しかし、過電流制限回路３６が動作するときは、ＰＭＯＳトランジスタ５４のドレイン電流ｉ５４がノードＮ１の電圧つまり出力トランジスタ１４のゲート電圧を支配的に制御し、出力電流ＩＯＵＴを制限値ＩＬＩＭ付近に制限するようになっている。
Originally, in the
一方、出力短絡が起きると、負荷側で出力コンデンサ１６が瞬時に放電して、出力電圧ＶＯＵＴがグランド電位付近まで急激に下がり、それに応じて帰還電圧ＦＢもグランド電位付近まで急激に下がる。この時、正確には帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回った時（時点ｔ１）、遮断・復帰回路４０で出力状態監視回路６０のＰＭＯＳトランジスタ７２がオンし、ＰＭＯＳトランジスタ７０が出力トランジスタ１４の出力電流ＩＯＵＴをカレントミラーしたドレイン電流ｉ７０を流し始め、このドレイン電流ｉ７０によるコンデンサ７４の充電が開始される。なお、イネーブル回路６４では、ＳＳＴ＞ＶＲＥＦ３であるから、コンパレータ８２の出力がＬレベルで、ＮＭＯＳトランジスタ８６はオフしている。
On the other hand, when an output short circuit occurs, the
そして、過電流制限回路３６が上記のようにして出力電流ＩＯＵＴを制限値ＩＬＩＭ付近に制限し、かつ帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回っている状態がそのまま持続すると、やがて遮断・復帰回路４０の判定回路６２においてノードＮ５の電圧ＶＣＦＧが監視値ＶＲＥＦ２を超えた時（時点ｔ２）、コンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わる。そうすると、これに応動してラッチ回路６６のＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わり、ＮＭＯＳトランジスタ９０，９２，９４，９６がそれぞれオンすることによって、出力トランジスタ１４を強制的に完全なオフ状態にし、主制御回路２０の制御動作を止める。
Then, if the
こうして、出力トランジスタ１４が完全にオフ状態になることで、出力電流ＩＯＵＴは全く流れなくなり、出力電圧ＶＯＵＴもグランド電位に保持され、完全な出力停止状態になる。このような完全出力停止状態の下では、負荷はもちろん出力トランジスタ１４が発熱することも一切ない。なお、出力電流ＩＯＵＴが遮断されると、過電流制限回路３６内でも内部電流は一切流れなくなり、各トランジスタ５０，５２，５４，５８はオフ状態に置かれる。また、遮断・復帰回路４０内でも、ＰＭＯＳトランジスタ７０がオフしてドレイン電流ｉ７０を流さなくなり、コンデンサ７４はＮＭＯＳトランジスタ８６により放電する。
In this way, the
一方、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わった時（時点ｔ２）から、タイマ回路１００が計時動作を開始する。そして、所定の休止時間ＤＴを計時した時（時点ｔ３）に、タイマ回路１００がリセット信号ＲＥＳＥＴを出力し、それに応動してＲＳフリップフロップ８８が（Ｑ）出力ＳＥＴをＬレベルに戻す。そうすると、ＮＭＯＳトランジスタ９０，９２，９４，９６がそれぞれオフし、出力トランジスタ１４、ドライバ回路３４のＮＭＯＳトランジスタ４８および基準電圧回路３０が遮断・復帰回路４０から解放される。そして、次のようなソフトスタートによる復帰動作が開始される。
On the other hand, the
すなわち、遮断・復帰回路４０のＮＭＯＳトランジスタ９０およびＰＭＯＳトランジスタ９６がオフすることによって、出力トランジスタ１４のゲートまたはノードＮ１が強制オフのクランプ電位（ＶＩＮ）から解放される。また、ＮＭＯＳトランジスタ９２がオフすることによって、主制御回路２０内でドライバ回路３４のＮＭＯＳトランジスタ４８のゲートが強制オフのクランプ電位（グランド電位）から解放される。一方、ＮＭＯＳトランジスタ９４がオフすることによって、基準電圧回路３０内でコンデンサ４４が充電され、ノードＮ２上の基準電圧ＳＳＴがグランド電位からＶＩＮレベルに漸次的に上昇する。
That is, by turning off the NMOS transistor 90 and the PMOS transistor 96 of the cutoff/
こうして、過電流制限回路３６および遮断・復帰回路４０の双方が停止状態にある中で、主制御回路２０がイネーブル状態となり、基準電圧回路３０内で漸次的に上昇する可変の基準電圧ＳＳＴが固定の基準電圧ＶＲＥＦ１を超えるまで誤差増幅器３２の比較基準電圧に用いられることにより、休止時間ＤＴの間に出力短絡が解除されていたと仮定すれば、図３Ａに示すように、基準電圧ＳＳＴの上昇とともに出力電流ＩＯＵＴ，出力電圧ＶＯＵＴおよび帰還電圧ＦＢも漸次的に増大または上昇し、正常な出力状態に復帰する。
In this way, while both the
このように、このリニアレギュレータにおいて、負荷側のインピーダンスが略零で出力短絡が起こった場合は、図４Ａに示すような出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性が得られる。従来技術のフの字特性（図８）とは異なり、出力停止期間中は出力電圧ＶＯＵＴが零になるだけでなく出力電流ＩＯＵＴも全く流れないため、出力トランジスタ１４の発熱は全くない。しかも、出力短絡に対して出力トランジスタ１４を完全にオフ状態にした後、一定の休止時間ＤＴが経過すれば自動的に復帰動作を行って正常な出力状態に戻すことができる。
In this way, in this linear regulator, when the impedance on the load side is approximately zero and an output short circuit occurs, a characteristic of output current I OUT -output voltage V OUT as shown in FIG. 4A is obtained. Unlike the foldback characteristic of the prior art (FIG. 8), during the output stop period not only the output voltage V OUT becomes zero but also the output current I OUT does not flow at all, so that the
また、本実施形態における遮断・復帰回路４０は、所定の閾値（ＦＢＴＨ）や監視値（ＶＲＥＦ２）を用いて当該過電流が短絡によるものであると判定したときは、直ちに出力トランジスタ１４を強制的にオフする。このように、遮断・復帰回路４０は、主制御回路２０のフィードバック制御系から独立して、ロジック的な制御動作を行う。このため、主制御回路２０のフィードバック制御系が異常発振を起すことがなく、位相補償用のコンデンサが不要となっている。
《レアショートの場合》
Furthermore, when the cutoff/
《In case of rare short》
図３Ｂは、それほど低くないインピーダンスの短絡（たとえば地絡あるいはレアショート）が起こった場合の各部の状態または波形を示す。図４Ｂは、図３Ｂの場合における出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性を示す。 FIG. 3B shows the states or waveforms of various parts when a short circuit of not very low impedance (for example, a ground fault or a layer short circuit) occurs. FIG. 4B shows the output current I OUT -output voltage V OUT characteristic in the case of FIG. 3B.
この場合も、時点ｔ０までは出力状態が安定しており、上述した出力短絡の場合（図３Ａ）と同様に、過電流制限回路３６および遮断・復帰回路４０のいずれも動作しておらず、入力電圧ＶＩＮや出力電流ＩＯＵＴに多少の変動があっても、主制御回路２０の負帰還制御により出力電圧ＶＯＵＴが定格値ＶＲＡＴ付近で安定に維持されている。
In this case as well, the output state is stable until time t0 , and as in the case of the output short circuit described above (FIG. 3A), neither the
そして、時点ｔ０付近で地絡あるいはレアショートが起きて出力電流ＩＯＵＴが制限値ＩＬＩＭを超えた直後の各部の動作も上述した出力短絡の場合（図３Ａ）と大体同じである。ただし、出力短絡の場合とは異なり、負荷のインピーダンスが極端に低くはならないので、出力電圧ＶＯＵＴは出力コンデンサ１４の放電特性に倣って比較的緩やかに下がる。このため、帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回る時のタイミングが少し遅くなり、それによって遮断・復帰回路４０において監視スイッチのＰＭＯＳトランジスタ７２がオンするタイミングおよび判定回路６２のコンデンサ７４が充電を開始するタイミング（ｔ１’）が遅くなる。
Immediately after the output current I OUT exceeds the limit value I LIM due to the occurrence of a ground fault or layer short circuit near time t 0 , the operations of each part are approximately the same as in the case of the output short circuit described above (FIG. 3A). However, unlike in the case of an output short circuit, the impedance of the load does not become extremely low, so the output voltage V OUT follows the discharge characteristics of the
しかし、この場合でも、過電流制限回路３６が出力電流ＩＯＵＴを制限値ＩＬＩＭ近辺に制限し、かつ帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回る状態がしばらく持続する限り、遮断・復帰回路４０においてコンデンサ７４の充電電圧ＶＣＨＧが監視値ＶＲＥＦ２を超え、このタイミング（時点ｔ２’）でコンパレータ７８の出力ＤＥＴがＬレベルからＨレベルに変わって、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴがＬレベルからＨレベルに変わる。その結果、上記と同様な仕方で、出力トランジスタ１４が完全なオフ状態となり、主制御回路２０の制御動作も止まる。そして、その後の措置も出力短絡の場合と全く同じであり、休止時間ＤＴの経過後に上記のようなソフトスタートによる復帰動作が行われる。
However, even in this case, as long as the
こうして、負荷側のインピーダンスがそれほど低くならない短絡が起こった場合は、図４Ｂに示すような出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性が得られる。この場合も、従来技術のフの字特性（図８）とは異なり、出力停止期間中は出力電流ＩＯＵＴが全く流れない（しかも出力電圧ＶＯＵＴが零になる）ため、出力トランジスタ１４の発熱は全くなく、負荷の発熱も全くない。また、出力トランジスタ１４を完全にオフ状態に保持しても、所定の休止時間ＤＴの経過後に自動的に復帰動作を行って正常な出力電流ＩＯＵＴおよび出力電圧ＶＯＵＴに戻すことができる。さらには、出力電流ＩＯＵＴおよび出力電圧ＶＯＵＴを制御する過程で主制御回路２０のフィードバック制御系が発振を起すこともない。
《一時的な過負荷の場合》
In this way, when a short circuit occurs in which the impedance on the load side does not become very low, a characteristic of output current I OUT -output voltage V OUT as shown in FIG. 4B is obtained. Also in this case, unlike the fold-back characteristic of the conventional technology (FIG. 8), the output current I OUT does not flow at all during the output stop period (and the output voltage V OUT becomes zero), so the
《In case of temporary overload》
図３Ｃは、一時的な過負荷による過電流が生じた場合の各部の状態または波形を示す。図４Ｃは、図３Ｃの場合における出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性を示す。 FIG. 3C shows the states or waveforms of each part when overcurrent occurs due to temporary overload. FIG. 4C shows the output current I OUT -output voltage V OUT characteristic in the case of FIG. 3C.
この場合、先ず過電流制限回路３６が動作して出力電流ＩＯＵＴを制限値ＩＬＩＭ付近に制限する。そして、帰還電圧ＦＢが電圧閾値ＦＢＴＨを下回れば、遮断・復帰回路４０も動作を開始し、コンデンサ７４の充電電圧ＶＣＨＧが上昇する。しかし、今回の過電流が過負荷による一時的なものであって、出力電圧ＶＯＵＴが直ぐに定格値ＶＲＡＴ付近まで回復し、帰還電圧ＦＢが電圧閾値ＦＢＴＨより高くなると、そのタイミング（時点ｔａ）で監視スイッチのＰＭＯＳトランジスタ７２がオフし、コンデンサ７４の充電が監視値ＶＲＥＦ２に到達する前に止まる。
In this case, first, the
こうして、遮断・復帰回路４０内では、コンパレータ７８の出力ＤＥＴがＬレベルの状態を保ち、ＲＳフリップフロップ８８の（Ｑ）出力ＳＥＴもＬレベルの状態を保つ。その結果、遮断・復帰回路４０が、出力トランジスタ１４を強制的にオフ状態にすることはなく、また、ドライバ回路３２の制御動作を止めることもなければ、基準電圧回路３０の可変基準電圧ＳＳＴをグランド電位に下げることもない。
In this way, in the cutoff/
こうして、一時的な過負荷による過電流が生じた場合は、図４Ｃに示すような出力電流ＩＯＵＴ－出力電圧ＶＯＵＴの特性が得られる。従来技術のフの字特性（図８）とは異なり、制限値ＩＬＩＭを超えた出力電流ＩＯＵＴが過電流制限回路３６によって制限され、出力電圧ＶＯＵＴがいったん下がっても、すぐに過負荷状態が解除されて出力電圧ＶＯＵＴが電圧閾値ＦＢＴＨより高くなれば、遮断・復帰回路４０が出力トランジスタ１４の強制オフを見送るようになっている。また、過負荷による過電流が長引いて遮断・復帰回路４０が出力トランジスタ１４をいったんオフにしても、休止時間ＤＴの経過後に上記のようなソフトスタートの復帰動作が自動的に行われるので、過負荷状態が解除され次第正常な出力状態に戻すことができる。
In this way, when an overcurrent occurs due to a temporary overload, a characteristic of output current I OUT -output voltage V OUT as shown in FIG. 4C is obtained. Unlike the fold-back characteristic of the conventional technology (Fig. 8), the output current IOUT exceeding the limit value ILIM is limited by the
なお、図３Ａおよび図３Ｂのように各種短絡が起きて遮断・復帰回路４０が出力トランジスタ１４をいったんオフ状態にした後も、当該短絡状態がしばらく持続する場合は、図５に示すように、ソフトスタートにより一定の勾配で立ち上がった出力電流ＩＯＵＴがそのまま制限値ＩＬＩＭを超えて過電流制限回路３６による制限を受け、かつ遮断・復帰回路４０により遮断される。こうして、ソフトスタートの復帰動作が休止時間ＤＴを挟んで数回ないし多数回繰り返される。
Note that, as shown in FIGS. 3A and 3B, if various short circuits occur and the short circuit state continues for a while even after the cutoff/
この場合、休止時間ＤＴが数１００ミリ秒であるのに対し、ソフトスタート中に出力電流ＩＯＵＴが流れる時間ＦＴはほんの数ミリ程度である。したがって、マクロ的にみれば、図６に示すように、短絡状態が継続している間にソフトスタートの復帰動作によって間欠的に出力電流ＩＯＵＴが流れる時間はほんの一瞬であり、消費電流や発熱は無視できるほど少ない。
［他の実施形態又は変形例］
In this case, while the pause time DT is several hundred milliseconds, the time FT during which the output current I OUT flows during the soft start is only about several milliseconds. Therefore, from a macro perspective, as shown in Figure 6, while the short-circuit condition continues, the output current I is so small that it can be ignored.
[Other embodiments or modifications]
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。 Although preferred embodiments of the present invention have been described above, the embodiments described above do not limit the present invention. Those skilled in the art can make various modifications and changes to the specific embodiments without departing from the technical idea and scope of the present invention.
たとえば、上述した実施形態において、遮断・復帰回路４０は、過電流制限回路３６の内部電流を介して出力電流ＩＯＵＴを監視したが、過電流制限回路３６を介さずに直接出力電流ＩＯＵＴを監視する構成とすることも可能である。
For example, in the embodiment described above, the cutoff / recovery circuit 40 monitors the output current I OUT via the internal current of the
上述した実施形態においては、遮断・復帰回路４０が出力トランジスタ１４を完全にオフ状態にして主制御回路２０の制御動作を止めるときは、ＰＭＯＳトランジスタ７０をオンし、出力トランジスタ１４のゲートをノードＮ１およびオン状態のＰＭＯＳトランジスタ７０を介してＶＩＮレベルにクランプする第１の遮断動作と、主制御回路２０に対してはＮＭＯＳトランジスタ９４をオンして、ドライバ回路３４のＮＭＯＳトランジスタ４８のゲートをグランド電位にクランプする第２の遮断動作とを併用した。このように、出力トランジスタ１４のオフ動作および主制御回路２０の停止動作を同時かつ個別に行う二重の遮断動作により、本発明による完全オフ状態への移行を高速確実に行うことができる。しかし、高速確実性の一定の低下を伴うが、上記第１の遮断動作または第２の遮断動作の一方を省く構成も可能である。
In the embodiment described above, when the cutoff/
また、上述した実施形態では、出力トランジスタ１４の出力状態として出力電流ＩＯＵＴおよび帰還電圧ＦＢを監視したが、他のパラメータ（たとえばドライバ回路３４の入出力状態など）の監視で代替することも可能である。
Further, in the embodiment described above, the output current I OUT and the feedback voltage FB are monitored as the output state of the
本発明のリニアレギュレータは、ＭＯＳトランジスタを主たる回路素子とする半導体集積回路（ＩＣ）として製作される。その場合、１チップの半導体基板上に単一の電源ＩＣとして製作されてもよいが、複合電源ＩＣの中に作り込まれてもよい。 The linear regulator of the present invention is manufactured as a semiconductor integrated circuit (IC) having a MOS transistor as a main circuit element. In that case, it may be manufactured as a single power supply IC on one chip of a semiconductor substrate, or it may be built into a composite power supply IC.
図７に、複合電源ＩＣの一例を示す。この複合電源ＩＣは、１チップの半導体基板上に２つのスイッチングレギュレータ１００，１０２と１つのリニアレギュレータ１０４を搭載する。ここで、リニアレギュレータ１０４は、スイッチングレギュレータ１００の出力電圧ＶＯＵＴ１をＶＩＮ入力端子１０に入力し、ＶＯＵＴ出力端子１２から電圧ＶＯＵＴ１より電圧レベルは低いが低リップルおよび低ノイズの出力電圧ＶＯＵＴ３を出力する。
FIG. 7 shows an example of a composite power supply IC. This composite power supply IC has two switching
このような複合電源ＩＣにおいては、リニアレギュレータ１０４の発熱が多いと、そこから隣のスイッチングレギュレータ１００，１０２に熱が伝わるだけでなく、半導体基板に熱歪が生じることによって、スイッチングレギュレータ１００，１０２の誤動作を引き起こすことがある。かかる課題は、リニアレギュレータ１０４に本発明を適用することによって解決することができる。
In such a composite power supply IC, when the
１０ ＶＩＮ入力端子
１２ ＶＯＵＴ出力端子
１４ 出力トランジスタ
２０ 主制御回路
２２ 帰還電圧生成回路
２８ （固定）基準電圧源
３０ （可変）基準電圧回路
３２ 誤差増幅器
３４ ドライバ回路
３６ 過電流制限回路
４０ 遮断・復帰回路
５０，５２，５４ ＰＭＯＳトランジスタ
５８ ＮＭＯＳトランジスタ
７０，７２ ＰＭＯＳトランジスタ
７４ コンデンサ
７８ コンパレータ
８８ ＲＳフリップフロップ
９０，９２，９４ ＮＭＯＳトランジスタ
９６ ＰＭＯＳトランジスタ
１００ タイマ回路
10 V IN input terminal 12 V OUT output terminal 14
Claims (10)
前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、
前記帰還電圧に基づいて、前記出力電圧が設定値に一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、
前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、
前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路と
を有し、
前記過電流制限回路は、前記入力端子と前記第１のノードとの間に設けられている第１のトランジスタを有し、前記出力電流が前記制限値を超えているときに前記出力電流に対応する第１の内部電流を前記第１のトランジスタに流して、前記出力トランジスタの制御端子の電圧を制御し、
前記過電流制限回路は、
制御端子が前記第１のノードに接続され、前記出力電流に対応する第２の内部電流を流す第２のトランジスタと、
前記第２の内部電流に応じた電圧降下を発生する抵抗と、
前記抵抗の電圧降下を制御電圧として入力し、前記出力電流が前記制限値を超えているときにオンする第３のトランジスタと、
前記入力端子と基準電圧端子との間で前記第３のトランジスタと直列に接続され、かつ前記第１のトランジスタとカレントミラー回路を構成する第４のトランジスタと
を有するリニアレギュレータ。 an output transistor provided between an input terminal that inputs an input voltage and an output terminal that outputs an output voltage;
a feedback voltage generation circuit that divides the output voltage to generate a feedback voltage;
a main control circuit that controls a voltage at a control terminal of the output transistor via a first node so that the output voltage matches or approximates a set value based on the feedback voltage;
The output current flowing through the output transistor is monitored, and when the output current exceeds a predetermined limit value, the voltage at the control terminal of the output transistor is controlled via the first node, and the output current is controlled with drooping characteristics. an overcurrent limiting circuit that limits current;
The feedback voltage and the output current are monitored, and when the output current is limited by the overcurrent limiting circuit and the feedback voltage is below a predetermined voltage threshold exceeds a certain limit, The output transistor is completely turned off to stop the control operation of the main control circuit, and after a preset pause time is measured, the output transistor is turned off and the control operation of the main control circuit is restarted. It has a cutoff/return circuit and
The overcurrent limiting circuit includes a first transistor provided between the input terminal and the first node, and the overcurrent limiting circuit corresponds to the output current when the output current exceeds the limit value. flowing a first internal current to the first transistor to control a voltage at a control terminal of the output transistor;
The overcurrent limiting circuit is
a second transistor having a control terminal connected to the first node and flowing a second internal current corresponding to the output current;
a resistor that generates a voltage drop according to the second internal current;
a third transistor that inputs the voltage drop across the resistor as a control voltage and turns on when the output current exceeds the limit value;
a fourth transistor connected in series with the third transistor between the input terminal and the reference voltage terminal and forming a current mirror circuit with the first transistor;
A linear regulator with
前記帰還電圧を制御電圧として入力し、前記帰還電圧が予め設定した電圧閾値を下回ったときにオンする第６のトランジスタと、
前記出力電流が前記制限値を超えているときに、オン状態の前記第６のトランジスタを介して前記出力電流に対応する第３の内部電流を流す第７のトランジスタと、
前記第３の内部電流によって充電されるコンデンサと、
前記コンデンサの充電電圧と所定の監視値とを比較して両者の高低関係を表す二値論理の比較結果を出力するコンパレータと、
前記コンデンサの充電電圧が前記監視値を超えたときに、前記コンパレータの出力に応動して前記第５のトランジスタをオンさせるラッチ回路と
を有し、
前記充電電圧が前記監視値を超える前に前記帰還電圧が前記電圧閾値より高くなったときは、前記第６のトランジスタがオフして、前記第３の内部電流による前記コンデンサの充電が停止し、前記コンデンサが放電する、
請求項２に記載のリニアレギュレータ。 The cutoff/return circuit is
a sixth transistor that inputs the feedback voltage as a control voltage and turns on when the feedback voltage falls below a preset voltage threshold;
a seventh transistor that causes a third internal current corresponding to the output current to flow through the sixth transistor that is in an on state when the output current exceeds the limit value;
a capacitor charged by the third internal current;
a comparator that compares the charging voltage of the capacitor with a predetermined monitoring value and outputs a binary logic comparison result representing a high-low relationship between the two;
a latch circuit that turns on the fifth transistor in response to the output of the comparator when the charging voltage of the capacitor exceeds the monitoring value;
When the feedback voltage becomes higher than the voltage threshold before the charging voltage exceeds the monitoring value, the sixth transistor is turned off and charging of the capacitor by the third internal current is stopped; the capacitor discharges;
The linear regulator according to claim 2 .
前記出力電圧の設定値に対応する第１の基準電圧を出力する基準電圧源と、
コンデンサの充放電によりグランド電位から入力電圧レベルまで可変する第２の基準電圧を出力する基準電圧回路と、
前記帰還電圧を前記第１および第２の基準電圧のうちの低い方と比較して比較誤差を表す誤差信号を生成する誤差増幅器と、
前記誤差信号に応じて前記出力トランジスタの制御端子に与えるための電圧を出力するドライバ回路と
を有し、
前記遮断・復帰回路は、前記出力トランジスタのオフ状態を持続している間は、前記基準電圧回路における前記第２の基準電圧を前記グランド電位に保持し、前記出力トランジスタのオフ状態を解除する時は、前記第２の基準電圧を前記グランド電位から前記入力電圧レベルまで漸次的に上昇させる、
請求項１～４のいずれか一項に記載のリニアレギュレータ。 The main control circuit is
a reference voltage source that outputs a first reference voltage corresponding to the set value of the output voltage;
a reference voltage circuit that outputs a second reference voltage that varies from a ground potential to an input voltage level by charging and discharging a capacitor;
an error amplifier that compares the feedback voltage to the lower of the first and second reference voltages to generate an error signal representing a comparison error;
a driver circuit that outputs a voltage to be applied to a control terminal of the output transistor according to the error signal;
The cutoff/return circuit maintains the second reference voltage in the reference voltage circuit at the ground potential while the output transistor remains in the off state, and when releasing the output transistor from the off state. gradually increases the second reference voltage from the ground potential to the input voltage level;
The linear regulator according to any one of claims 1 to 4 .
前記入力端子と前記第１のノードとの間に設けられている抵抗と、
前記第１のノードと基準電位端子との間に接続され、その制御端子に前記誤差増幅器からの前記誤差信号を入力する第８のトランジスタと
を有する、請求項５に記載のリニアレギュレータ。 The driver circuit is
a resistor provided between the input terminal and the first node;
6. The linear regulator according to claim 5 , further comprising: an eighth transistor connected between the first node and a reference potential terminal and inputting the error signal from the error amplifier to its control terminal.
前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、 a feedback voltage generation circuit that divides the output voltage to generate a feedback voltage;
前記帰還電圧に基づいて、前記出力電圧が設定値に一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、 a main control circuit that controls a voltage at a control terminal of the output transistor via a first node so that the output voltage matches or approximates a set value based on the feedback voltage;
前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、 The output current flowing through the output transistor is monitored, and when the output current exceeds a predetermined limit value, the voltage at the control terminal of the output transistor is controlled via the first node, and the output current is controlled with drooping characteristics. an overcurrent limiting circuit that limits current;
前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路と The feedback voltage and the output current are monitored, and when the output current is limited by the overcurrent limiting circuit and the feedback voltage is below a predetermined voltage threshold exceeds a certain limit, The output transistor is completely turned off to stop the control operation of the main control circuit, and after a preset pause time is measured, the output transistor is turned off and the control operation of the main control circuit is restarted. Cutoff/return circuit
を有し、 has
前記遮断・復帰回路は、前記入力端子と前記第１のノードとの間に設けられている第５のトランジスタを有し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記第５のトランジスタをオンさせて前記出力トランジスタをオフさせる、リニアレギュレータ。 The cutoff/return circuit includes a fifth transistor provided between the input terminal and the first node, and the output current is limited by the overcurrent limiting circuit and the feedback voltage is below a predetermined voltage threshold exceeds a certain limit, the fifth transistor is turned on and the output transistor is turned off.
前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、 a feedback voltage generation circuit that divides the output voltage to generate a feedback voltage;
前記帰還電圧に基づいて、前記出力電圧が設定値に一致または近似するように第１のノードを介して前記出力トランジスタの制御端子の電圧を制御する主制御回路と、 a main control circuit that controls a voltage at a control terminal of the output transistor via a first node so that the output voltage matches or approximates a set value based on the feedback voltage;
前記出力トランジスタを流れる出力電流を監視し、前記出力電流が所定の制限値を超えたときに、前記第１のノードを介して前記出力トランジスタの制御端子の電圧を制御し、垂下特性で前記出力電流を制限する過電流制限回路と、 The output current flowing through the output transistor is monitored, and when the output current exceeds a predetermined limit value, the voltage at the control terminal of the output transistor is controlled via the first node, and the output current is controlled with drooping characteristics. an overcurrent limiting circuit that limits current;
前記帰還電圧および前記出力電流を監視し、前記出力電流が前記過電流制限回路による制限を受け、かつ前記帰還電圧が所定の電圧閾値を下回っている状態が一定の限度を超えたときに、前記出力トランジスタを完全にオフ状態にして前記主制御回路の制御動作を止め、予め設定した休止時間を計時した後に、前記出力トランジスタのオフ状態を解除して、前記主制御回路の制御動作を再開させる遮断・復帰回路と The feedback voltage and the output current are monitored, and when the output current is limited by the overcurrent limiting circuit and the feedback voltage is below a predetermined voltage threshold exceeds a certain limit, The output transistor is completely turned off to stop the control operation of the main control circuit, and after a preset pause time is measured, the output transistor is turned off and the control operation of the main control circuit is restarted. Cutoff/return circuit
を有し、 has
前記主制御回路は、 The main control circuit is
前記出力電圧の設定値に対応する第１の基準電圧を出力する基準電圧源と、 a reference voltage source that outputs a first reference voltage corresponding to the set value of the output voltage;
コンデンサの充放電によりグランド電位から入力電圧レベルまで可変する第２の基準電圧を出力する基準電圧回路と、 a reference voltage circuit that outputs a second reference voltage that varies from a ground potential to an input voltage level by charging and discharging a capacitor;
前記帰還電圧を前記第１および第２の基準電圧のうちの低い方と比較して比較誤差を表す誤差信号を生成する誤差増幅器と、 an error amplifier that compares the feedback voltage to the lower of the first and second reference voltages to generate an error signal representing a comparison error;
前記誤差信号に応じて前記出力トランジスタの制御端子に与えるための電圧を出力するドライバ回路と a driver circuit that outputs a voltage to be applied to a control terminal of the output transistor according to the error signal;
を有し、 has
前記遮断・復帰回路は、前記出力トランジスタのオフ状態を持続している間は、前記基準電圧回路における前記第２の基準電圧を前記グランド電位に保持し、前記出力トランジスタのオフ状態を解除する時は、前記第２の基準電圧を前記グランド電位から前記入力電圧レベルまで漸次的に上昇させる、リニアレギュレータ。 The cutoff/return circuit maintains the second reference voltage in the reference voltage circuit at the ground potential while the output transistor remains in the off state, and when releasing the output transistor from the off state. A linear regulator that gradually increases the second reference voltage from the ground potential to the input voltage level.
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