JP7357734B2 - 撮像装置及びその制御方法 - Google Patents

Description

本発明の実施形態は、撮像装置及びその制御方法に関わるものである。

映像出力規格であるＨＤＭＩ（登録商標）（ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）規格では、規格対応のため、ハイビジョン以外の映像フォーマット、例えば４８０ｐをサポートする必要がある。つまり、１０８０ｐの映像を撮像するカメラでも、ＨＤＭＩ規格に準拠するためには４８０ｐに変換する回路を実装しなければならない。
１０８０ｐの映像フォーマットを４８０ｐに変換する方式としては、例えば、１０８０ｐから４８０ｐの７２０×４８０の解像度をそのまま抽出する方式がある。しかし、１０８０ｐに対して画角が小さくなり、その分多くのラインメモリが必要となる。
一方、１０８０ｐから垂直画素数を最大とした画角、すなわち、１６２０×１０８０のような解像度を切り出してリサイズする方式もある。しかし、専用のリサイズ回路が必要となり、さらにリサイズ回路用のメモリも必要となるため、回路規模が大きくなるという問題がある。

特開平１０－３２２５７１号公報

本実施形態の目的は、規格対応を低コストかつ小規模に実現することにある。

本実施形態に係る撮像装置は、イメージセンサと、処理部とを含む。イメージセンサは、行列状に配置された画素群を含む。処理部は、前記イメージセンサから第１の映像規格に適合する画素群に対応する映像信号群を読み出し、前記映像信号群を間引いてメモリに書き込み、前記メモリに書き込まれた映像信号群に対応する画素群のうち一部の連続する領域の画素群に対応する映像信号群を、前記第１の映像規格の画素クロック周波数よりも画素クロック周波数が低い第２の映像規格に適合するように、前記メモリから前記第２の映像規格の画素クロック周波数で読み出す。

図１は、撮像装置を示すブロック図である。 図２は、変換処理の概念を示す図である。 図３は、変換処理を実現するハードウェア構成の一例を示すブロック図である。 図４は、読み出しの同期処理を示す概念図である。 図５は、間引き書き込みをライトアドレス信号を用いて制御する一例を示すシーケンスである。 図６は、間引き書き込みをライトイネーブル信号を用いて制御する一例を示すシーケンスである。 図７は、２１６０ｐ（４Ｋ）から４８０ｐに変換する場合の概念を示す図である。 図８は、４３２０ｐ（８Ｋ）から４８０ｐに変換する場合の概念を示す図である。

以下、図面を参照しながら本実施形態に係わる撮像装置について説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作をおこなうものとして、重複する説明を適宜省略する。

本実施形態に係る撮像装置は、例えば産業用の検査カメラ、計測カメラ、監視カメラまたは顕微鏡用のカメラに搭載されることを想定するが、家庭用のカメラや医療用のカメラに搭載されてもよい。また、本実施形態に係る撮像装置は、動画を撮影することを想定するが、静止画を撮影してもよい。

本実施形態に係る撮像装置について図１のブロック図を参照して説明する。
本実施形態に係る撮像装置１は、イメージセンサ１１と、プロセッサ１３と、メモリ１５とを含む。

イメージセンサ１１は、一例としてＣＣＤ（Ｃｈａｒｇｅ－Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）センサ、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサなどの撮像素子である。イメージセンサ１１は、行列状に配置され、入力光を受けることにより電気信号を発生する複数の画素を含む。イメージセンサ１１は、画素毎に、画素に対応する電気信号を増幅した映像信号を生成する。映像信号は、ここでは、輝度（Ｙ）信号および色差（Ｐｂ、Ｐｒ）信号を含む信号を想定するが、ＲＧＢ信号でもよい。

プロセッサ１３は、イメージセンサ１１から映像信号を受け取り、メモリ１５への映像信号の書き込み及び映像信号の読み出しの少なくとも一方を制御し、第１の映像規格の映像信号から第２の映像規格に適合する映像信号に変換する変換処理を実行する。また、変換された映像信号は、外部のディスプレイなどに出力され、映像が表示される。
なお、プロセッサ１３は、映像信号に対して、ゲイン調整、アナログデジタル変換、カラーバランス調整、ガンマ補正、フィルタ処理などの一般的な信号処理を行ってもよい。

第１の映像規格は、例えば、１０８０ｐのプログレッシブ映像信号を示す。１０８０ｐは、有効画素数が１９２０×１０８０画素であり、画素クロック周波数が１４８．５ＭＨｚであり、水平周波数は６７．４３３ｋＨｚである。
第２の映像規格は、第１の映像規格と異なる規格であり、ここでは第１の映像規格の画素数よりも画素数が少ない４８０ｐのプログレッシブ映像信号を示す。４８０ｐは、有効画素数が７２０×４８０画素であり、画素クロック周波数が２７ＭＨｚであり、水平周波数が３１．３６９ｋＨｚである。

以下、本実施形態では第１の映像規格を１０８０ｐとし、第２の映像規格を４８０ｐとした時の映像信号の変換処理を例に説明する。なお、これに限らず、第１の映像規格の画素数が第２の映像規格の画素数よりも多ければ、７２０ｐ、５７６ｐ、２８８ｐといった他の映像規格にも本実施形態の変換処理を適用可能である。

メモリ１５は、例えば、同時に読み書き可能なデュアルポートＲＡＭ（Random Access Memory）であり、プロセッサ１３から映像信号を受け取って格納する。

なお、イメージセンサ１１とプロセッサ１３とメモリ１５とは、一体としてカメラに搭載されてもよいし、別体でもよい。イメージセンサ１１とプロセッサ１３とメモリ１５とがカメラに一体として搭載される場合は、例えば当該カメラ単体で、撮像から第２の映像規格に準拠した画像信号の出力までを行う。
一方、イメージセンサ１１と、プロセッサ１３及びメモリ１５とが別体として構成される場合は、例えばイメージセンサ１１を含むカメラから、当該カメラに搭載される通信インタフェースを介して、プロセッサ１３及びメモリ１５に映像信号を有線または無線で送信すればよい。

次に、本実施形態に係るプロセッサ１３の詳細について説明する。
プロセッサ１３は、書き込み制御機能１３１と、読み出し制御機能１３３と、発生機能１３５とを含む。

上述したプロセッサ１３における変換処理は、メモリ１５に対し、映像信号の書き込み制御、映像信号の読み出し制御、または、映像信号の書き込み制御及び読み出し制御の両方を実行することで実現できる。

変換処理が書き込み制御で実施される場合、書き込み制御機能１３１は、第１の映像規格（１０８０ｐ）に適合する画素群に対応する映像信号群から、当該画素群に対して設定される切り出し領域の画素に対応する映像信号群の一部を、第２の映像規格（４８０ｐ）に適合するように間引きながらメモリ１５に書き込む。第２の映像規格に適合するように間引くことを間引き処理とも呼ぶ。
変換処理が読み出し制御で実施される場合、書き込み制御機能１３１は、第１の映像規格（１０８０ｐ）に適合する画素群に対応する映像信号群をメモリ１５に書き込む。

変換処理が書き込み制御で実施される場合、読み出し制御機能１３３は、間引き処理されてメモリ１５に書き込まれた映像信号群の一部を、第２の映像規格（４８０ｐ）に適合するように読み出す。
変換処理が読み出し制御で実施される場合、読み出し制御機能１３３は、メモリ１５から、切り出し領域の画素に対応する映像信号群の一部を、第２の映像規格（４８０ｐ）に適合するように間引きながら読み出す。

発生機能１３５は、映像信号をメモリ１５に書き込む際のアドレスを示す書き込みアドレス信号（ライトアドレス信号）及び書き込みを制御するライトイネーブル信号と、メモリ１５から映像信号を読み出す際のアドレスを示す読み出しアドレス信号（リードアドレス信号）及び読み出しを制御するリードイネーブル信号とを発生する。

次に、本実施形態に係る変換処理の概念について図２を参照して説明する。
図２左図は、１０８０ｐの画素を示す。図の便宜上、１０８０ｐの横方向の画素数（映像の水平方向画素数）を１５画素とし、縦方向の画素数（映像の垂直方向ライン数）を９ラインとして説明する。なお実際には、水平方向画素数が１９２０画素、垂直方向ライン数が１０８０ライン、つまり１９２０×１０８０画素に対して処理されるものとする。

プロセッサ１３は、１０８０ｐの画素領域の一部を切り出し領域２０１として設定する。切り出し領域２０１のサイズは、第２の映像規格（４８０ｐ）の水平方向画素数及び垂直方向ライン数の整数倍に設定される。本実施形態では、切り出し領域２０１として、４８０ｐの縦横それぞれ２倍である１４４０×９６０画素の画素領域が設定される。また、切り出し領域２０１は、図２の例では１０８０ｐの画素領域の中心部分に設定されることを想定するが、１０８０ｐの画素領域のうちのどの領域に設定されてもよい。

続いて、プロセッサ１３は、切り出し領域２０１について当該整数倍の画素毎かつ当該整数倍のライン毎の画素に対応する映像信号を抽出することで間引き処理を実行する。図２では、切り出し領域２０１は、４８０ｐのサイズ７２０×４８０画素の縦横２倍に設定したので、２画素毎かつ２ライン毎に画素が抽出される。つまり、プロセッサ１３は、２画素を一単位として、当該２画素の中から１画素を抽出し、２ラインを一単位として、当該２ラインの中から１ラインを抽出し、抽出された画素に対応する映像信号をメモリ１５に書き込めばよい。ここでは、奇数番目の画素かつ奇数番目のライン（以下、奇数画素かつ奇数ラインと呼ぶ）が抽出される間引き処理が実行される。つまり、水平方向の１ラインに属する１９２０個の画素のうち、第１番目の画素，第３番目の画素，・・・，第１９１９番目の画素といったように奇数画素が抽出され、かつ、垂直方向に第１番目のライン，第３番目のライン，・・・，第１０７９番目のラインといったように奇数ラインが抽出されることで、間引き処理が実行される。結果として、図２左図に示すように、奇数ラインにおいて、白塗りで示す奇数画素が抽出され、斜線で示す偶数画素は抽出されない。

図２右図は、１０８０ｐから４８０ｐに変換した後の概念図である。切り出し領域２０１に含まれる画素のうち、抽出された画素は奇数画素かつ奇数ラインである。つまり、１４４０×９６０画素のうちの水平方向１画素おきかつ垂直方向１ラインおきに画素が抽出されるため、４８０ｐの有効画素数である７２０×４８０画素を出力領域２０２として生成することができる。切り出し領域２０１の画角は１４４０×９６０画素の領域であるため、出力領域２０２の画角は、単純に４８０ｐの映像規格の７２０×４８０画素を切り出すよりも大きくすることができる。

なお、先に切り出し領域２０１を設定してから間引き処理を実行してもよい。また、２画素毎かつ２ライン毎の間引き処理として、奇数画素かつ奇数ラインを読み出す場合について説明したが、偶数番目の画素かつ偶数番目のラインを読み出してもよいし、画素とラインとで奇偶が異なっていてもよい。さらに、１ラインにおいて、１番目の２画素単位では、奇数画素を抽出し、２番目の２画素単位では、偶数画素を抽出するような間引き処理でもよい。偶数の場合も奇数の場合と同様の処理で間引き処理を実現できる。

次に、具体的な変換処理を実現するハードウェア構成の一例について図３のブロック図を参照して説明する。
図３は、変換処理に関するメモリ１５に対する主な信号の入出力を示したハードウェア構成の一例である。

図３に示す撮像装置１は、メモリ１５と、第１のアドレス発生回路３０１と、第２のアドレス発生回路３０３と、同期信号生成回路３０５とを含む。第１のアドレス発生回路３０１は、書き込み制御機能１３１を実現する。第２のアドレス発生回路３０３は、読み出し制御機能１３３を実現する。第１のアドレス発生回路３０１と、第２のアドレス発生回路３０３と、同期信号生成回路３０５とはプロセッサ１３の発生機能１３５を実現する。

第１のアドレス発生回路３０１は、ライトアドレス信号（ｗ＿ａｄｄ）及びライトイネーブル信号（ｗ＿ｅｎ）を発生する。
第２のアドレス発生回路３０３は、リードアドレス信号（ｒ＿ａｄｄ）及びリードイネーブル信号（ｒ＿ｅｎ）を発生する。
同期信号生成回路３０５は、４８０ｐの同期信号を受け取り、１０８０ｐのアドレスと４８０ｐのアドレスとを水平方向及び垂直方向に同期させるための同期信号を生成する。具体的には、１０８０ｐの画素に関するアドレスの水平同期信号Ｈ１及び垂直同期信号Ｖ１と、４８０ｐの画素に関するアドレスの水平同期信号Ｈ２及び垂直同期信号Ｖ２を生成する。ここで、少なくともＶ１とＶ２とが同期しているものとする。

間引き処理は、読み出し制御で実施してもよいし、書き込み制御で実施してもよいし、または、書き込み制御及び読み出し制御の両方で実施してもよい。

（第１の実施例）
まず、間引き処理を読み出し制御で実施する場合の一例について説明する。
１０８０ｐの映像信号のメモリ１５への書き込み処理時は、メモリ１５に対し、イメージセンサ１１からの１０８０ｐの映像信号と、１０８０ｐに関する第１の画素クロック信号（ＣＬＫ１）と、第１のアドレス発生回路３０１からのライトアドレス信号（ｗ＿ａｄｄ）及びライトイネーブル信号（ｗ＿ｅｎ）とが入力される。

第１のアドレス発生回路３０１には、第１の画素クロック信号と、同期信号生成回路３０５から同期信号として１０８０ｐの画素に関するアドレス（Ｈ１，Ｖ１）の信号とが入力される。第１のアドレス発生回路３０１は、同期信号に基づき、第１の画素クロック信号に従いアドレスをカウント（インクリメント）しながら、ライトアドレス信号とライトイネーブル信号とを発生する。ライトアドレス信号は、１０８０ｐの画素それぞれについて、水平方向Ｈと垂直方向Ｖとの値で規定される固有のアドレスを示す信号である。ライトイネーブル信号は、映像信号のメモリ１５へ書き込み処理を制御する信号である。例えば、ライトイネーブル信号が「Ｈｉｇｈ」の状態（ＯＮ状態）の場合、書き込み処理が行われる。また、以降では、「ライトイネーブル信号がＯＮ状態」であることを、「ライトイネーブル信号が有効」であると読み替えてもよい。

ここでは、１０８０ｐの全画素がメモリ１５に書き込まれるため、ライトイネーブル信号が有効である間、ライトアドレス信号で指定される１９２０×１０８０の各画素に対応する映像信号が書き込まれる。

一方、メモリ１５からの映像信号の読み出し処理時は、メモリ１５に対し、４８０ｐの第２の画素クロック信号（ＣＬＫ２）と、第２のアドレス発生回路３０３からリードアドレス信号（ｒ＿ａｄｄ）及びリードイネーブル信号（ｒ＿ｅｎ）とが入力される。

第２のアドレス発生回路３０３には、第２の画素クロック信号と、同期信号生成回路３０５から同期信号として、４８０ｐの画素に関するアドレス（Ｈ２，Ｖ２）及び切り出し領域２０１の画素領域（１４４０×９６０画素）を指定する信号とが入力される。リードアドレス信号は、４８０ｐの画素それぞれについて、水平方向Ｈ２と垂直方向Ｖ２との値で規定される固有のアドレスを示す信号である。リードイネーブル信号は、映像信号のメモリ１５からの読み出しを制御する信号である。例えば、リードイネーブル信号が「Ｈｉｇｈ」の状態（ＯＮ状態）の場合、読み出し処理が行われる。言い換えれば、リードイネーブル信号が有効である場合にメモリ１５からの読み出し処理が行われる。ここでは、リードイネーブル信号は、リードアドレス信号によって切り出し領域２０１に含まれる奇数画素かつ奇数ラインのアドレスが指定される際に有効となる。

すなわち、リードイネーブル信号が有効である間、リードアドレス信号によって指定される切り出し領域２０１内の奇数画素かつ奇数ラインのアドレスに対応する映像信号が、４８０ｐに関するクロック周波数に従って読み出される。言い換えれば、切り出し領域２０１内の２画素毎かつ２ライン毎に画素がメモリ１５から読み出され（間引き読み出しともいう）、結果として１４４０×９６０画素の４分の１の画素数で、４８０ｐの画素サイズである７２０×４８０画素が読み出される。

次に、読み出しの同期処理について、図４の概念図を用いて説明する。
図４は、水平同期信号Ｈ１及び垂直同期信号Ｖ１と、水平同期信号Ｈ２及び垂直同期信号Ｖ２とに関するタイミングチャートである。
読み出した映像信号のディスプレイ等への出力について、映像信号の出力は、１０８０ｐと４８０ｐとで同じフレームレートを想定している。よって、書き込み処理と読み出し処理との間で、いわゆる「追い越し現象」が発生しないように、アドレスを同期させる。
図４に示すように、水平方向は、１０８０ｐ規格の水平同期信号Ｈ１により映像信号がメモリ１５に書き込まれる一方、４８０ｐ規格の水平同期信号Ｈ２により映像信号がメモリ１５から読み出される。垂直方向は、１フレームの切り替わりを同期させるように、１０８０ｐ規格の垂直同期信号Ｖ１と４８０ｐ規格の垂直同期信号Ｖ２とが同期する。
これにより、読み出された映像信号が４８０ｐの描画タイミングに応じて出力される。

（第２の実施例）
次に、間引き処理を書き込み制御で実施する場合について説明する。
メモリ１５への１０８０ｐの映像信号の書き込み処理時は、メモリ１５に対し、イメージセンサ１１からの１０８０ｐの映像信号と、１０８０ｐに関する第１の画素クロック信号と、第１のアドレス発生回路３０１からのライトアドレス信号及びライトイネーブル信号とが入力される。

第１のアドレス発生回路３０１には、第１の画素クロック信号と、同期信号生成回路３０５からの同期信号とが入力される。ここで、同期信号には、切り出し領域２０１に含まれる奇数画素かつ奇数ラインのアドレスを指定する信号が含まれる。よって、第１のアドレス発生回路３０１は、１０８０ｐの奇数画素かつ奇数ラインに対応する映像信号のみメモリ１５に書き込むように、つまり間引き書き込みを実行するように、ライトアドレス信号とライトイネーブル信号とを発生する。
結果として、１０８０ｐの奇数画素かつ奇数ラインに対応する９６０×５４０画素の映像信号がメモリ１５に書き込まれる。

一方、メモリ１５からの映像信号の読み出し処理時は、メモリ１５に対し、４８０ｐの第２の画素クロック信号と、第２のアドレス発生回路３０３からリードアドレス信号及びリードイネーブル信号とが入力される。

ここで、映像信号は、書き込み処理側ですでに間引き処理されていることから、読み出し処理側で間引き読み出しを実行する必要がない。よって、第２のアドレス発生回路３０３は、４８０ｐの７２０×４８０画素を読み出すような、リードアドレス信号及びリードイネーブル信号を発生する。なお、間引き書き込みされた映像信号から４８０ｐの画素サイズの映像信号を抽出することは、切り出し領域２０１の画素領域から４８０ｐの画素サイズを間引き読み出ししたことと同義となる。よって、画角はどちらも同じである。
結果として、間引き書き込みを実行する場合も、間引き読み出しを実行する場合と同様に、切り出し領域の画角を維持したまま１０８０ｐから４８０ｐへ変換できる。

次に、間引き書き込みの制御例について図５および図６を参照して説明する。
間引き書き込みを、ライトアドレス信号を用いて制御する場合について、図５のシーケンスを参照して説明する。図５の例では、上から順に、１０８０ｐのクロック信号（ＣＬＫ１）、ライトイネーブル信号（ｗ＿ｅｎ）、映像信号、ライトアドレス信号（ｗ＿ａｄｄ）及び書き込み映像信号の時系列シーケンスを示す。

プロセッサ１３は、ライトイネーブル信号が有効である場合（ここでは、「Ｈ」となった場合）、イメージセンサ１１から取得した映像信号を、クロック信号「ＣＬＫ１」に従ってライトアドレス信号で指定されるアドレスと対応付けて書き込む。

ここでは、奇数ラインについて書き込み処理する場合を想定するので、先頭の１番目のアドレスでは、ライトアドレス信号のアドレス「Ａ１」と映像信号「Ｓ１」とが書き込み映像信号としてメモリ１５に書き込まれる。

次に、間引かれる画素に対応する２番目の映像信号「Ｓ２」と次の書き込み対象である３番目の映像信号「Ｓ３」とのアドレスを、同じアドレス「Ａ２」とする。つまり、先頭のアドレス以外は、２クロックごとに１つ、アドレスがインクリメントされる。

これにより、映像信号「Ｓ２」が次の映像信号「Ｓ３」で上書きされ、アドレス「Ａ２」は映像信号「Ｓ３」が書き込み映像信号として対応付けられ、メモリ１５に書き込まれる。同様に、映像信号「Ｓ４」と「Ｓ５」とのアドレスを同じ「Ａ３」にすることで、映像信号「Ｓ４」が次の映像信号「Ｓ５」で上書きされ、アドレス「Ａ３」では映像信号「Ｓ５」が書き込み映像信号として対応付けられ、メモリ１５に書き込まれる。

なお、間引かれる偶数番目のラインでは、当該ラインの全画素について書き込み処理が行われないため、ライトイネーブル信号が無効となるように（図５では、信号値を「Ｌ」とする）設定されればよい。
結果として、書き込み映像信号は「Ｓ１」「Ｓ３」「Ｓ５」となり、上述の処理が奇数ラインで行われることで、間引き書き込みが実行される。

次に、間引き書き込みをライトイネーブル信号を用いて制御する一例を、図６のシーケンスを参照して説明する。
図６に示す各信号の種類については、図５と同様である。図６では、ライトイネーブル信号が、クロック信号「ＣＬＫ１」にあわせて奇数ラインかつ奇数番目の画素のタイミングで有効とするように設定される。なお、ライトアドレス信号は、先頭から２クロックごとに１つ、アドレスをインクリメントするように設定される。

具体的には、クロック信号「ＣＬＫ１」の１つ置きのタイミングで、ライトイネーブル信号を有効とする。これにより、映像信号「Ｓ１」「Ｓ３」「Ｓ５」がそれぞれアドレス「Ａ１」「Ａ２」「Ａ３」となるように決定される。

上述の間引き書き込みでは、イメージセンサ１１側では特段の処理を行わず、イメージセンサ１１から全画素領域に関する映像信号がメモリ１５に流れ込み、プロセッサ１３において間引き書き込みを制御する。
なお、これに限らず、メモリ１５に映像信号を書き込む際にイメージセンサ１１から部分読み出し処理を行ってもよい。例えば、プロセッサ１３が、イメージセンサ１１からの部分読み出しを奇数画素及び奇数ラインに設定し、当該奇数画素及び奇数ラインに対応する映像信号に部分読み出し処理を行えばよい。例えば、奇数画素及び奇数ラインの画素位置情報に対応する画素からの電気信号のみを出力する部分読み出し処理を行う。なお、イメージセンサ１１５における部分読み出し処理は一般的な手法を用いればよく、ここでの説明は省略する。

メモリ１５に書き込まれた映像信号について切り出し領域２０１の画素に対応する映像信号をそのまま読み出すことで間引き読み出しを実現でき、映像信号を１０８０ｐから４８０ｐに変換できる。

次に、書き込み制御及び読み出し制御の両方で実施する場合について説明する。
例えば、書き込み制御では、書き込み制御機能１３１を実行することでプロセッサ１３が、１０８０ｐの全ラインのうちの奇数ラインのみメモリ１５に書き込むような間引き書き込みを行う。一方、読み出し制御では、読み出し制御機能１３３を実行することでプロセッサ１３が、メモリ１５に書き込まれたライン、すなわち、奇数ラインについて奇数画素のみを読み出すことで、映像信号を１０８０ｐから４８０ｐに変換できる。このように、間引き処理を分担してもよい。

また、反対に、書き込み制御では、書き込み制御機能１３１を実行することでプロセッサ１３が、１０８０ｐの奇数画素のみメモリ１５に書き込む。読み出し制御では、読み出し制御機能１３３を実行することでプロセッサ１３が、メモリ１５に書き込まれた画素について奇数ラインのみを読み出すように、間引き処理を分担してもよい。

次に、いわゆる４Ｋ（２１６０ｐ）及び８Ｋ（４３２０ｐ）といった超高解像度の場合でも同様に、２１６０ｐまたは４３２０ｐから４８０ｐに変換できる。

４Ｋ解像度から４８０ｐに変換する場合の概念について図７に示す。
図７に示すように、水平方向画素数３８４０及び垂直方向ライン数２１６０画素から、切り出し領域２０１として、４８０ｐの水平方向画素数及び垂直方向ライン数の整数倍となる、縦横それぞれ４倍の２８８０×１９２０画素が設定される。
プロセッサ１３は、切り出し領域２０１の画素領域内の画素を、４画素毎かつ４ライン毎に間引き処理を行い、切り出し領域に対応する映像信号群の一部をメモリ１５に書き込む。つまり、プロセッサ１３は、４画素を一単位として、当該４画素の中から１画素を抽出し、４ラインを一単位として、当該４ラインの中から１ラインを抽出し、抽出された画素に対応する映像信号をメモリ１５に書き込めばよい。

次に、８Ｋから４８０ｐに変換する場合の概念について図８に示す。
図８に示すように、水平方向画素数７６８０及び垂直方向ライン数４３２０画素から、切り出し領域２０１として、４８０ｐの水平方向画素数及び垂直方向ライン数の整数倍となる、縦横それぞれ８倍の５７６０×３８４０画素が設定される。
よって、プロセッサ１３は、切り出し領域２０１の画素領域内の画素を、８画素毎かつ８ライン毎に間引き処理を行い、切り出し領域に対応する映像信号群の一部をメモリ１５に書き込めばよい。つまり、プロセッサ１３は、８画素を一単位として、当該８画素の中から１画素を抽出し、８ラインを一単位として、当該８ラインの中から１ラインを抽出し、抽出された画素に対応する映像信号をメモリ１５に書き込めばよい。

本実施形態では、第１の映像規格及び第２の映像規格の映像信号は、プログレッシブ信号である場合について説明したが、インタレース信号の場合も同様に変換処理を実現できる。つまり、本実施形態に係る撮像装置１は、１０８０ｉの映像信号から４８０ｉの映像信号に変換できる。また、プロセッサ１３は、映像を空間的に滑らかにするため、間引き前の映像信号にフィルタ処理等を施してもよい。フィルタ処理を施すことにより、折り返しノイズの発生を防止し、変換後の画像品位を向上させることができる。

以上に示した本実施形態によれば、第１の映像規格の画素領域から第２の映像規格の画素領域の整数倍に対応する画素領域を切り出し領域として切り出し、切り出した領域について当該整数倍の画素毎かつ当該整数倍のライン毎の画素に対応する映像信号を抽出する。
これによって、第１の映像規格から第２の映像規格に映像信号の変換処理を実行する場合に、第２の映像規格の画素領域をそのまま切り出す場合と同様の回路規模で、かつ画角を大きくすることができる。すなわち、規格対応を低コストかつ小規模に実現できる。また、小規模のロジック回路に変換処理を実装することができるので、消費電力を少なくすることも可能である。

上述した各回路は、これら専用のハードウェア回路を組み込んだ特定用途向け集積回路（Application Specific Integrated Circuit：ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（Field Programmable Logic Device：ＦＰＧＡ）、他の複合プログラマブル論理デバイス（Complex Programmable Logic Device：ＣＰＬＤ）、又は単純プログラマブル論理デバイス（Simple Programmable Logic Device：ＳＰＬＤ）により実現されてもよい。
また、各回路に関する処理をＣＰＵに統合し、ＣＰＵが各処理を実行してよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 撮像装置
１１ イメージセンサ
１３ プロセッサ
１５ メモリ
１３１ 書き込み制御機能
１３３ 読み出し制御機能
１３５ 発生機能
２０１ 切り出し領域
２０２ 出力領域
３０１ 第１のアドレス発生回路
３０３ 第２のアドレス発生回路
３０５ 同期信号生成回路

Claims (8)

1. 行列状に配置された画素群を含むイメージセンサと、
   前記イメージセンサから第１の映像規格に適合する画素群に対応する映像信号群を読み出し、前記映像信号群を間引いてメモリに書き込み、前記メモリに書き込まれた映像信号群に対応する画素群のうち一部の連続する領域の画素群に対応する映像信号群を、前記第１の映像規格の画素クロック周波数よりも画素クロック周波数が低い第２の映像規格に適合するように、前記メモリから前記第２の映像規格の画素クロック周波数で読み出す処理部と、
   を備えた撮像装置。
2. 前記処理部は、前記第１の映像規格に適合する画素群に対応する前記映像信号群のうち、奇数番目の画素かつ奇数番目のラインに対応する映像信号群を前記メモリに書き込む、請求項１に記載の撮像装置。
3. 前記第１の映像規格は、１９２０画素×１０８０画素であり、
   前記第２の映像規格は、７２０画素×４８０画素であり、
   前記メモリに書き込む領域は、９６０画素×５４０画素である、請求項１又は２に記載の撮像装置。
4. 前記メモリと前記処理部とは一体として構成され、
   前記メモリおよび前記処理部と、前記イメージセンサと、は別体として構成される、請求項１に記載の撮像装置。
5. 前記イメージセンサと前記メモリと前記処理部とは、一体として構成される、請求項１に記載の撮像装置。
6. 行列状に配置された画素群を含むイメージセンサと、メモリと、を備える撮像装置の制御方法であって、
   前記イメージセンサから第１の映像規格に適合する画素群に対応する映像信号群を読み出す工程と、
   前記映像信号群を間引いて前記メモリに書き込む工程と、
   前記メモリに書き込まれた映像信号群に対応する画素群のうち一部の連続する領域の画素群に対応する映像信号群を、前記第１の映像規格の画素クロック周波数よりも画素クロック周波数が低い第２の映像規格に適合するように、前記メモリから前記第２の映像規格の画素クロック周波数で読み出す工程と、
   を含む制御方法。
7. 行列状に配置された画素群を含むイメージセンサと、
   前記イメージセンサから第１の映像規格に適合する画素群に対応する映像信号群を読み出し、前記映像信号群を間引いてメモリに書き込み、前記メモリに書き込まれた映像信号群に対応する画素群のうち一部の連続する領域の画素群に対応する映像信号群を、前記第１の映像規格の画素クロック周波数よりも画素クロック周波数が低い第２の映像規格の画素クロック周波数で前記メモリから読み出す処理部と、
   を備えた撮像装置。
8. 行列状に配置された画素群を含むイメージセンサと、メモリと、を備える撮像装置の制御方法であって、
   前記イメージセンサから第１の映像規格に適合する画素群に対応する映像信号群を読み出す工程と、
   前記映像信号群を間引いて前記メモリに書き込む工程と、
   前記メモリに書き込まれた映像信号群に対応する画素群のうち一部の連続する領域の画素群に対応する映像信号群を、前記第１の映像規格の画素クロック周波数よりも画素クロック周波数が低い第２の映像規格の画素クロック周波数で前記メモリから読み出す工程と、
   を含む制御方法。

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