JP7345423B2 - Device drive circuit - Google Patents

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Description

本開示は、パワーデバイス等のデバイスを駆動するデバイス駆動回路に関するものである。 The present disclosure relates to a device drive circuit that drives devices such as power devices.

第１の電位を基準として動作する１次側回路から、第１の電位と異なる第２の電位を基準として動作する２次側回路へ信号伝達するためには、信号の基準電位をレベルシフトする必要がある。パワーデバイスを駆動する半導体デバイス駆動回路で代表されるデバイス駆動回路においては、２次側回路の基準電位となる第２の電位は第１の電位に比べ高電位となるため、一般的には信号のレベルシフトには高耐圧素子を用い、高耐圧素子の発熱抑制のためパルス信号にてレベルシフトを行うのが一般的であった。 In order to transmit a signal from the primary side circuit that operates based on a first potential to the secondary side circuit that operates based on a second potential different from the first potential, the reference potential of the signal is level-shifted. There is a need. In device drive circuits, typically semiconductor device drive circuits that drive power devices, the second potential, which is the reference potential of the secondary circuit, is higher than the first potential, so generally the signal It has been common practice to use high-voltage elements for level shifting, and to perform level shifting using pulse signals to suppress heat generation in the high-voltage elements.

このようなデバイス駆動回路として例えば特許文献１で開示された半導体装置がある。この半導体装置は、１次側回路に負電位検出回路を設け、この負電位検出回路によって、２次側回路の第２の電位が１次側回路の第１の電位より低くなる負電位状態を検出する負電位検出技術を採用している。 An example of such a device driving circuit is a semiconductor device disclosed in Patent Document 1. In this semiconductor device, a negative potential detection circuit is provided in the primary circuit, and the negative potential detection circuit detects a negative potential state in which the second potential of the secondary circuit is lower than the first potential of the primary circuit. Adopts negative potential detection technology.

国際公開第２０１６／００９７１９号International Publication No. 2016/009719

上述した従来のデバイス駆動回路は、負電位検出回路によって負電位状態を検出すると、１次側回路の動作を停止させ、かつ、１次側回路に入力信号を出力する外部の制御装置も併せて停止させることにより、２次側回路の誤動作を防止していた。 The conventional device drive circuit described above stops the operation of the primary side circuit when a negative potential state is detected by the negative potential detection circuit, and also includes an external control device that outputs an input signal to the primary side circuit. By stopping it, malfunction of the secondary side circuit was prevented.

しかしながら、従来のデバイス駆動回路は、負電位状態の解消後に、１次側回路の動作及び制御装置の動作を再開させる必要があるため、速やかに正常動作に復帰することが困難となる問題点があった。 However, in conventional device drive circuits, it is necessary to restart the operation of the primary side circuit and the operation of the control device after the negative potential state is resolved, so there is a problem that it is difficult to quickly return to normal operation. there were.

本開示は上記問題点を解決するためになされたもので、負電位状態時での誤動作を防止し、かつ、負電位状態解消後に速やかに正常状態に復帰することができるデバイス駆動回路を得ることを目的とする。 The present disclosure has been made in order to solve the above problems, and provides a device drive circuit that can prevent malfunctions in a negative potential state and quickly return to a normal state after the negative potential state is eliminated. With the goal.

本開示に係るデバイス駆動回路は、デバイス駆動用の入力信号を受け、該入力信号に基づき、第１の電位を基準として第１のパルス信号を出力する第１の回路と、前記第１のパルス信号を、前記第１の電位と異なる第２の電位を基準とした第２のパルス信号に変換するレベルシフト回路とを備え、前記レベルシフト回路は、通常時に前記第２の電位が前記第１の電位より高くなるように動作し、前記第２のパルス信号に基づき、前記第２の電位を基準として出力信号を出力する第２の回路と、前記第２の電位が前記第１の電位より低下する負電位状態を検出し、前記負電位状態の有無を指示する負電位検出信号を出力する負電位検出回路とをさらに備え、前記入力信号は活性状態あるいは非活性状態を“Ｈ”または“Ｌ”の論理値で指示し、前記第１の回路は、パルス制御信号を受けるパルス発生回路を含み、前記パルス制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、前記パルス制御信号が前記負電位状態を指示する期間が負電位状態指示期間として規定され、前記パルス発生回路は、前記パルス制御信号が前記負電位状態を指示する時、信号無効化状態となり、前記パルス制御信号が前記負電位状態を指示しない時、通常状態となり、前記入力信号の論理値の指示内容に関し、前記非活性状態から前記活性状態への変化が第１の信号遷移時と規定され、前記活性状態から前記非活性状態への変化が第２の信号遷移時と規定され、前記パルス発生回路は、通常状態時に、前記第１の信号遷移時を起点として前記第１のパルス信号にオン用パルスを発生させ、前記第２の信号遷移時を起点として前記第１のパルス信号にオフ用パルスを発生させ、前記信号無効化状態時に、前記第１のパルス信号の出力を無効化する第１の負電位制御動作を実行し、前記第１の負電位制御動作の終了時に前記入力信号の論理値が前記活性状態を指示する時、前記第１の負電位制御動作の終了時を起点として前記第１のパルス信号に前記オン用パルスを発生させる第２の負電位制御動作を実行する。

A device driving circuit according to the present disclosure includes a first circuit that receives an input signal for driving a device, and outputs a first pulse signal based on the input signal with a first potential as a reference; a level shift circuit that converts the signal into a second pulse signal based on a second potential different from the first potential; a second circuit that operates so that the potential is higher than the first potential, and outputs an output signal based on the second pulse signal with the second potential as a reference; The input signal further includes a negative potential detection circuit that detects a decreasing negative potential state and outputs a negative potential detection signal indicating the presence or absence of the negative potential state, and the input signal indicates an active state or an inactive state as "H" or ". The first circuit includes a pulse generation circuit that receives a pulse control signal, and the pulse control signal starts indicating the negative potential state in synchronization with the negative potential detection signal . , a period during which the pulse control signal indicates the negative potential state is defined as a negative potential state instruction period, and the pulse generating circuit enters a signal invalidation state when the pulse control signal indicates the negative potential state; When the pulse control signal does not indicate the negative potential state, a normal state is established, and a change from the inactive state to the active state is defined as a first signal transition with respect to the instruction content of the logical value of the input signal. , a change from the active state to the inactive state is defined as a second signal transition time, and the pulse generation circuit generates the first pulse signal starting from the first signal transition time in a normal state. generate an on pulse in the first pulse signal, generate an off pulse in the first pulse signal starting from the time of the second signal transition, and disable the output of the first pulse signal in the signal disable state; when the logic value of the input signal indicates the active state at the end of the first negative potential control operation; A second negative potential control operation is executed to generate the ON pulse in the first pulse signal starting from .

本開示のデバイス駆動回路におけるパルス発生回路は、信号無効化状態時に上述した第１の負電位制御動作を実行することにより、負電位状態指示期間に、第２の回路が誤った内容で出力信号を出力してしまう誤動作を確実に回避することができる。 The pulse generation circuit in the device drive circuit of the present disclosure executes the above-described first negative potential control operation in the signal invalidation state, so that the second circuit outputs the output signal with incorrect content during the negative potential state instruction period. It is possible to reliably avoid malfunctions that would result in the output of .

本開示のデバイス駆動回路におけるパルス発生回路は、さらに、上述した第２の負電位制御動作を実行することにより、負電位状態指示期間において入力信号に第１の信号遷移が生じた際、負電位状態指示期間の経過後、速やかに、入力信号の第１の信号遷移を反映して第１のパルス信号にオン用パルスを発生させることができる。 The pulse generation circuit in the device drive circuit of the present disclosure further executes the second negative potential control operation described above, so that when the first signal transition occurs in the input signal during the negative potential state indication period, the pulse generation circuit Immediately after the state indication period has elapsed, an ON pulse can be generated in the first pulse signal reflecting the first signal transition of the input signal.

その結果、本開示のデバイス駆動回路は、負電位状態の解消後、速やかに正常状態に復帰することができる効果を奏する。 As a result, the device drive circuit of the present disclosure has the advantage of being able to quickly return to the normal state after the negative potential state is eliminated.

加えて、本開示のデバイス駆動回路は、負電位状態指示期間に入力信号を停止したり、負電位状態指示期間の経過後に入力信号の出力を再開させたりする必要はない。このため、本開示のデバイス駆動回路は、入力信号を出力する外部の制御装置に対する制御の簡略化を図り、かつ、制御装置自体の負担の軽減化を図ることができる。 In addition, the device drive circuit of the present disclosure does not need to stop the input signal during the negative potential state indication period or restart output of the input signal after the negative potential state indication period has elapsed. Therefore, the device drive circuit of the present disclosure can simplify control of an external control device that outputs an input signal, and can reduce the burden on the control device itself.

実施の形態１である半導体デバイス駆動回路の構成を示すブロック図である。1 is a block diagram showing the configuration of a semiconductor device driving circuit according to a first embodiment; FIG. 図１で示したパルス発生回路の内部構成を示す説明図である。2 is an explanatory diagram showing the internal configuration of the pulse generation circuit shown in FIG. 1. FIG. 図１で示した負電位検出回路の内部構成を示す回路図である。2 is a circuit diagram showing the internal configuration of the negative potential detection circuit shown in FIG. 1. FIG. 実施の形態１である半導体デバイス駆動回路による動作を示すタイミング図である。FIG. 3 is a timing diagram showing the operation of the semiconductor device drive circuit according to the first embodiment. 実施の形態１のパルス発生回路の動作を示すタイミング図である。FIG. 3 is a timing diagram showing the operation of the pulse generation circuit of the first embodiment. 実施の形態２である半導体デバイス駆動回路の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a semiconductor device drive circuit according to a second embodiment. 実施の形態２である半導体デバイス駆動回路の動作を示すタイミング図である。7 is a timing diagram showing the operation of the semiconductor device drive circuit according to the second embodiment. FIG. 実施の形態２である半導体デバイス駆動回路の動作を示すタイミング図である。7 is a timing diagram showing the operation of the semiconductor device drive circuit according to the second embodiment. FIG. 実施の形態３の半導体デバイス駆動回路内のパルス発生回路の内部構成を示す説明図である。FIG. 7 is an explanatory diagram showing an internal configuration of a pulse generation circuit in a semiconductor device drive circuit according to a third embodiment. 半導体デバイス駆動回路が用いられるインバータ装置の構成を示す説明図である。FIG. 2 is an explanatory diagram showing the configuration of an inverter device using a semiconductor device drive circuit. 図１０で示した半導体デバイス駆動回路の一般的な内部構成を示すブロック図である。11 is a block diagram showing a general internal configuration of the semiconductor device drive circuit shown in FIG. 10. FIG. 図１１で示したレベルシフト回路の一般的な構成例を示す回路図である。12 is a circuit diagram showing a general configuration example of the level shift circuit shown in FIG. 11. FIG. 半導体デバイス駆動回路による動作を示すタイミング図（その１）である。FIG. 2 is a timing diagram (part 1) showing the operation by the semiconductor device drive circuit. 半導体デバイス駆動回路による動作を示すタイミング図（その２）である。FIG. 7 is a timing diagram (part 2) showing the operation by the semiconductor device drive circuit.

＜基本技術＞
図１０は本開示の半導体デバイス駆動回路が用いられるインバータ装置３００の構成を示す説明図である。 <Basic technology>
FIG. 10 is an explanatory diagram showing the configuration of an inverter device 300 in which the semiconductor device drive circuit of the present disclosure is used.

同図に示すように、インバータ装置３００は駆動回路群５００及びインバータ６００を主要構成要素として含んでいる。 As shown in the figure, the inverter device 300 includes a drive circuit group 500 and an inverter 600 as main components.

インバータ６００において、Ｐ側スイッチングデバイス２００ａ、Ｎ側スイッチングデバイス２００ｂ、Ｐ側還流ダイオード４００ａ、及びＮ側還流ダイオード４００ｂを含んでいる。図１０では、Ｐ側スイッチングデバイス２００ａ及びＮ側スイッチングデバイス２００ｂとしてＮチャネルのＩＧＢＴを示している。 Inverter 600 includes a P-side switching device 200a, an N-side switching device 200b, a P-side freewheeling diode 400a, and an N-side freewheeling diode 400b. In FIG. 10, N-channel IGBTs are shown as the P-side switching device 200a and the N-side switching device 200b.

Ｐ側スイッチングデバイス２００ａはコレクタにインバータ電源電位ＶＰを受け、半導体デバイス駆動回路ＨＶＩＣ０からの出力信号ＯＵＴをゲートに受ける。Ｐ側スイッチングデバイス２００ａのエミッタに２次側基準電位ＶＳが付与される。Ｐ側還流ダイオード４００ａはアノードがＰ側スイッチングデバイス２００ａのエミッタに接続され、カソードがＰ側スイッチングデバイス２００ａのコレクタに接続される。 P-side switching device 200a receives inverter power supply potential VP at its collector, and receives output signal OUT from semiconductor device drive circuit HVIC0 at its gate. A secondary side reference potential VS is applied to the emitter of the P-side switching device 200a. The P-side freewheeling diode 400a has an anode connected to the emitter of the P-side switching device 200a, and a cathode connected to the collector of the P-side switching device 200a.

Ｎ側スイッチングデバイス２００ｂはコレクタがＰ側スイッチングデバイス２００ａのエミッタに接続され、半導体デバイス駆動回路ＬＶＩＣ０からの出力信号ＬＯＵＴをゲートに受ける。Ｎ側スイッチングデバイス２００ｂのエミッタに１次側基準電位ＧＮＤが付与される。Ｎ側還流ダイオード４００ｂはアノードがＮ側スイッチングデバイス２００ｂのエミッタに接続され、カソードがＮ側スイッチングデバイス２００ｂのコレクタに接続される。 The collector of the N-side switching device 200b is connected to the emitter of the P-side switching device 200a, and the gate receives the output signal LOUT from the semiconductor device drive circuit LVIC0. The primary side reference potential GND is applied to the emitter of the N-side switching device 200b. The N-side freewheeling diode 400b has an anode connected to the emitter of the N-side switching device 200b, and a cathode connected to the collector of the N-side switching device 200b.

インバータ６００において、Ｐ側スイッチングデバイス２００ａのエミッタ、あるいはＮ側スイッチングデバイス２００ｂのコレクタより得られる信号が、インバータ装置３００の出力信号ＨＯＵＴとなる。 In the inverter 600, a signal obtained from the emitter of the P-side switching device 200a or the collector of the N-side switching device 200b becomes the output signal HOUT of the inverter device 300.

駆動回路群５００は半導体デバイス駆動回路ＨＶＩＣ０と半導体デバイス駆動回路ＬＶＩＣ０とを主要構成要素として含み、１次側電源電位ＶＣＣ及び２次側電源電位ＶＢを受け、１次側基準電位ＧＮＤに接続されている。 The drive circuit group 500 includes a semiconductor device drive circuit HVIC0 and a semiconductor device drive circuit LVIC0 as main components, receives a primary side power supply potential VCC and a secondary side power supply potential VB, and is connected to a primary side reference potential GND. There is.

半導体デバイス駆動回路ＨＶＩＣ０は、外部よりＰ側スイッチングデバイス２００ａ駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に基づき出力信号ＯＵＴをインバータ６００に出力する。 The semiconductor device drive circuit HVIC0 receives an input signal IN1 for driving the P-side switching device 200a from the outside, and outputs an output signal OUT to the inverter 600 based on the input signal IN1.

半導体デバイス駆動回路ＬＶＩＣ０は、外部よりＮ側スイッチングデバイス２００ｂ駆動用の入力信号ＬＩＮ１を受け、入力信号ＬＩＮ１に基づき出力信号ＬＯＵＴをインバータ６００に出力する。 The semiconductor device drive circuit LVIC0 receives an input signal LIN1 for driving the N-side switching device 200b from the outside, and outputs an output signal LOUT to the inverter 600 based on the input signal LIN1.

このような構成のインバータ装置３００において、図示しない外部の制御装置から入力信号ＩＮ１を半導体デバイス駆動回路ＨＶＩＣ０に出力させることにより、半導体デバイス駆動回路ＨＶＩＣ０から、インバータ６００内のＰ側スイッチングデバイス２００ａのゲートに出力信号ＯＵＴを付与することができる。 In the inverter device 300 having such a configuration, by outputting an input signal IN1 from an external control device (not shown) to the semiconductor device drive circuit HVIC0, the gate of the P-side switching device 200a in the inverter 600 is output from the semiconductor device drive circuit HVIC0. An output signal OUT can be applied to the output signal OUT.

同様に、外部の制御装置から入力信号ＬＩＮ１を半導体デバイス駆動回路ＬＶＩＣ０に出力させることにより、半導体デバイス駆動回路ＬＶＩＣ０から、インバータ６００内のＮ側スイッチングデバイス２００ｂのゲートに出力信号ＬＯＵＴを付与することができる。 Similarly, by outputting the input signal LIN1 from the external control device to the semiconductor device drive circuit LVIC0, the output signal LOUT can be applied from the semiconductor device drive circuit LVIC0 to the gate of the N-side switching device 200b in the inverter 600. can.

図１１は図１０で示した半導体デバイス駆動回路ＨＶＩＣ０の一般的な内部構成を示すブロック図である。 FIG. 11 is a block diagram showing a general internal configuration of the semiconductor device drive circuit HVIC0 shown in FIG. 10.

半導体デバイス駆動回路ＨＶＩＣ０は、１次側回路１０１ａ、２次側回路１０２ａ及びレベルシフト回路３ａを主要構成要素として含んでいる。 The semiconductor device drive circuit HVIC0 includes a primary side circuit 101a, a secondary side circuit 102a, and a level shift circuit 3a as main components.

第１の回路である１次側回路１０１ａは第１の電位である１次側基準電位ＧＮＤを基準として動作する。第２の回路である２次側回路１０２ａは第２の電位である２次側基準電位ＶＳを基準電位として動作する。 The primary side circuit 101a, which is the first circuit, operates based on the primary side reference potential GND, which is the first potential. The secondary side circuit 102a, which is the second circuit, operates using the secondary side reference potential VS, which is the second potential, as a reference potential.

第１の回路である１次側回路１０１ａは入力回路１及びパルス発生回路２ａを主要構成要素として含んでいる。 A primary circuit 101a, which is a first circuit, includes an input circuit 1 and a pulse generation circuit 2a as main components.

第２の回路である２次側回路１０２ａはロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。なお、レベルシフト回路３ａは１次側回路１０１ａ，２次側回路１０２ａ間を中継する回路である。 The secondary circuit 102a, which is the second circuit, includes a logic filter circuit 4, a latch circuit 5, and an output circuit 6 as main components. Note that the level shift circuit 3a is a circuit that relays between the primary side circuit 101a and the secondary side circuit 102a.

以下、半導体デバイス駆動回路ＨＶＩＣ０が用いる各種信号の活性状態を“Ｈ”、非活性状態を“Ｌ”として説明する。 In the following, the active state of various signals used by the semiconductor device drive circuit HVIC0 is assumed to be "H", and the inactive state is assumed to be "L".

なお、１次側回路１０１ａ内で発生する信号おける“Ｈ”は１次側電源電位ＶＣＣを意味し、“Ｌ”は１次側基準電位ＧＮＤを意味する。さらに、外部から得られる入力信号ＩＮ１における“Ｈ”は１次側電源電位ＶＣＣを意味し、“Ｌ”は１次側基準電位ＧＮＤを意味する。 Note that "H" in the signal generated within the primary side circuit 101a means the primary side power supply potential VCC, and "L" means the primary side reference potential GND. Furthermore, "H" in the input signal IN1 obtained from the outside means the primary side power supply potential VCC, and "L" means the primary side reference potential GND.

２次側回路１０２ａにおける“Ｈ”は２次側電源電位ＶＢを意味し、“Ｌ”は２次側基準電位ＶＳを意味する。さらに、外部に出力される出力信号ＯＵＴにおける“Ｈ”は２次側電源電位ＶＢを意味し、“Ｌ”は２次側基準電位ＶＳを意味する。また、レベルシフト回路３ａが出力するパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１における“Ｈ”は２次側電源電位ＶＢを意味し、“Ｌ”は２次側基準電位ＶＳを意味する。 "H" in the secondary side circuit 102a means the secondary side power supply potential VB, and "L" means the secondary side reference potential VS. Furthermore, "H" in the output signal OUT output to the outside means the secondary side power supply potential VB, and "L" means the secondary side reference potential VS. Moreover, "H" in the pulse signals ONHV1 and OFFHV1 output by the level shift circuit 3a means the secondary side power supply potential VB, and "L" means the secondary side reference potential VS.

このような構成において、入力回路１は図示しない外部の制御装置から入力信号ＩＮ１を受け、入力信号ＩＮ１に同期した入力信号ＩＮ２を出力する。 In such a configuration, the input circuit 1 receives an input signal IN1 from an external control device (not shown) and outputs an input signal IN2 synchronized with the input signal IN1.

パルス発生回路２ａは入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。 The pulse generating circuit 2a generates a single "H" pulse in the pulse signal ONLV starting from the first signal transition when the input signal IN2 changes from "L" to "H". This "H" pulse becomes the ON pulse.

パルス発生回路２ａは入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。 The pulse generating circuit 2a generates a single "H" pulse in the pulse signal OFFLV starting from the second signal transition time when the input signal IN2 changes from "H" to "L". This "H" pulse becomes the OFF pulse.

このように、パルス発生回路２ａは、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力する。 In this way, the pulse generation circuit 2a outputs a signal including the pulse signal ONLV and the pulse signal OFFLV as the first pulse signal.

レベルシフト回路３ａは、基準電位が１次側基準電位ＧＮＤであるパルス信号ＯＮＬＶ及びＯＦＦＬＶを、基準電位が２次側基準電位ＶＳであるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に変換する。パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が第２のパルス信号となる。 The level shift circuit 3a converts the pulse signals ONLV and OFFLV whose reference potential is the primary reference potential GND into pulse signals ONHV1 and OFFHV1 whose reference potential is the secondary reference potential VS. Pulse signals ONHV1 and OFFHV1 become second pulse signals.

したがって、レベルシフト回路３ａは、第１のパルス信号を、１次側基準電位ＧＮＤと異なる２次側基準電位ＶＳを基準とした第２のパルス信号に変換する回路となる。レベルシフト回路３ａは、通常時に２次側基準電位ＶＳが１次側基準電位ＧＮＤより高くなるように動作する。 Therefore, the level shift circuit 3a becomes a circuit that converts the first pulse signal into a second pulse signal based on the secondary side reference potential VS, which is different from the primary side reference potential GND. The level shift circuit 3a normally operates so that the secondary reference potential VS is higher than the primary reference potential GND.

２次側回路１０２ａにおいて、パルス信号ＯＮＨＶ１及びパルス信号ＯＦＦＨＶ１がラッチ回路５に直接、付与される構成では、信号ＯＮＨＶ１と信号ＯＦＦＨＶ１が同時刻に“Ｈ”となる同相信号状態時に、ラッチ回路５は誤った内容で信号ＬＡＴを出力するという誤動作の恐れがある。 In the secondary circuit 102a, in a configuration in which the pulse signal ONHV1 and the pulse signal OFFHV1 are directly applied to the latch circuit 5, the latch circuit 5 is There is a risk of malfunction in which the signal LAT is output with incorrect contents.

このため、同相信号状態の除去を目的にレベルシフト回路３ａとラッチ回路５との間にロジックフィルタ回路４を挿入している。ロジックフィルタ回路４は信号ＯＮＨＶ１と信号ＯＦＦＨＶ１とが同相信号状態となっている場合、強制的に共に“Ｌ”となるパルス信号ＯＮＨＶ２及びパルス信号ＯＦＦＨＶ２を出力する。 Therefore, a logic filter circuit 4 is inserted between the level shift circuit 3a and the latch circuit 5 for the purpose of removing the common-mode signal state. When the signal ONHV1 and the signal OFFHV1 are in the same phase signal state, the logic filter circuit 4 outputs a pulse signal ONHV2 and a pulse signal OFFHV2 that are both forced to "L".

ロジックフィルタ回路４は、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が同送信号状態で無い場合、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１をそのままパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２として出力する。 If the pulse signals ONHV1 and OFFHV1 are not in the same transmission signal state, the logic filter circuit 4 outputs the pulse signals ONHV1 and OFFHV1 as they are as pulse signals ONHV2 and OFFHV2.

ラッチ回路５は、パルス信号ＯＮＨＶ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、“Ｈ”となる信号ＬＡＴを出力する。 The latch circuit 5 outputs a signal LAT that becomes "H" starting from the first signal transition when the pulse signal ONHV2 changes from "L" to "H".

ラッチ回路５は、パルス信号ＯＦＦＨＶ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、“Ｌ”となる信号ＬＡＴを出力する。 The latch circuit 5 outputs a signal LAT that becomes "L" starting from a second signal transition when the pulse signal OFFHV2 changes from "H" to "L".

出力回路６は信号ＬＡＴに同期した出力信号ＯＵＴを出力する。すなわち、出力回路６は信号ＬＡＴと同じ信号値の出力信号ＯＵＴを出力する。この出力信号ＯＵＴによって半導体デバイスであるＰ側スイッチングデバイス２００ａが駆動される。 The output circuit 6 outputs an output signal OUT synchronized with the signal LAT. That is, the output circuit 6 outputs an output signal OUT having the same signal value as the signal LAT. This output signal OUT drives the P-side switching device 200a, which is a semiconductor device.

図１２は図１１で示したレベルシフト回路３ａの一般的な構成例を示す回路図である。レベルシフト回路３ａは、ＮＭＯＳトランジスタ１０５ａ及び１０５ｂ、抵抗１０６ａ及び１０６ｂ、並びにインバータ１０７ａ及び１０７ｂを主要構成要素として有する。なお、ＮＭＯＳトランジスタ１０５ａ及び１０５ｂとして、３０Ｖ程度以上の電圧に耐えうる高耐圧素子が用いられる。 FIG. 12 is a circuit diagram showing a general configuration example of the level shift circuit 3a shown in FIG. 11. Level shift circuit 3a has NMOS transistors 105a and 105b, resistors 106a and 106b, and inverters 107a and 107b as main components. Note that as the NMOS transistors 105a and 105b, high voltage elements that can withstand voltages of about 30V or more are used.

ＮＭＯＳトランジスタ１０５ａのドレインは抵抗１０６ａを介して２次側電源電位ＶＢを受け、ＮＭＯＳトランジスタ１０５ｂのドレインは抵抗１０６ｂを介して２次側電源電位ＶＢを受ける。 The drain of NMOS transistor 105a receives secondary power supply potential VB via resistor 106a, and the drain of NMOS transistor 105b receives secondary power supply potential VB via resistor 106b.

ＮＭＯＳトランジスタ１０５ａのゲートにはパルス信号ＯＮＬＶが付与され、ＮＭＯＳトランジスタ１０５ｂのゲートにはパルス信号ＯＦＦＬＶが付与される。ＮＭＯＳトランジスタ１０５ａ及び１０５ｂのソースは１次側基準電位ＧＮＤが付与される。 A pulse signal ONLV is applied to the gate of the NMOS transistor 105a, and a pulse signal OFFLV is applied to the gate of the NMOS transistor 105b. The primary side reference potential GND is applied to the sources of the NMOS transistors 105a and 105b.

インバータ１０７ａ及び１０７ｂは共に２次側電源電位ＶＢ及び２次側基準電位ＶＳを動作電源としている。インバータ１０７ａの入力がＮＭＯＳトランジスタ１０５ａのドレインに接続され、インバータ１０７ｂの入力がＮＭＯＳトランジスタ１０５ｂのドレインに接続される。 Both inverters 107a and 107b use the secondary side power supply potential VB and the secondary side reference potential VS as their operating power supplies. The input of inverter 107a is connected to the drain of NMOS transistor 105a, and the input of inverter 107b is connected to the drain of NMOS transistor 105b.

そして、インバータ１０７ａの出力信号がパルス信号ＯＮＨＶ１となり、インバータ１０７ｂの出力信号がパルス信号ＯＦＦＨＶ１となる。 Then, the output signal of the inverter 107a becomes the pulse signal ONHV1, and the output signal of the inverter 107b becomes the pulse signal OFFHV1.

このような構成において、レベルシフト回路３ａは、パルス信号ＯＮＬＶをＮＭＯＳトランジスタ１０５ａのゲートに印加し、パルス信号ＯＦＦＬＶをＮＭＯＳトランジスタ１０５ｂのゲートに印加して、ＮＭＯＳトランジスタ１０５ａ及び１０５ｂのオン／オフ動作を駆動している。 In such a configuration, the level shift circuit 3a applies the pulse signal ONLV to the gate of the NMOS transistor 105a, and applies the pulse signal OFFLV to the gate of the NMOS transistor 105b, thereby controlling the on/off operation of the NMOS transistors 105a and 105b. It's driving.

その結果、レベルシフト回路３ａは、パルス信号ＯＮＬＶ及びＯＦＦＬＶに同期して“Ｈ”／“Ｌ”となるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１を出力することができる。 As a result, the level shift circuit 3a can output pulse signals ONHV1 and OFFHV1 that go "H"/"L" in synchronization with the pulse signals ONLV and OFFLV.

このように、レベルシフト回路３ａは、基準電位が１次側基準電位ＧＮＤであるパルス信号ＯＮＬＶ及びＯＦＦＬＶを、基準電位が２次側基準電位ＶＳであるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１にレベルシフトしている。 In this way, the level shift circuit 3a levels-shifts the pulse signals ONLV and OFFLV whose reference potential is the primary side reference potential GND to the pulse signals ONHV1 and OFFHV1 whose reference potential is the secondary side reference potential VS. .

スイッチングデバイス２００ａ及び２００ｂを駆動する際、２次側基準電位ＶＳの変動によって、レベルシフト回路３ａ内の高耐圧素子であるＮＭＯＳトランジスタ１０５ａ及び１０５ｂに変位電流が生じ、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が共に“Ｈ”となる同相信号状態が発生することがある。 When driving the switching devices 200a and 200b, a displacement current is generated in the NMOS transistors 105a and 105b, which are high voltage elements in the level shift circuit 3a, due to fluctuations in the secondary side reference potential VS, and both the pulse signals ONHV1 and OFFHV1 become " A common mode signal state of "H" may occur.

パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に同相信号状態が発生しても、ロジックフィルタ回路４において同相信号状態が適切に除去される場合、後段のラッチ回路５及び出力回路６が誤動作することはない。 Even if a common-mode signal state occurs in the pulse signals ONHV1 and OFFHV1, if the common-mode signal state is appropriately removed in the logic filter circuit 4, the subsequent latch circuit 5 and output circuit 6 will not malfunction.

一方、半導体デバイス駆動回路ＨＶＩＣ０の動作時に、２次側基準電位ＶＳが１次側基準電位ＧＮＤよりも低くなる負電位状態が発生することがある。ここで、負電位状態の発生期間を「ＶＳ負電位期間」と呼ぶ。 On the other hand, during the operation of the semiconductor device drive circuit HVIC0, a negative potential state may occur in which the secondary side reference potential VS is lower than the primary side reference potential GND. Here, the period during which a negative potential state occurs is referred to as a "VS negative potential period."

ＶＳ負電位期間とレベルシフト回路３ａが駆動する期間とが重なると、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に生じる変位電流由来の信号の幅に差が生じ、ロジックフィルタ回路４において同相信号状態を完全に除去できず、ラッチ回路５から出力される信号ＬＡＴが誤信号となる場合がある。 When the VS negative potential period and the driving period of the level shift circuit 3a overlap, a difference occurs in the width of the signal derived from the displacement current generated in the pulse signals ONHV1 and OFFHV1, and the common mode signal state is completely removed in the logic filter circuit 4. In some cases, the signal LAT output from the latch circuit 5 becomes an erroneous signal.

図１３及び図１４はそれぞれ、半導体デバイス駆動回路ＨＶＩＣ０によるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１の同相信号状態時の動作を示すタイミング図である。図１３は同相信号状態が完全除去できた場合、図１４は同相信号状態が一部除去できなかった場合を示している。 FIGS. 13 and 14 are timing diagrams showing the operation of the semiconductor device drive circuit HVIC0 when the pulse signals ONHV1 and OFFHV1 are in the same phase signal state, respectively. FIG. 13 shows a case where the common mode signal state can be completely removed, and FIG. 14 shows a case where a part of the common mode signal state cannot be removed.

図１３では時刻ｔ４１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ４２～時刻ｔ４３にかけて同相信号状態が発生した場合を示している。 FIG. 13 shows a case where the input signal IN1 falls from "H" to "L" at time t41, and an in-phase signal state occurs from time t42 to time t43.

図１３の斜線ハッチング領域に示すように、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が共に“Ｈ”となっている期間が時刻ｔ４２～ｔ４３の期間で完全一致しているため、ロジックフィルタ回路４は、時刻ｔ４２～ｔ４３の期間においてパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を強制的に“Ｌ”にすることができる。 As shown in the diagonally hatched area in FIG. 13, the period in which both the pulse signals ONHV1 and OFFHV1 are "H" completely coincides in the period from time t42 to t43, so the logic filter circuit 4 During the period t43, the pulse signals ONHV2 and OFFHV2 can be forced to "L".

したがって、ラッチ回路５は、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に同相信号状態が発生しても、支障なく正常な信号ＬＡＴを出力することができる。その結果、出力回路６の出力信号ＯＵＴは正常な信号値となる。 Therefore, the latch circuit 5 can output the normal signal LAT without any problem even if an in-phase signal state occurs in the pulse signals ONHV1 and OFFHV1. As a result, the output signal OUT of the output circuit 6 has a normal signal value.

図１４では時刻ｔ４１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ４２～時刻ｔ４３にかけて同相信号状態が発生した場合を示している。 FIG. 14 shows a case where the input signal IN1 falls from "H" to "L" at time t41, and an in-phase signal state occurs from time t42 to time t43.

ただし、時刻ｔ４２以降もパルス信号ＯＦＦＬＶが“Ｈ”の活性状態となっている。このように、ＶＳ負電位期間とパルス信号ＯＦＦＬＶの活性状態期間とが重複した場合、レベルシフト回路３ａはパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１のうち一方の“Ｈ”期間が他方より長くなる非同相出力状態になる可能性がある。 However, the pulse signal OFFLV remains in the active state of "H" even after time t42. In this way, when the VS negative potential period and the active state period of the pulse signal OFFLV overlap, the level shift circuit 3a enters a non-in-phase output state in which the "H" period of one of the pulse signals ONHV1 and OFFHV1 is longer than the other. There is a possibility that it will happen.

図１４の斜線ハッチング領域に示すように、時刻ｔ４２～時刻ｔ４３間、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が共に“Ｈ”となっている。しかし、時刻ｔ４３以降において、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１の一方のパルス信号ＯＮＨＶ１のみが“Ｈ”となる残存“Ｈ”期間が存在する。 As shown in the diagonally hatched area in FIG. 14, both pulse signals ONHV1 and OFFHV1 are at "H" between time t42 and time t43. However, after time t43, there is a remaining "H" period in which only one of the pulse signals ONHV1 and OFFHV1, pulse signal ONHV1, is "H".

このように、レベルシフト回路３ａは非同相出力状態となると、パルス信号ＯＦＦＨＶ１が時刻ｔ４３で“Ｌ”に信号遷移し、パルス信号ＯＮＨＶ１は時刻ｔ４３を経過しても“Ｈ”を維持し、時刻ｔ４４まで“Ｈ”を出力する残存“Ｈ”期間が存在する。 In this way, when the level shift circuit 3a enters the non-in-phase output state, the pulse signal OFFHV1 transitions to "L" at time t43, and the pulse signal ONHV1 maintains "H" even after time t43, and the pulse signal ONHV1 changes to "L" at time t43. There is a remaining "H" period in which "H" is output until t44.

パルス信号ＯＦＦＨＶ１に残存“Ｈ”期間が存在するため、ロジックフィルタ回路４は、パルス信号ＯＮＨＶ１の残存“Ｈ”期間を反映し、時刻ｔ４３～時刻ｔ４４の期間、パルス信号ＯＮＨＶ２に“Ｈ”パルスを誤って発生させてしまう。 Since there is a remaining "H" period in the pulse signal OFFHV1, the logic filter circuit 4 applies an "H" pulse to the pulse signal ONHV2 during the period from time t43 to time t44, reflecting the remaining "H" period of the pulse signal ONHV1. I cause it to happen by mistake.

したがって、ラッチ回路５は、同相信号状態が終了した時刻ｔ４３以降、パルス信号ＯＮＨＶ２の“Ｌ”から“Ｈ”への第１の信号遷移をトリガとして、“Ｈ”の信号ＬＡＴを誤って出力してしまう。 Therefore, after time t43 when the in-phase signal state ends, the latch circuit 5 erroneously outputs the "H" signal LAT using the first signal transition from "L" to "H" of the pulse signal ONHV2 as a trigger. Resulting in.

このように、ラッチ回路５は本来“Ｌ”となるべき時刻ｔ４３以降に、誤信号である“Ｈ”の信号ＬＡＴを出力してしまう。その結果、出力回路６は時刻ｔ４４に信号ＬＡＴに連動して、誤って“Ｈ”の出力信号ＯＵＴを出力する誤動作が発生してしまう。 In this way, the latch circuit 5 outputs the erroneous "H" signal LAT after time t43 when it should normally be "L". As a result, the output circuit 6 malfunctions in that it erroneously outputs the "H" output signal OUT in conjunction with the signal LAT at time t44.

そこで、特許文献１で述べた従来のデバイス駆動回路の負電位検出技術を、半導体デバイス駆動回路ＨＶＩＣ０に適用することが考えられる。以下、上記負電位検出技術を採用した半導体デバイス駆動回路ＨＶＩＣ０を「改良デバイス駆動回路」と称する。 Therefore, it is conceivable to apply the negative potential detection technique of the conventional device drive circuit described in Patent Document 1 to the semiconductor device drive circuit HVIC0. Hereinafter, the semiconductor device drive circuit HVIC0 employing the above negative potential detection technique will be referred to as an "improved device drive circuit."

すなわち、改良デバイス駆動回路内において、負電位検出技術によってＶＳ負電位期間を検出し、負電位状態を指示する負電位検出信号を得る。 That is, within the improved device drive circuit, a negative potential detection technique is used to detect the VS negative potential period to obtain a negative potential detection signal indicating a negative potential state.

そして、改良デバイス駆動回路内において、負電位検出信号に基づきパルス発生回路２ａからレベルシフト回路３ａへのパルス信号ＯＮＬＶ及びＯＦＦＬＶの出力を強制的に無効化する。 Then, in the improved device drive circuit, the output of the pulse signals ONLV and OFFLV from the pulse generation circuit 2a to the level shift circuit 3a is forcibly invalidated based on the negative potential detection signal.

このように、ＶＳ負電位期間にパルス発生回路２ａのパルス信号ＯＮＬＶ及びＯＦＦＬＶを無効化することにより、改良デバイス駆動回路は、ＶＳ負電位期間とパルス信号ＯＮＬＶ及びＯＦＦＬＶのうち少なくとも一方の活性状態期間とが重複する現象を確実に回避することができる。 In this way, by disabling the pulse signals ONLV and OFFLV of the pulse generation circuit 2a during the VS negative potential period, the improved device drive circuit can disable the VS negative potential period and the active state period of at least one of the pulse signals ONLV and OFFLV. It is possible to reliably avoid the phenomenon of overlapping.

その結果、改良デバイス駆動回路は、レベルシフト回路３ａが非同相出力状態になることを確実に防止することができるため、２次側回路１０２ａが誤って出力信号ＯＵＴを出力する誤動作を確実に回避することができる。 As a result, the improved device drive circuit can reliably prevent the level shift circuit 3a from entering the non-in-phase output state, thereby reliably avoiding malfunctions in which the secondary circuit 102a erroneously outputs the output signal OUT. can do.

さらに、改良デバイス駆動回路は、負電位検出信号に基づき入力信号ＩＮ１を出力する外部の制御装置を停止させている。 Furthermore, the improved device drive circuit stops the external control device that outputs the input signal IN1 based on the negative potential detection signal.

しかしながら、外部の制御装置を停止状態にした場合、改良デバイス駆動回路は、ＶＳ負電位期間の終了後に、制御装置から再度、入力信号ＩＮ１を出力させる必要が生じる。 However, when the external control device is brought to a halt state, the improved device drive circuit needs to cause the control device to output the input signal IN1 again after the VS negative potential period ends.

このため、ＶＳ負電位期間の終了後、入力信号ＩＮ１の再入力から、パルス発生回路２ａから正常なパルス信号ＯＮＬＶ及びＯＦＦＬＶを発生させるまでの復旧動作に時間的ロスが発生してしまう。 Therefore, after the VS negative potential period ends, a time loss occurs in the recovery operation from the re-input of the input signal IN1 until the pulse generation circuit 2a generates normal pulse signals ONLV and OFFLV.

また、ＶＳ負電位期間は、Ｐ側スイッチングデバイス２００ａがオン状態からオフ状態に切り替わる度、すなわち、出力信号ＯＵＴが“Ｌ”の期間に発生する。 Further, the VS negative potential period occurs every time the P-side switching device 200a switches from the on state to the off state, that is, during the period when the output signal OUT is "L".

このため、改良デバイス駆動回路は、ＶＳ負電位発生毎に、ＶＳ負電位期間中は外部の制御装置による入力信号ＩＮ１の出力を停止させ、ＶＳ負電位期間の経過後に制御装置による入力信号ＩＮ１の出力を再開させる必要があり、制御装置の動作制御が複雑になる問題点があった。 For this reason, the improved device drive circuit causes the external control device to stop outputting the input signal IN1 during the VS negative potential period every time a VS negative potential occurs, and after the VS negative potential period has elapsed, the control device stops outputting the input signal IN1. There is a problem in that it is necessary to restart the output, which complicates the operation control of the control device.

このように、半導体デバイス駆動回路ＨＶＩＣ０に負電位検出技術を採用しても残存する上述した問題点の解決を図ったのが以下で述べる実施の形態である。 In this way, the embodiment described below attempts to solve the above-mentioned problems that remain even if the negative potential detection technique is adopted in the semiconductor device drive circuit HVIC0.

＜実施の形態１＞
図１は本開示の実施の形態１である半導体デバイス駆動回路ＨＶＩＣ１の構成を示すブロック図である。本開示のデバイス駆動回路である半導体デバイス駆動回路ＨＶＩＣ１は図１０で示したインバータ装置３００の駆動回路群５００内に設けられる半導体デバイス駆動回路ＨＶＩＣ０に相当する。半導体デバイス駆動回路ＨＶＩＣ１において、半導体デバイス駆動回路ＨＶＩＣ０と同様な構成部分は同一符号を付して内容を適宜省略する。 <Embodiment 1>
FIG. 1 is a block diagram showing the configuration of a semiconductor device drive circuit HVIC1 according to Embodiment 1 of the present disclosure. The semiconductor device drive circuit HVIC1, which is a device drive circuit of the present disclosure, corresponds to the semiconductor device drive circuit HVIC0 provided in the drive circuit group 500 of the inverter device 300 shown in FIG. In the semiconductor device drive circuit HVIC1, the same components as those in the semiconductor device drive circuit HVIC0 are given the same reference numerals, and the details will be omitted as appropriate.

半導体デバイス駆動回路ＨＶＩＣ１は、１次側回路１０１ｂ、２次側回路１０２ｂ、レベルシフト回路３ａ及び負電位検出回路３ｂを主要構成要素として含んでいる。 The semiconductor device drive circuit HVIC1 includes a primary side circuit 101b, a secondary side circuit 102b, a level shift circuit 3a, and a negative potential detection circuit 3b as main components.

第１の回路である１次側回路１０１ｂは第１の電位である１次側基準電位ＧＮＤを基準として動作する。第２の回路である２次側回路１０２ｂは第２の電位である２次側基準電位ＶＳを基準として動作する。 The primary side circuit 101b, which is the first circuit, operates based on the primary side reference potential GND, which is the first potential. The secondary side circuit 102b, which is the second circuit, operates based on the secondary side reference potential VS, which is the second potential.

第１の回路である１次側回路１０１ｂは入力回路１及びパルス発生回路２ｂを主要構成要素として含んでいる。 The primary side circuit 101b, which is the first circuit, includes an input circuit 1 and a pulse generation circuit 2b as main components.

第２の回路である２次側回路１０２ｂはロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。なお、レベルシフト回路３ａは１次側回路１０１ｂ，２次側回路１０２ｂ間を中継する回路であり、負電位検出回路３ｂは２次側基準電位ＶＳが１次側基準電位ＧＮＤよりも低下したことを検出する回路である。 The secondary circuit 102b, which is the second circuit, includes a logic filter circuit 4, a latch circuit 5, and an output circuit 6 as main components. Note that the level shift circuit 3a is a circuit that relays between the primary side circuit 101b and the secondary side circuit 102b, and the negative potential detection circuit 3b detects that the secondary side reference potential VS has fallen below the primary side reference potential GND. This is a circuit that detects

以下、半導体デバイス駆動回路ＨＶＩＣ１が用いる各種信号の活性状態を“Ｈ”、非活性状態を“Ｌ”として説明する。“Ｈ”及び“Ｌ”の意味内容が主として１次側回路１０１ｂと２次側回路１０２ｂ間で異なることは、図１１で示した基本技術の半導体デバイス駆動回路ＨＶＩＣ０と同様である。 Hereinafter, the active state of various signals used by the semiconductor device drive circuit HVIC1 is assumed to be "H", and the inactive state is assumed to be "L". The meanings of "H" and "L" differ mainly between the primary side circuit 101b and the secondary side circuit 102b, as in the basic technology semiconductor device drive circuit HVIC0 shown in FIG. 11.

このような構成において、入力回路１は図示しない外部の制御装置から、半導体デバイス駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に同期した入力信号ＩＮ２を出力する。入力信号ＩＮ１は活性状態の“Ｈ”あるいは非活性状態の“Ｌ”を指示している。 In such a configuration, the input circuit 1 receives an input signal IN1 for driving a semiconductor device from an external control device (not shown), and outputs an input signal IN2 synchronized with the input signal IN1. The input signal IN1 indicates an active state of "H" or an inactive state of "L".

図２は図１で示したパルス発生回路２ｂの内部構成を示す説明図である。同図に示すように、パルス発生回路２ｂは内部にＯＮ側パルス発生回路７、ＯＦＦ側パルス発生回路８、インバータ１０７ｄ及び１０７ｅ並びにＡＮＤゲート１０８ａ及び１０８ｂを主要構成要素として含んでいる。 FIG. 2 is an explanatory diagram showing the internal configuration of pulse generation circuit 2b shown in FIG. 1. As shown in the figure, the pulse generation circuit 2b internally includes an ON-side pulse generation circuit 7, an OFF-side pulse generation circuit 8, inverters 107d and 107e, and AND gates 108a and 108b as main components.

インバータ１０７ｄは入力に入力信号ＩＮ２を受け、インバータ１０７ｅは後述する負電位検出信号ｍＶＳを入力信号としている。 The inverter 107d receives an input signal IN2 at its input, and the inverter 107e receives a negative potential detection signal mVS, which will be described later, as an input signal.

ＡＮＤゲート１０８ａは一方入力に入力信号ＩＮ１を受け、他方入力にインバータ１０７ｅの出力信号を受け、ＡＮＤ信号ＩＮ２０を出力する。 AND gate 108a receives input signal IN1 at one input, receives the output signal of inverter 107e at the other input, and outputs AND signal IN20.

ＡＮＤゲート１０８ｂは一方入力にインバータ１０７ｄの出力信号である信号ＩＮ２１を受け、他方入力にインバータ１０７ｅの出力信号を受け、ＡＮＤ信号ＩＮ２２を出力する。 AND gate 108b receives a signal IN21 which is an output signal of inverter 107d at one input, receives an output signal of inverter 107e at the other input, and outputs AND signal IN22.

ＯＮ側パルス発生回路７はＡＮＤ信号ＩＮ２０を受け、ＡＮＤ信号ＩＮ２０が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。なお、パルス信号ＯＮＬＶは“Ｈ”パルス発生期間を除き、“Ｌ”に設定されている。 The ON-side pulse generation circuit 7 receives the AND signal IN20 and generates a single "H" pulse in the pulse signal ONLV starting from the first signal transition when the AND signal IN20 transitions from "L" to "H". . Note that the pulse signal ONLV is set to "L" except during the "H" pulse generation period.

ＯＦＦ側パルス発生回路８はＡＮＤ信号ＩＮ２２を受け、ＡＮＤ信号ＩＮ２２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。なお、パルス信号ＯＦＦＬＶは“Ｈ”パルス発生期間を除き、“Ｌ”に設定されている。 The OFF-side pulse generation circuit 8 receives the AND signal IN22 and generates a single "H" pulse in the pulse signal OFFLV starting from the first signal transition when the AND signal IN22 transitions from "L" to "H". . Note that the pulse signal OFFLV is set to "L" except during the "H" pulse generation period.

このような構成のパルス発生回路２ｂは、負電位検出回路３ｂより負電位検出信号ｍＶＳを受け、負電位検出信号ｍＶＳが“Ｌ”の時に通常状態となり、負電位検出信号ｍＶＳが“Ｈ”の時に信号無効化状態になる。 The pulse generating circuit 2b having such a configuration receives the negative potential detection signal mVS from the negative potential detection circuit 3b, and enters the normal state when the negative potential detection signal mVS is "L", and when the negative potential detection signal mVS is "H". Sometimes the signal is disabled.

パルス発生回路２ｂ内において、通常状態時に入力信号ＩＮ２がそのままＡＮＤ信号ＩＮ２０となり、入力信号ＩＮ２の反転信号がそのままＡＮＤ信号ＩＮ２２となる。 In the pulse generating circuit 2b, in the normal state, the input signal IN2 directly becomes the AND signal IN20, and the inverted signal of the input signal IN2 directly becomes the AND signal IN22.

したがって、パルス発生回路２ｂは通常状態時に入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。 Therefore, the pulse generating circuit 2b generates a single "H" pulse in the pulse signal ONLV starting from the first signal transition when the input signal IN2 changes from "L" to "H" in the normal state. This "H" pulse becomes the ON pulse.

同様に、パルス発生回路２ｂは通常状態時に入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。 Similarly, the pulse generating circuit 2b generates a single "H" pulse in the pulse signal OFFLV starting from the second signal transition time when the input signal IN2 changes from "H" to "L" in the normal state. This "H" pulse becomes the OFF pulse.

パルス発生回路２ｂは、信号無効化状態時にＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２を強制的に“Ｌ”に固定することにより、入力信号ＩＮ２を実質的に遮断することができる。 The pulse generating circuit 2b can substantially cut off the input signal IN2 by forcibly fixing the AND signal IN20 and the AND signal IN22 to "L" in the signal invalidation state.

したがって、パルス発生回路２ｂは信号無効化状態時には入力信号ＩＮ２の信号値に関係なく、パルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定して無効化する。 Therefore, in the signal invalidation state, the pulse generation circuit 2b fixes both pulse signals ONLV and OFFLV to "L" and invalidates them, regardless of the signal value of the input signal IN2.

このように、パルス発生回路２ｂは、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力している。 In this way, the pulse generation circuit 2b outputs a signal including the pulse signal ONLV and the pulse signal OFFLV as the first pulse signal.

以上、１次側回路１０１ｂは上述した入力回路１及びパルス発生回路２ｂを主要構成要素として含んでいる。 As described above, the primary side circuit 101b includes the above-described input circuit 1 and pulse generation circuit 2b as main components.

したがって、第１の回路である１次側回路１０１ｂは、半導体デバイス駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に基づき、第１の電位である１次側基準電位ＧＮＤを基準として第１のパルス信号であるパルス信号ＯＮＬＶ及びＯＦＦＬＶを出力する。 Therefore, the primary side circuit 101b, which is the first circuit, receives the input signal IN1 for driving the semiconductor device, and based on the input signal IN1, the first side circuit 101b, which is the first circuit, receives the input signal IN1 for driving the semiconductor device, and based on the input signal IN1, the first circuit Pulse signals ONLV and OFFLV, which are pulse signals, are output.

レベルシフト回路３ａは、基準電位が１次側基準電位ＧＮＤであるパルス信号ＯＮＬＶ及びＯＦＦＬＶを、基準電位が２次側基準電位ＶＳであるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に変換する。 The level shift circuit 3a converts the pulse signals ONLV and OFFLV whose reference potential is the primary reference potential GND into pulse signals ONHV1 and OFFHV1 whose reference potential is the secondary reference potential VS.

パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１を含む信号が第２のパルス信号となる。なお、レベルシフト回路３ａの内部構成は図１２で示した通りである。 A signal including the pulse signals ONHV1 and OFFHV1 becomes the second pulse signal. Note that the internal configuration of the level shift circuit 3a is as shown in FIG.

図３は図１で示した負電位検出回路３ｂの内部構成を示す回路図である。負電位検出回路３ｂは、インバータ１０７ｃ、高耐圧用の抵抗１１０ａ、中耐圧用の抵抗１１１ａ、及びクランプダイオード１１５を主要構成要素として含んでいる。 FIG. 3 is a circuit diagram showing the internal configuration of negative potential detection circuit 3b shown in FIG. 1. The negative potential detection circuit 3b includes an inverter 107c, a high voltage resistor 110a, a medium voltage resistor 111a, and a clamp diode 115 as main components.

２次側電源電位ＶＢと１次側基準電位ＧＮＤとの間に抵抗１１０ａ及び抵抗１１１ａが直列に接続される。すなわち、抵抗１１０ａの一端に２次側電源電位ＶＢを受け、抵抗１１０ａの他端と抵抗１１１ａの一端とがノードＮ１で接続され、抵抗１１１ａの他端に１次側基準電位ＧＮＤが付与される。抵抗１１０ａは３０Ｖ程度以上の電圧に耐えうる高耐圧素子であり、抵抗１１１ａは抵抗１１０ａに比べ耐圧が低い中耐圧素子である。 A resistor 110a and a resistor 111a are connected in series between the secondary side power supply potential VB and the primary side reference potential GND. That is, one end of the resistor 110a receives the secondary side power supply potential VB, the other end of the resistor 110a and one end of the resistor 111a are connected at a node N1, and the other end of the resistor 111a is given the primary side reference potential GND. . The resistor 110a is a high voltage element that can withstand a voltage of about 30 V or more, and the resistor 111a is a medium voltage element that has a lower voltage resistance than the resistor 110a.

したがって、２次側電源電位ＶＢが抵抗１１０ａ及び抵抗１１１ａで分圧された分圧電位ＤＶＢがノードＮ１より得られる電位となる。 Therefore, the divided potential DVB obtained by dividing the secondary power supply potential VB by the resistor 110a and the resistor 111a becomes the potential obtained from the node N1.

クランプダイオード１１５はアノードがノードＮ１に接続され、カソードに１次側電源電位ＶＣＣを受ける。 Clamp diode 115 has an anode connected to node N1 and a cathode receiving primary side power supply potential VCC.

インバータ１０７ｃは１次側電源電位ＶＣＣ及び１次側基準電位ＧＮＤを動作電源として動作し、ノードＮ１に得られる分圧電位ＤＶＢを反転して負電位検出信号ｍＶＳを出力する。したがって、負電位検出信号ｍＶＳにおいて“Ｈ”は１次側電源電位ＶＣＣを意味し、“Ｌ”は１次側基準電位ＧＮＤを意味する。 The inverter 107c operates using the primary side power supply potential VCC and the primary side reference potential GND as operating power supplies, inverts the divided potential DVB obtained at the node N1, and outputs a negative potential detection signal mVS. Therefore, in the negative potential detection signal mVS, "H" means the primary side power supply potential VCC, and "L" means the primary side reference potential GND.

なお、２次側電源電位ＶＢは２次側基準電位ＶＳから一定の値（例えば｜ΔＶ｜）だけ高い電位であるため、負電位検出回路３ｂでは２次側電源電位ＶＢが１次側基準電位ＧＮＤより上述した一定の値だけ高い電位を下回ること、つまりＶＢ＜｜ΔＶ｜となることを検出することで、２次側基準電位ＶＳが１次側基準電位ＧＮＤより下回る負電位状態を検出している。なお、上述した「一定の値」は、使用する半導体デバイス駆動回路ＨＶＩＣ１毎に事前に設定可能な固定値を意味する。 Note that, since the secondary side power supply potential VB is higher than the secondary side reference potential VS by a certain value (for example, |ΔV|), in the negative potential detection circuit 3b, the secondary side power supply potential VB is higher than the primary side reference potential. A negative potential state in which the secondary side reference potential VS is lower than the primary side reference potential GND is detected by detecting that the potential is lower than GND by the above-mentioned fixed value, that is, VB<|ΔV|. ing. Note that the above-mentioned "fixed value" means a fixed value that can be set in advance for each semiconductor device drive circuit HVIC1 to be used.

このような構成の負電位検出回路３ｂは、２次側基準電位ＶＳが通常の設定電位の場合、分圧電位ＤＶＢがインバータ１０７ｃの閾値電位を上回るため、負電位検出信号ｍＶＳは“Ｌ”となる。 In the negative potential detection circuit 3b having such a configuration, when the secondary side reference potential VS is a normal setting potential, the divided potential DVB exceeds the threshold potential of the inverter 107c, so the negative potential detection signal mVS becomes "L". Become.

一方、２次側基準電位ＶＳが通常の設定電位から低下し、分圧電位ＤＶＢがインバータ１０７ｃの閾値電位を下回ると、負電位検出信号ｍＶＳが“Ｈ”となる。 On the other hand, when the secondary side reference potential VS decreases from the normal set potential and the divided potential DVB falls below the threshold potential of the inverter 107c, the negative potential detection signal mVS becomes "H".

したがって、インバータ１０７ｃの閾値電位を調整したり、抵抗１１０ａ及び１１１ａの抵抗値を調整したりすることにより、第２の電位である２次側基準電位ＶＳが第１の電位である１次側基準電位ＧＮＤを下回る負電位状態時に、“Ｈ”の負電位検出信号ｍＶＳを正確に出力させることができる。 Therefore, by adjusting the threshold potential of the inverter 107c and the resistance values of the resistors 110a and 111a, the secondary side reference potential VS, which is the second potential, can be adjusted to the primary side reference potential, which is the first potential. In a negative potential state below the potential GND, the negative potential detection signal mVS of "H" can be accurately output.

ダイオード１１５はインバータ１０７ｃの入力電位となる分圧電位ＤＶＢが、１次側電源電位ＶＣＣ以上となることを防止する目的で設けられる。 The diode 115 is provided for the purpose of preventing the divided potential DVB, which is the input potential of the inverter 107c, from exceeding the primary power supply potential VCC.

このように、負電位検出回路３ｂは、２次側基準電位ＶＳが１次側基準電位ＧＮＤより低下する負電位状態を検出し、負電位状態の有／無を“Ｈ”／“Ｌ”で指示する負電位検出信号ｍＶＳを出力している。 In this way, the negative potential detection circuit 3b detects a negative potential state in which the secondary side reference potential VS is lower than the primary side reference potential GND, and indicates the presence/absence of the negative potential state by "H"/"L". It outputs a negative potential detection signal mVS for instructing.

２次側回路１０２ｂ内のロジックフィルタ回路４はパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に基づき、以下のようにパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を出力する。 The logic filter circuit 4 in the secondary circuit 102b outputs pulse signals ONHV2 and OFFHV2 as follows based on the pulse signals ONHV1 and OFFHV1.

ロジックフィルタ回路４は信号ＯＮＨＶ１と信号ＯＦＦＨＶ１とが共に“Ｈ”となる同相信号状態である場合、強制的に共に“Ｌ”となるパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を出力する。 When the signal ONHV1 and the signal OFFHV1 are both in an in-phase signal state of "H", the logic filter circuit 4 forcibly outputs pulse signals ONHV2 and OFFHV2 that both become "L".

ロジックフィルタ回路４は、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が同送信号状態で無い場合、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１をそのままパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２として出力する。 If the pulse signals ONHV1 and OFFHV1 are not in the same transmission signal state, the logic filter circuit 4 outputs the pulse signals ONHV1 and OFFHV1 as they are as pulse signals ONHV2 and OFFHV2.

ラッチ回路５は、パルス信号ＯＮＨＶ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、“Ｈ”となる信号ＬＡＴを出力する。 The latch circuit 5 outputs a signal LAT that becomes "H" starting from the first signal transition when the pulse signal ONHV2 changes from "L" to "H".

ラッチ回路５は、パルス信号ＯＦＦＨＶ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、“Ｌ”となる信号ＬＡＴを出力する。 The latch circuit 5 outputs a signal LAT that becomes "L" starting from a second signal transition when the pulse signal OFFHV2 changes from "H" to "L".

出力回路６は信号ＬＡＴに同期して、信号ＬＡＴと同じ信号値の出力信号ＯＵＴを出力する。 The output circuit 6 outputs an output signal OUT having the same signal value as the signal LAT in synchronization with the signal LAT.

第２の回路である２次側回路１０２ｂは、上述したロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。 The secondary circuit 102b, which is the second circuit, includes the above-described logic filter circuit 4, latch circuit 5, and output circuit 6 as main components.

したがって、２次側回路１０２ｂは、第２のパルス信号であるパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１に基づき、第２の電位である２次側基準電位ＶＳを基準として、出力信号ＯＵＴを出力している。 Therefore, the secondary side circuit 102b outputs the output signal OUT based on the pulse signals ONHV1 and OFFHV1, which are the second pulse signals, and with the secondary side reference potential VS, which is the second potential, as a reference.

図４は実施の形態１である半導体デバイス駆動回路ＨＶＩＣ１による動作を示すタイミング図である。図５はパルス発生回路２ｂの動作を示すタイミング図である。 FIG. 4 is a timing diagram showing the operation of the semiconductor device drive circuit HVIC1 according to the first embodiment. FIG. 5 is a timing chart showing the operation of the pulse generating circuit 2b.

図４では時刻ｔ１１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ１２～時刻ｔ１５間の負電位発生期間ＴＭに、２次側基準電位ＶＳが１次側基準電位ＧＮＤ（＝０Ｖ）を下回った場合を示している。 In FIG. 4, the input signal IN1 falls from "H" to "L" at time t11, and during the negative potential generation period TM between time t12 and time t15, the secondary side reference potential VS changes to the primary side reference potential GND (= 0V).

そして、時刻ｔ１３～時刻ｔ１５間の同相信号期間ＴＳに、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１間で同相信号状態が発生した場合を示している。 A case is shown in which an in-phase signal state occurs between the pulse signals ONHV1 and OFFHV1 during the in-phase signal period TS between time t13 and time t15.

図５に示すように、時刻ｔ１２までは、負電位検出信号ｍＶＳが“Ｌ”のため、パルス発生回路２ｂは通常状態となり、入力信号ＩＮ２がＡＮＤ信号ＩＮ２０として出力され、入力信号ＩＮ２の反転信号がＡＮＤ信号ＩＮ２２として出力される。 As shown in FIG. 5, until time t12, the negative potential detection signal mVS is "L", so the pulse generation circuit 2b is in the normal state, the input signal IN2 is output as the AND signal IN20, and the inverted signal of the input signal IN2 is output. is output as an AND signal IN22.

したがって、パルス発生回路２ｂは、時刻ｔ１１における入力信号ＩＮ２の“Ｈ”から“Ｌ”への立ち下がりである第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。 Therefore, the pulse generation circuit 2b generates a single "H" pulse in the pulse signal OFFLV starting from the second signal transition, which is the fall of the input signal IN2 from "H" to "L" at time t11. let

図４に示すように、時刻ｔ１１におけるパルス信号ＯＦＦＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＦＦＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＦＦＨＶ２に“Ｈ”パルスを発生させる。その結果、時刻ｔ１１に信号ＬＡＴが“Ｌ”に立ち下がるため、出力回路６は出力信号ＯＵＴを“Ｈ”から“Ｌ”に変化させる。 As shown in FIG. 4, in conjunction with the "H" pulse of the pulse signal OFFLV at time t11, the level shift circuit 3a generates an "H" pulse in the pulse signal OFFHV1, and the logic filter circuit 4 generates an "H" pulse in the pulse signal OFFHV2. Generate an H” pulse. As a result, the signal LAT falls to "L" at time t11, so the output circuit 6 changes the output signal OUT from "H" to "L".

その後、上述したように、時刻ｔ１２～時刻ｔ１５の期間が負電位発生期間ＴＭとなっている。 Thereafter, as described above, the period from time t12 to time t15 becomes the negative potential generation period TM.

図４の斜線ハッチング領域に示すように、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が同時に“Ｈ”となっている同相信号期間ＴＳは完全一致しているため、ロジックフィルタ回路４は同相信号期間ＴＳにおけるパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を強制的に“Ｌ”にすることができる。 As shown in the hatched area in FIG. 4, the in-phase signal periods TS in which the pulse signals ONHV1 and OFFHV1 are simultaneously "H" are completely coincident, so the logic filter circuit 4 Signals ONHV2 and OFFHV2 can be forced to "L".

したがって、ラッチ回路５は、負電位発生期間ＴＭ内に同相信号状態が発生しても、支障なく正常な信号ＬＡＴを出力することができる。 Therefore, the latch circuit 5 can output a normal signal LAT without any problem even if a common-mode signal state occurs within the negative potential generation period TM.

加えて、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣは負電位検出信号ｍＶＳが“Ｈ”のため、パルス発生回路２ｂは信号無効化状態となり、図５に示すように。ＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２が“Ｌ”固定される。 In addition, since the negative potential detection signal mVS is "H" during the negative potential state indication period TC that coincides with the negative potential generation period TM, the pulse generation circuit 2b is in the signal invalidation state, as shown in FIG. AND signal IN20 and AND signal IN22 are fixed at "L".

実施の形態１において、負電位検出信号ｍＶＳがパルス発生回路２ｂの動作を制御するパルス制御信号となる。そして、負電位検出信号ｍＶＳが負電位状態を指示する“Ｈ”の期間が負電位状態指示期間ＴＣとなる。実施の形態１では、負電位状態指示期間ＴＣは負電位発生期間ＴＭに一致している。 In the first embodiment, the negative potential detection signal mVS becomes a pulse control signal that controls the operation of the pulse generation circuit 2b. Then, a period in which the negative potential detection signal mVS is "H" indicating a negative potential state becomes a negative potential state indicating period TC. In the first embodiment, the negative potential state indication period TC coincides with the negative potential generation period TM.

このように、信号無効化状態の負電位検出回路３ｂは、入力信号ＩＮ２の信号値に関係無くパルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定する。 In this way, the negative potential detection circuit 3b in the signal invalidation state fixes both the pulse signals ONLV and OFFLV to "L" regardless of the signal value of the input signal IN2.

図４及び図５に示すように、負電位状態指示期間ＴＣ内の時刻ｔ１４に入力信号ＩＮ１及びＩＮ２は“Ｌ”から“Ｈ”に立ち上っている。しかし、負電位検出回路３ｂは信号無効化状態であるため、パルス信号ＯＮＬＶに“Ｈ”パルスを発生せることはなく、“Ｌ”で固定される。 As shown in FIGS. 4 and 5, the input signals IN1 and IN2 rise from "L" to "H" at time t14 within the negative potential state indication period TC. However, since the negative potential detection circuit 3b is in the signal invalidation state, the pulse signal ONLV does not generate an "H" pulse and is fixed at "L".

時刻ｔ１５で負電位状態指示期間ＴＣが終了すると、パルス発生回路２ｂは、通常状態に戻るため、図５に示すように、ＡＮＤ信号ＩＮ２０に入力信号ＩＮ２の“Ｈ”が反映される。 When the negative potential state indication period TC ends at time t15, the pulse generating circuit 2b returns to the normal state, so that the "H" level of the input signal IN2 is reflected in the AND signal IN20, as shown in FIG.

その結果、負電位検出回路３ｂは、時刻ｔ１５直後の時刻ｔ１６に、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。なお、説明の都合上、時刻ｔ１５と時刻ｔ１６との間に微小な時間差を持たせたが、時刻ｔ１５及び時刻ｔ１６が同時刻であってもよい。 As a result, the negative potential detection circuit 3b generates a single "H" pulse in the pulse signal ONLV at time t16 immediately after time t15. Note that for convenience of explanation, there is a small time difference between time t15 and time t16, but time t15 and time t16 may be the same time.

図４に示すように、時刻ｔ１６におけるパルス信号ＯＮＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＮＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＮＨＶ２に“Ｈ”パルスを発生させる。 As shown in FIG. 4, in conjunction with the "H" pulse of the pulse signal ONLV at time t16, the level shift circuit 3a generates an "H" pulse in the pulse signal ONHV1, and the logic filter circuit 4 generates an "H" pulse in the pulse signal ONHV2. Generate an H” pulse.

その結果、時刻ｔ１６に信号ＬＡＴが“Ｈ”に立ち上がるため、出力回路６は出力信号ＯＵＴを“Ｌ”から“Ｈ”に変化させる。 As a result, the signal LAT rises to "H" at time t16, so the output circuit 6 changes the output signal OUT from "L" to "H".

このように、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１は、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣの終了後、外部からの入力信号ＩＮ１に速やかに応答して、正常動作に復帰することができる。 In this way, the semiconductor device drive circuit HVIC1 of the first embodiment quickly responds to the external input signal IN1 after the negative potential state indication period TC that coincides with the negative potential generation period TM, and resumes normal operation. Can return.

また、負電位状態指示期間ＴＣ中は入力信号ＩＮ１の信号値は無視されるため、外部の制御装置は負電位状態指示期間ＴＣにおいても入力信号ＩＮ１を引き続き出力することができる。したがって、半導体デバイス駆動回路ＨＶＩＣ１は、負電位状態指示期間ＴＣ中に外部装置を制御して入力信号ＩＮ１の出力を停止させる制御処理を実行する必要はない。 Further, since the signal value of the input signal IN1 is ignored during the negative potential state indication period TC, the external control device can continue to output the input signal IN1 even during the negative potential state indication period TC. Therefore, the semiconductor device drive circuit HVIC1 does not need to control the external device to stop outputting the input signal IN1 during the negative potential state indication period TC.

実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１において、パルス発生回路２ｂは、第１の回路である１次側回路１０１ｂ内に設けられる。上述したパルス発生回路２ｂの特徴を以下にまとめる。 In the semiconductor device drive circuit HVIC1 of the first embodiment, the pulse generation circuit 2b is provided in the primary circuit 101b, which is the first circuit. The characteristics of the pulse generating circuit 2b described above are summarized below.

パルス発生回路２ｂは、入力信号ＩＮ２に加え、パルス制御信号である負電位検出信号ｍＶＳを受ける。負電位検出信号ｍＶＳは、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣにおいて“Ｈ”の負電位状態を指示し、負電位状態指示期間ＴＣ以外の時間帯は“Ｌ”の通常状態を指示する。 In addition to the input signal IN2, the pulse generation circuit 2b receives a negative potential detection signal mVS, which is a pulse control signal. The negative potential detection signal mVS indicates a negative potential state of "H" during the negative potential state indication period TC that coincides with the negative potential generation period TM, and is in the normal state of "L" during time periods other than the negative potential state indication period TC. instruct.

パルス発生回路２ｂは、負電位検出信号ｍＶＳが“Ｈ”で負電位状態を指示する時、信号無効化状態となり、負電位検出信号ｍＶＳが“Ｌ”で通常状態を指示する時、通常状態となる。 The pulse generating circuit 2b enters the signal invalidation state when the negative potential detection signal mVS is "H" indicating a negative potential state, and enters the normal state when the negative potential detection signal mVS is "L" indicating a normal state. Become.

パルス発生回路２ｂは、通常状態時に入力信号ＩＮ１における“Ｌ”から“Ｈ”への第１の信号遷移時を起点としてパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させ、入力信号ＩＮ１における“Ｈ”から“Ｌ”への第２の信号遷移時を起点としてパルス信号ＯＦＦＬＶに“Ｈ”のオフ用パルスを発生させる。 The pulse generation circuit 2b generates an "H" turn-on pulse in the pulse signal ONLV starting from the time of the first signal transition from "L" to "H" in the input signal IN1 in the normal state. An OFF pulse of "H" is generated in the pulse signal OFFLV starting from the time of the second signal transition from "H" to "L".

パルス発生回路２ｂは、信号無効化状態時に、パルス信号ＯＮＬＶ及びＯＦＦＬＶを含む第１のパルス信号の出力を“Ｌ”に固定して無効化する第１の負電位制御動作を実行している。 In the signal invalidation state, the pulse generation circuit 2b executes a first negative potential control operation in which the output of the first pulse signal including the pulse signals ONLV and OFFLV is fixed to "L" and invalidated.

さらに、パルス発生回路２ｂは、第１の負電位制御動作の実行後に入力信号ＩＮ１が“Ｈ”の活性状態の時、第１の負電位制御動作の終了時を起点として第１のパルス信号に含まれるパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させる第２の負電位制御動作を実行している。 Furthermore, when the input signal IN1 is in the active state of "H" after execution of the first negative potential control operation, the pulse generation circuit 2b generates the first pulse signal starting from the end of the first negative potential control operation. A second negative potential control operation is executed to generate an "H" ON pulse in the included pulse signal ONLV.

このように、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１におけるパルス発生回路２ｂは、信号無効化状態時に上述した第１の負電位制御動作を実行している。したがって、負電位発生期間ＴＭに一致する負電位状態指示期間ＴＣにパルス信号ＯＮＬＶ及びＯＦＦＬＶが“Ｈ”の活性状態になることはない。 In this way, the pulse generation circuit 2b in the semiconductor device drive circuit HVIC1 of the first embodiment executes the above-described first negative potential control operation in the signal invalidation state. Therefore, the pulse signals ONLV and OFFLV do not become active at "H" during the negative potential state indication period TC that coincides with the negative potential generation period TM.

このため、半導体デバイス駆動回路ＨＶＩＣ１は、パルス制御信号である負電位検出信号ｍＶＳが“Ｈ”で負電位状態を指示する負電位状態指示期間ＴＣにおいて、第２の回路である２次側回路１０２ｂが誤った内容で出力信号ＯＵＴを出力してしまう誤動作を確実に回避することができる。 For this reason, the semiconductor device drive circuit HVIC1 operates in the negative potential state indication period TC in which the negative potential detection signal mVS, which is a pulse control signal, is "H" and indicates a negative potential state. It is possible to reliably avoid a malfunction in which the output signal OUT is output with incorrect content.

パルス発生回路２ｂは、さらに、第１の負電位制御動作の終了後に上述した第２の負電位制御動作を実行している。このため、パルス発生回路２ｂは、負電位状態指示期間ＴＣ中に入力信号ＩＮ１に“Ｌ”から“Ｈ”への第１の信号遷移が生じた場合、負電位状態指示期間ＴＣの経過後、速やかに、入力信号ＩＮ１及びＩＮ２の上記第１の信号遷移を反映して第１のパルス信号に含まれるパルス信号ＯＮＬＶにオン用パルスを発生させることができる。 The pulse generating circuit 2b further executes the second negative potential control operation described above after the first negative potential control operation is completed. Therefore, if the first signal transition from "L" to "H" occurs in the input signal IN1 during the negative potential state indication period TC, the pulse generation circuit 2b will A turn-on pulse can be immediately generated in the pulse signal ONLV included in the first pulse signal by reflecting the first signal transition of the input signals IN1 and IN2.

その結果、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１は、負電位状態指示期間ＴＣの経過後に速やかに正常状態に復帰することができる効果を奏する。 As a result, the semiconductor device drive circuit HVIC1 of the first embodiment has the advantage of being able to quickly return to the normal state after the negative potential state indication period TC has elapsed.

さらに、負電位状態指示期間ＴＣに、入力信号ＩＮ１を出力する外部の制御装置を停止させる必要はないため、半導体デバイス駆動回路ＨＶＩＣ１は、制御装置の制御を行う必要がない。加えて、外部の制御装置は負電位状態指示期間ＴＣにおいても通常通り、入力信号ＩＮ１の出力を継続することができる。 Furthermore, since there is no need to stop the external control device that outputs the input signal IN1 during the negative potential state indication period TC, the semiconductor device drive circuit HVIC1 does not need to control the control device. In addition, the external control device can continue to output the input signal IN1 as usual during the negative potential state indication period TC.

その結果、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１は、入力信号ＩＮ１を出力する外部の制御装置に対する制御の簡略化を図り、かつ、外部の制御装置の負担の軽減化を図ることができる。 As a result, the semiconductor device drive circuit HVIC1 of the first embodiment can simplify the control of the external control device that outputs the input signal IN1, and can reduce the burden on the external control device.

＜実施の形態２＞
図６は本開示の実施の形態２である半導体デバイス駆動回路ＨＶＩＣ２の構成を示すブロック図である。本開示のデバイス駆動回路である半導体デバイス駆動回路ＨＶＩＣ２は図１０で示したインバータ装置３００の駆動回路群５００内に設けられる半導体デバイス駆動回路ＨＶＩＣ０に相当する。半導体デバイス駆動回路ＨＶＩＣ２において、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１と同様な構成部分は同一符号を付して内容を適宜省略する。 <Embodiment 2>
FIG. 6 is a block diagram showing the configuration of a semiconductor device drive circuit HVIC2 according to a second embodiment of the present disclosure. The semiconductor device drive circuit HVIC2, which is a device drive circuit of the present disclosure, corresponds to the semiconductor device drive circuit HVIC0 provided in the drive circuit group 500 of the inverter device 300 shown in FIG. In the semiconductor device drive circuit HVIC2, the same components as those in the semiconductor device drive circuit HVIC1 of the first embodiment are given the same reference numerals, and the details will be omitted as appropriate.

半導体デバイス駆動回路ＨＶＩＣ２は、１次側回路１０１ｃ及び２次側回路１０２ｃを主要構成要素として含んでいる。 The semiconductor device drive circuit HVIC2 includes a primary side circuit 101c and a secondary side circuit 102c as main components.

第１の回路である１次側回路１０１ｃは第１の電位である１次側基準電位ＧＮＤを基準電位として動作する。第２の回路である２次側回路１０２ｃは第２の電位である２次側基準電位ＶＳを基準電位として動作する。 The primary side circuit 101c, which is the first circuit, operates using the primary side reference potential GND, which is the first potential, as a reference potential. The secondary side circuit 102c, which is the second circuit, operates using the secondary side reference potential VS, which is the second potential, as a reference potential.

第１の回路である１次側回路１０１ｃは入力回路１、パルス発生回路２ｃ及びタイマー回路１５ａを主要構成要素として含んでいる。 The primary side circuit 101c, which is the first circuit, includes an input circuit 1, a pulse generation circuit 2c, and a timer circuit 15a as main components.

第２の回路である２次側回路１０２ｃはロジックフィルタ回路４、ラッチ回路５及び出力回路６を主要構成要素として含んでいる。レベルシフト回路３ａは１次側回路１０１ｃ，２次側回路１０２ｃ間を中継する回路であり、負電位検出回路３ｂは２次側基準電位ＶＳが１次側基準電位ＧＮＤよりも低下したことを検出する回路である。 The secondary circuit 102c, which is the second circuit, includes a logic filter circuit 4, a latch circuit 5, and an output circuit 6 as main components. The level shift circuit 3a is a circuit that relays between the primary side circuit 101c and the secondary side circuit 102c, and the negative potential detection circuit 3b detects that the secondary side reference potential VS has become lower than the primary side reference potential GND. This is a circuit that does this.

以下、半導体デバイス駆動回路ＨＶＩＣ２が用いる各種信号の活性状態を“Ｈ”、非活性状態を“Ｌ”として説明する。“Ｈ”及び“Ｌ”の意味内容が主として１次側回路１０１ｃと２次側回路１０２ｃ間で異なることは、図１１で示した基本技術の半導体デバイス駆動回路ＨＶＩＣ０と同様である。 Hereinafter, the active state of various signals used by the semiconductor device drive circuit HVIC2 will be described as "H", and the inactive state as "L". The meanings of "H" and "L" differ mainly between the primary side circuit 101c and the secondary side circuit 102c, as in the basic technology semiconductor device drive circuit HVIC0 shown in FIG.

パルス発生回路２ｃはパルス発生回路２ｂと異なり、負電位検出信号ｍＶＳではなく、後述するタイマー制御信号ｔＶＳをパルス制御信号として受けている。 The pulse generating circuit 2c differs from the pulse generating circuit 2b in that it receives a timer control signal tVS, which will be described later, as a pulse control signal instead of the negative potential detection signal mVS.

パルス発生回路２ｃの内部構成は、負電位検出信号ｍＶＳがタイマー制御信号ｔＶＳに置き換わる点を除き、図２で示したパルス発生回路２ｂと同一の構成を呈している。すなわち、図２において、インバータ１０７ｅが負電位検出信号ｍＶＳに代えてタイマー制御信号ｔＶＳを入力に受ける点が異なる。 The internal configuration of the pulse generation circuit 2c is the same as that of the pulse generation circuit 2b shown in FIG. 2, except that the negative potential detection signal mVS is replaced with the timer control signal tVS. That is, the difference from FIG. 2 is that inverter 107e receives the timer control signal tVS as an input instead of the negative potential detection signal mVS.

パルス発生回路２ｃは後述するタイマー回路１５ａよりタイマー制御信号ｔＶＳを受け、タイマー制御信号ｔＶＳが“Ｌ”の時に通常状態となり、タイマー制御信号ｔＶＳが“Ｈ”の時に信号無効化状態になる。 The pulse generating circuit 2c receives a timer control signal tVS from a timer circuit 15a, which will be described later, and enters a normal state when the timer control signal tVS is "L", and enters a signal invalidation state when the timer control signal tVS is "H".

したがって、パルス発生回路２ｃは通常状態時に入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。 Therefore, the pulse generating circuit 2c generates a single "H" pulse in the pulse signal ONLV starting from the first signal transition when the input signal IN2 changes from "L" to "H" in the normal state. This "H" pulse becomes the ON pulse.

同様に、パルス発生回路２ｃは通常状態時に入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。 Similarly, the pulse generating circuit 2c generates a single "H" pulse in the pulse signal OFFLV starting from the second signal transition time when the input signal IN2 changes from "H" to "L" in the normal state. This "H" pulse becomes the OFF pulse.

パルス発生回路２ｃは信号無効化状態時には入力信号ＩＮ２の信号値に関係なく、パルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定する第１の負電位制御動作を実行する。 In the signal invalidation state, the pulse generating circuit 2c executes a first negative potential control operation of fixing both the pulse signals ONLV and OFFLV to "L" regardless of the signal value of the input signal IN2.

このように、パルス発生回路２ｃは、パルス発生回路２ｂと同様に、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力している。 In this way, the pulse generation circuit 2c outputs a signal including the pulse signal ONLV and the pulse signal OFFLV as the first pulse signal, similarly to the pulse generation circuit 2b.

以上、１次側回路１０１ｃは上述した入力回路１及びパルス発生回路２ｃを主要構成要素として含んでいる。 As described above, the primary side circuit 101c includes the above-described input circuit 1 and pulse generation circuit 2c as main components.

したがって、第１の回路である１次側回路１０１ｃは、半導体デバイス駆動用の入力信号ＩＮ１を受け、入力信号ＩＮ１に基づき、第１の電位である１次側基準電位ＧＮＤを基準として第１のパルス信号であるパルス信号ＯＮＬＶ及びＯＦＦＬＶを出力する。 Therefore, the primary side circuit 101c, which is the first circuit, receives the input signal IN1 for driving the semiconductor device, and based on the input signal IN1, the first circuit 101c receives the input signal IN1 for driving the semiconductor device, and based on the input signal IN1, the first circuit Pulse signals ONLV and OFFLV, which are pulse signals, are output.

レベルシフト回路３ａは、パルス信号ＯＮＬＶ及びＯＦＦＬＶをパルス信号ＯＮＨＶ１及びＯＦＦＨＶ１にレベルシフトする。パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１を含む信号が第２のパルス信号となる。 The level shift circuit 3a levels-shifts the pulse signals ONLV and OFFLV to pulse signals ONHV1 and OFFHV1. A signal including the pulse signals ONHV1 and OFFHV1 becomes the second pulse signal.

負電位検出回路３ｂは、２次側基準電位ＶＳが１次側基準電位ＧＮＤより低下する負電位状態を検出し、負電位状態の有／無を“Ｈ”／“Ｌ”で指示する負電位検出信号ｍＶＳを出力している。 The negative potential detection circuit 3b detects a negative potential state in which the secondary side reference potential VS is lower than the primary side reference potential GND, and detects a negative potential state in which the presence/absence of the negative potential state is indicated by "H"/"L". A detection signal mVS is output.

１次側回路１０１ｃ内のタイマー回路１５ａは、負電位検出回路３ｂから出力される負電位検出信号ｍＶＳを受ける。 The timer circuit 15a in the primary circuit 101c receives the negative potential detection signal mVS output from the negative potential detection circuit 3b.

タイマー回路１５ａは、負電位検出信号ｍＶＳに同期して負電位状態の指示を開始し、開始時点からタイマー設定時間ＴＲの経過後に負電位状態の指示を終了する。すなわち、タイマー回路１５ａは、負電位検出信号ｍＶＳの“Ｈ”立上りに同期して“Ｈ”となり、その後、タイマー設定時間ＴＲが経過するまで“Ｈ”を継続するタイマー制御信号ｔＶＳを出力する。 The timer circuit 15a starts instructing the negative potential state in synchronization with the negative potential detection signal mVS, and ends instructing the negative potential state after the timer setting time TR has elapsed from the start time. That is, the timer circuit 15a outputs a timer control signal tVS that goes high in synchronization with the rise of the negative potential detection signal mVS to high, and then continues to stay high until the timer setting time TR has elapsed.

したがって、タイマー制御信号ｔＶＳは、パルス発生回路２ｃの動作を制御するためのパルス制御信号として機能する。 Therefore, the timer control signal tVS functions as a pulse control signal for controlling the operation of the pulse generation circuit 2c.

すなわち、実施の形態２では、負電位状態指示期間ＴＣは、タイマー制御信号ｔＶＳが“Ｈ”の負電位状態を指示する期間となる。タイマー制御信号ｔＶＳが“Ｈ”を継続する時間はタイマー設定時間ＴＲによって規定される。 That is, in the second embodiment, the negative potential state instruction period TC is a period in which the timer control signal tVS indicates a negative potential state of "H". The time period during which the timer control signal tVS continues to be "H" is defined by the timer setting time TR.

図７は実施の形態２である半導体デバイス駆動回路ＨＶＩＣ２の動作を示すタイミング図である。図８はパルス発生回路２ｃの動作を示すタイミングである。 FIG. 7 is a timing diagram showing the operation of the semiconductor device drive circuit HVIC2 according to the second embodiment. FIG. 8 shows timings showing the operation of the pulse generating circuit 2c.

図７では時刻ｔ２１に入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がり、時刻ｔ２２～時刻ｔ２５間の負電位発生期間ＴＭに、２次側基準電位ＶＳが１次側基準電位ＧＮＤ（＝０Ｖ）を下回る場合を示している。そして、時刻ｔ２３～時刻ｔ２４間の同相信号期間ＴＳに、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１間で同相信号状態が発生した場合を示している。 In FIG. 7, the input signal IN1 falls from "H" to "L" at time t21, and during the negative potential generation period TM between time t22 and time t25, the secondary side reference potential VS changes to the primary side reference potential GND (= 0V). A case is shown in which an in-phase signal state occurs between the pulse signals ONHV1 and OFFHV1 during the in-phase signal period TS between time t23 and time t24.

図８に示すように、時刻ｔ２２までは、タイマー制御信号ｔＶＳが“Ｌ”のため、パルス発生回路２ｃは通常状態となり、入力信号ＩＮ２がＡＮＤ信号ＩＮ２０として出力され、入力信号ＩＮ２の反転信号がＡＮＤ信号ＩＮ２２として出力される。 As shown in FIG. 8, until time t22, the timer control signal tVS is "L", so the pulse generation circuit 2c is in the normal state, the input signal IN2 is output as the AND signal IN20, and the inverted signal of the input signal IN2 is output. It is output as an AND signal IN22.

したがって、パルス発生回路２ｂは、時刻ｔ２１における入力信号ＩＮ２の“Ｈ”から“Ｌ”への立ち下がりである第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。 Therefore, the pulse generating circuit 2b generates a single "H" pulse in the pulse signal OFFLV starting from the second signal transition, which is the fall of the input signal IN2 from "H" to "L" at time t21. let

図７に示すように、時刻ｔ２１におけるパルス信号ＯＦＦＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＦＦＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＦＦＨＶ２に“Ｈ”パルスを発生させる。その結果、時刻ｔ２１に信号ＬＡＴが“Ｌ”に立ち下がるため、出力回路６は出力信号ＯＵＴを“Ｈ”から“Ｌ”に変化させる。 As shown in FIG. 7, in conjunction with the "H" pulse of the pulse signal OFFLV at time t21, the level shift circuit 3a generates an "H" pulse in the pulse signal OFFHV1, and the logic filter circuit 4 generates an "H" pulse in the pulse signal OFFHV2. Generate an H” pulse. As a result, the signal LAT falls to "L" at time t21, so the output circuit 6 changes the output signal OUT from "H" to "L".

その後、前述したように、時刻ｔ２２～時刻ｔ２４の期間が負電位発生期間ＴＭとなっている。 Thereafter, as described above, the period from time t22 to time t24 becomes the negative potential generation period TM.

図７の斜線ハッチング領域に示すように、パルス信号ＯＮＨＶ１及びＯＦＦＨＶ１が“Ｈ”となっている同相信号期間ＴＳは完全一致しているため、ロジックフィルタ回路４はパルス信号ＯＮＨＶ２及びＯＦＦＨＶ２を強制的に“Ｌ”にすることができる。 As shown in the diagonally hatched area in FIG. 7, the in-phase signal periods TS during which the pulse signals ONHV1 and OFFHV1 are "H" completely match, so the logic filter circuit 4 forcibly outputs the pulse signals ONHV2 and OFFHV2. It can be set to “L”.

したがって、ラッチ回路５は、負電位発生期間ＴＭに同相信号状態が発生しても、支障なく正常な信号ＬＡＴを出力することができる。 Therefore, the latch circuit 5 can output a normal signal LAT without any problem even if a common-mode signal state occurs during the negative potential generation period TM.

加えて、負電位状態指示期間ＴＣ中はタイマー制御信号ｔＶＳが“Ｈ”のため、パルス発生回路２ｃは信号無効化状態となり、図８に示すように。ＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２が“Ｌ”固定される。 In addition, since the timer control signal tVS is "H" during the negative potential state indication period TC, the pulse generation circuit 2c is in the signal invalidation state, as shown in FIG. AND signal IN20 and AND signal IN22 are fixed at "L".

その結果、信号無効化状態のパルス発生回路２ｃは、入力信号ＩＮ２の信号値に関係無くパルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定する。 As a result, the pulse generation circuit 2c in the signal invalidation state fixes both the pulse signals ONLV and OFFLV to "L" regardless of the signal value of the input signal IN2.

図７及び図８に示すように。負電位発生期間ＴＭの経過後、負電位状態指示期間ＴＣ内の時刻ｔ２５に入力信号ＩＮ１及びＩＮ２は“Ｌ”から“Ｈ”に立ち上がっている。 As shown in FIGS. 7 and 8. After the negative potential generation period TM has elapsed, the input signals IN1 and IN2 rise from "L" to "H" at time t25 within the negative potential state indication period TC.

しかし、負電位状態指示期間ＴＣに含まれる時刻ｔ２５では、パルス発生回路２ｃは依然として信号無効化状態であるため、パルス信号ＯＮＬＶに“Ｈ”パルスが発生することはなく、“Ｌ”で固定される。 However, at time t25 included in the negative potential state indication period TC, the pulse generation circuit 2c is still in the signal invalidation state, so an "H" pulse is not generated in the pulse signal ONLV, and the pulse signal ONLV is fixed at "L". Ru.

時刻ｔ２６で負電位状態指示期間ＴＣが終了すると、パルス発生回路２ｃは、通常状態に戻るため、図８に示すように、ＡＮＤ信号ＩＮ２０に入力信号ＩＮ２の“Ｈ”が反映される。 When the negative potential state indication period TC ends at time t26, the pulse generating circuit 2c returns to the normal state, so that the "H" level of the input signal IN2 is reflected in the AND signal IN20, as shown in FIG.

その結果、パルス発生回路２ｃは、時刻ｔ２６に、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる第２の負電位制御動作を実行する。 As a result, the pulse generation circuit 2c executes the second negative potential control operation to generate a single "H" pulse in the pulse signal ONLV at time t26.

図７に示すように、時刻ｔ２６におけるパルス信号ＯＮＬＶの“Ｈ”パルスに連動して、レベルシフト回路３ａはパルス信号ＯＮＨＶ１に“Ｈ”パルスを発生させ、ロジックフィルタ回路４はパルス信号ＯＮＨＶ２に“Ｈ”パルスを発生させる。 As shown in FIG. 7, in conjunction with the "H" pulse of the pulse signal ONLV at time t26, the level shift circuit 3a generates an "H" pulse in the pulse signal ONHV1, and the logic filter circuit 4 generates an "H" pulse in the pulse signal ONHV2. Generate an H” pulse.

その結果、時刻ｔ２６に信号ＬＡＴが“Ｈ”に立ち下がるため、出力回路６は出力信号ＯＵＴを“Ｌ”から“Ｈ”に変化させる。 As a result, the signal LAT falls to "H" at time t26, so the output circuit 6 changes the output signal OUT from "L" to "H".

このように、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣの終了後、外部からの入力信号ＩＮ１に速やかに応答して、正常動作に復帰することができる。 In this way, the semiconductor device drive circuit HVIC2 of the second embodiment can quickly respond to the external input signal IN1 and return to normal operation after the negative potential state indication period TC ends.

また、負電位状態指示期間ＴＣ中は入力信号ＩＮ１の信号値は無視されるため、外部の制御装置は負電位状態指示期間ＴＣにおいても入力信号ＩＮ１を引き続き出力することができる。したがって、半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣ中に外部装置を制御して入力信号ＩＮ１の出力を停止させる必要はない。 Further, since the signal value of the input signal IN1 is ignored during the negative potential state indication period TC, the external control device can continue to output the input signal IN1 even during the negative potential state indication period TC. Therefore, the semiconductor device drive circuit HVIC2 does not need to control the external device to stop outputting the input signal IN1 during the negative potential state indication period TC.

実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２において、パルス発生回路２ｃは、第１の回路である１次側回路１０１ｃ内に設けられる。上述したパルス発生回路２ｃの特徴を以下にまとめる。 In the semiconductor device drive circuit HVIC2 of the second embodiment, the pulse generation circuit 2c is provided in the primary side circuit 101c, which is the first circuit. The characteristics of the pulse generating circuit 2c described above are summarized below.

パルス発生回路２ｃは、入力信号ＩＮ２に加え、タイマー制御信号ｔＶＳを受ける。タイマー制御信号ｔＶＳは負電位検出信号ｍＶＳの“Ｈ”立ち上がりに同期して負電位状態を指示する“Ｈ”となり、タイマー設定時間ＴＲによって規定される負電位状態指示期間ＴＣの経過後に負電位状態の指示を終了して“Ｌ”となる。したがって、タイマー回路１５ａは、負電位状態指示期間ＴＣを除く期間、“Ｌ”の通常状態を指示する。 Pulse generation circuit 2c receives timer control signal tVS in addition to input signal IN2. The timer control signal tVS goes to "H" indicating a negative potential state in synchronization with the rising of the negative potential detection signal mVS to "H", and returns to the negative potential state after the negative potential state indication period TC defined by the timer setting time TR has elapsed. When the instruction is completed, it becomes "L". Therefore, the timer circuit 15a instructs the normal state of "L" during the period excluding the negative potential state instruction period TC.

このように、タイマー制御信号ｔＶＳは、パルス発生回路２ｃの動作を制御するためのパルス制御信号として機能する。 In this way, the timer control signal tVS functions as a pulse control signal for controlling the operation of the pulse generation circuit 2c.

パルス発生回路２ｃは、タイマー制御信号ｔＶＳが“Ｈ”で負電位状態を指示する時、信号無効化状態となり、タイマー制御信号ｔＶＳが“Ｌ”で通常状態を指示する時、通常状態となる。 The pulse generating circuit 2c enters a signal invalidation state when the timer control signal tVS is "H" indicating a negative potential state, and enters a normal state when the timer control signal tVS is "L" indicating a normal state.

パルス発生回路２ｃは、通常状態時に入力信号ＩＮ１における“Ｌ”から“Ｈ”への第１の信号遷移時を起点としてパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させ、入力信号ＩＮ１における“Ｈ”から“Ｌ”への第２の信号遷移時を起点としてパルス信号ＯＦＦＬＶに“Ｈ”のオフ用パルスを発生させる。 The pulse generation circuit 2c generates an "H" turn-on pulse in the pulse signal ONLV starting from the time of the first signal transition from "L" to "H" in the input signal IN1 in the normal state, and An OFF pulse of "H" is generated in the pulse signal OFFLV starting from the time of the second signal transition from "H" to "L".

パルス発生回路２ｃは、信号無効化状態時に、パルス信号ＯＮＬＶ及びＯＦＦＬＶを含む第１のパルス信号の出力を“Ｌ”に固定して無効化する第１の負電位制御動作を実行している。 In the signal invalidation state, the pulse generation circuit 2c executes a first negative potential control operation in which the output of the first pulse signal including the pulse signals ONLV and OFFLV is fixed at "L" and invalidated.

さらに、パルス発生回路２ｃは、第１の負電位制御動作の実行後に入力信号ＩＮ１が“Ｈ”の活性状態の時、第１の負電位制御動作の終了時を起点として第１のパルス信号に含まれるパルス信号ＯＮＬＶに“Ｈ”のオン用パルスを発生させる第２の負電位制御動作を実行している。 Furthermore, when the input signal IN1 is in the active state of "H" after execution of the first negative potential control operation, the pulse generating circuit 2c generates the first pulse signal starting from the end of the first negative potential control operation. A second negative potential control operation is executed to generate an "H" ON pulse in the included pulse signal ONLV.

このように、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２におけるパルス発生回路２ｃは、信号無効化状態時に上述した第１の負電位制御動作を実行している。したがって、タイマー設定時間ＴＲによって規定される負電位状態指示期間ＴＣ内にパルス信号ＯＮＬＶ及びＯＦＦＬＶが“Ｈ”の活性状態になることはない。 In this way, the pulse generation circuit 2c in the semiconductor device drive circuit HVIC2 of the second embodiment executes the above-described first negative potential control operation in the signal invalidation state. Therefore, the pulse signals ONLV and OFFLV do not become active at "H" within the negative potential state indication period TC defined by the timer setting time TR.

このため、半導体デバイス駆動回路ＨＶＩＣ２は、パルス制御信号であるタイマー制御信号ｔＶＳが“Ｈ”で負電位状態を指示する負電位状態指示期間ＴＣ内に、第２の回路である２次側回路１０２ｃが誤った内容で出力信号ＯＵＴを出力してしまう誤動作を確実に回避することができる。 For this reason, the semiconductor device drive circuit HVIC2 operates to operate the secondary circuit 102c, which is a second circuit, within the negative potential state instruction period TC in which the timer control signal tVS, which is a pulse control signal, is "H" and indicates a negative potential state. It is possible to reliably avoid a malfunction in which the output signal OUT is output with incorrect content.

パルス発生回路２ｃは、さらに、第１の負電位制御動作の終了後に上述した第２の負電位制御動作を実行している。このため、負電位状態指示期間ＴＣ中に入力信号ＩＮ１に“Ｌ”から“Ｈ”への第１の信号遷移が生じた際、パルス発生回路２ｃは、負電位状態指示期間ＴＣの経過後、速やかに、入力信号ＩＮ１及びＩＮ２の上記第１の信号遷移を反映して第１のパルス信号に含まれるパルス信号ＯＮＬＶにオン用パルスを発生させることができる。 The pulse generating circuit 2c further executes the second negative potential control operation described above after the first negative potential control operation is completed. Therefore, when the first signal transition from "L" to "H" occurs in the input signal IN1 during the negative potential state indication period TC, the pulse generation circuit 2c generates a signal after the negative potential state indication period TC elapses. A turn-on pulse can be immediately generated in the pulse signal ONLV included in the first pulse signal by reflecting the first signal transition of the input signals IN1 and IN2.

その結果、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣの経過後に速やかに正常状態に復帰することができる効果を奏する。 As a result, the semiconductor device drive circuit HVIC2 of the second embodiment has the advantage of being able to quickly return to the normal state after the negative potential state indication period TC has elapsed.

半導体デバイス駆動回路ＨＶＩＣ２は、負電位状態指示期間ＴＣに、入力信号ＩＮ１を出力する外部の制御装置を停止させる必要なく、制御装置の制御が不要となる。加えて、制御装置は負電位状態指示期間ＴＣにおいても通常通り、入力信号ＩＮ１の出力を継続することができる。 The semiconductor device drive circuit HVIC2 does not need to stop the external control device that outputs the input signal IN1 during the negative potential state indication period TC, and does not need to control the control device. In addition, the control device can continue to output the input signal IN1 as usual during the negative potential state indication period TC.

その結果、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２は、入力信号ＩＮ１を出力する外部の制御装置に対する制御の簡略化を図り、かつ、制御装置の負担の軽減化を図ることができる。 As a result, the semiconductor device drive circuit HVIC2 of the second embodiment can simplify the control of the external control device that outputs the input signal IN1, and can reduce the burden on the control device.

さらに、半導体デバイス駆動回路ＨＶＩＣ２は、負電位検出信号ｍＶＳでなく、タイマー制御信号ｔＶＳをパルス発生回路２ｃに出力している。このため、負電位検出信号ｍＶＳが“Ｈ”に変化した後、２次側基準電位ＶＳの変動により負電位検出回路３ｂに変位電流が流れ、負電位検出信号ｍＶＳにノイズが入ったとしても、安定して“Ｈ”のタイマー制御信号ｔＶＳを出力することができる。 Furthermore, the semiconductor device drive circuit HVIC2 outputs the timer control signal tVS to the pulse generation circuit 2c instead of the negative potential detection signal mVS. Therefore, even if after the negative potential detection signal mVS changes to "H", a displacement current flows into the negative potential detection circuit 3b due to fluctuations in the secondary side reference potential VS, and noise enters the negative potential detection signal mVS, It is possible to stably output the "H" timer control signal tVS.

このように、半導体デバイス駆動回路ＨＶＩＣ２は、タイマー制御信号ｔＶＳをパルス制御信号とすることにより、パルス発生回路２ｃの信号無効化状態を安定して設定することができる。 In this way, the semiconductor device drive circuit HVIC2 can stably set the signal invalidation state of the pulse generation circuit 2c by using the timer control signal tVS as a pulse control signal.

また、タイマー設定時間ＴＲを想定される負電位発生期間ＴＭより長く設定することにより、負電位状態指示期間ＴＣの経過後に負電位発生期間ＴＭが存在する場合に、負電位発生期間ＴＭ内に、パルス発生回路２ｃが通常状態に復帰してしまう不具合を確実に回避することができる。 Furthermore, by setting the timer setting time TR to be longer than the expected negative potential generation period TM, when the negative potential generation period TM exists after the negative potential state indication period TC, within the negative potential generation period TM, It is possible to reliably avoid a problem in which the pulse generating circuit 2c returns to its normal state.

＜実施の形態３＞
図９は実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３内のパルス発生回路２ｄの内部構成を示す説明図である。 <Embodiment 3>
FIG. 9 is an explanatory diagram showing the internal configuration of the pulse generation circuit 2d in the semiconductor device drive circuit HVIC3 of the third embodiment.

本開示のデバイス駆動回路である半導体デバイス駆動回路ＨＶＩＣ３は、図６で示す半導体デバイス駆動回路ＨＶＩＣ２において、パルス発生回路２ｃをパルス発生回路２ｄに置き換え、負電位検出回路３ｂから出力される負電位検出信号ｍＶＳをタイマー回路１５ａに加え、パルス発生回路２ｄにも出力するようにした点が異なる。 The semiconductor device drive circuit HVIC3, which is a device drive circuit of the present disclosure, replaces the pulse generation circuit 2c with a pulse generation circuit 2d in the semiconductor device drive circuit HVIC2 shown in FIG. 6, and detects the negative potential output from the negative potential detection circuit 3b. The difference is that the signal mVS is added to the timer circuit 15a and is also output to the pulse generation circuit 2d.

図９に示すように、パルス発生回路２ｄは内部にＯＮ側パルス発生回路７、ＯＦＦ側パルス発生回路８、インバータ１０７ｄ及び１０７ｅ、ＡＮＤゲート１０８ａ及び１０８ｂ並びにＯＲゲート１０９ａを主要構成要素として含んでいる。 As shown in FIG. 9, the pulse generation circuit 2d internally includes an ON-side pulse generation circuit 7, an OFF-side pulse generation circuit 8, inverters 107d and 107e, AND gates 108a and 108b, and an OR gate 109a as main components. .

以下、図２で示したパルス発生回路２ｂと異なる点を中心に説明する。この際、実施の形態１のパルス発生回路２ｂと同様な構成部分は同一符号を付して内容を適宜省略する。 Hereinafter, the differences from the pulse generating circuit 2b shown in FIG. 2 will be mainly explained. At this time, the same components as the pulse generating circuit 2b of the first embodiment are given the same reference numerals, and the details will be omitted as appropriate.

ＯＲゲート１０９ａは一方入力に負電位検出信号ｍＶＳを受け、他方入力にタイマー制御信号ｔＶＳを受け、ＯＲ信号ｏｒＶＳを出力する。ＯＲ信号ｏｒＶＳは、負電位状態を指示する“Ｈ”を論理的に正とした、負電位検出信号ｍＶＳとタイマー制御信号ｔＶＳとの論理和信号となる。 The OR gate 109a receives the negative potential detection signal mVS at one input, receives the timer control signal tVS at the other input, and outputs an OR signal orVS. The OR signal orVS is a logical sum signal of the negative potential detection signal mVS and the timer control signal tVS, with "H" indicating a negative potential state being logically positive.

インバータ１０７ｅはＯＲゲート１０９ａから出力されるＯＲ信号ｏｒＶＳを入力信号としている。 The inverter 107e uses the OR signal orVS output from the OR gate 109a as an input signal.

パルス発生回路２ｄは負電位検出回路３ｂより負電位検出信号ｍＶＳを受け、タイマー回路１５ａよりタイマー制御信号ｔＶＳを受ける。したがって、実施の形態３では、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳの組合せがパルス制御信号となる。 The pulse generation circuit 2d receives a negative potential detection signal mVS from the negative potential detection circuit 3b, and receives a timer control signal tVS from the timer circuit 15a. Therefore, in the third embodiment, the combination of the negative potential detection signal mVS and the timer control signal tVS becomes a pulse control signal.

パルス発生回路２ｄはＯＲ信号ｏｒＶＳが“Ｌ”の時に通常状態となり、ＯＲ信号ｏｒＶＳが“Ｈ”の時に信号無効化状態になる。すなわち、パルス発生回路２ｄは、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳが共に“Ｌ”時に通常状態となり、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳのうち少なくとも一方が“Ｈ”の時に信号無効化状態になる。 The pulse generating circuit 2d is in a normal state when the OR signal orVS is "L", and is in a signal invalidation state when the OR signal orVS is "H". That is, the pulse generating circuit 2d is in a normal state when both the negative potential detection signal mVS and the timer control signal tVS are "L", and the signal is invalid when at least one of the negative potential detection signal mVS and the timer control signal tVS is "H". become a state of

したがって、実施の形態３において、負電位状態指示期間ＴＣは、負電位検出信号ｍＶＳ及びタイマー制御信号ｔＶＳのうち少なくとも一方が負電位状態である“Ｈ”を指示する期間となる。 Therefore, in the third embodiment, the negative potential state instruction period TC is a period in which at least one of the negative potential detection signal mVS and the timer control signal tVS indicates "H", which is a negative potential state.

パルス発生回路２ｄ内において、通常状態時に入力信号ＩＮ２がそのままＡＮＤ信号ＩＮ２０となり、入力信号ＩＮ２の反転信号がそのままＡＮＤ信号ＩＮ２２となる。 In the pulse generating circuit 2d, the input signal IN2 directly becomes the AND signal IN20 in the normal state, and the inverted signal of the input signal IN2 directly becomes the AND signal IN22.

したがって、パルス発生回路２ｄは通常状態時に入力信号ＩＮ２が“Ｌ”から“Ｈ”に遷移する第１の信号遷移時を起点として、パルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオン用パルスとなる。 Therefore, the pulse generating circuit 2d generates a single "H" pulse in the pulse signal ONLV starting from the first signal transition when the input signal IN2 changes from "L" to "H" in the normal state. This "H" pulse becomes the ON pulse.

同様に、パルス発生回路２ｄは通常状態時に入力信号ＩＮ２が“Ｈ”から“Ｌ”に遷移する第２の信号遷移時を起点として、パルス信号ＯＦＦＬＶに単発の“Ｈ”パルスを発生させる。この“Ｈ”パルスがオフ用パルスとなる。 Similarly, the pulse generating circuit 2d generates a single "H" pulse in the pulse signal OFFLV starting from the second signal transition when the input signal IN2 changes from "H" to "L" in the normal state. This "H" pulse becomes the OFF pulse.

パルス発生回路２ｄは、信号無効化状態時にＡＮＤ信号ＩＮ２０及びＡＮＤ信号ＩＮ２２を強制的に“Ｌ”に固定することにより、入力信号ＩＮ２を実質的に遮断することができる。 The pulse generating circuit 2d can substantially cut off the input signal IN2 by forcibly fixing the AND signal IN20 and the AND signal IN22 to "L" in the signal invalidation state.

したがって、パルス発生回路２ｄは信号無効化状態時には入力信号ＩＮ２の信号値に関係なく、パルス信号ＯＮＬＶ及びＯＦＦＬＶを共に“Ｌ”に固定して無効化する。すなわち、パルス発生回路２ｄは信号無効化状態時に第１の負電位制御動作を実行している。 Therefore, in the signal invalidation state, the pulse generation circuit 2d fixes both the pulse signals ONLV and OFFLV to "L" and invalidates them, regardless of the signal value of the input signal IN2. That is, the pulse generating circuit 2d executes the first negative potential control operation in the signal invalidation state.

このように、パルス発生回路２ｄは、パルス信号ＯＮＬＶ及びパルス信号ＯＦＦＬＶを含む信号を第１のパルス信号として出力している。 In this way, the pulse generation circuit 2d outputs a signal including the pulse signal ONLV and the pulse signal OFFLV as the first pulse signal.

上述した実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、負電位検出信号ｍＶＳとタイマー制御信号ｔＶＳとの組合せをパルス制御信号として入力するパルス発生回路２ｄを有することを特徴としている。 The semiconductor device drive circuit HVIC3 of the third embodiment described above is characterized by having a pulse generation circuit 2d that inputs a combination of a negative potential detection signal mVS and a timer control signal tVS as a pulse control signal.

したがって、タイマー設定時間ＴＲが負電位発生期間ＴＭより長い場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態２の半導体デバイス駆動回路ＨＶＩＣ２と同様な内容で第１及び第２の負電位制御動作を実行することができる。 Therefore, when the timer setting time TR is longer than the negative potential generation period TM, the semiconductor device drive circuit HVIC3 of the third embodiment has the same content as the semiconductor device drive circuit HVIC2 of the second embodiment, and the first and second negative potential generation periods TM. Potential control operations can be performed.

この場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態２と同様な効果を奏する。 In this case, the semiconductor device drive circuit HVIC3 of the third embodiment provides the same effects as the second embodiment.

一方、負電位発生期間ＴＭがタイマー設定時間ＴＲより長い場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態１の半導体デバイス駆動回路ＨＶＩＣ１と同様な内容で第１及び第２の負電位制御動作を実行することができる。 On the other hand, when the negative potential generation period TM is longer than the timer setting time TR, the semiconductor device drive circuit HVIC3 of the third embodiment has the same content as the semiconductor device drive circuit HVIC1 of the first embodiment, and the first and second negative Potential control operations can be performed.

この場合、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、実施の形態１と同様な効果を奏する。 In this case, the semiconductor device drive circuit HVIC3 of the third embodiment provides the same effects as the first embodiment.

このように、実施の形態３の半導体デバイス駆動回路ＨＶＩＣ３は、負電位状態指示期間ＴＣの最小期間を規定するタイマー設定時間ＴＲを一定の長さに設定することにより、安定して第１の負電位制御動作を実行することができる。 In this manner, the semiconductor device drive circuit HVIC3 of the third embodiment stably maintains the first negative potential state by setting the timer setting time TR that defines the minimum period of the negative potential state indication period TC to a constant length. Potential control operations can be performed.

さらに、半導体デバイス駆動回路ＨＶＩＣ３においては、負電位発生期間ＴＭがタイマー設定時間ＴＲより長くなった場合、負電位状態指示期間ＴＣが負電位発生期間ＴＭに一致する。このため、半導体デバイス駆動回路ＨＶＩＣ３は、負電位発生期間ＴＭがタイマー設定時間ＴＲより長くなっても、第１及び第２の負電位制御動作を支障無く実行することができる。 Furthermore, in the semiconductor device drive circuit HVIC3, when the negative potential generation period TM becomes longer than the timer setting time TR, the negative potential state indication period TC coincides with the negative potential generation period TM. Therefore, the semiconductor device drive circuit HVIC3 can perform the first and second negative potential control operations without any problem even if the negative potential generation period TM becomes longer than the timer setting time TR.

＜その他＞
上述した実施の形態において、各々が第１の信号遷移時を起点としてパルス信号ＯＮＬＶに単発の“Ｈ”パルスを発生させるパルス発生回路２ａ～２ｄを示した。しかしながら、パルス発生回路２ａ～２ｄは、それぞれ「単発の“Ｈ”パルス」に代えて「複数の“Ｈ”パルス」を発生するようにしても良い。 <Others>
In the embodiments described above, the pulse generating circuits 2a to 2d each generate a single "H" pulse in the pulse signal ONLV starting from the time of the first signal transition. However, each of the pulse generating circuits 2a to 2d may generate "a plurality of "H"pulses" instead of "a single "H"pulse."

なお、本開示は、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。 Note that in the present disclosure, the embodiments can be freely combined, and the embodiments can be modified or omitted as appropriate.

１ 入力回路、２ａ～２ｄ パルス発生回路、３ａ レベルシフト回路、３ｂ 負電位検出回路、４ ロジックフィルタ回路、５ ラッチ回路、６ 出力回路、１５ａ タイマー回路、１０１ａ～１０１ｃ １次側回路、１０２ａ～１０２ｃ ２次側回路、ＨＶＩＣ１～ＨＶＩＣ３ 半導体デバイス駆動回路。 1 Input circuit, 2a to 2d Pulse generation circuit, 3a Level shift circuit, 3b Negative potential detection circuit, 4 Logic filter circuit, 5 Latch circuit, 6 Output circuit, 15a Timer circuit, 101a to 101c Primary side circuit, 102a to 102c Secondary side circuit, HVIC1 to HVIC3 semiconductor device drive circuit.

Claims (4)

デバイス駆動用の入力信号を受け、該入力信号に基づき、第１の電位を基準として第１のパルス信号を出力する第１の回路と、
前記第１のパルス信号を、前記第１の電位と異なる第２の電位を基準とした第２のパルス信号に変換するレベルシフト回路とを備え、前記レベルシフト回路は、通常時に前記第２の電位が前記第１の電位より高くなるように動作し、
前記第２のパルス信号に基づき、前記第２の電位を基準として出力信号を出力する第２の回路と、
前記第２の電位が前記第１の電位より低下する負電位状態を検出し、前記負電位状態の有無を指示する負電位検出信号を出力する負電位検出回路とをさらに備え、
前記入力信号は活性状態あるいは非活性状態を“Ｈ”または“Ｌ”の論理値で指示し、
前記第１の回路は、パルス制御信号を受けるパルス発生回路を含み、前記パルス制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、前記パルス制御信号が前記負電位状態を指示する期間が負電位状態指示期間として規定され、
前記パルス発生回路は、前記パルス制御信号が前記負電位状態を指示する時、信号無効化状態となり、前記パルス制御信号が前記負電位状態を指示しない時、通常状態となり、
前記入力信号の論理値の指示内容に関し、前記非活性状態から前記活性状態への変化が第１の信号遷移時と規定され、前記活性状態から前記非活性状態への変化が第２の信号遷移時と規定され、
前記パルス発生回路は、
通常状態時に、前記第１の信号遷移時を起点として前記第１のパルス信号にオン用パルスを発生させ、前記第２の信号遷移時を起点として前記第１のパルス信号にオフ用パルスを発生させ、
前記信号無効化状態時に、前記第１のパルス信号の出力を無効化する第１の負電位制御動作を実行し、
前記第１の負電位制御動作の終了時に前記入力信号の論理値が前記活性状態を指示する時、前記第１の負電位制御動作の終了時を起点として前記第１のパルス信号に前記オン用パルスを発生させる第２の負電位制御動作を実行する、
デバイス駆動回路。 a first circuit that receives an input signal for driving a device and outputs a first pulse signal based on the input signal with a first potential as a reference;
a level shift circuit that converts the first pulse signal into a second pulse signal based on a second potential different from the first potential; operates so that the potential is higher than the first potential,
a second circuit that outputs an output signal based on the second pulse signal and with the second potential as a reference;
further comprising a negative potential detection circuit that detects a negative potential state in which the second potential is lower than the first potential and outputs a negative potential detection signal indicating the presence or absence of the negative potential state;
The input signal indicates an active state or an inactive state with a logical value of "H" or "L" ,
The first circuit includes a pulse generation circuit that receives a pulse control signal, the pulse control signal starts indicating the negative potential state in synchronization with the negative potential detection signal, and the pulse control signal starts indicating the negative potential state in synchronization with the negative potential detection signal. The period for indicating the state is defined as a negative potential state indicating period,
The pulse generating circuit is in a signal invalidation state when the pulse control signal indicates the negative potential state, and is in a normal state when the pulse control signal does not indicate the negative potential state,
Regarding the instruction content of the logical value of the input signal, a change from the inactive state to the active state is defined as a first signal transition, and a change from the active state to the inactive state is defined as a second signal transition. defined as time,
The pulse generating circuit is
In a normal state, an on pulse is generated in the first pulse signal starting from the time of the first signal transition, and an off pulse is generated in the first pulse signal starting from the time of the second signal transition. generate,
performing a first negative potential control operation for disabling output of the first pulse signal in the signal disabling state;
When the logic value of the input signal indicates the active state at the end of the first negative potential control operation, the first pulse signal is set to the ON state starting from the end of the first negative potential control operation. performing a second negative potential control operation that generates a pulse;
Device drive circuit. 請求項１記載のデバイス駆動回路であって、
前記パルス制御信号は前記負電位検出信号であり、
前記負電位状態指示期間は、前記負電位検出信号が前記負電位状態を指示する期間である、
デバイス駆動回路。 The device driving circuit according to claim 1, comprising:
The pulse control signal is the negative potential detection signal,
The negative potential state indication period is a period in which the negative potential detection signal indicates the negative potential state.
Device drive circuit. 請求項１記載のデバイス駆動回路であって、
前記第１の回路は、
前記負電位検出信号に基づきタイマー制御信号を出力するタイマー回路をさらに含み、
前記パルス制御信号は前記タイマー制御信号であり、
前記タイマー制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、タイマー設定時間の経過後に前記負電位状態の指示を終了し、
前記負電位状態指示期間は、前記タイマー制御信号が前記負電位状態を指示する期間である、
デバイス駆動回路。 The device driving circuit according to claim 1, comprising:
The first circuit is
further comprising a timer circuit that outputs a timer control signal based on the negative potential detection signal,
the pulse control signal is the timer control signal;
The timer control signal starts instructing the negative potential state in synchronization with the negative potential detection signal, and ends instructing the negative potential state after a timer setting time elapses;
The negative potential state indication period is a period in which the timer control signal indicates the negative potential state.
Device drive circuit. 請求項１記載のデバイス駆動回路であって、
前記第１の回路は、
前記負電位検出信号に基づきタイマー制御信号を出力するタイマー回路をさらに含み、
前記タイマー制御信号は前記負電位検出信号に同期して前記負電位状態の指示を開始し、タイマー設定時間の経過後に前記負電位状態の指示を終了し、
前記パルス制御信号は、前記負電位検出信号と前記タイマー制御信号とを論理演算して得られる信号であり、
前記負電位状態指示期間は前記負電位検出信号及び前記タイマー制御信号のうち少なくとも一方が前記負電位状態を指示する期間である、
デバイス駆動回路。 The device driving circuit according to claim 1, comprising:
The first circuit is
further comprising a timer circuit that outputs a timer control signal based on the negative potential detection signal,
The timer control signal starts instructing the negative potential state in synchronization with the negative potential detection signal, and ends instructing the negative potential state after a timer setting time elapses;
The pulse control signal is a signal obtained by performing a logical operation on the negative potential detection signal and the timer control signal,
The negative potential state indication period is a period in which at least one of the negative potential detection signal and the timer control signal indicates the negative potential state.
Device drive circuit.
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