JP7344762B2 - 検出装置 - Google Patents
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Description
本発明は、検出装置に関する。
特許文献1には、検出用の光電変換素子としてPIN(Positive Intrinsic Negative Diode)型のフォトダイオードを用いた光電変換装置が開示されている(例えば、特許文献1参照)。このような光電変換装置は、光電変換部で光電変換された入力情報に基づく電荷を外部容量へ転送し、当該外部容量にて信号電圧に変換する。
特許文献1には、光電変換部で発生した信号電荷をゲートで受ける電界効果トランジスタを有し、当該電界効果トランジスタによって信号電荷に応じた信号電圧を信号線に読み出すソースフォロワ回路を画素ごとに設けている。これにより高速の信号読み出しが可能となるが、電界効果トランジスタのオフセット電位のバラツキが、固定パターンノイズとして現れるという問題がある。このため、ソースフォロア回路が持つしきい値電圧分のオフセット値のバラツキを補正することが記載されている。
上記特許文献では、ソースフォロワ回路の読出用トランジスタのソースと垂直信号線との間に行選択トランジスタが設けられているが、この行選択トランジスタのオン抵抗のバラツキが検出値に与える影響については考慮されていない。このため、検出値のバラツキが生じる可能性がある。
本発明は、検出値のバラツキを抑制することができる検出装置を提供することを目的とする。
本発明の一態様に係る検出装置は、検出領域に光電変換素子を含む複数の検出素子が配置されたセンサ部と、前記検出素子に複数の駆動信号を供給する駆動回路と、前記検出素子から出力される検出信号を処理する検出回路と、を備え、前記検出素子は、前記光電変換素子で発生した電荷に応じた信号を出力するソースフォロワトランジスタと、前記ソースフォロワトランジスタの出力信号を読み出し、前記検出信号を出力する読出トランジスタと、を備え、前記光電変換素子に印加される電位の初期値として、前記検出信号の電圧変動分の基準値となるリセット電位に対し、前記ソースフォロワトランジスタのしきい値電圧、及び、前記読出トランジスタのオン抵抗に起因する電圧降下を重畳した電位が設定される。
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
(実施形態)
図1は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図1に示すように、照明装置付き検出機器120は、検出装置1と、照明装置121と、カバーガラス122とを有する。検出装置1の表面に垂直な方向において、照明装置121、検出装置1、カバーガラス122の順に積層されている。
図1は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図1に示すように、照明装置付き検出機器120は、検出装置1と、照明装置121と、カバーガラス122とを有する。検出装置1の表面に垂直な方向において、照明装置121、検出装置1、カバーガラス122の順に積層されている。
照明装置121は、光を照射する光照射面121aを有し、光照射面121aから検出装置1に向けて光L1を照射する。照明装置121は、バックライトである。照明装置121は、例えば、検出領域AAに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード(LED:Light Emitting Diode))が用いられる。また、照明装置121は、検出領域AAの直下に設けられた光源(例えば、LED)を有する、いわゆる直下型のバックライトであっても良い。また、照明装置121は、バックライトに限定されず、検出装置1の側方や上方に設けられていてもよく、指Fgの側方や上方から光L1を照射してもよい。
検出装置1は、照明装置121の光照射面121aと対向して設けられる。照明装置121から照射された光L1は、検出装置1及びカバーガラス122を透過する。検出装置1は、カバーガラス122と空気との界面で反射した光L2を検出することで、検出対象(図1に示す例では、指Fgの表面の凹凸(例えば、指紋))を検出できる。照明装置121からの光L1の色は、検出対象に応じて異ならせてもよい。
カバーガラス122は、検出装置1及び照明装置121を保護するための部材であり、検出装置1及び照明装置121を覆っている。カバーガラス122は、例えばガラス基板である。なお、カバーガラス122はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス122が設けられていなくてもよい。この場合、検出装置1の表面に保護層が設けられ、検出対象(ここでは、指Fg)は検出装置1の保護層に接する。
照明装置付き検出機器120は、照明装置121に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ELディスプレイパネル(OLED:Organic Light Emitting Diode)や無機ELディスプレイ(マイクロLED、ミニLED)であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル(LCD:Liquid Crystal Display)や、表示素子として電気泳動素子を用いた電気泳動型表示パネル(EPD:Electrophoretic Display)であってもよい。
図1Bは、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図1Bに示すように、照明装置付き検出機器120は、検出装置1の表面に垂直な方向において、検出装置1、照明装置121、カバーガラス122の順に積層されている。本変形例においても、照明装置121として、有機ELディスプレイパネル等の表示パネルを採用することができる。
照明装置121から照射された光L1は、カバーガラス122を透過した後、指Fgで反射する。指Fgで反射した光L2は、カバーガラス122を透過し、さらに、照明装置121を透過する。検出装置1は、照明装置121を透過した光L2を受光することで、指紋検出等、生体に関する情報を検出することができる。
図2は、実施形態に係る検出装置を示す平面図である。図2に示すように、検出装置1は、基板21と、センサ部10と、走査線駆動回路15と、信号線選択回路16と、検出回路48と、制御回路102と、電源回路103と、を有する。
基板21には、配線基板110を介して制御基板101が電気的に接続される。配線基板110は、例えば、フレキシブルプリント基板やリジット基板である。配線基板110には、検出回路48が設けられている。制御基板101には、制御回路102及び電源回路103が設けられている。制御回路102は、例えばFPGA(Field Programmable Gate Array)である。制御回路102は、センサ部10、走査線駆動回路15及び信号線選択回路16に制御信号を供給して、センサ部10の検出動作を制御する。電源回路103は、電源電位Vsf、リセット電位Vrst、基準電位VCOM(図4参照)等の電圧信号をセンサ部10、走査線駆動回路15及び信号線選択回路16に供給する。
基板21は、検出領域AAと、周辺領域GAとを有する。検出領域AAは、センサ部10が有する複数の検出素子3と重なる領域である。周辺領域GAは、検出領域AAの外側の領域であり、検出素子3と重ならない領域である。すなわち、周辺領域GAは、検出領域AAの外周と基板21の端部との間の領域である。走査線駆動回路15及び信号線選択回路16は、周辺領域GAに設けられる。
センサ部10の複数の検出素子3は、それぞれ、光電変換素子30を有する光センサである。光電変換素子30は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子30は、PIN(Positive Intrinsic Negative)フォトダイオードである。検出素子3は、検出領域AAにマトリクス状に配列される。複数の検出素子3が有する光電変換素子30は、走査線駆動回路15から供給されるゲート駆動信号(例えば、リセット制御信号RST、読出制御信号RD)に従って検出を行う。複数の光電変換素子30は、それぞれに照射される光に応じた電気信号を、検出信号Vdetとして信号線選択回路16に出力する。検出装置1は、複数の光電変換素子30からの検出信号Vdetに基づいて生体に関する情報を検出する。
走査線駆動回路15及び信号線選択回路16は、周辺領域GAに設けられる。具体的には、走査線駆動回路15は、周辺領域GAのうち第2方向Dyに沿って延在する領域に設けられる。信号線選択回路16は、周辺領域GAのうち第1方向Dxに沿って延在する領域に設けられ、センサ部10と検出回路48との間に設けられる。
なお、第1方向Dxは、基板21と平行な面内の一方向である。第2方向Dyは、基板21と平行な面内の一方向であり、第1方向Dxと直交する方向である。なお、第2方向Dyは、第1方向Dxと直交しないで交差してもよい。また、第3方向Dzは、第1方向Dx及び第2方向Dyと直交する方向であり、基板21の法線方向である。
図3は、実施形態に係る検出装置の構成例を示すブロック図である。図3に示すように、検出装置1は、さらに検出制御回路11と検出部40と、を有する。検出制御回路11の機能の一部又は全部は、制御回路102に含まれても良い。また、検出部40のうち、検出回路48以外の機能の一部又は全部は、制御回路102に含まれても良い。
検出制御回路11は、走査線駆動回路15、信号線選択回路16及び検出部40にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路11は、スタート信号STV、クロック信号CK等の各種制御信号を走査線駆動回路15に供給する。また、検出制御回路11は、選択信号ASW等の各種制御信号を信号線選択回路16に供給する。
走査線駆動回路15は、各種制御信号に基づいて複数のゲート線(読出制御走査線GLrd、リセット制御走査線GLrst、キャンセル制御走査線GLcan(図4参照))を駆動する回路である。走査線駆動回路15は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号(例えば、リセット制御信号RST、読出制御信号RD、キャンセル制御信号CAN)を供給する。これにより、走査線駆動回路15は、ゲート線に接続された複数の光電変換素子30を選択する。
信号線選択回路16は、複数の出力信号線SL(図4参照)を順次又は同時に選択するスイッチ回路である。信号線選択回路16は、例えばマルチプレクサである。信号線選択回路16は、検出制御回路11から供給される選択信号ASWに基づいて、選択された出力信号線SLと検出回路48とを接続する。これにより、信号線選択回路16は、光電変換素子30の検出信号Vdetを検出部40に出力する。なお、信号線選択回路16は無くてもよい。この場合、出力信号線SLは、検出回路48と直接接続されてもよい。
検出部40は、検出回路48と、信号処理回路44と、座標抽出回路45と、記憶回路46と、検出タイミング制御回路47と、を備える。検出タイミング制御回路47は、検出制御回路11から供給される制御信号に基づいて、検出回路48と、信号処理回路44と、座標抽出回路45と、が同期して動作するように制御する。
検出回路48は、例えばアナログフロントエンド回路(AFE、Analog Front End)である。検出回路48は、少なくとも検出信号増幅回路42及びA/D変換回路43の機能を有する信号処理回路である。検出信号増幅回路42は、検出信号Vdetを増幅する。A/D変換回路43は、検出信号増幅回路42から出力されるアナログ信号をデジタル信号に変換する。
信号処理回路44は、検出回路48の出力信号に基づいて、センサ部10に入力された所定の物理量を検出する論理回路である。信号処理回路44は、指Fgが検出面に接触又は近接した場合に、検出回路48からの信号に基づいて指Fgや掌の表面の凹凸を検出できる。また、信号処理回路44は、検出回路48からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Fgや掌の血管像、脈波、脈拍、血中酸素飽和度等である。
記憶回路46は、信号処理回路44で演算された信号を一時的に保存する。記憶回路46は、例えばRAM(Random Access Memory)、レジスタ回路等であってもよい。
座標抽出回路45は、信号処理回路44において指Fgの接触又は近接が検出されたときに、指Fg等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路45は、指Fgや掌の血管の検出座標を求める論理回路である。座標抽出回路45は、センサ部10の各検出素子3から出力される検出信号Vdetを組み合わせて、指Fg等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路45は、検出座標を算出せずにセンサ出力Voとして検出信号Vdetを出力してもよい。
次に、検出装置1の回路構成例及び動作例について説明する。図4は、実施形態に係る検出素子を示す回路図である。図4に示すように、検出素子3は、光電変換素子30、容量素子Cc、第1リセットトランジスタMrst1、第2リセットトランジスタMrst2、キャンセルトランジスタMcan、読出トランジスタMrd、及びソースフォロワトランジスタMsfを有する。また、検出素子3には、検出駆動線としてリセット制御走査線GLrst、読出制御走査線GLrd、及びキャンセル制御走査線GLcanが設けられ、信号読出用の配線として出力信号線SLが設けられている。
出力信号線SLには、読出トランジスタMrdにバイアス電流Ibを流すための定電流源が接続されている。これにより、検出素子3によって出力信号線SLに印加される検出信号Vdetを検出可能となる。この定電流源は、検出回路48内に設けられていても良いし、基板21内に設けられていても良い。
なお、図4では1つの検出素子3を示しているが、リセット制御走査線GLrst、読出制御走査線GLrd、キャンセル制御走査線GLcan、及び出力信号線SLは、複数の検出素子3に接続される。具体的には、リセット制御走査線GLrst、読出制御走査線GLrd、及びキャンセル制御走査線GLcanは、第1方向Dx(図2参照)に延在し、第1方向Dxに配列された複数の検出素子3と接続される。また、出力信号線SLは、第2方向Dyに延在し、第2方向Dyに配列された複数の検出素子3に接続される。
第1リセットトランジスタMrst1、第2リセットトランジスタMrst2、キャンセルトランジスタMcan、読出トランジスタMrd、及びソースフォロワトランジスタMsfは、1つの光電変換素子30に対応して設けられる。検出素子3が有する複数のトランジスタは、それぞれn型TFT(Thin Film Transistor)で構成される。ただし、これに限定されず、各トランジスタは、それぞれp型TFTで構成されてもよい。
光電変換素子30のアノードには、リセット電位Vrstよりも低い基準電位VCOMが印加される。光電変換素子30のカソードは、ノードN1に接続される。ノードN1は、第1リセットトランジスタMrst1のソース又はドレインの一方、及びソースフォロワトランジスタMsfのゲートに接続される。光電変換素子30に光が照射された場合、光電変換素子30から出力された信号(電荷)は、容量Cdに蓄積される。容量Cdは、光電変換素子30の内部容量であっても良いし、別途光電変換素子30と並列に設けられていても良い。
第1リセットトランジスタMrst1のゲートは、リセット制御走査線GLrstに接続される。第1リセットトランジスタMrst1のソース又はドレインの他方には、リセット電位Vrstが供給される。
ソースフォロワトランジスタMsfは、電源電位Vsfが供給される端子と読出トランジスタMrd(ノードN2)との間に接続される。ソースフォロワトランジスタMsfのゲートは、ノードN1に接続される。ソースフォロワトランジスタMsfのゲートには、光電変換素子30で発生した信号(電荷)は、容量Cdに蓄積され、電圧信号としてソースフォロワトランジスタMsfのゲートに供給される。これにより、ソースフォロワトランジスタMsfは、光電変換素子30で発生した電荷に応じた信号電圧を読出トランジスタMrdに出力する。
読出トランジスタMrdは、ソースフォロワトランジスタMsfのソース(ノードN2)と出力信号線SLとの間に接続される。読出トランジスタMrdのゲートは、読出制御走査線GLrdに接続される。読出トランジスタMrdが読出制御信号RDに応答してオンになると、ソースフォロワトランジスタMsfから出力される信号、すなわち、光電変換素子30で発生した信号(電荷)に応じた電圧信号が、検出信号Vdetとして出力信号線SLに出力される。
第2リセットトランジスタMrst2のゲートは、リセット制御走査線GLrstに接続される。第2リセットトランジスタMrst2のソース又はドレインの一方は、出力信号線SLに接続される。
第2リセットトランジスタMrst2のソース又はドレインの他方は、キャンセルトランジスタMcanのソース又はドレインの一方(ノードN3)に接続される。キャンセルトランジスタMcanのゲートは、キャンセル制御走査線GLcanに接続される。キャンセルトランジスタMcanのソース又はドレインの他方には、リセット電位Vrstが供給される。
ノードN1とノードN3との間には、容量素子Ccが接続される。
なお、図4に示す例では、第1リセットトランジスタMrst1及び読出トランジスタMrdは、それぞれ、いわゆるシングルゲート構造であるが、これに限定されず、2つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造でもよく、3つ以上のトランジスタが直列に接続されてもよい。また、1つの検出素子3の回路は、第1リセットトランジスタMrst1、第2リセットトランジスタMrst2、キャンセルトランジスタMcan、ソースフォロワトランジスタMsf、及び読出トランジスタMrdの5つのトランジスタを有する構成に限定されない。検出素子3は、6つ以上のトランジスタを有していてもよい。
図5は、実施形態に係る検出素子の動作例を示すタイミング波形図である。図6Aは、図5に示す期間t0-t1における検出素子の等価回路を示す図である。図6Bは、図5に示す期間t1-t2における検出素子の等価回路を示す図である。図6Cは、図5に示す期間t2’-t3における検出素子の等価回路を示す図である。図6Dは、図5に示す期間t3-t4における検出素子の等価回路を示す図である。図6Eは、図5に示す期間t4-t5における検出素子の等価回路を示す図である。
検出素子3は、リセット期間Prst、蓄積期間Pch及び読出期間Pdetの順に検出を実行する。電源回路103は、リセット期間Prst、蓄積期間Pch及び読出期間Pdetに亘って、基準電位VCOMを光電変換素子30のアノードに供給する。本実施形態において、リセット期間Prstは、光電変換素子30に照射された光に応じた検出信号Vdetの電圧変動分の基準値となるVdet1をセットする期間である。
制御回路102は、時刻t0に、リセット制御走査線GLrstに供給されるリセット制御信号RSTをハイ(高レベル電圧)とし、リセット期間Prstが開始する。リセット期間Prstにおいて、第1リセットトランジスタMrst1及び第2リセットトランジスタMrst2がオン(導通状態)となる。これにより、ノードN1の電位VN1は、下記(1)式に示されるように、リセット電位Vrstとなる(図6A参照)。
VN1=Vrst・・・(1)
制御回路102は、時刻t1に、読出制御走査線GLrdに供給される読出制御信号RDをハイ(高レベル電圧)とする。これにより、読出トランジスタMrdがオン(導通状態)となる。このとき、ノードN2の電位VN2は、下記(2)式に示される(図6B参照)。なお、下記(2)式において、Vthsfは、ソースフォロワトランジスタMsfのしきい値電圧である。
VN2=Vrst-Vthsf・・・(2)
また、このとき、ノードN3の電位VN3、すなわち、出力信号線SLから出力される検出信号Vdetの電位Vdet1は、下記(3)式に示される(図6B参照)。下記(3)式において、Rrdは、読出トランジスタMrdのオン抵抗であり、Ibは、定電流源によって読出トランジスタMrdに流れるバイアス電流である。すなわち、下記(3)式の右辺の(Rrd×Ib)は、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下である。
VN3=Vdet1=Vrst-Vthsf-Rrd×Ib・・・(3)
このとき、ノードN1-N3間に設けられた容量素子Ccは、下記(4)式に示されるように、ノードN1の電位VN1(=Vrst)からノードN3の電位VN3(=Vrst-Vthsf-Rrd×Ib)を差し引いた電位差ΔVCc(Vthsf+Rrd×Ib)により充電される(図6B参照)。
ΔVCc=VN1-VN3
=Vrst-(Vrst-Vthsf-Rrd×Ib)
=Vthsf+Rrd×Ib・・・(4)
=Vrst-(Vrst-Vthsf-Rrd×Ib)
=Vthsf+Rrd×Ib・・・(4)
制御回路102は、時刻t2に、リセット制御信号RSTをロウ(低レベル電圧)とし、時刻t2’に、キャンセル制御信号CANをハイ(高レベル電圧)とする。これにより、キャンセルトランジスタMcanがオン(導通状態)となり、ノードN3の電位VN3は、下記(5)式に示されるように、リセット電位Vrstとなる(図6C参照)。
VN3=Vrst・・・(5)
このとき、ノードN1の電位VN1は、下記(6)式に示されるように、ノードN3の電位VN3(=Vrst)に容量素子Ccの両端電位差ΔVCc(=Vthsf+Rrd×Ib)を重畳した電位が初期値として設定される(図6C参照)。なお、本実施形態において、容量素子Ccは、光電変換素子30の容量Cd、ソースフォロワトランジスタMsfのゲート-ソース間及びゲート-ドレイン間の寄生容量よりも十分に大きい場合に、これらの容量による影響は無視できる。
VN1=VN3+ΔVCc
=Vrst+Vthsf+Rrd×Ib・・・(6)
=Vrst+Vthsf+Rrd×Ib・・・(6)
これにより、ノードN2の電位VN2は、下記(7)式に示されるように、ノードN1の電位VN1(=Vrst+Vthsf+Rrd×Ib)から、ソースフォロワトランジスタMsfのしきい値電圧Vthsfを差し引いた値(Vrst+Rrd×Ib)となり、出力信号線SLから出力される検出信号Vdetの電位Vdet1は、下記(8)式に示されるように、ノードN2の電位VN2(=Vrst+Rrd×Ib)から、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下(=Rrd×Ib)を差し引いた値、すなわち、リセット電位Vrstにセットされる。
VN2=VN1-Vthsf
=(Vrst+Vthsf+Rrd×Ib)-Vthsf
=Vrst+Rrd×Ib・・・(7)
=(Vrst+Vthsf+Rrd×Ib)-Vthsf
=Vrst+Rrd×Ib・・・(7)
Vdet1=VN2-Rrd×Ib
=(Vrst+Rrd×Ib)-Rrd×Ib
=Vrst・・・(8)
=(Vrst+Rrd×Ib)-Rrd×Ib
=Vrst・・・(8)
制御回路102は、時刻t3に、読出制御信号RD及びキャンセル制御信号CANをロウ(低レベル電圧)とする。これにより、リセット期間Prstが終了し、蓄積期間Pchが開始する。このとき、読出トランジスタMrd及びキャンセルトランジスタMcanがオフ(非導通状態)となり、ノードN2の電位VN2は、上記(7)式に示される(Vrst+Rrd×Ib)で一定となる(図6D参照)。また、出力信号線SLから出力される検出信号Vdetの電位はロウ(低レベル電圧)となる。ノードN1の電位VN1は、下記(9)式に示されるように、光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下する(図6D参照)。
VN1=Vrst+Vthsf+Rrd×Ib-Vphoto・・・(9)
制御回路102は、時刻t4に、読出制御信号RDをハイ(高レベル電圧)とする。これにより、読出トランジスタMrdがオン(導通状態)となり、蓄積期間Pchが終了し、読出期間Pdetが開始する。ノードN2の電位VN2は、下記(10)式に示されるように、光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下する(図6E参照)。
VN2=Vrst+Rrd×Ib-Vphoto・・・(10)
このとき、読出期間Pdetに出力される検出信号Vdetの電位Vdet2は、下記(11)式に示されるように、ノードN2の電位VN2(=Vrst+Rrd×Ib-Vphoto)から、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下(Rrd×Ib)を差し引いた値となる。換言すれば、検出信号Vdetの電位Vdet2は、時刻t3における検出信号Vdetの電位Vdet1(=Vrst)から、光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下する(図6E参照)。
Vdet2=(Vrst+Rrd×Ib-Vphoto)-Rrd×Ib
=Vdet1-Vphoto
=Vrst-Vphoto・・・(11)
=Vdet1-Vphoto
=Vrst-Vphoto・・・(11)
制御回路102は、時刻t5に、読出制御信号RDをロウ(低レベル電圧)とする。これにより、読出期間Pdetが終了する。
検出部40は、読出期間Pdetが終了した時刻t5における検出信号Vdetの電位Vdet2を検出する。図5では、1つの検出素子3の動作例を示しているが、走査線駆動回路15が、リセット制御走査線GLrst、読出制御走査線GLrd、キャンセル制御走査線GLcanを順次、時分割的に走査する。この手順を繰り返すことで、検出領域AA全体の検出素子3で検出処理を行うことができる。
図7Aは、複数行の検出素子の1フレーム分の動作例を示すタイミング波形図である。図7Bは、図7Aに示すタイミング波形図に続く1フレームにおける動作例を示すタイミング波形図である。
図7A及び図7Bに示す例では、n行目の検出素子におけるソースフォロワトランジスタMsfのしきい値電圧Vthsf(n)とn+1行目の検出素子におけるソースフォロワトランジスタMsfのしきい値電圧Vthsf(n+1)とが異なっている。また、n行目の検出素子における読出トランジスタMrdのオン抵抗Rrd(n)とn+1行目の検出素子における読出トランジスタMrdのオン抵抗Rrd(n+1)とが異なっている。
図7A及び図7Bに示すように、ソースフォロワトランジスタMsfのしきい値電圧Vthsf、及び、読出トランジスタMrdのオン抵抗Rrdが異なる場合でも、リセット期間Prstにおいてセットされる検出信号Vdetの電位Vdet1は、上記(8)式に示すように、リセット電位Vrstにセットされる。従って、読出期間Pdetに出力される検出信号Vdetの電位Vdet2は、ソースフォロワトランジスタMsfのしきい値電圧Vthsf、及び、読出トランジスタMrdのオン抵抗Rrdの影響を受けることなく、上記(11)式に示すように、リセット電位Vrstから光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下した値として検出される。
ここで、本実施形態に係る検出装置1の効果を説明するための比較例について説明する。図8は、比較例に係る検出素子を示す回路図である。図9は、比較例に係る検出素子の動作例を示すタイミング波形図である。図10Aは、図9に示す期間t0-t1における検出素子の等価回路を示す図である。図10Bは、図9に示す期間t1-t2における検出素子の等価回路を示す図である。図10Cは、図9に示す期間t3-t4における検出素子の等価回路を示す図である。図10Dは、図9に示す期間t4-t5における検出素子の等価回路を示す図である。
図8に示す比較例の構成において、時刻t0に、リセット制御走査線GLrstに供給されるリセット制御信号RSTをハイ(高レベル電圧)とすると、リセット期間Prstが開始する。リセット期間Prstにおいて、リセットトランジスタMrstがオン(導通状態)となる。これにより、ノードN1の電位VN1は、下記(12)式に示されるように、リセット電位Vrstとなる(図10A参照)。すなわち、比較例の構成では、ノードN1の電位の初期値として、リセット電位Vrstが設定される(図10A参照)。
VN1=Vrst・・・(12)
時刻t1に、読出制御走査線GLrdに供給される読出制御信号RDをハイ(高レベル電圧)とする。これにより、読出トランジスタMrdがオン(導通状態)となる。このとき、ノードN2の電位VN2は、下記(13)式に示される(図10B参照)。
VN2=Vrst-Vthsf・・・(13)
また、このとき、出力信号線SLから出力される検出信号Vdetの電位Vdet1は、下記(14)式に示されるように、ノードN2の電位VN2(=Vrst-Vthsf)から、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下(=Rrd×Ib)を差し引いた値にセットされる(図10B参照)。
Vdet1=VN2-Rrd×Ib
=Vrst-Vthsf-Rrd×Ib・・・(14)
=Vrst-Vthsf-Rrd×Ib・・・(14)
時刻t2に、リセット制御信号RSTをロウ(低レベル電圧)とし、時刻t3に、読出制御信号RDをロウ(低レベル電圧)とすると、リセット期間Prstが終了し、蓄積期間Pchが開始する。このとき、読出トランジスタMrdがオフ(非導通状態)となり、ノードN2の電位VN2は、上記(13)式に示される(Vrst-Vthsf)で一定となる(図10C参照)。また、出力信号線SLから出力される検出信号Vdetの電位はロウ(低レベル電圧)となる。ノードN1の電位VN1は、下記(15)式に示されるように、光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下する(図10D参照)。
VN1=Vrst-Vphoto・・・(15)
時刻t4に、読出制御信号RDをハイ(高レベル電圧)とすると、読出トランジスタMrdがオン(導通状態)となり、蓄積期間Pchが終了し、読出期間Pdetが開始する。ノードN2の電位VN2は、下記(16)式に示されるように、光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下する(図10E参照)。
VN2=Vrst-Vthsf-Vphoto・・・(16)
このとき、読出期間Pdetに出力される検出信号Vdetの電位Vdet2は、下記(17)式に示されるように、ノードN2の電位VN2(=Vrst-Vthsf-Vphoto)から、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下(Rrd×Ib)を差し引いた値となる。換言すれば、検出信号Vdetの電位Vdet2は、時刻t3における検出信号Vdetの電位Vdet1(=Vrst-Vthsf-Rrd×Ib)から、光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下する(図10E参照)。
Vdet2=(Vrst-Vthsf-Vphoto)-Rrd×Ib
=Vdet1-Vphoto
=Vrst-Vthsf-Rrd×Ib-Vphoto・・・(17)
=Vdet1-Vphoto
=Vrst-Vthsf-Rrd×Ib-Vphoto・・・(17)
時刻t5に、読出制御信号RDをロウ(低レベル電圧)とすると、読出期間Pdetが終了する。
比較例の検出素子では、上記(14)式に示すように、ソースフォロワトランジスタMsfのしきい値電圧Vthsfと、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下Rrd×Ibとが、光電変換素子30に照射された光に応じた検出信号Vdetの電圧変動分Vphotoの基準値となる、リセット期間Prstにおいてセットされる検出信号Vdetの電位Vdet1に含まれた状態でセットされる。上述したように、ソースフォロワトランジスタMsfのしきい値電圧Vthsf、及び、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下Rrd×Ibは、トランジスタごとにバラツキを有するため、これらのバラツキにより光電変換素子30に照射された光の検出精度が低下することとなる。
図11は、図8に示す比較例に係る検出素子による検出信号範囲を説明するための概念図である。図12は、実施形態に係る検出素子による検出信号範囲を説明するための概念図である。図11及び図12において、Vccは、検出回路48の電源電圧を示している。また、図11及び図12において、適正値検出許容範囲は、検出回路48において検出信号Vdetを所定の精度以上で検出可能な適正電圧範囲を示している。また、図11及び図12において、検出信号範囲は、検出回路48において検出信号Vdetが取り得る範囲を示している。
図11に示すように、図8に示す比較例の検出素子では、検出信号Vdetの電位Vdet1,Vdet2にソースフォロワトランジスタMsfのしきい値電圧Vthsfと、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下Rrd×Ibとが含まれる。このため、ソースフォロワトランジスタMsfのしきい値電圧Vthsfのバラツキ範囲(Vthsf(min)以上Vthsf(max)以下)、及び、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下Rrd×Ibのバラツキ範囲(Rrd×Ib(min)以上Rrd×Ib(max))を考慮すると、検出信号Vdetが取り得る検出信号範囲が検出信号Vdetを所定の精度以上で検出可能な適正電圧範囲を逸脱し、検出信号Vdetの検出精度が低下する可能性がある。
この比較例の検出素子に対し、図4に示す本実施形態に係る検出素子3では、図5に示すリセット期間Prstにおいて、図6Bに示すように、光電変換素子30に印加されるノードN1の電位VN1の初期値として、リセット電位Vrstに対し、ソースフォロワトランジスタMsfのしきい値電圧Vthsf、及び、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下Rrd×Ibが重畳した電位を設定することが可能な構成としている(上記(6)式参照)。このため、光電変換素子30に照射された光に応じた検出信号Vdetの電圧変動分Vphotoの基準値となるVdet1の電位がリセット電位Vrstにセットされる(上記(8)式参照)。これにより、図5に示す読出期間Pdetに出力される検出信号Vdetの電位Vdet2は、図6Eに示すように、光電変換素子30に照射された光の検出精度の低下要因となる、ソースフォロワトランジスタMsfのしきい値電圧Vthsf、及び、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下Rrd×Ibをキャンセルした、リセット電位Vrstから光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下した値として検出することができる(上記(11)式参照)。
このため、本実施形態の検出素子3では、図12に示すように、リセット電位Vrstを適切に設定することによって、検出信号Vdetが取り得る検出信号範囲を、検出信号Vdetを所定の精度以上で検出可能な適正電圧範囲内とすることができる。これにより、比較例よりも高精度な検出装置1を実現することができる。
また、本実施形態の検出素子3を適用することで、比較例に係る検出素子を適用した場合よりもリセット電位Vrstを低くすることができる。このため、検出回路48の電源電圧Vccを、比較例に係る検出素子を適用した場合よりも小さくすることができる。また、例えば検出回路48を実装するICの小型化や、電源回路等を含めた検出装置1のコスト低減にも寄与することができる。
以上説明したように、実施形態1に係る検出装置1は、光電変換素子30に印加される電位の初期値として、検出信号Vdetの電圧変動分Vphotoの基準値となるリセット電位Vrstに対し、ソースフォロワトランジスタMsfのしきい値電圧Vthsf、及び、読出トランジスタのオン抵抗Rrdに起因する電圧降下Rrd×Ibを重畳した電位(=Vrst+Vthsf+Rrd×Ib)を設定する。
具体的に、一方端が光電変換素子30とソースフォロワトランジスタMsfとの接続点に接続された容量素子Ccと、容量素子Ccの一方端にリセット電位Vrstを供給または遮断する第1リセットトランジスタMrst1と、容量素子Ccの他方端と読出トランジスタMrdの出力との間を電気的に接続または切断する第2リセットトランジスタMrst2と、容量素子Ccの他方端にリセット電位Vrstを供給または遮断するキャンセルトランジスタMcanと、を備える。
上記構成において、リセット期間Prstにおいて、第1リセットトランジスタMrst1及び第2リセットトランジスタMrst2をオン制御した後に、読出トランジスタMrdをオン制御して、容量素子Ccをリセット電位Vrstと読出トランジスタMrdの出力電位(=Vrst-Vthsf-Rrd×Ib)との電位差(=Vthsf+Rrd×Ib)により充電し、さらに、第1リセットトランジスタMrst1及び第2リセットトランジスタMrst2をオフ制御、キャンセルトランジスタMcanをオン制御して、リセット電位Vrstに容量素子Ccの両端電位差(=Vthsf+Rrd×Ib)を重畳した電位(=Vrst+Vthsf+Rrd×Ib)を、光電変換素子30に印加される電位の初期値として設定する。
これにより、光電変換素子30に照射された光の検出精度の低下要因となる、ソースフォロワトランジスタMsfのしきい値電圧Vthsf、及び、読出トランジスタMrdのオン抵抗Rrdに起因する電圧降下Rrd×Ibをキャンセルすることができ、光電変換素子30に照射された光に応じた検出信号Vdetの電圧変動分Vphotoの基準値がリセット電位Vrstにセットされる。
その後、読出トランジスタMrdをオフ制御、キャンセルトランジスタMcanをオフ制御し、リセット期間Prstに続く蓄積期間Pchを経た後に読出トランジスタMrdをオン制御して読出期間Pdetを開始する。
これにより、蓄積期間Pchにおいて、光電変換素子30の電位は、光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下した電位(=Vrst+Vthsf+Rrd×Ib-Vphoto)となる。このとき、蓄積期間Pchにおいて検出される検出信号Vdetの電位Vdet2は、リセット期間Prstにおける検出信号Vdetの電位Vdet1であるリセット電位Vrstから光電変換素子30に照射された光に応じた電圧変動分Vphotoだけ低下した電位(=Vrst-Vphoto)となる。
本実施形態により、検出値のバラツキを抑制することができる検出装置1を得ることができる。
上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
1 検出装置
3 検出素子
10 センサ部
15 走査線駆動回路
16 信号線選択回路
21 基板
30 光電変換素子
48 検出回路
AA 検出領域
CAN キャンセル制御信号
GA 周辺領域
Cc 容量素子
GLcan キャンセル制御走査線
GLrd 読出制御走査線
GLrst リセット制御走査線
SL 出力信号線
Vsf 電源電位
VCOM 基準電位
Vrst リセット電位
RST リセット制御信号
RD 読出制御信号
Mrst1 第1リセットトランジスタ
Mrst2 第2リセットトランジスタ
Mrd 読出トランジスタ
Msf ソースフォロワトランジスタ
Mcan キャンセルトランジスタ
3 検出素子
10 センサ部
15 走査線駆動回路
16 信号線選択回路
21 基板
30 光電変換素子
48 検出回路
AA 検出領域
CAN キャンセル制御信号
GA 周辺領域
Cc 容量素子
GLcan キャンセル制御走査線
GLrd 読出制御走査線
GLrst リセット制御走査線
SL 出力信号線
Vsf 電源電位
VCOM 基準電位
Vrst リセット電位
RST リセット制御信号
RD 読出制御信号
Mrst1 第1リセットトランジスタ
Mrst2 第2リセットトランジスタ
Mrd 読出トランジスタ
Msf ソースフォロワトランジスタ
Mcan キャンセルトランジスタ
Claims (6)
- 検出領域に光電変換素子を含む複数の検出素子が配置されたセンサ部と、
前記検出素子に複数の駆動信号を供給する駆動回路と、
前記検出素子から出力される検出信号を処理する検出回路と、
を備え、
前記検出素子は、
前記光電変換素子で発生した電荷に応じた信号を出力するソースフォロワトランジスタと、
前記ソースフォロワトランジスタの出力信号を読み出し、前記検出信号を出力する読出トランジスタと、
を備え、
前記光電変換素子に印加される電位の初期値として、前記検出信号の電圧変動分の基準値となるリセット電位に対し、前記ソースフォロワトランジスタのしきい値電圧、及び、前記読出トランジスタのオン抵抗に起因する電圧降下を重畳した電位が設定される、
検出装置。 - 前記ソースフォロワトランジスタの入力と前記読出トランジスタの出力との間の電位差により充電される容量素子を含み、
リセット期間において、前記初期値として、前記リセット電位に対し、前記容量素子の両端電位差を重畳した電位が設定される、
請求項1に記載の検出装置。 - 前記リセット期間において、前記ソースフォロワトランジスタの入力と前記読出トランジスタの出力との間の電位差により前記容量素子を充電した後に、前記リセット電位に対して前記容量素子の両端電位差を重畳した電位を前記光電変換素子と前記ソースフォロワトランジスタの入力との接続点に印加する、
請求項2に記載の検出装置。 - 前記容量素子は、一方端が前記光電変換素子と前記ソースフォロワトランジスタとの接続点に接続されており、
前記容量素子の一方端に前記リセット電位を供給または遮断する第1リセットトランジスタと、
前記容量素子の他方端と前記読出トランジスタの出力との間を電気的に接続または切断する第2リセットトランジスタと、
前記容量素子の他方端に前記リセット電位の供給を供給または遮断するキャンセルトランジスタと、
を備える、
請求項2又は3に記載の検出装置。 - 複数の前記駆動信号は、
前記読出トランジスタを制御する読出制御信号と、
前記第1リセットトランジスタ及び前記第2リセットトランジスタを制御するリセット制御信号と、
前記キャンセルトランジスタを制御するキャンセル制御信号と、
を含み、
前記読出トランジスタに前記読出制御信号を供給する読出制御走査線と、
前記第1リセットトランジスタ及び前記第2リセットトランジスタに前記リセット制御信号を供給するリセット制御走査線と、
前記キャンセルトランジスタに前記キャンセル制御信号を供給するキャンセル制御走査線と、
を備える、
請求項4に記載の検出装置。 - 前記駆動回路は、
前記リセット期間において、前記第1リセットトランジスタ及び前記第2リセットトランジスタをオン制御した後に、前記読出トランジスタをオン制御し、さらに、前記第1リセットトランジスタ及び前記第2リセットトランジスタをオフ制御、前記キャンセルトランジスタをオン制御した後に、前記読出トランジスタをオフ制御、前記キャンセルトランジスタをオフ制御し、
前記リセット期間に続く蓄積期間を経た後に前記読出トランジスタをオン制御して読出期間を開始する、
請求項4又は5に記載の検出装置。
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