JP7344762B2 - 検出装置 - Google Patents

Description

本発明は、検出装置に関する。

特許文献１には、検出用の光電変換素子としてＰＩＮ（Positive Intrinsic Negative Diode）型のフォトダイオードを用いた光電変換装置が開示されている（例えば、特許文献１参照）。このような光電変換装置は、光電変換部で光電変換された入力情報に基づく電荷を外部容量へ転送し、当該外部容量にて信号電圧に変換する。

特許文献１には、光電変換部で発生した信号電荷をゲートで受ける電界効果トランジスタを有し、当該電界効果トランジスタによって信号電荷に応じた信号電圧を信号線に読み出すソースフォロワ回路を画素ごとに設けている。これにより高速の信号読み出しが可能となるが、電界効果トランジスタのオフセット電位のバラツキが、固定パターンノイズとして現れるという問題がある。このため、ソースフォロア回路が持つしきい値電圧分のオフセット値のバラツキを補正することが記載されている。

特開２０１１－１００５４号公報

上記特許文献では、ソースフォロワ回路の読出用トランジスタのソースと垂直信号線との間に行選択トランジスタが設けられているが、この行選択トランジスタのオン抵抗のバラツキが検出値に与える影響については考慮されていない。このため、検出値のバラツキが生じる可能性がある。

本発明は、検出値のバラツキを抑制することができる検出装置を提供することを目的とする。

本発明の一態様に係る検出装置は、検出領域に光電変換素子を含む複数の検出素子が配置されたセンサ部と、前記検出素子に複数の駆動信号を供給する駆動回路と、前記検出素子から出力される検出信号を処理する検出回路と、を備え、前記検出素子は、前記光電変換素子で発生した電荷に応じた信号を出力するソースフォロワトランジスタと、前記ソースフォロワトランジスタの出力信号を読み出し、前記検出信号を出力する読出トランジスタと、を備え、前記光電変換素子に印加される電位の初期値として、前記検出信号の電圧変動分の基準値となるリセット電位に対し、前記ソースフォロワトランジスタのしきい値電圧、及び、前記読出トランジスタのオン抵抗に起因する電圧降下を重畳した電位が設定される。

図１Ａは、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｂは、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、実施形態に係る検出装置を示す平面図である。 図３は、実施形態に係る検出装置の構成例を示すブロック図である。 図４は、実施形態に係る検出素子を示す回路図である。 図５は、実施形態に係る検出素子の動作例を示すタイミング波形図である。 図６Ａは、図５に示す期間ｔ０－ｔ１における検出素子の等価回路を示す図である。 図６Ｂは、図５に示す期間ｔ１－ｔ２における検出素子の等価回路を示す図である。 図６Ｃは、図５に示す期間ｔ２’－ｔ３における検出素子の等価回路を示す図である。 図６Ｄは、図５に示す期間ｔ３－ｔ４における検出素子の等価回路を示す図である。 図６Ｅは、図５に示す期間ｔ４－ｔ５における検出素子の等価回路を示す図である。 図７Ａは、複数行の検出素子の１フレーム分の動作例を示すタイミング波形図である。 図７Ｂは、図７Ａに示すタイミング波形図に続く１フレームにおける動作例を示すタイミング波形図である。 図８は、比較例に係る検出素子を示す回路図である。 図９は、比較例に係る検出素子の動作例を示すタイミング波形図である。 図１０Ａは、図９に示す期間ｔ０－ｔ１における検出素子の等価回路を示す図である。 図１０Ｂは、図９に示す期間ｔ１－ｔ２における検出素子の等価回路を示す図である。 図１０Ｃは、図９に示す期間ｔ３－ｔ４における検出素子の等価回路を示す図である。 図１０Ｄは、図９に示す期間ｔ４－ｔ５における検出素子の等価回路を示す図である。 図１１は、図８に示す比較例に係る検出素子による検出信号範囲を説明するための概念図である。 図１２は、実施形態に係る検出素子による検出信号範囲を説明するための概念図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（実施形態）
図１は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１に示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。

照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode））が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。

検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、カバーガラス１２２と空気との界面で反射した光Ｌ２を検出することで、検出対象（図１に示す例では、指Ｆｇの表面の凹凸（例えば、指紋））を検出できる。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。

カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、検出対象（ここでは、指Ｆｇ）は検出装置１の保護層に接する。

照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。

図１Ｂは、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂに示すように、照明装置付き検出機器１２０は、検出装置１の表面に垂直な方向において、検出装置１、照明装置１２１、カバーガラス１２２の順に積層されている。本変形例においても、照明装置１２１として、有機ＥＬディスプレイパネル等の表示パネルを採用することができる。

照明装置１２１から照射された光Ｌ１は、カバーガラス１２２を透過した後、指Ｆｇで反射する。指Ｆｇで反射した光Ｌ２は、カバーガラス１２２を透過し、さらに、照明装置１２１を透過する。検出装置１は、照明装置１２１を透過した光Ｌ２を受光することで、指紋検出等、生体に関する情報を検出することができる。

図２は、実施形態に係る検出装置を示す平面図である。図２に示すように、検出装置１は、基板２１と、センサ部１０と、走査線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。

基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、走査線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電位Ｖｓｆ、リセット電位Ｖｒｓｔ、基準電位ＶＣＯＭ（図４参照）等の電圧信号をセンサ部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。

基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の端部との間の領域である。走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。

センサ部１０の複数の検出素子３は、それぞれ、光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子３０は、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、走査線駆動回路１５から供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の光電変換素子３０からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。

走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、走査線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。

なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。

図３は、実施形態に係る検出装置の構成例を示すブロック図である。図３に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれても良い。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれても良い。

検出制御回路１１は、走査線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を走査線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。

走査線駆動回路１５は、各種制御信号に基づいて複数のゲート線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ、キャンセル制御走査線ＧＬｃａｎ（図４参照））を駆動する回路である。走査線駆動回路１５は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ、キャンセル制御信号ＣＡＮ）を供給する。これにより、走査線駆動回路１５は、ゲート線に接続された複数の光電変換素子３０を選択する。

信号線選択回路１６は、複数の出力信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光電変換素子３０の検出信号Ｖｄｅｔを検出部４０に出力する。なお、信号線選択回路１６は無くてもよい。この場合、出力信号線ＳＬは、検出回路４８と直接接続されてもよい。

検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog Front End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。

記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。

次に、検出装置１の回路構成例及び動作例について説明する。図４は、実施形態に係る検出素子を示す回路図である。図４に示すように、検出素子３は、光電変換素子３０、容量素子Ｃｃ、第１リセットトランジスタＭｒｓｔ１、第２リセットトランジスタＭｒｓｔ２、キャンセルトランジスタＭｃａｎ、読出トランジスタＭｒｄ、及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線としてリセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ、及びキャンセル制御走査線ＧＬｃａｎが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。

出力信号線ＳＬには、読出トランジスタＭｒｄにバイアス電流Ｉｂを流すための定電流源が接続されている。これにより、検出素子３によって出力信号線ＳＬに印加される検出信号Ｖｄｅｔを検出可能となる。この定電流源は、検出回路４８内に設けられていても良いし、基板２１内に設けられていても良い。

なお、図４では１つの検出素子３を示しているが、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ、キャンセル制御走査線ＧＬｃａｎ、及び出力信号線ＳＬは、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ、及びキャンセル制御走査線ＧＬｃａｎは、第１方向Ｄｘ（図２参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。

第１リセットトランジスタＭｒｓｔ１、第２リセットトランジスタＭｒｓｔ２、キャンセルトランジスタＭｃａｎ、読出トランジスタＭｒｄ、及びソースフォロワトランジスタＭｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

光電変換素子３０のアノードには、リセット電位Ｖｒｓｔよりも低い基準電位ＶＣＯＭが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、第１リセットトランジスタＭｒｓｔ１のソース又はドレインの一方、及びソースフォロワトランジスタＭｓｆのゲートに接続される。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電荷）は、容量Ｃｄに蓄積される。容量Ｃｄは、光電変換素子３０の内部容量であっても良いし、別途光電変換素子３０と並列に設けられていても良い。

第１リセットトランジスタＭｒｓｔ１のゲートは、リセット制御走査線ＧＬｒｓｔに接続される。第１リセットトランジスタＭｒｓｔ１のソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。

ソースフォロワトランジスタＭｓｆは、電源電位Ｖｓｆが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電荷）は、容量Ｃｄに蓄積され、電圧信号としてソースフォロワトランジスタＭｓｆのゲートに供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した電荷に応じた信号電圧を読出トランジスタＭｒｄに出力する。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬとの間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電荷）に応じた電圧信号が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。

第２リセットトランジスタＭｒｓｔ２のゲートは、リセット制御走査線ＧＬｒｓｔに接続される。第２リセットトランジスタＭｒｓｔ２のソース又はドレインの一方は、出力信号線ＳＬに接続される。

第２リセットトランジスタＭｒｓｔ２のソース又はドレインの他方は、キャンセルトランジスタＭｃａｎのソース又はドレインの一方（ノードＮ３）に接続される。キャンセルトランジスタＭｃａｎのゲートは、キャンセル制御走査線ＧＬｃａｎに接続される。キャンセルトランジスタＭｃａｎのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。

ノードＮ１とノードＮ３との間には、容量素子Ｃｃが接続される。

なお、図４に示す例では、第１リセットトランジスタＭｒｓｔ１及び読出トランジスタＭｒｄは、それぞれ、いわゆるシングルゲート構造であるが、これに限定されず、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造でもよく、３つ以上のトランジスタが直列に接続されてもよい。また、１つの検出素子３の回路は、第１リセットトランジスタＭｒｓｔ１、第２リセットトランジスタＭｒｓｔ２、キャンセルトランジスタＭｃａｎ、ソースフォロワトランジスタＭｓｆ、及び読出トランジスタＭｒｄの５つのトランジスタを有する構成に限定されない。検出素子３は、６つ以上のトランジスタを有していてもよい。

図５は、実施形態に係る検出素子の動作例を示すタイミング波形図である。図６Ａは、図５に示す期間ｔ０－ｔ１における検出素子の等価回路を示す図である。図６Ｂは、図５に示す期間ｔ１－ｔ２における検出素子の等価回路を示す図である。図６Ｃは、図５に示す期間ｔ２’－ｔ３における検出素子の等価回路を示す図である。図６Ｄは、図５に示す期間ｔ３－ｔ４における検出素子の等価回路を示す図である。図６Ｅは、図５に示す期間ｔ４－ｔ５における検出素子の等価回路を示す図である。

検出素子３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、基準電位ＶＣＯＭを光電変換素子３０のアノードに供給する。本実施形態において、リセット期間Ｐｒｓｔは、光電変換素子３０に照射された光に応じた検出信号Ｖｄｅｔの電圧変動分の基準値となるＶｄｅｔ１をセットする期間である。

制御回路１０２は、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とし、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、第１リセットトランジスタＭｒｓｔ１及び第２リセットトランジスタＭｒｓｔ２がオン（導通状態）となる。これにより、ノードＮ１の電位ＶＮ１は、下記（１）式に示されるように、リセット電位Ｖｒｓｔとなる（図６Ａ参照）。

ＶＮ１＝Ｖｒｓｔ・・・（１）

制御回路１０２は、時刻ｔ１に、読出制御走査線ＧＬｒｄに供給される読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となる。このとき、ノードＮ２の電位ＶＮ２は、下記（２）式に示される（図６Ｂ参照）。なお、下記（２）式において、Ｖｔｈｓｆは、ソースフォロワトランジスタＭｓｆのしきい値電圧である。

ＶＮ２＝Ｖｒｓｔ－Ｖｔｈｓｆ・・・（２）

また、このとき、ノードＮ３の電位ＶＮ３、すなわち、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位Ｖｄｅｔ１は、下記（３）式に示される（図６Ｂ参照）。下記（３）式において、Ｒｒｄは、読出トランジスタＭｒｄのオン抵抗であり、Ｉｂは、定電流源によって読出トランジスタＭｒｄに流れるバイアス電流である。すなわち、下記（３）式の右辺の（Ｒｒｄ×Ｉｂ）は、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下である。

ＶＮ３＝Ｖｄｅｔ１＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｒｒｄ×Ｉｂ・・・（３）

このとき、ノードＮ１－Ｎ３間に設けられた容量素子Ｃｃは、下記（４）式に示されるように、ノードＮ１の電位ＶＮ１（＝Ｖｒｓｔ）からノードＮ３の電位ＶＮ３（＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｒｒｄ×Ｉｂ）を差し引いた電位差ΔＶＣｃ（Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）により充電される（図６Ｂ参照）。

ΔＶＣｃ＝ＶＮ１－ＶＮ３
＝Ｖｒｓｔ－（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｒｒｄ×Ｉｂ）
＝Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ・・・（４）

制御回路１０２は、時刻ｔ２に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、時刻ｔ２’に、キャンセル制御信号ＣＡＮをハイ（高レベル電圧）とする。これにより、キャンセルトランジスタＭｃａｎがオン（導通状態）となり、ノードＮ３の電位ＶＮ３は、下記（５）式に示されるように、リセット電位Ｖｒｓｔとなる（図６Ｃ参照）。

ＶＮ３＝Ｖｒｓｔ・・・（５）

このとき、ノードＮ１の電位ＶＮ１は、下記（６）式に示されるように、ノードＮ３の電位ＶＮ３（＝Ｖｒｓｔ）に容量素子Ｃｃの両端電位差ΔＶＣｃ（＝Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）を重畳した電位が初期値として設定される（図６Ｃ参照）。なお、本実施形態において、容量素子Ｃｃは、光電変換素子３０の容量Ｃｄ、ソースフォロワトランジスタＭｓｆのゲート－ソース間及びゲート－ドレイン間の寄生容量よりも十分に大きい場合に、これらの容量による影響は無視できる。

ＶＮ１＝ＶＮ３＋ΔＶＣｃ
＝Ｖｒｓｔ＋Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ・・・（６）

これにより、ノードＮ２の電位ＶＮ２は、下記（７）式に示されるように、ノードＮ１の電位ＶＮ１（＝Ｖｒｓｔ＋Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）から、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆを差し引いた値（Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ）となり、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位Ｖｄｅｔ１は、下記（８）式に示されるように、ノードＮ２の電位ＶＮ２（＝Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ）から、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下（＝Ｒｒｄ×Ｉｂ）を差し引いた値、すなわち、リセット電位Ｖｒｓｔにセットされる。

ＶＮ２＝ＶＮ１－Ｖｔｈｓｆ
＝（Ｖｒｓｔ＋Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）－Ｖｔｈｓｆ
＝Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ・・・（７）

Ｖｄｅｔ１＝ＶＮ２－Ｒｒｄ×Ｉｂ
＝（Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ）－Ｒｒｄ×Ｉｂ
＝Ｖｒｓｔ・・・（８）

制御回路１０２は、時刻ｔ３に、読出制御信号ＲＤ及びキャンセル制御信号ＣＡＮをロウ（低レベル電圧）とする。これにより、リセット期間Ｐｒｓｔが終了し、蓄積期間Ｐｃｈが開始する。このとき、読出トランジスタＭｒｄ及びキャンセルトランジスタＭｃａｎがオフ（非導通状態）となり、ノードＮ２の電位ＶＮ２は、上記（７）式に示される（Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ）で一定となる（図６Ｄ参照）。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位はロウ（低レベル電圧）となる。ノードＮ１の電位ＶＮ１は、下記（９）式に示されるように、光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下する（図６Ｄ参照）。

ＶＮ１＝Ｖｒｓｔ＋Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ－Ｖｐｈｏｔｏ・・・（９）

制御回路１０２は、時刻ｔ４に、読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈが終了し、読出期間Ｐｄｅｔが開始する。ノードＮ２の電位ＶＮ２は、下記（１０）式に示されるように、光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下する（図６Ｅ参照）。

ＶＮ２＝Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ－Ｖｐｈｏｔｏ・・・（１０）

このとき、読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔの電位Ｖｄｅｔ２は、下記（１１）式に示されるように、ノードＮ２の電位ＶＮ２（＝Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ－Ｖｐｈｏｔｏ）から、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下（Ｒｒｄ×Ｉｂ）を差し引いた値となる。換言すれば、検出信号Ｖｄｅｔの電位Ｖｄｅｔ２は、時刻ｔ３における検出信号Ｖｄｅｔの電位Ｖｄｅｔ１（＝Ｖｒｓｔ）から、光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下する（図６Ｅ参照）。

Ｖｄｅｔ２＝（Ｖｒｓｔ＋Ｒｒｄ×Ｉｂ－Ｖｐｈｏｔｏ）－Ｒｒｄ×Ｉｂ
＝Ｖｄｅｔ１－Ｖｐｈｏｔｏ
＝Ｖｒｓｔ－Ｖｐｈｏｔｏ・・・（１１）

制御回路１０２は、時刻ｔ５に、読出制御信号ＲＤをロウ（低レベル電圧）とする。これにより、読出期間Ｐｄｅｔが終了する。

検出部４０は、読出期間Ｐｄｅｔが終了した時刻ｔ５における検出信号Ｖｄｅｔの電位Ｖｄｅｔ２を検出する。図５では、１つの検出素子３の動作例を示しているが、走査線駆動回路１５が、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ、キャンセル制御走査線ＧＬｃａｎを順次、時分割的に走査する。この手順を繰り返すことで、検出領域ＡＡ全体の検出素子３で検出処理を行うことができる。

図７Ａは、複数行の検出素子の１フレーム分の動作例を示すタイミング波形図である。図７Ｂは、図７Ａに示すタイミング波形図に続く１フレームにおける動作例を示すタイミング波形図である。

図７Ａ及び図７Ｂに示す例では、ｎ行目の検出素子におけるソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ（ｎ）とｎ＋１行目の検出素子におけるソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ（ｎ＋１）とが異なっている。また、ｎ行目の検出素子における読出トランジスタＭｒｄのオン抵抗Ｒｒｄ（ｎ）とｎ＋１行目の検出素子における読出トランジスタＭｒｄのオン抵抗Ｒｒｄ（ｎ＋１）とが異なっている。

図７Ａ及び図７Ｂに示すように、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ、及び、読出トランジスタＭｒｄのオン抵抗Ｒｒｄが異なる場合でも、リセット期間Ｐｒｓｔにおいてセットされる検出信号Ｖｄｅｔの電位Ｖｄｅｔ１は、上記（８）式に示すように、リセット電位Ｖｒｓｔにセットされる。従って、読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔの電位Ｖｄｅｔ２は、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ、及び、読出トランジスタＭｒｄのオン抵抗Ｒｒｄの影響を受けることなく、上記（１１）式に示すように、リセット電位Ｖｒｓｔから光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下した値として検出される。

ここで、本実施形態に係る検出装置１の効果を説明するための比較例について説明する。図８は、比較例に係る検出素子を示す回路図である。図９は、比較例に係る検出素子の動作例を示すタイミング波形図である。図１０Ａは、図９に示す期間ｔ０－ｔ１における検出素子の等価回路を示す図である。図１０Ｂは、図９に示す期間ｔ１－ｔ２における検出素子の等価回路を示す図である。図１０Ｃは、図９に示す期間ｔ３－ｔ４における検出素子の等価回路を示す図である。図１０Ｄは、図９に示す期間ｔ４－ｔ５における検出素子の等価回路を示す図である。

図８に示す比較例の構成において、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とすると、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、リセットトランジスタＭｒｓｔがオン（導通状態）となる。これにより、ノードＮ１の電位ＶＮ１は、下記（１２）式に示されるように、リセット電位Ｖｒｓｔとなる（図１０Ａ参照）。すなわち、比較例の構成では、ノードＮ１の電位の初期値として、リセット電位Ｖｒｓｔが設定される（図１０Ａ参照）。

ＶＮ１＝Ｖｒｓｔ・・・（１２）

時刻ｔ１に、読出制御走査線ＧＬｒｄに供給される読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となる。このとき、ノードＮ２の電位ＶＮ２は、下記（１３）式に示される（図１０Ｂ参照）。

ＶＮ２＝Ｖｒｓｔ－Ｖｔｈｓｆ・・・（１３）

また、このとき、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位Ｖｄｅｔ１は、下記（１４）式に示されるように、ノードＮ２の電位ＶＮ２（＝Ｖｒｓｔ－Ｖｔｈｓｆ）から、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下（＝Ｒｒｄ×Ｉｂ）を差し引いた値にセットされる（図１０Ｂ参照）。

Ｖｄｅｔ１＝ＶＮ２－Ｒｒｄ×Ｉｂ
＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｒｒｄ×Ｉｂ・・・（１４）

時刻ｔ２に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、時刻ｔ３に、読出制御信号ＲＤをロウ（低レベル電圧）とすると、リセット期間Ｐｒｓｔが終了し、蓄積期間Ｐｃｈが開始する。このとき、読出トランジスタＭｒｄがオフ（非導通状態）となり、ノードＮ２の電位ＶＮ２は、上記（１３）式に示される（Ｖｒｓｔ－Ｖｔｈｓｆ）で一定となる（図１０Ｃ参照）。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位はロウ（低レベル電圧）となる。ノードＮ１の電位ＶＮ１は、下記（１５）式に示されるように、光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下する（図１０Ｄ参照）。

ＶＮ１＝Ｖｒｓｔ－Ｖｐｈｏｔｏ・・・（１５）

時刻ｔ４に、読出制御信号ＲＤをハイ（高レベル電圧）とすると、読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈが終了し、読出期間Ｐｄｅｔが開始する。ノードＮ２の電位ＶＮ２は、下記（１６）式に示されるように、光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下する（図１０Ｅ参照）。

ＶＮ２＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｐｈｏｔｏ・・・（１６）

このとき、読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔの電位Ｖｄｅｔ２は、下記（１７）式に示されるように、ノードＮ２の電位ＶＮ２（＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｐｈｏｔｏ）から、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下（Ｒｒｄ×Ｉｂ）を差し引いた値となる。換言すれば、検出信号Ｖｄｅｔの電位Ｖｄｅｔ２は、時刻ｔ３における検出信号Ｖｄｅｔの電位Ｖｄｅｔ１（＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｒｒｄ×Ｉｂ）から、光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下する（図１０Ｅ参照）。

Ｖｄｅｔ２＝（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｐｈｏｔｏ）－Ｒｒｄ×Ｉｂ
＝Ｖｄｅｔ１－Ｖｐｈｏｔｏ
＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｒｒｄ×Ｉｂ－Ｖｐｈｏｔｏ・・・（１７）

時刻ｔ５に、読出制御信号ＲＤをロウ（低レベル電圧）とすると、読出期間Ｐｄｅｔが終了する。

比較例の検出素子では、上記（１４）式に示すように、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆと、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂとが、光電変換素子３０に照射された光に応じた検出信号Ｖｄｅｔの電圧変動分Ｖｐｈｏｔｏの基準値となる、リセット期間Ｐｒｓｔにおいてセットされる検出信号Ｖｄｅｔの電位Ｖｄｅｔ１に含まれた状態でセットされる。上述したように、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ、及び、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂは、トランジスタごとにバラツキを有するため、これらのバラツキにより光電変換素子３０に照射された光の検出精度が低下することとなる。

図１１は、図８に示す比較例に係る検出素子による検出信号範囲を説明するための概念図である。図１２は、実施形態に係る検出素子による検出信号範囲を説明するための概念図である。図１１及び図１２において、Ｖｃｃは、検出回路４８の電源電圧を示している。また、図１１及び図１２において、適正値検出許容範囲は、検出回路４８において検出信号Ｖｄｅｔを所定の精度以上で検出可能な適正電圧範囲を示している。また、図１１及び図１２において、検出信号範囲は、検出回路４８において検出信号Ｖｄｅｔが取り得る範囲を示している。

図１１に示すように、図８に示す比較例の検出素子では、検出信号Ｖｄｅｔの電位Ｖｄｅｔ１，Ｖｄｅｔ２にソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆと、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂとが含まれる。このため、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆのバラツキ範囲（Ｖｔｈｓｆ（ｍｉｎ）以上Ｖｔｈｓｆ（ｍａｘ）以下）、及び、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂのバラツキ範囲（Ｒｒｄ×Ｉｂ（ｍｉｎ）以上Ｒｒｄ×Ｉｂ（ｍａｘ））を考慮すると、検出信号Ｖｄｅｔが取り得る検出信号範囲が検出信号Ｖｄｅｔを所定の精度以上で検出可能な適正電圧範囲を逸脱し、検出信号Ｖｄｅｔの検出精度が低下する可能性がある。

この比較例の検出素子に対し、図４に示す本実施形態に係る検出素子３では、図５に示すリセット期間Ｐｒｓｔにおいて、図６Ｂに示すように、光電変換素子３０に印加されるノードＮ１の電位ＶＮ１の初期値として、リセット電位Ｖｒｓｔに対し、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ、及び、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂが重畳した電位を設定することが可能な構成としている（上記（６）式参照）。このため、光電変換素子３０に照射された光に応じた検出信号Ｖｄｅｔの電圧変動分Ｖｐｈｏｔｏの基準値となるＶｄｅｔ１の電位がリセット電位Ｖｒｓｔにセットされる（上記（８）式参照）。これにより、図５に示す読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔの電位Ｖｄｅｔ２は、図６Ｅに示すように、光電変換素子３０に照射された光の検出精度の低下要因となる、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ、及び、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂをキャンセルした、リセット電位Ｖｒｓｔから光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下した値として検出することができる（上記（１１）式参照）。

このため、本実施形態の検出素子３では、図１２に示すように、リセット電位Ｖｒｓｔを適切に設定することによって、検出信号Ｖｄｅｔが取り得る検出信号範囲を、検出信号Ｖｄｅｔを所定の精度以上で検出可能な適正電圧範囲内とすることができる。これにより、比較例よりも高精度な検出装置１を実現することができる。

また、本実施形態の検出素子３を適用することで、比較例に係る検出素子を適用した場合よりもリセット電位Ｖｒｓｔを低くすることができる。このため、検出回路４８の電源電圧Ｖｃｃを、比較例に係る検出素子を適用した場合よりも小さくすることができる。また、例えば検出回路４８を実装するＩＣの小型化や、電源回路等を含めた検出装置１のコスト低減にも寄与することができる。

以上説明したように、実施形態１に係る検出装置１は、光電変換素子３０に印加される電位の初期値として、検出信号Ｖｄｅｔの電圧変動分Ｖｐｈｏｔｏの基準値となるリセット電位Ｖｒｓｔに対し、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ、及び、読出トランジスタのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂを重畳した電位（＝Ｖｒｓｔ＋Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）を設定する。

具体的に、一方端が光電変換素子３０とソースフォロワトランジスタＭｓｆとの接続点に接続された容量素子Ｃｃと、容量素子Ｃｃの一方端にリセット電位Ｖｒｓｔを供給または遮断する第１リセットトランジスタＭｒｓｔ１と、容量素子Ｃｃの他方端と読出トランジスタＭｒｄの出力との間を電気的に接続または切断する第２リセットトランジスタＭｒｓｔ２と、容量素子Ｃｃの他方端にリセット電位Ｖｒｓｔを供給または遮断するキャンセルトランジスタＭｃａｎと、を備える。

上記構成において、リセット期間Ｐｒｓｔにおいて、第１リセットトランジスタＭｒｓｔ１及び第２リセットトランジスタＭｒｓｔ２をオン制御した後に、読出トランジスタＭｒｄをオン制御して、容量素子Ｃｃをリセット電位Ｖｒｓｔと読出トランジスタＭｒｄの出力電位（＝Ｖｒｓｔ－Ｖｔｈｓｆ－Ｒｒｄ×Ｉｂ）との電位差（＝Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）により充電し、さらに、第１リセットトランジスタＭｒｓｔ１及び第２リセットトランジスタＭｒｓｔ２をオフ制御、キャンセルトランジスタＭｃａｎをオン制御して、リセット電位Ｖｒｓｔに容量素子Ｃｃの両端電位差（＝Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）を重畳した電位（＝Ｖｒｓｔ＋Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ）を、光電変換素子３０に印加される電位の初期値として設定する。

これにより、光電変換素子３０に照射された光の検出精度の低下要因となる、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆ、及び、読出トランジスタＭｒｄのオン抵抗Ｒｒｄに起因する電圧降下Ｒｒｄ×Ｉｂをキャンセルすることができ、光電変換素子３０に照射された光に応じた検出信号Ｖｄｅｔの電圧変動分Ｖｐｈｏｔｏの基準値がリセット電位Ｖｒｓｔにセットされる。

その後、読出トランジスタＭｒｄをオフ制御、キャンセルトランジスタＭｃａｎをオフ制御し、リセット期間Ｐｒｓｔに続く蓄積期間Ｐｃｈを経た後に読出トランジスタＭｒｄをオン制御して読出期間Ｐｄｅｔを開始する。

これにより、蓄積期間Ｐｃｈにおいて、光電変換素子３０の電位は、光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下した電位（＝Ｖｒｓｔ＋Ｖｔｈｓｆ＋Ｒｒｄ×Ｉｂ－Ｖｐｈｏｔｏ）となる。このとき、蓄積期間Ｐｃｈにおいて検出される検出信号Ｖｄｅｔの電位Ｖｄｅｔ２は、リセット期間Ｐｒｓｔにおける検出信号Ｖｄｅｔの電位Ｖｄｅｔ１であるリセット電位Ｖｒｓｔから光電変換素子３０に照射された光に応じた電圧変動分Ｖｐｈｏｔｏだけ低下した電位（＝Ｖｒｓｔ－Ｖｐｈｏｔｏ）となる。

本実施形態により、検出値のバラツキを抑制することができる検出装置１を得ることができる。

上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１ 検出装置
３ 検出素子
１０ センサ部
１５ 走査線駆動回路
１６ 信号線選択回路
２１ 基板
３０ 光電変換素子
４８ 検出回路
ＡＡ 検出領域
ＣＡＮ キャンセル制御信号
ＧＡ 周辺領域
Ｃｃ 容量素子
ＧＬｃａｎ キャンセル制御走査線
ＧＬｒｄ 読出制御走査線
ＧＬｒｓｔ リセット制御走査線
ＳＬ 出力信号線
Ｖｓｆ 電源電位
ＶＣＯＭ 基準電位
Ｖｒｓｔ リセット電位
ＲＳＴ リセット制御信号
ＲＤ 読出制御信号
Ｍｒｓｔ１ 第１リセットトランジスタ
Ｍｒｓｔ２ 第２リセットトランジスタ
Ｍｒｄ 読出トランジスタ
Ｍｓｆ ソースフォロワトランジスタ
Ｍｃａｎ キャンセルトランジスタ

Claims (6)

1. 検出領域に光電変換素子を含む複数の検出素子が配置されたセンサ部と、
   前記検出素子に複数の駆動信号を供給する駆動回路と、
   前記検出素子から出力される検出信号を処理する検出回路と、
   を備え、
   前記検出素子は、
   前記光電変換素子で発生した電荷に応じた信号を出力するソースフォロワトランジスタと、
   前記ソースフォロワトランジスタの出力信号を読み出し、前記検出信号を出力する読出トランジスタと、
   を備え、
   前記光電変換素子に印加される電位の初期値として、前記検出信号の電圧変動分の基準値となるリセット電位に対し、前記ソースフォロワトランジスタのしきい値電圧、及び、前記読出トランジスタのオン抵抗に起因する電圧降下を重畳した電位が設定される、
   検出装置。
2. 前記ソースフォロワトランジスタの入力と前記読出トランジスタの出力との間の電位差により充電される容量素子を含み、
   リセット期間において、前記初期値として、前記リセット電位に対し、前記容量素子の両端電位差を重畳した電位が設定される、
   請求項１に記載の検出装置。
3. 前記リセット期間において、前記ソースフォロワトランジスタの入力と前記読出トランジスタの出力との間の電位差により前記容量素子を充電した後に、前記リセット電位に対して前記容量素子の両端電位差を重畳した電位を前記光電変換素子と前記ソースフォロワトランジスタの入力との接続点に印加する、
   請求項２に記載の検出装置。
4. 前記容量素子は、一方端が前記光電変換素子と前記ソースフォロワトランジスタとの接続点に接続されており、
   前記容量素子の一方端に前記リセット電位を供給または遮断する第１リセットトランジスタと、
   前記容量素子の他方端と前記読出トランジスタの出力との間を電気的に接続または切断する第２リセットトランジスタと、
   前記容量素子の他方端に前記リセット電位の供給を供給または遮断するキャンセルトランジスタと、
   を備える、
   請求項２又は３に記載の検出装置。
5. 複数の前記駆動信号は、
   前記読出トランジスタを制御する読出制御信号と、
   前記第１リセットトランジスタ及び前記第２リセットトランジスタを制御するリセット制御信号と、
   前記キャンセルトランジスタを制御するキャンセル制御信号と、
   を含み、
   前記読出トランジスタに前記読出制御信号を供給する読出制御走査線と、
   前記第１リセットトランジスタ及び前記第２リセットトランジスタに前記リセット制御信号を供給するリセット制御走査線と、
   前記キャンセルトランジスタに前記キャンセル制御信号を供給するキャンセル制御走査線と、
   を備える、
   請求項４に記載の検出装置。
6. 前記駆動回路は、
   前記リセット期間において、前記第１リセットトランジスタ及び前記第２リセットトランジスタをオン制御した後に、前記読出トランジスタをオン制御し、さらに、前記第１リセットトランジスタ及び前記第２リセットトランジスタをオフ制御、前記キャンセルトランジスタをオン制御した後に、前記読出トランジスタをオフ制御、前記キャンセルトランジスタをオフ制御し、
   前記リセット期間に続く蓄積期間を経た後に前記読出トランジスタをオン制御して読出期間を開始する、
   請求項４又は５に記載の検出装置。

Images