JP7343000B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び撮像装置に関する。

画素が形成されたチップと、画素を駆動する画素駆動回路が形成されたチップとが積層された撮像素子が知られている（例えば特許文献１）。このような撮像素子は、画素数を多くすると、画素の信号の読み出し速度を高速化できない。

日本国特開２０１０－２２５９２７号公報

第１の態様によると、撮像素子は、光を電荷に変換する光電変換部で生成された電荷に基づく信号を出力し、行方向および列方向に複数設けられる出力部と、前記出力部から出力される信号を読み出す読出部と、複数の前記出力部を制御するための第１制御線に、複数の前記出力部から信号を出力させる第１信号を出力させ、複数の前記読出部を制御するための第２制御線に、複数の前記読出部に信号を読み出させる第２信号を出力する制御部と、前記第１信号と前記第２信号とのズレを調節する調節部と、を備える。
第２の態様によると、撮像装置は、上述の撮像素子を備える。

撮像装置の構成を模式的に示す断面図 撮像素子の断面図 撮像素子の構成を模式的に示す平面図 画素部の構成を模式的に示す回路図 図３に示した各部の詳細な構成を示す回路図 １つの画素ブロックの動作タイミングを示すタイミングチャート 撮像装置の構成を模式的に示す断面図 図７に示した各部の詳細な構成を示す回路図 撮像素子の回路レイアウトを模式的に示す平面図 撮像装置の構成を模式的に示す断面図 ダミー負荷の構成を模式的に示す回路図 位相差の調節過程を示すタイムチャート 撮像装置の構成を模式的に示す断面図 多段中継バッファの構成を模式的に示す回路図 位相差検出のブロック図

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置１は、撮像光学系２、撮像素子３、制御部４、レンズ駆動部５、および表示部６を備える。

撮像光学系２は、撮像素子３の撮像面に被写体像を結像させる。撮像光学系２は、レンズ２ａ、フォーカシングレンズ２ｂ、およびレンズ２ｃから成る。フォーカシングレンズ２ｂは、撮像光学系２の焦点調節を行うためのレンズである。フォーカシングレンズ２ｂは、光軸Ｏ方向に駆動可能に構成されている。

レンズ駆動部５は、不図示のアクチュエータを有する。レンズ駆動部５は、このアクチュエータにより、フォーカシングレンズ２ｂを光軸Ｏ方向に所望の量だけ駆動する。撮像素子３は、被写体像を撮像して画像を出力する。制御部４は、撮像素子３等の各部を制御する。制御部４は、撮像素子３により出力された画像信号に対して画像処理等を施して、不図示の記録媒体に記録したり、表示部６に画像を表示したりする。表示部６は、例えば液晶パネル等の表示部材を有する表示装置である。

図２は、撮像素子３の断面図である。なお図２では、撮像素子３の全体のうち、一部の断面のみを示している。撮像素子３は、いわゆる裏面照射型の撮像素子である。撮像素子３は、紙面上方向からの入射光を光電変換する。撮像素子３は、第１半導体基板７と、第２半導体基板８とを備える。

第１半導体基板７は、少なくともＰＤ層７１と、配線層７２とを備える。ＰＤ層７１は、配線層７２の裏面側に配置される。ＰＤ層７１には、複数のフォトダイオード３１が二次元状に配置される。第２半導体基板８には、フォトダイオード３１から読み出された信号を変換したり記憶したりするための各種回路（後述）が配置される。

ＰＤ層７１における入射光の入射側には、複数のフォトダイオード３１の各々に対応する複数のカラーフィルタ７３が設けられる。カラーフィルタ７３には、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）にそれぞれ対応する波長領域を透過する複数の種類が存在する。カラーフィルタ７３は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する３種類が、ベイヤー配列を為すように配列される。

カラーフィルタ７３における入射光の入射側には、複数のカラーフィルタ７３の各々に対応する複数のマイクロレンズ７４が設けられる。マイクロレンズ７４は、対応するフォトダイオード３１に向けて入射光を集光する。マイクロレンズ７４を通過した入射光は、カラーフィルタ７３により一部の波長領域のみが透過され、フォトダイオード３１に入射する。フォトダイオード３１は、入射光を光電変換して電荷を生成する。

配線層７２の表面には複数の接合パッド７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数の接合パッド７５に対応する複数の接合パッド７６が配置される。複数の接合パッド７５と複数の接合パッド７６とは互いに接合されている。複数の接合パッド７５と複数の接合パッド７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続される。

詳細は後述するが、撮像素子３は複数の画素部３０を有している。１つの画素部３０は、第１半導体基板７に設けられた第１画素部３０ｘと、第２半導体基板８に設けられた第２画素部３０ｙとを含む。１つの第１画素部３０ｘには、１つのマイクロレンズ７４、１つのカラーフィルタ７３、１つのフォトダイオード３１等が含まれる。第１画素部３０ｘにはこの他に、第１半導体基板７に設けられた種々の回路（後述）が含まれる。第２画素部３０ｙには、第２半導体基板８に設けられた種々の回路（後述）が含まれる。

図３は、撮像素子３の構成を模式的に示す平面図である。撮像素子３は、データ転送制御部４０と、水平方向（ｘ方向）に配列されたｎ個（複数）の画素ブロック列３３を有する。各々の画素ブロック列３３は、垂直方向（ｙ方向）に配列されたｍ個（複数）の画素ブロック３２を有する。つまり、撮像素子３は、計ｍ×ｎ個の画素ブロック３２を有する。

画素ブロック３２は、Ｍａ行Ｎａ列に配列された、計Ｍａ×Ｎａ個の画素部３０を有する。前述の通り、画素ブロック３２は全部でｍ×ｎ個存在するので、画素部３０は全部でｍ×ｎ×Ｍａ×Ｎａ個が存在する。なお、図３では画素部３０が正方配列されているが、画素部３０を正方とは異なる態様で配列してもよい。

画素ブロック３２は、上述した画素部３０に加えて、Ｍａ＋１個の中継バッファ３４、およびＮａ個のアンプ回路３５を備える。画素ブロック３２のうち、図３において最も左側の画素ブロック列３３（最もデータ転送制御部４０に近い画素ブロック列３３）に含まれない画素ブロック３２は、更に、Ｍａ＋１個のダミー負荷３６を備える。

データ転送制御部４０は、Ｍａ×ｍ個（複数）の行選択制御部４１と、ｍ個（複数）のアンプ制御部４２とを有する。つまり行選択制御部４１の個数は、画素部３０の行数と同一であり、アンプ制御部４２の個数は、アンプ回路３５の行数と同一である。行選択制御部４１は一列に配列され、Ｍａ個ごとにアンプ制御部４２が配置される。すなわち、Ｍａ個の行選択制御部４１および１つのアンプ制御部４２の並びが、ｍ回繰り返される。

撮像素子３は、Ｍａ×ｍ個（複数）の行選択信号線５１と、ｍ個（複数）のアンプ信号線５２とを有する。つまり行選択信号線５１の個数は、画素部３０の行数と同一であり、アンプ信号線５２の個数は、アンプ回路３５の行数と同一である。

行選択信号線５１は、行選択制御部４１と、ｎ×Ｎａ個の画素部３０とを接続する。ｎ×Ｎａ個の画素部３０とは、水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数の画素部３０である。行選択制御部４１と複数の画素部３０との間には、中継バッファ３４が設けられる。水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数の画素部３０同士の間には、中継バッファ３４およびダミー負荷３６が設けられる。

アンプ信号線５２は、アンプ制御部４２と、ｎ×Ｎａ個のアンプ回路３５とを接続する。ｎ×Ｎａ個のアンプ回路３５とは、水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数のアンプ回路３５である。アンプ制御部４２と複数のアンプ回路３５との間には、中継バッファ３４が設けられる。水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数のアンプ回路３５同士の間にも、中継バッファ３４が設けられる。水平方向に隣接する画素ブロック３２がそれぞれ有する、同一行に配列された複数のアンプ回路３５同士の間には、ダミー負荷３６が接続される。

撮像素子３は、ｎ×Ｎａ個の出力信号線５４（垂直信号線）を有する。つまり出力信号線５４の個数は、画素部３０の列数と同一である。出力信号線５４は、ｍ×Ｍａ個の画素部３０を接続する。ｍ×Ｍａ個の画素部３０とは、画素ブロック列３３内の画素ブロック３２（垂直方向に配列された画素ブロック３２）がそれぞれ有する、同一列に配列された複数の画素部３０である。垂直方向に隣接する画素ブロック３２がそれぞれ有する、同一列に配列された複数の画素部３０同士の間には、アンプ回路３５が設けられる。また、最下行に配列された画素ブロック３２にも、アンプ回路３５が設けられる。

なお、図３では、行選択信号線５１、アンプ信号線５２、および出力信号線５４を、便宜上それぞれ１本の直線により図示している。実際には、これらの信号線は、それぞれ複数の信号線により構成されている（後述）。

最下行に配列された画素ブロック３２に設けられたアンプ回路３５の先には、不図示の出力Ｉ／Ｆ部が接続されている。出力Ｉ／Ｆ部は、例えばＬＶＤＳやＳＬＶＳなどのデータ形式で画像信号を出力する。

図４は、画素部３０の構成を模式的に示す回路図である。画素部３０は、第１半導体基板７に設けられた第１画素部３０ｘと、第２半導体基板８に設けられた第２画素部３０ｙとを含む。第１画素部３０ｘおよび第２画素部３０ｙは、接合パッド７５、７６により電気的に接続される。

第１画素部３０ｘは、フォトダイオード３１、転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４、および定電流源６５を備える。フォトダイオード３１は、入射光を光電変換して信号電荷を生成する。フォトダイオード３１により生成された信号電荷は、転送トランジスタ６２によって、転送トランジスタ６２とリセットトランジスタ６３と増幅トランジスタ６４との間に設けられたフローティングディフュージョンＦＤに転送される。増幅トランジスタ６４は、フローティングディフュージョンＦＤに蓄積されている信号電荷の量に応じた信号電圧を、接合パッド７５、７６を介して第２画素部３０ｙに出力する。リセットトランジスタ６３は、フローティングディフュージョンＦＤおよびフォトダイオード３１に蓄積されている信号電荷をリセットする。

第２画素部３０ｙは、Ａ／Ｄ変換部６７および記憶部３８を備える。接合パッド７５、７６を介して第１画素部３０ｘから出力された信号電圧は、Ａ／Ｄ変換部６７によりデジタル値に変換される。Ａ／Ｄ変換部６７は、Ｋビットのデジタル信号を、Ｋ本の信号線により記憶部３８に出力する。

記憶部３８は、Ｋ個の記憶回路６８と、選択スイッチ６９とを備える。記憶回路６８は、例えばフリップフロップ等の、１ビットのデジタル値を記憶する回路である。記憶部３８は、Ｋ個の記憶回路６８により、Ａ／Ｄ変換部６７が出力したＫビットのデジタル信号（デジタル値）を記憶する。上述のように、第１画素部３０ｘは、光電変換部（フォトダイオード）３１で生成された電荷に基づく信号（電圧）を第２画素部３０ｙに出力する。第２画素部３０ｙのＡ／Ｄ変換部６７は、光電変換部３１で生成された電荷に基づく信号をデジタル信号に変換して記憶部３８に出力する。記憶部３８の記憶回路６８は、光電変換部３１で生成された電荷に基づくデジタル信号を記憶する。

出力信号線５４は、出力信号としてＫビットのデジタル値の相補信号を伝達できるように、Ｋ×２本の信号線から構成されている。選択スイッチ６９は、行選択信号線５１に出力された行選択信号に応じて、Ｋ個の記憶回路６８により記憶されているＫビットのデジタル信号を、出力信号線５４に出力する。選択スイッチ６９は、記憶回路６８に記憶された光電変換部３１で生成された電荷に基づくデジタル信号を、出力信号線５４に出力する。行選択信号線５１には、信号線ＳＥＬが含まれる。なお、Ａ／Ｄ変換部６７は、光電変換部３１で生成された電荷に基づく信号をデジタル信号に変換して選択スイッチ６９に出力するようにしてもよい。選択スイッチ６９は、行選択信号線５１に出力された信号に基づき、Ａ／Ｄ変換部６７から出力されたデジタル信号を、出力信号線５４に出力するようにしてもよい。選択スイッチ６９は、光電変換部３１で生成された電荷に基づく信号を出力する出力部である。行選択制御部４１は、行選択信号線５１に、複数の選択スイッチ６９から信号を出力させる信号（信号線ＳＥＬの信号）を出力する。行選択制御部４１は、複数の選択スイッチ６９が接続された行選択信号線５１に、複数の選択スイッチ６９から信号を出力させる信号を出力する制御部である。

図５は、図３に示した各部の詳細な構成を示す回路図である。なお、図５では１つの記憶部３８が有するＫ個の記憶回路６８のうち、１つの記憶回路６８に関する部分のみを図示している。つまり、図５には、１つの記憶部３８につき１ビット分の出力に関する部分のみを図示している。

記憶回路６８から出力される相補信号Ｑ、／Ｑは、出力信号線５４が有する正論理信号線５４ｐと負論理信号線５４ｎにそれぞれ出力される。行選択制御部４１には、行選択信号線５１に含まれる信号線ＥＱＢを介して、イコライズ回路７１が接続される。図４には図示されていないが、イコライズ回路７１は、垂直方向に隣接する画素部３０の間ごとに配置される。アンプ制御部４２には、アンプ信号線５２に含まれる信号線ＰＲＥＢを介して、プリチャージ回路７２が接続される。イコライズ回路７１およびプリチャージ回路７２は、正論理信号線５４ｐと負論理信号線５４ｎに対して後述するプリチャージ動作を行う。プリチャージ動作後、相補信号Ｑ、／Ｑを読み出し、アンプ回路３５を介して次の画素ブロック３２に出力する。アンプ制御部４２には、アンプ信号線５２に含まれる信号線ＡＳＷＢおよび信号線ＡＥを介して、アンプ回路３５が接続される。アンプ回路３５は、信号線ＡＳＷＢおよび信号線ＡＥにより制御される。アンプ信号線５２には更に、信号線ＳＥＬＡが含まれる。信号線ＳＥＬＡによって、アンプ回路３５からの出力が次の画素ブロック３２に出力される。アンプ回路３５は、選択スイッチ６９から出力される信号を読み出す読出部である。アンプ制御部４２は、複数のアンプ回路３５が接続されたアンプ信号線５２に、複数のアンプ回路３５に信号を読み出させる信号を出力する制御部である。図５に示す回路の動作については後に詳述する。

行選択信号線５１に含まれる各信号線およびアンプ信号線５２に含まれる各信号線（以下、これらの信号線を水平信号線と総称する）には、水平方向に隣接する画素ブロック３２の間ごとに、ダミー負荷３６が接続される。ダミー負荷３６は、それぞれが個別に調節されたサイズを有する。各々のダミー負荷３６のサイズは、例えば撮像素子３の設計時に、撮像素子３の回路シミュレーションにより決定される。ダミー負荷３６のサイズの決定方法については後に詳述する。

図６は、１つの画素ブロック３２の動作タイミングを示すタイミングチャートである。図６では、対象となる画素ブロック３２に接続されている複数の行選択信号線５１のうち、１行目の信号線ＳＥＬを信号線ＳＥＬ＜１＞、２行目の信号線ＳＥＬを信号線ＳＥＬ＜２＞、３行目の信号線ＳＥＬを信号線ＳＥＬ＜３＞と表記している。また、出力信号線５４を信号線Ｑおよび信号線／Ｑ、アンプ回路３５内の出力信号を信号線Ｒおよび信号線／Ｒと表記している（図５参照）。

時刻ｔ３１までは、信号線ＥＱＢおよび信号線ＰＲＥＢの信号レベルをＬレベルにして信号線Ｑおよび信号線／Ｑ共にＨレベルにする（プリチャージ動作）。このプリチャージ動作により、アンプ回路３５内の信号線Ｒおよび信号線／Ｒの信号レベルには、信号線Ｑおよび信号線／Ｑの変化が反映される。すなわち、アンプ回路３５内の信号線Ｒおよび信号線／Ｒの信号レベルは、いずれもＨレベルになる。

時刻ｔ３１において、データ転送制御部４０は、信号線ＳＥＬ＜１＞にＨレベルの信号を出力すると共に、信号線ＥＱＢおよび信号線ＰＲＥＢにＨレベルの信号を出力し、信号線ＡＳＷＢにＬレベルの信号を出力する。信号線ＳＥＬ＜１＞にＨレベルの信号を出力したことにより、１行目の画素部３０において、選択スイッチ６９がオンされ、出力信号線５４に出力信号が出力される。前述の通り、出力信号は相補信号であり、信号線Ｑおよび信号線／Ｑの一方にはＨレベルの信号が出力され、他方にはＬレベルの信号が出力される。プリチャージ動作により信号線Ｑおよび信号線／Ｑの信号レベルがいずれもＨレベルにされていたところに、このような出力信号が出力されることで、信号線Ｑおよび信号線／Ｑの一方の信号レベルはＨレベルのままとなり、他方の信号レベルは徐々にＬレベルに近づいていく（電位が低下していく）。出力信号線５４は行方向（図５の紙面縦方向）に一定の距離があるため、アンプ回路３５までＬレベルの信号はすぐに伝達しない。信号線ＡＳＷＢの信号レベルは時刻ｔ３１からＬレベルのままであるため、アンプ回路３５内の信号線Ｒおよび信号線／Ｒの信号レベルには、信号線Ｑおよび信号線／Ｑの変化が反映される。すなわち、信号線Ｒおよび信号線／Ｒの信号レベルは、一方がＨレベルのままとなり、他方が徐々にＬレベルに近づいていく。

時刻ｔ３１から待ち時間Ｔ２が経過した後の時刻ｔ３２において、データ転送制御部４０は、信号線ＡＳＷＢにＬレベルの信号を出力すると共に、信号線ＡＥにＨレベルの信号を出力する。これにより、信号線ＡＳＷＢおよび信号線ＡＥの信号レベルはＬレベルからＨレベルに変化する。信号線ＡＳＷＢの信号レベルがＨレベルになると、アンプ回路３５内の信号線Ｒおよび信号線／Ｒが信号線Ｑおよび信号線／Ｑから切り離される。信号線ＡＥの信号レベルがＨレベルになると、アンプ回路３５が活性化される。すなわち、信号線ＡＳＷＢおよび信号線ＡＥの信号レベルがＨレベルになると、信号線Ｑおよび信号線／Ｑの信号レベルがラッチされると共に、そのラッチされた信号レベルに応じてＨレベルかＬレベルの信号がアンプ回路３５から出力される。以上の動作を行ごとに行うことで、各行に属する画素部３０からの出力信号がアンプ回路３５により中継される。

撮像素子３が有する信号線ＳＥＬ、信号線ＥＱＢ、信号線ＰＲＥＢ、信号線ＡＳＷＢ、信号線ＡＥは、多数の画素ブロック３２に渡って水平方向に長く伸びている。そのため、データ転送制御部４０からこれらの信号線に出力された信号が、最初の（左端の）画素ブロック３２に達してから、最後の（右端の）画素ブロック３２に達するまでには、相対的に長い時間が必要になる。また、これらの信号線には多数の回路素子（トランジスタ等）が接続されており、その個数や種類、サイズなどは信号線ごとに異なっているため、出力された信号の遅れ時間には、信号線ごとにバラツキが生じる。

信号の遅れ時間が信号線ごとに異なると、例えば図６に示した信号線ＳＥＬに流れる信号と、信号線ＡＥに流れる信号とが、左右方向にずれる可能性が高くなる。従って、読み出し対象の画素部３０から読み出された信号を確実にラッチするためには、行選択信号を十分に長い期間出力し、信号線ＡＥにＨレベルの信号を出力する期間も、十分に長くする必要がある。その結果、撮像信号の読み出し速度が低速になってしまう。

本実施の形態では、このような信号線ごとの信号の遅れ時間のバラツキを調節し、全ての信号線で信号の遅れ時間が揃うように、ダミー負荷３６が設けられている。ダミー負荷３６は、全ての信号線で信号線のインピーダンスが揃うようにサイズが調節されている。例えば撮像素子３の回路設計時に回路シミュレーションを行うことにより、信号線のインピーダンスを揃えるために必要なダミー負荷３６のサイズが決定される。例えば、インピーダンスが小さい信号線には大きなサイズのダミー負荷３６が設けられ、逆に、インピーダンスが大きい信号線には小さなサイズのダミー負荷３６が設けられる。

このように、ダミー負荷３６を設けることによって、信号線ごとのインピーダンスの差が小さくなり、信号線ごとの信号の遅れ時間の差が小さくなる。従って、信号線ごとの信号の位相差（ズレ）が小さくなり、ダミー負荷３６を設けない場合に比べて、撮像信号を高速に読み出すことができる。
画素並列読み出し構成のイメージセンサでは、各画素ごとにＡ／Ｄ変換器や記憶部を配置する必要があり、記憶部の出力を制御する制御線や記憶部の出力データ転送中に増幅するアンプの制御線に多くの負荷がかかる。そのようなイメージセンサは、記憶部の制御線と増幅アンプの制御線の位相誤差が出やすくなるため、画像信号（撮像信号）を高速に転送することができない。これに対して、本実施の形態では、ダミー負荷３６を設けることにより、記憶部の制御線すなわち行選択信号線５１と増幅アンプの制御線すなわちアンプ信号線５２の位相誤差が抑止され、撮像信号を高速に読み出すことができる。

上述した実施の形態によれば、次の作用効果が得られる。
（１）データ転送制御部４０は、アンプ信号線５２と複数の行選択信号線５１とが接続され、複数の行選択信号線５１に対して行選択信号を順次出力し、複数の行選択信号線５１に対して行選択信号を出力する度にアンプ信号線５２に対してアンプ信号を出力する。ダミー負荷３６は、行選択信号とアンプ信号との位相差（ズレ）を調節する。このようにしたので、画素部３０同士の距離に起因する信号遅延を抑止することができ、高画素数と高速な読み出し速度とを両立することが可能になる。

（２）デジタル値を記憶可能な複数の記憶部３８と、ダミー負荷３６と、を含む複数の画素ブロック３２のうち、終端の画素ブロック３２を除く他の画素ブロック３２において、複数の出力信号線５４は、別の画素ブロック３２の複数の出力信号線５４に接続されている。このようにすることで、アンプ回路３５により画素ブロック３２間の信号が中継されるので、長距離のデータ転送が可能になり、画素部３０が多数存在する場合にも高速な読み出し速度を達成することができる。

（３）複数の画素ブロック３２をそれぞれ含む複数の画素ブロック列３３は、互いに複数の行選択信号線５１を介して接続されており、複数の画素ブロック列３３間には、行選択信号を中継する中継バッファ３４が設けられる。このようにしたので、行選択制御部４１から遠く離れた画素部３０においても、信号遅延等が行選択信号に与える影響を最小化することができる。

（４）ダミー負荷３６は、アンプ信号線５２および行選択信号線５１のインピーダンスを調節することにより、行選択信号とアンプ信号との位相差を調節する。このようにしたので、行選択制御部４１から遠く離れた画素部３０においても、信号遅延等が行選択信号に与える影響を最小化することができる。

（５）記憶部３８の各々に対応する複数のフォトダイオード３１を更に備え、記憶部３８は、複数のフォトダイオード３１により出力された光電変換信号のデジタル値を記憶する。このようにしたので、画素部３０ごとにデジタル信号を出力することができ、アナログ信号に比べて出力信号の伝達が容易になる。

（６）第１半導体基板７には、複数のフォトダイオード３１が設けられる。複数の記憶部３８およびアンプ回路３５は、第１半導体基板７とは異なる場所に設けられる。このようにしたので、複数の記憶部３８やアンプ回路３５によってフォトダイオード３１の開口面積が圧迫されない。

（第２の実施の形態）
以下、第１の実施の形態に係る撮像素子との相違点について説明する。

図７は、撮像素子の構成を模式的に示す平面図である。図３との相違点は、ダミー負荷３６が存在しない点と、中継バッファ３４の代わりに遅延調整付きのバッファ３７が設けられている点である。

図８は、図７に示した各部の詳細な構成を示す回路図である。図５との相違点は、ダミー負荷３６が存在しない点と、中継バッファ３４の代わりにバッファ３７が設けられている点である。

バッファ３７は、直列に接続された１つ以上の中継バッファ３４を有する。１つのバッファ３７に含まれる中継バッファ３４の個数は、信号線ごとの信号の遅れ時間に差が生じないよう、信号線ごとに個別に決定される。例えば、撮像素子３の設計時に回路シミュレーションを行うことにより、信号線ごとの信号の遅れ時間を求め、この遅れ時間が各信号線で揃うように、中継バッファ３４の個数が決定される。例えば、遅れ時間が大きい信号線にはより少ない個数の中継バッファ３４が設けられ、逆に、遅れ時間が小さい信号線にはより多くの中継バッファ３４が設けられる。

つまり、第１の実施の形態ではダミー負荷３６のサイズにより信号線ごとの信号の遅れ時間を調節していたのに対して、第２の実施の形態では、バッファ３７に含まれる中継バッファ３４の個数により信号線ごとの信号の遅れ時間を調節している。

以上で説明した第２の実施の形態は、第１の実施の形態と同様の作用効果を奏する。

（第３の実施の形態）
本実施の形態に係る撮像素子は、ダミー負荷３６が存在しないことを除き、図３に示した第１の実施の形態に係る撮像素子と同様の構成を有している。以下、第１の実施の形態に係る撮像素子との相違点について説明する。

図９は、撮像素子の回路レイアウトを模式的に示す平面図である。本実施の形態では、信号線ＳＥＬの配線幅Ｗ１、信号線ＥＱＢの配線幅Ｗ２、信号線ＰＲＥＢの配線幅Ｗ３、信号線ＡＳＷＢの配線幅Ｗ４、信号線ＡＥの配線幅Ｗ５、および信号線ＳＥＬＡの配線幅Ｗ６が、信号線ごとに個別に決定される。

例えば、撮像素子３の設計時に回路シミュレーションを行うことにより、信号線ごとの信号の遅れ時間を求め、この遅れ時間が各信号線で揃うように、各信号線の配線幅Ｗ１～Ｗ６が決定される。例えば、遅れ時間が大きい信号線はより広い配線幅で信号線が形成され、逆に、遅れ時間が小さい信号線にはより狭い配線幅で信号線が形成される。このように、配線幅Ｗ１～Ｗ６は、信号線ごとのインピーダンスが揃うように決定される。

つまり、第１の実施の形態ではダミー負荷３６のサイズにより信号線ごとの信号の遅れ時間を調節していたのに対して、第３の実施の形態では、信号線ごとの配線幅により信号線ごとの信号の遅れ時間を調節している。

以上で説明した第３の実施の形態は、第１の実施の形態と同様の作用効果を奏する。

（第４の実施の形態）
以下、第１の実施の形態に係る撮像素子との相違点について説明する。

図１０は、撮像素子の構成を模式的に示す平面図である。図３との相違点は、ダミー負荷３６の代わりに第１ダミー負荷３８および第２ダミー負荷３９が設けられている点、遅延制御部８０および位相差検出部９０が新たに設けられている点である。

水平方向に隣接する画素ブロック３２の間ごとに、行選択信号線５１に接続される第１ダミー負荷３８と、アンプ信号線５２に接続される第２ダミー負荷３９とが設けられる。すなわち、第１ダミー負荷３８は、１つの画素ブロック３２ごとにＭａ個設けられ、第２ダミー負荷３９は、１つの画素ブロック３２ごとに１個設けられる。ただし、最も左端の画素ブロック３２（最もデータ転送制御部４０に近い画素ブロック）には、第１ダミー負荷３８も第２ダミー負荷３９も設けられていない。

遅延制御部８０は、行遅延信号出力部８１およびアンプ遅延信号出力部８２をそれぞれ複数有している。行遅延信号出力部８１は、画素ブロック３２の１行ごとに１つ設けられる。つまり行遅延信号出力部８１は全部でｍ個設けられる。行遅延信号出力部８１は、行遅延信号線５７を介して、１行の画素ブロック３２が有する全ての第１ダミー負荷３８と接続される。

アンプ遅延信号出力部８２は、画素ブロック３２の１行ごとに１つ設けられる。つまりアンプ遅延信号出力部８２は全部でｍ個設けられる。アンプ遅延信号出力部８２は、アンプ遅延信号線５８を介して、１行の画素ブロック３２が有する全ての第２ダミー負荷３９と接続される。

行選択信号線５１およびアンプ信号線５２の末端には、画素ブロック３２ごとに、位相差検出部９０が設けられる。つまり位相差検出部９０は全部でｍ個設けられる。１つの位相差検出部９０には、Ｍａ個の行選択信号線５１と、１つのアンプ信号線５２が接続される。全ての位相差検出部９０は、位相差信号線５９を介して、遅延制御部８０に接続される。

図１１（ａ）は、第１ダミー負荷３８の構成を模式的に示す回路図である。第１ダミー負荷３８は、ダミー負荷３８ａ、ダミー負荷３８ｂ、ダミー負荷３８ｃ、およびダミー負荷３８ｄを含む。ダミー負荷３８ａ、ダミー負荷３８ｂ、ダミー負荷３８ｃ、およびダミー負荷３８ｄは、それぞれトランジスタ７８ａ、トランジスタ７８ｂ、トランジスタ７８ｃ、およびトランジスタ７８ｄを介して、行選択信号線５１に接続される。

ダミー負荷３８ａは、所定のサイズのトランジスタにより構成される。ダミー負荷３８ｂは、ダミー負荷３８ａの半分のサイズのトランジスタにより構成される。ダミー負荷３８ｃは、ダミー負荷３８ｂの半分のサイズのトランジスタにより構成される。ダミー負荷３８ｄは、ダミー負荷３８ｃの半分のサイズのトランジスタにより構成される。つまり、ダミー負荷３８ａのサイズを基準にすると、ダミー負荷３８ｂのサイズは１／２、ダミー負荷３８ｃのサイズは１／４、ダミー負荷３８ｄのサイズは１／８である。

行遅延信号線５７は、４つの信号線を含む。これら４つの信号線は、それぞれトランジスタ７８ａ、トランジスタ７８ｂ、トランジスタ７８ｃ、およびトランジスタ７８ｄに接続される。これら４つの信号線を流れる信号により、トランジスタ７８ａ、トランジスタ７８ｂ、トランジスタ７８ｃ、およびトランジスタ７８ｄが個別にオンオフされる。トランジスタ７８ａ、トランジスタ７８ｂ、トランジスタ７８ｃ、およびトランジスタ７８ｄのオンオフにより、ダミー負荷３８ａ、ダミー負荷３８ｂ、ダミー負荷３８ｃ、およびダミー負荷３８ｄは、行選択信号線５１に接続されたり、行選択信号線５１から切り離されたりする。

図１１（ｂ）は、第２ダミー負荷３９の構成を模式的に示す回路図である。第２ダミー負荷３９は、ダミー負荷３９ａ、ダミー負荷３９ｂ、ダミー負荷３９ｃ、およびダミー負荷３９ｄを含む。ダミー負荷３９ａ、ダミー負荷３９ｂ、ダミー負荷３９ｃ、およびダミー負荷３９ｄは、それぞれトランジスタ７９ａ、トランジスタ７９ｂ、トランジスタ７９ｃ、およびトランジスタ７９ｄを介して、アンプ信号線５２に接続される。

ダミー負荷３９ａは、所定のサイズのトランジスタにより構成される。ダミー負荷３９ｂは、ダミー負荷３９ａの半分のサイズのトランジスタにより構成される。ダミー負荷３９ｃは、ダミー負荷３９ｂの半分のサイズのトランジスタにより構成される。ダミー負荷３９ｄは、ダミー負荷３９ｃの半分のサイズのトランジスタにより構成される。つまり、ダミー負荷３９ａのサイズを基準にすると、ダミー負荷３９ｂのサイズは１／２、ダミー負荷３９ｃのサイズは１／４、ダミー負荷３９ｄのサイズは１／８である。

アンプ遅延信号線５８は、４つの信号線を含む。これら４つの信号線は、それぞれトランジスタ７９ａ、トランジスタ７９ｂ、トランジスタ７９ｃ、およびトランジスタ７９ｄに接続される。これら４つの信号線を流れる信号により、トランジスタ７９ａ、トランジスタ７９ｂ、トランジスタ７９ｃ、およびトランジスタ７９ｄが個別にオンオフされる。トランジスタ７９ａ、トランジスタ７９ｂ、トランジスタ７９ｃ、およびトランジスタ７９ｄのオンオフにより、ダミー負荷３９ａ、ダミー負荷３９ｂ、ダミー負荷３９ｃ、およびダミー負荷３９ｄは、アンプ信号線５２に接続されたり、アンプ信号線５２から切り離されたりする。

本実施の形態では、位相差検出部９０が信号線ごとの信号の位相差（ズレ）を動的に検出し、遅延制御部８０が、検出された位相差に基づき第１ダミー負荷３８および第２ダミー負荷３９を制御することで、信号線ごとの位相差のバラツキを動的に抑止する。以下、図１２を用いて、位相差の制御について説明する。

図１２は、位相差の調節過程を示すタイムチャートである。時刻ｔ４１において、行選択制御部４１が、信号線ＳＥＬにＨレベルの信号（行選択信号）を出力する。その後の時刻ｔ４２において、アンプ制御部４２が、信号線ＡＥにＨレベルの信号（アンプ信号）を出力する。以下、時刻ｔ４１と時刻ｔ４２との差、すなわち行選択信号に対するアンプ信号の遅れを、Δｔ１と表記する。

時刻ｔ４２より後の時刻ｔ４３において、行選択信号が位相差検出部９０に到達する。時刻ｔ４２より後の時刻ｔ４４において、アンプ信号が位相差検出部９０に到達する。以下、時刻ｔ４３と時刻ｔ４４との差、すなわち行選択信号の検出時刻に対するアンプ信号の検出時刻の遅れを、Δｔ２と表記する。

理想的には、Δｔ１とΔｔ２が等しくなる。すなわち理想的には、位相差検出部９０において、アンプ信号は、行選択信号に対してΔｔ１だけ遅れていることが検出されるはずである。実際には、各実施の形態の説明において述べた通り、信号線ごとのインピーダンスの違い等によって、Δｔ２はΔｔ１とは異なる。つまり、位相差検出部９０において、Δｔ１とは異なる遅れ（位相差）が検出される。例えば、アンプ信号がΔｔ１よりも大きく行選択信号から遅れていることが検出される場合もあれば、逆に、アンプ信号が行選択信号よりも進んでいる（行選択信号がアンプ信号よりも遅れている）ことが検出される場合もある。

位相差検出部９０は、不図示の記憶部に予め記憶されている位相差の期待値を読み出す。この位相差の期待値は、例えば設計時に回路シミュレーション等により決定され、撮像素子３の製造時に不図示の記憶部に記憶される。

位相差検出部９０は、位相差検出部９０においてアンプ信号が検出されると、位相差検出部９０はΔｔ２、すなわち行選択信号とアンプ信号との位相差を演算する。位相差検出部９０は、演算された実際の位相差と位相差の期待値とを比較し、位相差の誤差を求める。位相差検出部９０は、位相差信号線５９に位相差の誤差を示す信号を出力する。

遅延制御部８０は、位相差信号線５９を介して入力された位相差の誤差を示す信号に基づき、行遅延信号線５７およびアンプ遅延信号線５８に、第１ダミー負荷３８および第２ダミー負荷３９を調節するための信号を出力する。遅延制御部８０は、位相差の誤差が打ち消され、少なくとも位相差が所定のしきい値以下になるような信号を、行遅延信号線５７およびアンプ遅延信号線５８に出力する。第１ダミー負荷３８および第２ダミー負荷３９には、互いにサイズの異なる複数のダミー負荷が含まれているので、これらの行選択信号線５１やアンプ信号線５２への接続を個別に制御することにより、十分な精度で位相差の誤差を打ち消すことができる。

なお、第１ダミー負荷３８に含まれるダミー負荷の数は４つより多くても少なくてもよい。また、各々のサイズは上述した説明と異なっていてもよい。第２ダミー負荷３９についても同様である。上述した位相差のしきい値は、第１ダミー負荷３８に含まれるダミー負荷の数やサイズによって適宜決定すればよい。

図１５は、位相差検出のブロック図である。遅延制御部８０の行遅延信号出力部８１により信号線ＳＥＬ＜０＞に接続された第１ダミー負荷３８の切り替えが行われる。同様に、遅延制御部８０のアンプ遅延信号出力部８２により信号線ＡＥに接続された第２ダミー負荷３９の切り替えが行われる。信号線ＳＥＬ＜０＞および信号線ＡＥについて検出された位相差と位相方向が、別途生成された所定の位相差期待値と比較され、位相差誤差がカウントされる。カウントされた位相差誤差は、遅延制御部８０にフィードバックされる。

上述した実施の形態によれば、第１の実施の形態で説明した作用効果に加えて、更に次の作用効果が得られる。
（１）設計時に決定された位相差ではなく、動的に検出された位相差に基づき位相差を調節するので、製造プロセスや温度、電圧などの外部環境によって生じた位相差にも対応可能な、より高性能な撮像素子を提供することができる。

（第５の実施の形態）
以下、第４の実施の形態に係る撮像素子との相違点について説明する。

図１３は、撮像素子の構成を模式的に示す平面図である。図１０との相違点は、第１ダミー負荷３８および第２ダミー負荷３９が存在しない点、一部の中継バッファ３４が第１多段中継バッファ９４および第２多段中継バッファ９５に置き換えられている点である。

最も左端の画素ブロック３２（最もデータ転送制御部４０に近い画素ブロック）を除いて、画素ブロック３２ごとに、行選択信号線５１に接続される第１多段中継バッファ９４と、アンプ信号線５２に接続される第２多段中継バッファ９５とが設けられる。すなわち、第１多段中継バッファ９４は、１つの画素ブロック３２ごとにＭａ個設けられ、第２多段中継バッファ９５は、１つの画素ブロック３２ごとに１個設けられる。ただし、最も左端の画素ブロック３２（最もデータ転送制御部４０に近い画素ブロック）には、第１多段中継バッファ９４でも第２多段中継バッファ９５でもなく、中継バッファ３４が設けられている。

行遅延信号出力部８１は、行遅延信号線５７を介して、１行の画素ブロック３２が有する全ての第１多段中継バッファ９４と接続される。アンプ遅延信号出力部８２は、アンプ遅延信号線５８を介して、１行の画素ブロック３２が有する全ての第２多段中継バッファ９５と接続される。

図１４（ａ）は、第１多段中継バッファ９４の構成を模式的に示す回路図である。第１多段中継バッファ９４は、バッファ９４ａ、バッファ９４ｂ、バッファ９４ｃ、およびバッファ９４ｄを含む。バッファ９４ａ、バッファ９４ｂ、バッファ９４ｃ、およびバッファ９４ｄは、それぞれトランジスタ９８ａ、トランジスタ９８ｂ、トランジスタ９８ｃ、およびトランジスタ９８ｄを介して、行選択信号線５１に接続される。

行遅延信号線５７は、４つの信号線を含む。これら４つの信号線は、それぞれトランジスタ９８ａ、トランジスタ９８ｂ、トランジスタ９８ｃ、およびトランジスタ９８ｄに接続される。これら４つの信号線を流れる信号により、トランジスタ９８ａ、トランジスタ９８ｂ、トランジスタ９８ｃ、およびトランジスタ９８ｄが個別にオンオフされる。トランジスタ９８ａ、トランジスタ９８ｂ、トランジスタ９８ｃ、およびトランジスタ９８ｄのオンオフにより、バッファ９４ａ、バッファ９４ｂ、バッファ９４ｃ、およびバッファ９４ｄは、行選択信号線５１に接続されたり、行選択信号線５１から切り離されたりする。

図１４（ｂ）は、第２多段中継バッファ９５の構成を模式的に示す回路図である。第２多段中継バッファ９５は、バッファ９５ａ、バッファ９５ｂ、バッファ９５ｃ、およびバッファ９５ｄを含む。バッファ９５ａ、バッファ９５ｂ、バッファ９５ｃ、およびバッファ９５ｄは、それぞれトランジスタ９９ａ、トランジスタ９９ｂ、トランジスタ９９ｃ、およびトランジスタ９９ｄを介して、アンプ信号線５２に接続される。

アンプ遅延信号線５８は、４つの信号線を含む。これら４つの信号線は、それぞれトランジスタ９９ａ、トランジスタ９９ｂ、トランジスタ９９ｃ、およびトランジスタ９９ｄに接続される。これら４つの信号線を流れる信号により、トランジスタ９９ａ、トランジスタ９９ｂ、トランジスタ９９ｃ、およびトランジスタ９９ｄが個別にオンオフされる。トランジスタ９９ａ、トランジスタ９９ｂ、トランジスタ９９ｃ、およびトランジスタ９９ｄのオンオフにより、バッファ９５ａ、バッファ９５ｂ、バッファ９５ｃ、およびバッファ９５ｄは、アンプ信号線５２に接続されたり、アンプ信号線５２から切り離されたりする。

第４の実施の形態では、図１１に示したように、複数のダミー負荷を信号線に接続したり信号線から切り離したりすることで、信号線ごとのインピーダンスを動的に調節することにより、信号線ごとの信号の位相差（ズレ）を動的に調節していた。これに対して、本実施の形態では、複数のバッファを信号線に接続したり信号線から切り離したりすることで、信号線ごとの信号の遅延を動的に調節することにより、信号線ごとの信号の位相差を動的に調節する。

なお、第１多段中継バッファ９４に含まれるバッファの数は４つより多くても少なくてもよい。第２多段中継バッファ９５についても同様である。

以上で説明した第５の実施の形態は、第４の実施の形態と同様の作用効果を奏する。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
上述した各実施の形態では、ダミー負荷をＭＯＳトランジスタにより構成していたが、ダミー負荷はこれ以外の回路素子により構成することも可能である。例えばＭＩＭ（Metal-Insulator-Metal）やＭＯＭ（Metal-Oxide-Metal）による容量をダミー負荷として用いることができる。

（変形例２）
画素ブロック３２ごとに、グローバル配線とローカル配線とを分離してもよい。すなわち、水平方向の信号線に各々の画素部３０を直接接続するのではなく、バッファ等を介して画素ブロック３２内の画素部３０を並列に接続してもよい。

（変形例３）
撮像素子３に含まれる種々のトランジスタと配線とを接続するコンタクトの数を増減させてもよい。コンタクトの数を増減させることにより、信号線のインピーダンスを調節することが可能である。

（変形例４）
１つの信号線を、複数の配線層により構成してもよい。複数の配線層にそれぞれ形成した信号線を束ねて１つの信号線とすることで、配線幅を増やした場合と同様に、信号線のインピーダンスを低下させることができる。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１７年第１９２２１３号（２０１７年９月２９日出願）

１…撮像装置、２…撮像光学系、３…撮像素子、３０…画素部、３１…フォトダイオード、３２…画素ブロック、３３…画素ブロック列、３４…中継バッファ、３５…アンプ回路、３８…記憶部、４０…データ転送制御部、４１…行選択制御部、４２…アンプ制御部、５１…行選択信号線、５２…アンプ信号線、５４…出力信号線

Claims (28)

1. 光を電荷に変換する光電変換部で生成された電荷に基づく信号を出力し、行方向および列方向に複数設けられる出力部と、
   前記出力部から出力される信号を読み出す読出部と、
   複数の前記出力部を制御するための第１制御線に、複数の前記出力部から信号を出力させる第１信号を出力させ、複数の前記読出部を制御するための第２制御線に、複数の前記読出部に信号を読み出させる第２信号を出力する制御部と、
   前記第１信号と前記第２信号とのズレを調節する調節部と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記調節部は、複数の前記出力部の間に配置される撮像素子。
3. 請求項１または２に記載の撮像素子において、
   前記ズレを検出する検出部を備え、
   前記調節部は、前記検出部により検出された前記ズレを調節する撮像素子。
4. 請求項１から３のいずれか１項に記載の撮像素子において、
   前記調節部は、前記ズレが小さくなるよう調節する撮像素子。
5. 請求項１から４のいずれか１項に記載の撮像素子において、
   前記調節部は、前記第１制御線および前記第２制御線のインピーダンスを調節することにより、前記ズレを調節する撮像素子。
6. 請求項１から５のいずれか１項に記載の撮像素子において、
   前記調節部は、前記第１制御線および前記第２制御線のインピーダンスの差を小さくすることにより、前記ズレを小さくする撮像素子。
7. 請求項１から６のいずれか１項に記載の撮像素子において、
   前記調節部は、前記第１制御線および前記第２制御線に接続された負荷である撮像素子。
8. 請求項１から４のいずれか１項に記載の撮像素子において、
   前記調節部は、前記第１信号および前記第２信号の一方の遅れに基づいて、他方を調節することにより、前記ズレを調節する撮像素子。
9. 請求項１から８のいずれか１項に記載の撮像素子において、
   前記調節部は、前記第１信号および前記第２信号を中継するバッファである撮像素子。
10. 請求項１から９のいずれか１項に記載の撮像素子において、
    複数の前記調節部を備え、
    複数の前記調節部は、複数の前記出力部の間に配置される撮像素子。
11. 請求項１から１０のいずれか１項に記載の撮像素子において、
    前記光電変換部で生成された電荷に基づく信号を記憶する記憶部を備え、
    前記出力部は、前記記憶部に記憶された信号を出力する撮像素子。
12. 請求項１から１１のいずれか１項に記載の撮像素子において、
    前記第１制御線と前記第２制御線とは、前記行方向に配線される撮像素子。
13. 請求項１から請求項１２のいずれか１項に記載の撮像素子において、
    前記制御部は、複数の前記出力部を制御するための第１制御線に、複数の前記出力部から信号を出力させる第１信号を出力させる第１制御部と、複数の前記読出部を制御するための第２制御線に、複数の前記読出部に信号を読み出させる第２信号を出力する第２制御部と、を有する撮像素子。
14. 光を電荷に変換する光電変換部で生成された電荷に基づく信号を出力し、行方向および列方向に複数設けられる出力部と、
    前記出力部から出力される信号を増幅する増幅部と、
    複数の前記出力部を制御するための第１制御線に、複数の前記出力部から信号を出力させる第１信号を出力させ、複数の前記増幅部を制御するための第２制御線に、複数の前記増幅部に信号を増幅させる第２信号を出力する制御部と、
    前記第１信号と前記第２信号とのズレを調節する調節部と、
    を備える撮像素子。
15. 請求項１４に記載の撮像素子において、
    前記増幅部は、前記列方向において、複数の前記出力部の間に設けられる撮像素子。
16. 請求項１４または１５に記載の撮像素子において、
    前記調節部は、複数の前記出力部の間に配置される撮像素子。
17. 請求項１４から１６のいずれか１項に記載の撮像素子において、
    前記ズレを検出する検出部を備え、
    前記調節部は、前記検出部により検出された前記ズレを調節する撮像素子。
18. 請求項１４から１７のいずれか１項に記載の撮像素子において、
    前記調節部は、前記ズレが小さくなるよう調節する撮像素子。
19. 請求項１４から１８のいずれか１項に記載の撮像素子において、
    前記調節部は、前記第１制御線および前記第２制御線のインピーダンスを調節することにより、前記ズレを調節する撮像素子。
20. 請求項１４から１９のいずれか１項に記載の撮像素子において、
    前記調節部は、前記第１制御線および前記第２制御線のインピーダンスの差を小さくすることにより、前記ズレを小さくする撮像素子。
21. 請求項１４から２０のいずれか１項に記載の撮像素子において、
    前記調節部は、前記第１制御線および前記第２制御線に接続された負荷である撮像素子。
22. 請求項１４から１８のいずれか１項に記載の撮像素子において、
    前記調節部は、前記第１信号および前記第２信号の一方の遅れに基づいて、他方を調節することにより、前記ズレを調節する撮像素子。
23. 請求項１４から２２のいずれか１項に記載の撮像素子において、
    前記調節部は、前記第１信号および前記第２信号を中継するバッファである撮像素子。
24. 請求項１４から２３のいずれか１項に記載の撮像素子において、
    複数の前記調節部を備え、
    複数の前記調節部は、複数の前記出力部の間に配置される撮像素子。
25. 請求項１４から２４のいずれか１項に記載の撮像素子において、
    前記光電変換部で生成された電荷に基づく信号を記憶する記憶部を備え、
    前記出力部は、前記記憶部に記憶された信号を出力する撮像素子。
26. 請求項１４から２５のいずれか１項に記載の撮像素子において、
    前記第１制御線と前記第２制御線とは、前記行方向に配線される撮像素子。
27. 請求項１４から２６のいずれか１項に記載の撮像素子において、
    前記制御部は、複数の前記出力部を制御するための第１制御線に、複数の前記出力部から信号を出力させる第１信号を出力させる第１制御部と、複数の前記増幅部を制御するための第２制御線に、複数の前記増幅部に信号を増幅させる第２信号を出力する第２制御部と、を有する撮像素子。
28. 請求項１から請求項２７のいずれか一項に記載の撮像素子を備える撮像装置。

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